KR20220067630A - 반도체 패키지 - Google Patents

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KR20220067630A
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pattern
redistribution
capacitor
terminal
disposed
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석경림
이석현
장재권
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삼성전자주식회사
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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Abstract

본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판; 상기 재배선 기판 내에 제공되고, 제1 단자 및 제2 단자를 포함하는 수동 소자; 및 상기 재배선 기판의 상면 상에 실장되고, 상기 수동 소자의 적어도 일부와 수직적으로 오버랩되는 반도체칩을 포함하고, 상기 재배선 기판은: 상기 수동 소자의 제1 측면 및 상기 제1 측면과 대향하는 제2 측면, 및 하면과 물리적으로 접촉하는 절연층; 상기 제1 단자 상의 도전 패턴; 상기 제1 단자 및 상기 도전 패턴 사이에 개재되고, 상기 제1 단자와 직접 접속하는 씨드 패턴; 상기 제2 단자 상의 제1 상부 도전 패턴; 및 상기 제2 단자 및 상기 제1 상부 도전 패턴 사이에 개재되고, 상기 제2 단자와 직접 접속하는 제1 상부 씨드 패턴을 포함할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판 내에 제공되고, 제1 단자 및 제2 단자를 포함하는 수동 소자; 및 상기 재배선 기판의 상면 상에 실장되고, 상기 수동 소자의 적어도 일부와 수직적으로 오버랩되는 반도체칩을 포함하고, 상기 재배선 기판은: 상기 수동 소자의 제1 측면 및 상기 제1 측면과 대향하는 제2 측면, 및 하면과 물리적으로 접촉하는 절연층; 상기 제1 단자 상의 도전 패턴; 상기 제1 단자 및 상기 도전 패턴 사이에 개재되고, 상기 제1 단자와 직접 접속하는 씨드 패턴; 상기 제2 단자 상의 제1 상부 도전 패턴; 및 상기 제2 단자 및 상기 제1 상부 도전 패턴 사이에 개재되고, 상기 제2 단자와 직접 접속하는 제1 상부 씨드 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판 내에 제공되고, 베이스층, 제1 단자, 및 제2 단자를 포함하는 커패시터; 및 상기 재배선 기판의 상면 상에 실장되고, 상기 커패시터의 적어도 일부와 수직적으로 오버랩되는 반도체칩을 포함하고, 상기 재배선 기판은: 상기 베이스층의 제1 측면, 상기 제1 측면과 대향되는 제2 측면, 및 하면과 물리적으로 접촉하는 절연층; 상기 절연층 내에 제공되고, 상기 커패시터와 옆으로 이격된 재배선 금속 패턴; 및 상기 재배선 금속 패턴의 상면을 덮는 재배선 씨드 패턴을 포함하고, 상기 재배선 씨드 패턴의 상면은 상기 베이스층의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 하면 상에 배치된 솔더 패턴; 상기 재배선 기판의 상면 상에 실장된 반도체칩; 상기 재배선 기판의 상기 상면 상에 배치되고, 상기 반도체칩을 덮는 몰딩막; 상기 재배선 기판 내에 제공되고, 상기 반도체칩과 수직적으로 오버랩되는 제1 커패시터; 및 상기 재배선 기판 내에서 상기 제1 커패시터와 옆으로 배치된 제2 커패시터를 포함하되, 상기 제1 커패시터는 제1 베이스층, 제1 단자, 및 제2 단자를 포함하고, 상기 재배선 기판은: 상기 제1 베이스층의 외측벽들 및 상기 제2 커패시터의 측벽들과 물리적으로 접촉하는 절연층; 상기 제1 단자 상의 도전 패턴; 상기 제1 단자 및 상기 도전 패턴 사이에 개재되고, 상기 제1 단자와 직접 접속하는 씨드 패턴; 상기 제2 단자 상의 상부 도전 패턴; 상기 제2 단자 및 상기 상부 도전 패턴 사이에 개재되고, 상기 제2 단자와 직접 접속하는 상부 씨드 패턴; 및 상기 절연층 내에 배치되고, 상기 제1 커패시터 및 상기 제2 커패시터와 옆으로 이격 배치된 제1 재배선 패턴; 상기 제1 재배선 패턴 및 상기 솔더 패턴 사이에 배치된 제2 재배선 패턴을 포함하고, 상기 제2 커패시터의 두께는 상기 제1 커패시터의 두께와 실질적으로 동일하고, 상기 제2 커패시터의 너비는 상기 제1 커패시터의 너비와 다를 수 있다.
본 발명에 따르면, 커패시터들이 재배선 기판 내에 제공되므로, 반도체 패키지는 향상된 전원 무결성(Power Integrity) 특성을 나타낼 수 있다. 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1b의 A 영역을 확대 도시한 도면이다.
도 1d는 실시예들에 따른 재배선 기판 및 커패시터의 연결 관계를 설명하기 위한 도면이다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2b는 도 2a의 A영역을 확대 도시한 도면이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4a 내지 도 4j는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5a 내지 도 5e는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 1c는 도 1b의 A 영역을 확대 도시한 도면이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(1)는 패키지 기판(800), 재배선 기판(100), 솔더 패턴들(500), 제1 반도체칩(210), 칩 스택(2000), 제1 본딩 범프들(251), 및 제2 본딩 범프들(252), 및 몰딩막(400)을 포함할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 금속 배선들(820) 및 금속 패드들(810)을 포함할 수 있다. 금속 배선들(820)은 패키지 기판(800) 내에 제공될 수 있다. 패키지 기판(800)과 접속한다는 것은 금속 배선들(820)과 접속하는 것을 의미할 수 있다. 금속 패드들(810)은 패키지 기판(800)의 상면 상에 제공되어, 금속 배선들(820)과 전기적으로 연결될 수 있다. 외부 접속 단자들(850)이 패키지 기판(800)의 하면 상에 제공되어, 금속 배선들(820)과 각각 접속할 수 있다. 외부의 전기적 신호들은 외부 접속 단자들(850)을 통해 금속 배선들(820)로 전달될 수 있다. 솔더볼들이 외부 접속 단자들(850)로 사용될 수 있다. 외부 접속 단자들(850)은 솔더 물질과 같은 금속을 포함할 수 있다. 본 명세서에서, 솔더 물질은 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 예를 들어, 재배선 기판(100)은 제1 반도체칩(210)과 패키지 기판(800) 사이 및 칩 스택(2000)과 패키지 기판(800) 사이에 배치될 수 있다.
재배선 기판(100)은 절연층, 제1 재배선 패턴(110), 제2 재배선 패턴(120), 제3 재배선 패턴(130), 제4 재배선 패턴(140), 씨드 패턴(161), 도전 패턴(163), 및 상부 씨드 패턴(151), 및 상부 도전 패턴(153)을 포함할 수 있다. 절연층은 제1 절연층(101), 제2 절연층(102), 제3 절연층(103), 및 제4 절연층(104)을 포함할 수 있다. 제1 내지 제4 절연층들(101, 102, 103, 104) 각각은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제3 절연층(103)은 최하부 절연층일 수 있다. 제2 절연층(102), 제1 절연층(101), 및 제4 절연층(104)은 제3 절연층(103)의 상면 상에 적층될 수 있다. 일 예로, 제1 내지 제4 절연층들(101, 102, 103, 104)은 서로 동일한 물질을 포함할 수 있다. 제1 내지 제4 절연층들(101, 102, 103, 104) 중 인접한 두 층들 사이의 계면은 구분되지 않을 수 있다. 절연층들(101, 102, 103, 104)의 적층된 개수는 다양하게 변형될 수 있다.
제1 재배선 패턴(110)이 제1 절연층(101) 내에 배치될 수 있다. 제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 금속 패턴(113)을 포함할 수 있다. 제1 씨드 패턴(111)은 제1 절연층(101) 내에 배치될 수 있다. 제1 씨드 패턴(111)은 재배선 씨드 패턴일 수 있다. 제1 씨드 패턴(111)은 구리, 티타늄, 및/또는 이들의 합금과 같은 씨드 금속 물질을 포함할 수 있다. 제1 씨드 패턴(111)은 배리어 패턴일 수 있다. 예를 들어, 제1 씨드 패턴(111)은 제1 금속 패턴(113) 내에 포함된 물질의 확산을 방지할 수 있다. 제1 금속 패턴(113)은 제1 씨드 패턴(111)의 하면 상에 배치되며, 제1 씨드 패턴(111)의 하면을 덮을 수 있다. 제1 금속 패턴(113)은 재배선 금속 패턴일 수 있다. 제1 금속 패턴(113)은 예를 들어, 구리 또는 구리 합금을 포함할 수 있다.
제2 재배선 패턴(120)은 제1 금속 패턴(113)의 하면과 접속할 수 있다. 제2 재배선 패턴(120)이 제1 절연층(101) 내에 및 제1 절연층(101)의 하면 상에 배치될 수 있다.
제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 금속 패턴(123)을 포함할 수 있다. 제2 금속 패턴(123)은 배선 부분 및 비아 부분을 포함할 수 있다. 본 명세서에서 어떤 도전 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있다. 어떤 도전 구성 요소의 배선 부분은 수평적 연결을 위한 부분일 수 있다. 어떤 구성 요소가 비아 부분 및 배선 부분을 포함하는 경우, 상기 배선 부분의 너비는 비아 부분의 너비보다 더 클 수 있다. 제2 금속 패턴(123)의 비아 부분은 배선 부분 및 제1 재배선 패턴(110) 사이에 배치될 수 있다. 제2 금속 패턴(123)의 배선 부분의 상면은 비아 부분의 상면보다 낮은 레벨에 배치될 수 있다. 제2 금속 패턴(123)의 비아 부분은 배선 부분과 동일한 물질을 포함하며, 경계면 없이 연결될 수 있다.
제2 씨드 패턴(121)은 제2 금속 패턴(123)의 상면 상에 배치될 수 있다. 예를 들어, 제2 씨드 패턴(121)은 제2 금속 패턴(123)의 비아 부분의 상면과 측벽 및 제2 금속 패턴(123)의 배선 부분의 상면을 덮을 수 있다. 제2 씨드 패턴(121)은 제1 재배선 패턴(110)과 제2 금속 패턴(123) 사이 및 제1 절연층(101)과 제2 금속 패턴(123) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제2 금속 패턴(123)의 하면을 덮지 않을 수 있다. 제2 씨드 패턴(121)은 제2 금속 패턴(123)과 다른 물질을 포함할 수 있다. 제2 씨드 패턴(121)은 제1 씨드 패턴(111)의 예에서 설명한 바와 같은 씨드 금속 물질을 포함할 수 있다.
제2 절연층(102)은 제1 절연층(101)의 하면 상에 배치되어, 제2 재배선 패턴(120)의 하부를 덮을 수 있다. 제2 절연층(102)의 하면은 굴곡(undulation)을 가질 수 있으나, 이에 제약되지 않는다.
제3 재배선 패턴(130)은 제2 재배선 패턴(120)의 하면 상에 배치되어, 제2 재배선 패턴(120)과 접속할 수 있다. 제3 재배선 패턴(130)은 제2 절연층(102) 내에 및 제2 절연층(102)의 하면 상에 제공될 수 있다.
제3 재배선 패턴들(130) 각각은 제3 씨드 패턴(131) 및 제3 금속 패턴(133)을 포함할 수 있다. 제3 금속 패턴(133)은 배선 부분 및 비아 부분을 포함할 수 있다. 제3 금속 패턴(133)의 비아 부분은 배선 부분과 제2 재배선 패턴(120) 사이에 배치될 수 있다. 제3 씨드 패턴(131)은 제3 금속 패턴(133)의 상면 상에 배치될 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120) 및 제3 금속 패턴(133) 사이 및 제2 절연층(102) 및 제3 금속 패턴(133) 사이에 개재될 수 있다. 제3 씨드 패턴(131)은 제3 금속 패턴(133)과 다른 물질을 포함할 수 있다. 제3 씨드 패턴(131)은 제1 씨드 패턴(111)의 예에서 설명한 씨드 금속 물질을 포함할 수 있다.
제3 절연층(103)은 제2 절연층(102)의 하면 상에 배치되어, 제3 재배선 패턴(130)의 하부를 덮을 수 있다. 제3 절연층(103)의 하면은 실질적으로 편평(flat)할 수 있으나 이에 제약되지 않는다.
제4 재배선 패턴(140)이 제3 재배선 패턴(130)의 하면 상에 배치되어, 제3 금속 패턴(133)과 접속할 수 있다. 제4 재배선 패턴(140)은 제3 절연층(103) 내에 및 제3 절연층(103)의 하면 상에 배치될 수 있다.
제4 재배선 패턴(140)은 제4 씨드 패턴(141) 및 제4 금속 패턴(143)을 포함할 수 있다. 제4 금속 패턴(143)은 배선 부분 및 비아 부분을 포함할 수 있다. 제4 금속 패턴(143)의 비아 부분은 배선 부분 및 제3 재배선 패턴(130) 사이에 배치될 수 있다. 제4 씨드 패턴(141)은 제3 재배선 패턴(130)과 제4 금속 패턴(143) 사이 및 제3 절연층(103)과 제4 금속 패턴(143) 사이에 개재될 수 있다. 제4 씨드 패턴(141)은 제4 금속 패턴(143)의 상면을 덮을 수 있다. 제4 씨드 패턴(141)은 제4 금속 패턴(143)의 하면을 덮지 않을 수 있다. 제4 재배선 패턴(140)은 최하부 재배선 패턴에 해당할 수 있다.
제4 재배선 패턴(140)은 복수로 제공될 수 있으며, 복수의 제4 재배선 패턴들(140)은 서로 옆으로 배치될 수 있다. 본 명세서에서 어떤 구성 요소들이 옆으로 배치되는 것은 상기 구성 요소들이 제1 방향(D1) 또는 제2 방향(D2)으로 이격 배치되는 것을 의미할 수 있다. 제1 방향(D1)은 제1 반도체칩(210)의 상면에 평행할 수 있다. 제2 방향(D2)은 제1 반도체칩(210)의 상면에 평행하되, 제1 방향(D1)과 교차할 수 있다.
도시되지 않았으나, 재배선 기판(100)은 보호층을 더 포함할 수 있다. 보호층은 제3 절연층(103)의 하면 상에 배치되고, 제4 재배선 패턴들(140)의 하부 측벽들을 덮을 수 있다. 보호층은 절연성 물질을 포함할 수 있다.
솔더 패턴들(500)이 재배선 기판(100)의 하면 상에 배치될 수 있다. 솔더 패턴들(500)은 제4 재배선 패턴들(140)의 하면들 상에 각각 배치될 수 있다. 솔더 패턴들(500)은 복수의 제4 금속 패턴들(143)과 각각 접속하며, 제4 금속 패턴들(143)의 하면들에 부착될 수 있다. 제4 재배선 패턴들(140)은 솔더 패드들로 기능할 수 있다. 솔더 패턴들(500)은 단자들로 기능할 수 있다. 솔더 패턴들(500)은 솔더볼의 형상을 갖고, 솔더 물질을 포함할 수 있다.
제4 절연층(104)이 제1 절연층(101)의 상면 상에 배치되어, 제1 재배선 패턴(110)의 상면 및 제1 절연층(101)의 상면을 덮을 있다. 상부 접속 패턴이 제4 절연층(104) 상에 배치될 수 있다. 상부 접속 패턴은 상부 씨드 패턴(151) 및 상부 도전 패턴(153)을 포함할 수 있다. 상부 도전 패턴(153)이 제4 절연층(104) 내에 및 제4 절연층(104) 상에 배치될 수 있다. 상부 도전 패턴(153)은 구리와 같은 금속을 포함할 수 있다. 상부 도전 패턴(153)의 하부는 비아 부분일 수 있다. 상부 도전 패턴(153)의 하부는 제4 절연층(104) 내에 배치될 수 있다. 상부 도전 패턴(153)의 상부는 제4 절연층(104)의 상면 상으로 연장될 수 있다. 상부 도전 패턴(153)의 상부는 하부와 경계면 없이 연결될 수 있다. 상부 도전 패턴(153)의 상부는 패드 부분 또는 배선 부분일 수 있다.
상부 씨드 패턴(151)은 상부 도전 패턴(153)의 하면을 덮고, 상부 도전 패턴(153) 및 제4 절연층(104) 사이에 배치될 수 있다. 상부 도전 패턴(153)의 하면은 제4 절연층(104)의 하면과 실질적으로 동일한 레벨에 배치될 수 있다. 상부 씨드 패턴(151)은 상부 도전 패턴(153)과 다른 도전 물질을 포함할 수 있다. 예를 들어. 상부 씨드 패턴(151)은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
수동 소자가 재배선 기판(100) 내에 배치될 수 있다. 수동 소자는 커패시터(300)일 수 있다. 커패시터(300)는 도 1a와 같이 제1 반도체칩(210)과 평면적 관점에서 오버랩될 수 있다. 커패시터(300)는 재배선 기판(100) 내에 복수개로 제공될 수 있다. 복수의 커패시터들(300)은 서로 옆으로 이격 배치될 수 있다. 복수의 커패시터들(300) 각각은 베이스층(350), 제1 단자(310), 제2 단자(320), 및 적층 구조체(330)를 포함할 수 있다. 베이스층(350)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(350)은 테트라에틸 오소실리케이트(Tetraethyl orthosilicate), 실리콘 산화물, 실리콘 탄화물, 및/또는 실리콘 질화물과 같은 실리콘 계열의 절연 물질을 포함할 수 있다. 도 1c와 같이, 제1 단자(310)는 베이스층(350)의 하면 상에 노출될 수 있다. 베이스층(350)의 하면은 대응되는 커패시터(300)의 하면에 해당할 수 있다. 제1 단자(310)는 금속 및/또는 도핑된 폴리실리콘과 같은 도전 물질을 포함할 수 있다. 제2 단자(320)는 베이스층(350)의 상면(350a) 상에 배치되어, 베이스층(350)의 상면(350a) 상에 노출될 수 있다. 제2 단자(320)의 상면은 베이스층(350)의 상면(350a)과 실질적으로 동일한 레벨에 배치될 수 있으나, 이에 제한되지 않는다. 제2 단자(320)는 금속 및/또는 도핑된 폴리실리콘과 같은 도전 물질을 포함할 수 있다.
적층 구조체(330)는 베이스층(350) 내에 배치될 수 있다. 적층 구조체(330)의 측벽들은 베이스층(350)에 의해 둘러싸일 수 있다. 베이스층(350)이 적층 구조체(330) 및 재배선 기판(100) 사이에 개재될 수 있다. 적층 구조체(330)는 베이스층(350)에 의해 제1 절연층(101)과 이격될 수 있다. 적층 구조체(330)는 복수의 도전층들(331) 및 상기 도전층들(331) 사이에 각각 배치된 유전층들(333)을 포함할 수 있다. 일 예로, 베이스층(350)은 트렌치를 갖고, 적층 구조체(330)는 베이스층(350)의 트렌치 내에 배치될 수 있다. 적층 구조체(330)는 커패시터 유닛으로 기능할 수 있다. 어느 하나의 커패시터(300)는 복수의 적층 구조체들(330) 또는 단수의 적층 구조체(330)를 포함할 수 있다. 베이스층(350)은 더미 패턴 또는 버퍼 패턴으로 기능할 수 있다.
복수의 커패시터들(300)의 상면들은 서로 실질적으로 동일한 레벨에 배치될 수 있다. 커패시터들(300)의 두께들은 서로 실질적으로 동일할 수 있다. 커패시터들(300) 각각의 두께는 베이스층(350)의 상면(350a) 및 하면 사이의 간격에 해당할 수 있다. 예를 들어, 커패시터들(300)은 서로 이격된 제1 커패시터(301) 및 제2 커패시터(302)를 포함할 수 있다. 제2 커패시터(302)의 두께(T2)는 제1 커패시터(301)의 두께(T1)와 실질적으로 동일할 수 있다. 커패시터들(300)의 두께들은 재배선 기판(100)의 두께의 0.1% 내지 50%일 수 있다. 예를 들어, 제1 커패시터(301)의 두께(T1) 및 제2 커패시터(302)의 두께(T2) 각각은 재배선 기판(100)의 두께의 0.1% 내지 50%일 수 있다. 재배선 기판(100)의 두께는 상부 도전 패턴(153)의 상면 및 제4 재배선 패턴(140)의 하면 사이의 간격에 해당할 수 있다.
커패시터들(300)의 너비들은 서로 다를 수 있다. 커패시터들(300)의 너비들은 제1 방향(D1)에서 측정될 수 있다. 예를 들어, 제2 커패시터(302)의 너비(W2)는 제1 커패시터(301)의 너비(W1)와 다를 수 있다. 도 1a와 같이 커패시터들(300)의 길이들은 서로 다를 수 있다. 커패시터들(300)의 길이들은 제2 방향(D2)에서 측정될 수 있다. 제2 커패시터(302)의 길이는 제1 커패시터(301)의 길이와 다를 수 있다. 제2 커패시터(302)의 평면적은 제1 커패시터(301)의 평면적과 다를 수 있다. 이하, 설명의 간소화를 위해 단수의 커패시터(300)에 대해 기술한다.
커패시터(300)는 재배선 기판(100)과 직접 물리적으로 접촉할 수 있다. 예를 들어, 커패시터(300) 및 재배선 기판(100) 사이에 언더필 패턴 및 접착막이 제공되지 않을 수 있다. 실시예들에 따르면, 제1 절연층(101)은 커패시터(300)의 제1 측벽, 제2 측벽, 및 하면과 물리적으로 접촉할 수 있다. 커패시터(300)의 제2 측벽은 제1 측벽과 대향될 수 있다. 커패시터(300)의 제1 측벽 및 제2 측벽은 베이스층(350)의 외측벽들에 해당할 수 있다. 커패시터(300)의 하면은 제1 측벽의 엣지 및 제2 측벽의 엣지를 연결할 수 있다. 이에 따라, 커패시터(300)가 제1 절연층(101)에 의해 양호하게 밀봉될 수 있다. 제4 절연층(104)은 커패시터(300)의 상면을 덮을 수 있다. 도 1c와 같이, 제4 절연층(104)은 커패시터(300)의 상면과 물리적으로 접촉할 수 있다. 커패시터(300)의 상면은 하면과 대향될 수 있다. 커패시터(300)의 상면은 베이스층(350)의 상면(350a)을 포함할 수 있다. 커패시터(300)의 상면은 제1 단자(310)의 상면을 더 포함할 수 있다.
도전 패턴(163)은 제1 단자(310)의 하면 상에 배치될 수 있다. 도전 패턴(163)은 구리와 같은 금속을 포함할 수 있다. 씨드 패턴(161)은 도전 패턴(163) 및 제1 단자(310) 사이에 개재되며, 도전 패턴(163) 및 제1 단자(310)와 직접 접속할 수 있다. 이에 따라, 재배선 기판(100)이 소형화되고, 향상된 신뢰성을 나타낼 수 있다. 씨드 패턴(161)은 도전 패턴(163)과 다른 물질을 포함할 수 있다. 예를 들어, 씨드 패턴(161)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 씨드 패턴(161)은 제1 단자(310)와 다른 물질을 포함할 수 있으나, 이에 제한되지 않는다. 씨드 패턴(161)은 솔더 물질을 포함하지 않을 수 있다. 씨드 패턴(161)은 제1 절연층(101) 및 도전 패턴(163) 사이로 연장될 수 있다.
제3 재배선 패턴(130)은 복수로 제공될 수 있다. 복수의 제3 재배선 패턴들(130) 중 어느 하나는 도전 패턴(163)의 하면 상에 배치되어, 도전 패턴(163)과 전기적으로 연결될 수 있다. 제3 재배선 패턴들(130) 중 다른 하나는 앞서 설명한 바와 같이 제2 재배선 패턴(120)의 하면 상에 배치되고, 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다.
외부의 전기적 신호는 솔더 패턴(500), 상기 어느 하나의 제3 재배선 패턴(130), 및 도전 패턴(163)을 통해 제1 단자(310)에 전달될 수 있다. 상기 전기적 신호는 전압 또는 데이터 신호일 수 있다. 제1 단자(310)는 입력 단자일 수 있으나, 이에 제한되지 않는다.
도시된 바와 달리, 복수의 도전 패턴들(163) 및 복수의 씨드 패턴들(161)이 제1 단자(310)의 하면 상에 배치되어, 제1 단자(310)와 접속할 수 있다. 제1 단자(310)는 복수의 씨드 패턴들(161)을 통해 복수의 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 커패시터(300)는 복수의 솔더 패턴들(500)로부터 외부의 전기적 신호들을 전달받을 수 있다.
도 1c와 같이 상부 도전 패턴(153)은 제1 상부 도전 패턴(153A) 및 제2 상부 도전 패턴(153B)을 포함할 수 있다. 상부 씨드 패턴(151)은 제1 상부 씨드 패턴(151A) 및 제2 상부 씨드 패턴(151B)을 포함할 수 있다.
제1 상부 도전 패턴(153A)은 제2 단자(320)의 상면 상에 배치될 수 있다. 제1 상부 씨드 패턴(151A)은 제1 상부 도전 패턴(153A) 및 제2 단자(320) 사이에 개재될 수 있다. 제1 상부 씨드 패턴(151A)은 제1 상부 도전 패턴(153A)의 하면 및 제2 단자(320)의 상면과 직접 접속할 수 있다. 제1 상부 도전 패턴(153A)은 제1 상부 씨드 패턴(151A)을 통해 제2 단자(320)와 접속할 수 있다. 복수의 제1 상부 도전 패턴들(153A)이 제1 커패시터(301)의 제2 단자(320)와 접속할 수 있다. 이에 따라, 복수의 제1 본딩 범프들(251)이 제1 커패시터(301)의 제2 단자(320)와 전기적으로 연결될 수 있다. 도 1b와 같이 단수의 상부 도전 패턴(153)이 제2 커패시터(302)의 제2 단자(320)와 접속할 수 있다. 이 경우, 단수의 제1 본딩 범프(251)가 제2 커패시터(302)의 제2 단자(320)와 전기적으로 연결될 수 있다. 제2 단자(320)는 커패시터(300)의 출력 단자일 수 있으나, 이에 제약되지 않는다.
제1 재배선 패턴(110)은 커패시터(300)와 옆으로 이격 배치될 수 있다. 예를 들어, 제1 금속 패턴(113)은 제1 커패시터(301) 및 제2 커패시터(302)와 옆으로 이격 배치될 수 있다. 제1 씨드 패턴(111)의 상면은 커패시터(300)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 예를 들어, 도 1c와 같이 제1 씨드 패턴(111)의 상면(111a)은 베이스층(350)의 상면(350a)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 씨드 패턴(111)의 상면(111a)은 제2 단자(320)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 다른 예로, 제1 씨드 패턴(111)은 제공되지 않을 수 있다.
제2 상부 도전 패턴(153B)은 제1 상부 도전 패턴(153A)과 이격 배치될 수 있다. 제2 상부 도전 패턴(153B)은 커패시터(300)와 수직적으로 오버랩되지 않을 수 있다. 수직적은 제3 방향(D3) 또는 제3 방향(D3)의 반대 방향을 의미할 수 있다. 제3 방향(D3)은 제1 반도체칩(210)의 상면과 실질적으로 수직하며, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제2 상부 도전 패턴(153B)은 제1 재배선 패턴(110)의 상면 상에 배치될 수 있다. 제2 상부 씨드 패턴(151B)은 제2 상부 도전 패턴(153B) 및 제1 재배선 패턴(110) 사이에 개재되어, 제1 재배선 패턴(110)과 직접 접속할 수 있다. 예를 들어, 제2 상부 씨드 패턴(151B)은 제1 씨드 패턴(111)과 직접 접속할 수 있다. 제2 상부 씨드 패턴(151B)은 제1 씨드 패턴(111)의 상면(111a)과 물리적으로 접촉할 수 있다. 다른 예로, 제1 씨드 패턴(111)이 생략되고, 제2 상부 씨드 패턴(151B)은 제1 금속 패턴(113)과 직접 접속할 수 있다. 이에 따라, 반도체 패키지(1)가 소형화될 수 있다.
도 1b와 같이, 제1 반도체칩(210)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체칩(210)은 평면적 관점에서 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 제1 반도체칩(210)은 집적 회로들(미도시) 및 칩 패드들(215)을 포함할 수 있다. 제1 반도체칩(210)의 집적 회로들은 제1 반도체칩(210) 내에 제공될 수 있다. 칩 패드(215)는 제1 반도체칩(210)의 하면 상에 배치되고, 상기 집적 회로들과 전기적으로 연결될 수 있다. 어떤 구성 요소가 칩 패드(215)와 접속한다는 것은 상기 구성 요소가 제1 반도체칩(210)과 접속한다는 것을 의미할 수 있다. 제1 본딩 범프들(251)가 제1 반도체칩(210)의 칩 패드들(215) 및 복수의 상부 도전 패턴들(153) 사이에 제공되어, 상기 칩 패드들(215) 및 상부 도전 패턴들(153)과 접속할 수 있다. 이에 따라, 제1 반도체칩(210)이 제1 본딩 범프들(251)을 통해 제2 반도체칩(220), 커패시터들(300), 및 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 도시되지 않았으나, 제1 본딩 범프들(251) 및 상부 도전 패턴들(153) 사이에 추가적인 도전 패턴들(미도시)이 더 개재될 수 있다. 제1 본딩 범프들(251) 각각은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 제1 본딩 범프들(251)는 구리 또는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 제1 본딩 범프들(251)의 피치는 솔더 패턴들(500)의 피치 및 외부 접속 단자들(850)의 피치보다 작을 수 있다.
실시예들에 따르면, 커패시터(300)가 재배선 기판(100) 내에 배치되므로, 커패시터(300) 및 제1 반도체칩(210) 사이의 전기적 통로의 길이가 감소할 수 있다. 예를 들어, 커패시터(300)의 상면 및 재배선 기판(100)의 상면 사이의 간격(B1)은 커패시터(300)의 하면 및 재배선 기판(100)의 하면 사이의 간격(B2)보다 더 작을 수 있다. 이에 따라, 커패시터(300) 및 제1 반도체칩(210) 사이의 전기적 통로의 길이가 더욱 감소하여, 반도체 패키지(1)의 전기적 특성이 개선될 수 있다. 예를 들어, 반도체 패키지(1)는 향상된 전원 무결성(Power Integrity) 특성을 나타낼 수 있다. 이 때, 커패시터(300)의 상면 및 재배선 기판(100)의 상면 사이의 간격(B1)은 상부 도전 패턴(153)의 상면 및 커패시터(300)의 상면의 레벨 차이에 해당할 수 있다. 커패시터(300)의 하면 및 재배선 기판(100)의 하면 사이의 간격(B2)는 커패시터(300)의 하면 및 제4 재배선 패턴(140)의 하면 사이의 간격에 해당할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제3 방향(D3)과 나란한 방향에서 측정될 수 있다.
칩 스택(2000)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 칩 스택(2000)은 제1 반도체칩(210)과 옆으로 이격 배치될 수 있다. 칩 스택(2000)은 적층된 복수의 제2 반도체칩들(220)을 포함할 수 있다. 제2 반도체칩들(220)은 그 내부에 집적 회로들(미도시)을 포함할 수 있다. 제2 반도체칩들(220)은 재배선 기판(100)의 엣지 영역의 상면 상에 배치될 수 있다. 평면적 관점에서 재배선 기판(100)의 엣지 영역은 재배선 기판(100)의 측면 및 센터 영역 사이에 제공될 수 있다. 재배선 기판(100)의 엣지 영역은 센터 영역을 둘러쌀 수 있다.
제2 반도체칩들(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(210)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나일 수 있다. 최하부 제2 반도체칩(220)은 로직칩이고, 나머지 제2 반도체칩들(220)은 메모리칩들일 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 최하부 제2 반도체칩(220)은 제1 반도체칩(210)과 다른 종류의 로직칩일 수 있다. 일 예로, 최하부 제2 반도체칩(220)은 컨트롤러 칩이고, 제1 반도체칩(210)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 또 다른 예로, 최하부 제2 반도체칩(220)은 메모리칩일 수 있다.
제2 반도체칩들(220) 각각은 하부 패드(225), 관통 전극(227), 및 상부 패드(226)을 포함할 수 있다. 하부 패드(225) 및 상부 패드(226)는 제2 반도체칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(225) 및 상부 패드(226) 중 적어도 하나는 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극(227)은 제2 반도체칩(220) 내에 배치되고, 하부 패드(225) 및 상부 패드(226)와 접속할 수 있다. 최상부 제2 반도체칩(220)은 하부 패드(225)를 포함하되, 관통 전극(227) 및 상부 패드(226)를 포함하지 않을 수 있다. 도시된 바와 달리, 최상부 제2 반도체칩(220)은 관통 전극(227) 및 상부 패드(226)를 더 포함할 수 있다. 인터포저 범프(229)가 인접한 두 제2 반도체칩들(220) 사이에 개재되어, 하부 패드(225) 및 상부 패드(226)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 범프(229)는 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 인터포저 범프(229)는 솔더 물질 또는 금속을 포함할 수 있으나, 이에 제약되지 않는다.
다른 예로, 인터포저 범프(229)가 생략될 수 있다. 이 경우, 인접한 반도체칩들(220)의 마주보는 하부 패드(225) 및 상부 패드(226)는 서로 직접 본딩될 수 있다.
제2 본딩 범프들(252)이 최하부 제2 반도체칩(220) 및 재배선 기판(100) 사이에 개재되어, 복수의 하부 패드들(225) 및 대응되는 상부 도전 패턴들(153)과 각각 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)은 재배선 기판(100)을 통해 제1 반도체칩(210) 및 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제4 재배선 패턴들(110, 120, 130, 140) 및 상부 도전 패턴(153) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 제2 본딩 범프들(252)의 피치는 솔더 패턴들(500)의 피치 및 외부 접속 단자들(850)의 피치보다 작을 수 있다. 제2 본딩 범프들(252)은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 제2 본딩 범프들(252)이 솔더 물질 또는 금속을 포함할 수 있으나, 이에 제약되지 않는다.
칩 스택(2000)은 복수개로 제공될 수 있다. 칩 스택들(2000)은 서로 옆으로 이격 배치될 수 있다. 제1 반도체칩(210)은 칩 스택들(2000) 사이에 배치될 수 있다. 이에 따라, 제1 반도체칩(210)과 칩 스택들(2000) 사이의 전기적 통로의 길이가 감소할 수 있다.
반도체 패키지(1)는 제1 언더필막(410) 및 제2 언더필막들(420)을 더 포함할 수 있다. 제1 언더필막(410)이 재배선 기판(100)과 제1 반도체칩(210) 사이의 제1 갭 영역에 제공되어, 제1 본딩 범프들(251)를 밀봉할 수 있다. 제1 언더필막(410)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필막들(420)이 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 범프들(252)을 밀봉할 수 있다. 제2 언더필막들(420)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 제2 언더필막들(420)이 생략되고, 제1 언더필막(410)이 제2 갭 영역들 사이로 더 연장되어, 제1 본딩 범프들(251) 및 제2 본딩 범프들(252)을 밀봉할 수 있다. 제3 언더필막(430)이 제2 반도체칩들(220) 사이의 제3 갭 영역에 더 제공되어, 인터포저 범프(229)를 밀봉할 수 있다. 제3 언더필막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(400)이 재배선 기판(100) 상에 배치되어, 제1 반도체칩(210)의 측벽 및 제2 반도체칩들(220)의 측벽들을 덮을 수 있다. 몰딩막(400)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(400)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 더 덮을 수 있다. 다른 예로, 제1 언더필막(410) 및 제2 언더필막들(420)이 생략되고, 몰딩막(400)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
반도체 패키지(1)는 도전 플레이트(790)를 더 포함할 수 있다. 도전 플레이트(790)는 제1 반도체칩(210)의 상면, 칩 스택(2000)의 상면, 및 몰딩막(400)의 상면 상에 배치될 수 있다. 도전 플레이트(790)는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다. 도전 플레이트(790)는 제1 반도체칩(210) 및 칩 스택(2000)을 외부로부터 보호할 수 있다. 예를 들어, 도전 플레이트(790)는 외부의 물리적 충격을 흡수할 수 있다. 도전 플레이트(790)는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지(1)의 동작 시, 재배선 기판(100), 제1 반도체칩(210), 또는 제2 반도체칩들(220)에서 발생한 열이 도전 플레이트(790)를 통해 빠르게 방출될 수 있다. 도전 플레이트(790)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 도전 플레이트(790)는 제1 반도체칩(210) 및 제2 반도체칩들(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 이 경우, 도전 플레이트(790)는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(210) 또는 제2 반도체칩들(220)의 전기적 손상을 방지할 수 있다.
도시되지 않았으나, 제3 반도체칩이 재배선 기판(100) 상에 더 실장될 수 있다. 제3 반도체칩은 제1 및 제2 반도체칩들(210, 220)과 다른 종류의 반도체칩일 수 있다. 도시된 바와 달리, 몰딩막(400)은 생략될 수 있다.
적층된 재배선 패턴들(110, 120, 130, 140)의 개수는 다양하게 변형될 수 있다. 예를 들어, 제2 재배선 패턴(120) 및 제3 재배선 패턴(130) 중에서 적어도 하나는 생략될 수 있다. 다른 예로, 제3 재배선 패턴(130) 및 제4 재배선 패턴(140) 사이에 제5 재배선 패턴(미도시)이 더 개재될 수 있다.
도 1d는 실시예들에 따른 재배선 기판 및 커패시터의 연결 관계를 설명하기 위한 도면으로, 도 1b의 A영역을 확대 도시한 도면에 대응된다. 이하, 도 1d의 설명에 있어서, 도 1b를 함께 참조한다.
도 1d를 참조하면, 커패시터(300)는 베이스층(350), 적층 구조체(330), 제1 단자(310), 및 복수의 제2 단자들(320)을 포함할 수 있다. 제2 단자들(320)은 서로 옆으로 이격될 수 있다. 복수의 제1 상부 씨드 패턴들(151A)이 제2 단자들(320)과 각각 직접 접속할 수 있다. 제2 단자들(320)은 제1 상부 씨드 패턴들(151A)을 통해 제1 반도체칩(210)의 칩 패드들(215)과 각각 전기적으로 연결될 수 있다.
제1 단자(310)는 베이스층(350)의 하면 상에 배치될 수 있다. 제1 단자(310)는 제2 단자(320)와 수직적으로 오버랩되지 않을 수 있다. 도시된 바와 달리, 제1 커패시터(301)는 복수의 제1 단자들(310)을 포함하고, 복수의 제1 단자들(310)은 솔더 패턴들(도 1b의 500)과 각각 접속할 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 2b는 도 2a의 A영역을 확대 도시한 도면이다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(1A)는 패키지 기판(800), 재배선 기판(100'), 커패시터(300), 솔더 패턴들(500), 제1 반도체칩(210), 칩 스택(2000), 제1 본딩 범프들(251), 제2 본딩 범프들(252), 및 몰딩막(400)을 포함할 수 있다.
재배선 기판(100')은 제1 내지 제4 절연층들(101, 102, 103, 104), 제1 재배선 패턴(110), 제3 재배선 패턴(130), 제4 재배선 패턴(140), 씨드 패턴(161), 도전 패턴(163), 상부 씨드 패턴(151), 및 상부 도전 패턴(153)을 포함할 수 있다. 제1 재배선 패턴(110), 제3 재배선 패턴(130), 제4 재배선 패턴(140), 씨드 패턴(161), 도전 패턴(163), 상부 씨드 패턴(151), 및 상부 도전 패턴(153)은 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 재배선 기판(100')은 도 1a 내지 도 1c의 예에서 설명한 제2 재배선 패턴(120)을 포함하지 않을 수 있다. 제1 재배선 패턴(110)은 제1 절연층(101) 내에 및 제1 절연층(101)의 하면 상에 배치될 수 있다. 제1 재배선 패턴(110)은 제1 금속 패턴(113) 및 제1 씨드 패턴(111)을 포함할 수 있다. 제1 금속 패턴(113)은 배선 부분 및 비아 부분을 포함할 수 있다. 제1 금속 패턴(113)의 비아 부분은 제1 배선 부분 상에 제공되고, 제1 배선 부분보다 더 작은 너비를 가질 수 있다.
제1 씨드 패턴(111)은 제1 금속 패턴(113) 상에 배치될 수 있다. 제1 씨드 패턴(111)은 제1 상면(111a')을 가질 수 있다. 제1 씨드 패턴(111)의 제1 상면(111a')은 제1 금속 패턴(113)의 비아 부분의 상면 상에 제공될 수 있다. 제1 씨드 패턴(111)의 제1 상면(111a')은 베이스층(350)의 상면(350a)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 씨드 패턴(111)은 제1 금속 패턴(113) 및 제2 상부 씨드 패턴(151B) 사이에 개재되어, 제2 상부 씨드 패턴(151B)와 직접 접속할 수 있다. 제1 씨드 패턴(111)은 제2 상면을 더 가질 수 있다. 제2 상면은 제1 금속 패턴(113)의 배선 부분의 상면 상에 배치될 수 있다. 제1 씨드 패턴(111)의 제2 상면은 제1 상면(111a')보다 더 낮은 레벨에 배치될 수 있다. 제1 씨드 패턴(111)은 제1 금속 패턴(113)의 비아 부분의 측벽을 더 덮을 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 3을 참조하면, 반도체 패키지(1A)는 패키지 기판(800), 재배선 기판(100), 복수의 커패시터들(300), 솔더 패턴들(500), 제1 반도체칩(210), 칩 스택(2000), 제1 본딩 범프들(251), 제2 본딩 범프들(252), 및 몰딩막(400)을 포함할 수 있다.
커패시터들(300)은 제1 커패시터(301), 제2 커패시터(302), 및 제3 커패시터(303)를 포함할 수 있다. 커패시터들(300) 각각은 베이스층(350), 적층 구조체(330), 제1 단자(310), 및 제2 단자(320)를 포함할 수 있다. 제1 커패시터(301) 및 제2 커패시터(302)는 앞서 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
제3 커패시터(303)는 재배선 기판(100) 내에 제공되며, 칩 스택(2000)과 수직적으로 오버랩될 수 있다. 예를 들어, 제3 커패시터(303)는 적어도 하나의 제2 반도체칩(220)과 수직적으로 오버랩될 수 있다. 제3 커패시터(303)는 제1 절연층(101)과 직접 물리적으로 접촉할 수 있다. 예를 들어, 제3 커패시터(303)의 베이스층(350)의 양측벽들 및 하면은 제1 절연층(101)과 직접 물리적으로 접촉할 수 있다. 제3 커패시터(303)의 제1 단자(310)는 씨드 패턴(161)과 직접 접속할 수 있다. 제3 커패시터(303)의 제2 단자(320)는 상부 씨드 패턴(151)과 직접 물리적으로 접속할 수 있다.
제3 커패시터(303)의 두께(T3)는 제1 커패시터(301)의 두께(T1) 및 제2 커패시터(302)의 두께(T2)와 실질적으로 동일할 수 있다. 제3 커패시터(303)의 상면은 제1 커패시터(301)의 상면 및 제2 커패시터(302)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 제3 커패시터(303)의 너비(W3)는 제1 커패시터(301)의 너비(W1)와 다를 수 있다. 제3 커패시터(303)의 너비(W3)는 제2 커패시터(302)의 너비(W2)와 다를 수 있다.
도 4a 내지 도 4j는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 4a 내지 도 4f의 설명에 있어서, 설명의 편의를 위해 어떤 구성 요소의 상면 및 하면은 참조하여 설명하는 해당 도면을 기준으로 기술한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 제1 캐리어 기판(910)이 제공될 수 있다. 제1 캐리어 기판(910)은 반도체 웨이퍼일 수 있다. 반도체 웨이퍼는 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 웨이퍼는 실리콘, 게르마늄, 및/또는 이들의 조합을 포함할 수 있다.
식각 정지막(990)이 제1 캐리어 기판(910) 상에 형성될 수 있다. 식각 정지막(990)은 실리콘 계열의 물질을 포함할 수 있다. 예를 들어, 식각 정지막(990)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및/또는 이들의 조합을 포함할 수 있다.
제1 단자들(310), 예비 베이스층(351), 적층 구조체들(330), 및 제2 단자들(320)이 식각 정지막(990) 상에 형성될 수 있다. 제1 단자들(310)은 식각 정지막(990)의 일면 상에 형성될 수 있다. 제1 단자들(310)은 식각 정지막(990)의 일면과 물리적으로 접촉할 수 있다. 제1 단자들(310)은 서로 옆으로 이격 배치될 수 있다. 제1 단자들(310)은 식각 정지막(990)의 일면을 노출시킬 수 있다. 예비 베이스층(351)이 식각 정지막(990) 및 제1 단자들(310) 상에 형성될 수 있다. 예비 베이스층(351)은 식각 정지막(990)의 일면, 제1 단자들(310)의 상면들 및 측벽들을 덮을 수 있다. 예비 베이스층(351)은 실리콘계 절연물질을 포함할 수 있다.
적층 구조체들(330)이 예비 베이스층(351) 내에 형성되어, 제1 단자들(310)과 접속할 수 있다. 적층 구조체들(330)을 형성하는 것은 예비 베이스층(351) 내에 트렌치를 형성하는 것 및 상기 트렌치 내에 유전층 및 도전층을 형성하는 것을 포함할 수 있다. 상기 유전층 및 도전층의 형성은 반복하여 수행될 수 있다. 이에 따라, 적층 구조체(330)는 복수의 도전층들 및 상기 도전층들 사이에 각각 배치된 유전층들을 포함할 수 있다. 제2 단자들(320)이 적층 구조체들(330) 상에 형성될 수 있다. 제2 단자들(320)은 서로 옆으로 이격될 수 있다.
도 4b를 참조하면, 예비 베이스층(351) 상에 식각 공정이 수행되어, 커패시터들(300)을 형성할 수 있다. 상기 식각 공정에 의해 예비 베이스층(351)의 일부가 제거되어, 베이스층들(350)을 형성할 수 있다. 베이스층들(350)은 서로 옆으로 이격 배치되고, 식각 정지막(990)을 노출시킬 수 있다. 커패시터들(300) 각각은 제1 단자들(310) 중 대응되는 것, 베이스층들(350) 중 대응되는 것, 적층 구조체들(330) 중 대응되는 것, 및 제2 단자들(320) 중 대응되는 것을 포함할 수 있다. 적층 구조체들(330) 각각은 대응되는 베이스층(350) 내에 제공될 수 있다. 예를 들어, 적층 구조체(330)의 측벽은 베이스층(350)에 의해 덮히고, 외부에 노출되지 않을 수 있다. 커패시터들(300)은 서로 옆으로 이격 배치될 수 있다.
커패시터들(300)은 서로 단일 공정에 의해 실질적으로 동시에 형성될 수 있다. 이에 따라, 커패시터들(300)의 두께들은 서로 동일할 수 있다. 예를 들어, 커패시터들(300)은 제1 커패시터(301) 및 제2 커패시터(302)를 포함하고, 제2 커패시터(302)의 두께(T2)는 제1 커패시터(301)의 두께(T1)와 실질적으로 동일할 수 있다. 제2 커패시터(302)의 너비는 제1 커패시터(301)의 너비와 다를 수 있다. 다른 예로, 제2 커패시터(302)의 너비는 제1 커패시터(301)의 너비와 동일할 수 있다.
도 4c를 참조하면, 제1 재배선 패턴(110)이 노출된 식각 정지막(990)의 일면 상에 형성될 수 있다. 제1 재배선 패턴(110)을 형성하는 것은 제1 씨드 패턴(111)을 형성하는 것 및 상기 제1 씨드 패턴(111) 상에 제1 금속 패턴(113)을 형성하는 것을 포함할 수 있다. 제1 씨드 패턴(111)은 식각 정지막(990)의 일면과 물리적으로 접촉할 수 있다. 제1 금속 패턴(113)을 형성하는 것은 상기 제1 씨드 패턴(111)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 제1 재배선 패턴(110)은 커패시터들(300)과 옆으로 이격 배치될 수 있다.
제1 절연층(101)이 제1 재배선 패턴(110) 상에 형성되어, 식각 정지막(990)의 일면, 제1 재배선 패턴(110)의 상면과 측벽들, 및 커패시터들(300)의 상면들 및 측벽들을 덮을 수 있다. 제1 절연층(101)의 형성은 감광성 폴리머를 코팅하는 것을 포함할 수 있다. 제1 절연층(101)의 상면은 굴곡을 가질 수 있다.
도 4d를 참조하면, 제2 재배선 패턴(120), 씨드 패턴(161), 및 도전 패턴(163)이 제1 절연층(101) 내에 및 제1 절연층(101)의 상면 상에 형성될 수 있다. 제2 재배선 패턴(120), 씨드 패턴(161), 및 도전 패턴(163)을 형성하는 것은 제1 절연층(101) 내에 오프닝들을 형성하는 것, 상기 오프닝들 내에 및 제1 절연층(101)의 상면 상에 씨드층을 형성하는 것, 상기 씨드층 상에 가이드 오프닝들을 갖는 레지스트 패턴을 형성하는 것, 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 씨드층의 일 부분을 노출시키는 것, 및 노출된 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다. 상기 오프닝들은 제1 단자(310) 또는 제1 재배선 패턴(110)을 노출시킬 수 있다. 상기 가이드 오프닝들은 상기 오프닝들과 각각 연결될 수 있다. 상기 전기 도금 공정에 의해 도전 패턴(163) 및 제2 금속 패턴(123)이 오프닝들 내에 각각 형성될 수 있다. 도전 패턴(163) 및 제2 금속 패턴(123) 각각은 대응되는 가이드 오프닝의 하부를 채울 수 있다. 도전 패턴(163)은 제2 금속 패턴(123)과 동일한 물질을 포함할 수 있다. 상기 씨드층의 식각에 의해 제2 씨드 패턴(121) 및 씨드 패턴(161)이 형성될 수 있다. 씨드 패턴(161)은 커패시터들(300) 중 어느 하나 상에 배치되고, 제1 단자(310)와 직접 접속할 수 있다.
제2 씨드 패턴(121)은 씨드 패턴(161)과 이격되며, 전기적으로 분리될 수 있다. 제2 씨드 패턴(121)은 씨드 패턴(161)과 단일 공정에 의해 형성될 수 있다. 제2 씨드 패턴(121)은 씨드 패턴(161)과 동일한 두께를 갖고, 씨드 패턴(161)과 동일한 물질을 포함할 수 있다.
도 4e를 참조하면, 제2 절연층(102), 제3 재배선 패턴(130), 제3 절연층(103), 및 제4 재배선 패턴(140)이 제1 캐리어 기판(910)의 일면 상에 형성될 수 있다. 제2 절연층(102)은 제1 절연층(101)의 상면 및 제2 재배선 패턴(120)을 덮을 수 있다. 제2 절연층(102)은 제1 절연층(101)의 예에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 제3 재배선 패턴(130)이 제2 절연층(102) 내에 및 제2 절연층(102)의 상면 상에 형성될 수 있다. 제3 재배선 패턴(130)은 복수의 제3 재배선 패턴들(130)을 포함할 수 있다. 제3 재배선 패턴들(130) 중 어느 하나는 제2 재배선 패턴(120)과 접속할 수 있다. 제3 재배선 패턴들(130) 중 다른 하나는 도전 패턴(163)과 접속할 수 있다. 제3 재배선 패턴(130)의 형성은 제2 재배선 패턴(120)의 형성 예에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 제3 절연층(103)이 제2 절연층(102) 상에 형성되어, 제2 절연층(102) 및 제3 재배선 패턴(130)을 덮을 수 있다.
커패시터들(300)의 두께들이 도 4i에서 제조될 재배선 기판(100)의 두께의 50%보다 큰 경우, 제3 절연층(103)의 상면이 굴곡을 가질 수 있다. 실시예들에 따르면, 커패시터들(300)의 두께들이 재배선 기판(도 4i의 100)의 두께의 50%이하이므로, 제3 절연층(103)의 상면은 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다. 예를 들어, 제1 커패시터(301)의 두께(T1) 및 제2 커패시터(302)의 두께(T2)는 재배선 기판(100의 두께의 0.1% 내지 50%일 수 있다.
제4 재배선 패턴들(140)이 제2 절연층(102) 내에 및 제2 절연층(102)의 상면 상에 형성될 수 있다. 제4 재배선 패턴들(140)은 제3 재배선 패턴들(130)과 각각 접속할 수 있다. 이에 따라, 예비 재배선 기판(100P)이 형성될 수 있다. 예비 재배선 기판(100P)은 제1 내지 제3 절연층들(101, 102, 103), 제1 내지 제4 재배선 패턴들(110, 120, 130, 140), 씨드 패턴(161), 및 도전 패턴(163)을 포함할 수 있다.
도 4d 및 도 4e의 설명과 달리, 씨드 패턴(161) 및 도전 패턴(163)은 제3 재배선 패턴(130)과 단일 공정에 의해 형성될 수 있다. 이 경우, 씨드 패턴(161) 및 도전 패턴(163)은 제2 절연층(102)의 상면 상에 배치되고, 제2 절연층(102) 및 제1 절연층(101)을 관통하여 제1 단자(310)와 접속할 수 있다. 이 경우, 제3 재배선 패턴(130)은 도전 패턴(163)과 접속하지 않고, 제4 재배선 패턴들(140) 중에서 적어도 하나가 도전 패턴(163)과 접속할 수 있다.
도 4f를 참조하면, 솔더 패턴들(500)이 예비 재배선 기판(100P) 상에 형성될 수 있다. 실시예들에 따르면, 솔더 패턴들(500)이 제4 재배선 패턴들(140)의 상면들 상에 각각 형성될 수 있다. 일 예로, 솔더 패턴들(500)을 형성하는 것들은 솔더볼들 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
제2 캐리어 기판(920)이 솔더 패턴들(500) 및 제3 절연층(103) 상에 배치될 수 있다. 캐리어 접착층(980)이 제3 절연층(103) 및 제2 캐리어 기판(920) 사이에 형성될 수 있다. 캐리어 접착층(980)은 솔더 패턴들(500) 사이에 개재되어, 솔더 패턴들(500)을 밀봉할 수 있다. 제2 캐리어 기판(920)은 캐리어 접착층(980)을 통해 예비 재배선 기판(100P)에 부착될 수 있다. 제2 캐리어 기판(920)의 배치는 캐리어 접착층(980)의 형성 이전 또는 이후에 수행될 수 있다.
도 4g를 참조하면, 예비 재배선 기판(100P)이 뒤집어져, 제2 캐리어 기판(920)이 예비 재배선 기판(100P)의 하면 상에 배치될 수 있다. 제1 캐리어 기판(910)은 예비 재배선 기판(100P)의 상면 상에 배치될 수 있다.
도 4h를 참조하면, 제1 캐리어 기판(910) 및 식각 정지막(990)이 제거되어, 제1 절연층(101)의 상면, 제1 씨드 패턴(111)의 상면, 및 커패시터들(300)의 상면들이 노출될 수 있다. 예를 들어, 커패시터들(300) 각각의 베이스층(350)의 상면 및 제2 단자(320)의 상면이 노출될 수 있다. 도 4a 내지 도 4의 예에서 설명한 바와 같이 제1 씨드 패턴(111) 및 커패시터들(300)이 식각 정지막(990)의 일면 상에 형성되므로, 제1 씨드 패턴(111)의 상면은 커패시터들(300)의 상면들과 실질적으로 동일한 레벨에 배치될 수 있다. 예를 들어 제1 씨드 패턴(111)의 상면은 커패시터들(300) 각각의 베이스층(350)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 씨드 패턴(111)의 상면은 제2 단자(320)의 상면과 실질적으로 동일한 레벨에 배치될 수 있으나, 이에 제약되지 않는다.
도 4i를 참조하면, 제4 절연층(104)이 제1 절연층(101)의 상면 상에 형성되어, 제1 절연층(101)의 상면, 제1 씨드 패턴(111)의 상면, 베이스층(350)의 상면, 및 제2 단자(320)의 상면을 덮을 수 있다. 제4 절연층(104)은 커패시터들(300)의 상면들과 물리적으로 접촉할 수 있다. 예를 들어, 제4 절연층(104)은 커패시터들(300) 각각의 베이스층(350)의 상면 및 제2 단자(320)의 상면과 물리적으로 접촉할 수 있다. 제4 절연층(104)의 형성은 코팅 공정에 의해 수행될 수 있으나, 이에 제약되지 않는다.
상부 씨드 패턴들(151) 및 상부 도전 패턴들(153)이 제4 절연층(104) 내에 및 제4 절연층(104) 상에 형성될 수 있다. 상부 씨드 패턴들(151) 및 상부 도전 패턴들(153)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 지금까지 설명한 예들에 의해 의해 재배선 기판(100)이 제조될 수 있다.
도 4j를 참조하면, 제1 반도체칩(210) 및 칩 스택들(2000)이 재배선 기판(100) 상에 실장될 수 있다. 제1 반도체칩(210)을 실장하는 것은 제1 반도체칩(210)의 칩 패드들(215) 및 대응되는 상부 도전 패턴들(153) 사이에 제1 본딩 범프들(251_을 형성하는 것을 포함할 수 있다. 칩 스택들(2000)을 재배선 기판(100) 상에 실장하는 것은 최하부 제2 반도체칩(220)의 하부 패드들(225) 및 대응되는 상부 도전 패턴들(153) 사이에 제2 본딩 범프들(252)을 형성하는 것을 포함할 수 있다. 칩 스택(2000)은 도 1a 내지 도 1c의 예들에서 설명한 바와 동일할 수 있다.
제1 언더필막(410)이 재배선 기판(100)과 제1 반도체칩(210) 사이의 제1 갭 영역에 형성될 수 있다. 제2 언더필막들(420)이 재배선 기판(100)과 제2 반도체칩들(220) 사이의 제2 갭 영역들에 각각 형성될 수 있다. 몰딩막(400)이 재배선 기판(100) 상에 형성되어, 제1 반도체칩(210) 및 칩 스택들(2000)을 덮을 수 있다. 몰딩막(400) 상에 그라인딩 공정에 더 수행되어, 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면이 노출될 수 있다. 도전 플레이트(790)가 제1 반도체칩(210), 몰딩막(400), 및 최상부 제2 반도체칩(220) 상에 더 형성될 수 있다.
몰딩막(400)의 형성 이후, 점선으로 표시된 바와 같이 제2 캐리어 기판(920) 및 캐리어 접착층(980)이 제거되어, 재배선 기판(100) 및 솔더 패턴(500)이 노출될 수 있다. 예를 들어, 제3 절연층(103)의 하면이 노출될 수 있다.
도 1b를 다시 참조하면, 재배선 기판(100)이 패키지 기판(800) 상에 배치되고, 솔더 패턴들(500)이 금속 패드들(810)과 각각 정렬될 수 있다. 솔더 패턴들(500)이 금속 패드들(810)과 각각 접속되어, 재배선 기판(100)이 패키지 기판(800)과 전기적으로 연결될 수 있다. 지금까지 설명한 제조예에 의해 도 1a 내지 1c의 반도체 패키지(1)의 제조가 완성될 수 있다.
도 5a 내지 도 5e는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 5a 내지 도 5c의 설명에 있어서, 설명의 편의를 위해 어떤 구성 요소의 상면 및 하면은 참조하여 설명하는 해당 도면을 기준으로 기술한다.
도 5a를 참조하면, 식각 정지막(990)이 제1 캐리어 기판(910) 상에 형성될 수 있다. 식각 정지막(990)의 형성은 도 4a의 예에서 설명한 방법에 의해 수행될 수 있다. 커패시터들(300)이 식각 정지막(990)의 일면 상에 형성될 수 있다. 커패시터들(300)의 형성은 도 4a 및 도 4b의 예에서 설명한 방법에 의해 수행될 수 있다.
제1 절연층(101)이 식각 정지막(990)의 일면 및 커패시터들(300)의 상면들 및 측벽들 상에 형성될 수 있다.
제1 재배선 패턴(110), 씨드 패턴(161), 및 도전 패턴(163)이 제1 절연층(101) 내에 및 제1 절연층(101) 상에 형성될 수 있다. 제1 재배선 패턴(110)을 형성하는 것은 제1 절연층(101) 내에 오프닝들을 형성하는 것, 상기 오프닝들 내에 씨드층을 형성하는 것, 상기 씨드층 상에 가이드 오프닝들을 갖는 레지스트 패턴을 형성하는 것, 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 씨드층의 일 부분을 노출시키는 것, 및 노출된 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다. 상기 오프닝들은 식각 정지막(990)의 일면 또는 제1 단자(310)를 노출시킬 수 있다. 상기 가이드 오프닝들은 상기 오프닝들과 각각 연결될 수 있다. 상기 전기 도금 공정에 의해 도전 패턴(163) 및 제1 금속 패턴(113)이 대응되는 오프닝들 내에 각각 형성될 수 있다. 도전 패턴(163) 및 제1 금속 패턴(113) 각각은 대응되는 가이드 오프닝의 하부를 채울 수 있다. 상기 씨드층의 식각에 의해 제1 씨드 패턴(111) 및 씨드 패턴(161)이 형성될 수 있다. 제1 씨드 패턴(111)은 커패시터들(300)과 옆으로 이격되며, 식각 정지막(990)과 물리적으로 접촉할 수 있다. 씨드 패턴(161)은 커패시터들(300) 중 어느 하나 상에 배치되고, 제1 단자(310)과 직접 접속할 수 있다. 씨드 패턴(161)은 제1 씨드 패턴(111)과 이격되며, 전기적으로 분리될 수 있다. 씨드 패턴(161)은 제1 씨드 패턴(111)과 단일 공정에 의해 형성될 수 있다. 씨드 패턴(161)은 제1 씨드 패턴(111)과 실질적으로 동일한 두께를 갖고, 제1 씨드 패턴(111)과 동일한 물질을 포함할 수 있다.
제1 금속 패턴(113)은 제1 씨드 패턴(111) 상에 형성될 수 있다. 도전 패턴(163)은 씨드 패턴(161) 상에 형성될 수 있다. 도전 패턴(163)은 제1 금속 패턴(113)과 동일한 물질을 포함할 수 있다.
도 5b를 참조하면, 제2 절연층(102), 제3 재배선 패턴들(130), 제3 절연층(103), 및 제4 재배선 패턴들(140)이 형성되어, 예비 재배선 기판(100P)을 형성할 수 있다. 제2 절연층(102), 제3 재배선 패턴들(130), 제3 절연층(103), 및 제4 재배선 패턴들(140)의 형성은 도 4e의 예에서 설명한 방법에 의해 수행될 수 있다.
도 5c를 참조하면, 솔더 패턴들(500)이 제4 재배선 패턴들(140) 상에 각각 형성될 수 있다. 캐리어 접착층(980)이 예비 재배선 기판(100P) 상이 형성되어, 솔더 패턴들(500) 및 제3 절연층(103)을 덮을 수 있다. 제2 캐리어 기판(920)이 캐리어 접착층(980) 상에 부착될 수 있다. 예비 재배선 기판(100P)은 캐리어 접착층(980)에 의해 제2 캐리어 기판(920)에 고정될 수 있다.
도 5d를 참조하면, 예비 재배선 기판(100P)이 뒤집어져, 제2 캐리어 기판(920)이 예비 재배선 기판(100P)의 하면 상에 배치될 수 있다. 이후, 점선으로 도시한 바와 같이 제1 캐리어 기판(910) 및 식각 정지막(990)이 제거되어, 제1 절연층(101)의 상면, 제1 씨드 패턴(111)의 제1 상면, 및 커패시터들(300)의 상면들이 노출될 수 있다. 예를 들어, 커패시터들(300) 각각의 제2 단자(320)의 상면 및 베이스층(350)의 상면이 노출될 수 있다.
도 5e를 참조하면, 상부 씨드 패턴들(151)이 제1 씨드 패턴(111)의 제1 상면 및 제2 단자들(320)의 상면들 상에 각각 형성될 수 있다. 상부 도전 패턴들(153)이 상부 씨드 패턴들(151) 상에 각각 형성될 수 있다. 이에 따라, 재배선 기판(100')의 제조가 완성될 수 있다.
도 5e 및 도 2b를 참조하면, 제1 반도체칩(210) 및 칩 스택들(2000)이 재배선 기판(100')의 상면 상에 실장될 수 있다. 제1 언더필막(410), 제2 언더필막들(420), 몰딩막(400), 및 도전; 플레이트(790)가 재배선 기판(100')의 상면 상에 형성될 수 있다. 제2 캐리어 기판(920) 및 캐리어 접착층(980)이 제거되어, 솔더 패턴들(500) 및 제3 절연층(103)이 노출될 수 있다. 재배선 기판(100')이 패키지 기판(800) 상에 배치될 수 있다. 솔더 패턴들(500)이 금속 패드들(810)과 각각 정렬되고, 금속 패드들(810)과 각각 접속될 수 있다. 이에 따라, 도 2a 및 도 2b의 반도체 패키지(1A)의 제조가 완성될 수 있다.
도 6은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 패키지(2)는 재배선 기판(100), 커패시터들(300), 솔더 패턴들(500), 제1 반도체칩(210), 제1 본딩 범프들(251), 및 몰딩막(400)을 포함할 수 있다. 재배선 기판(100), 커패시터들(300), 솔더 패턴들(500), 제1 반도체칩(210), 제1 본딩 범프들(251), 및 몰딩막(400)은 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 반도체 패키지(2)는 제1 언더필막(410)을 더 포함할 수 있다. 다만, 반도체 패키지(2)는 칩 스택(2000), 제2 언더필막들(420), 및 패키지 기판(800)을 포함하지 않을 수 있다.
도시된 바와 달리, 반도체 패키지(2)는 도 2a 및 도 2b에 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 제1 재배선 패턴(110), 상부 씨드 패턴(151), 및 상부 도전 패턴(153)는 도 2a 및 도 2b의 예에서 설명한 바와 실질적으로 동일할 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 패키지(3)는 하부 패키지(10) 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10)는 재배선 기판(100), 커패시터들(300), 솔더 패턴들(500), 제1 범프들(251A), 제2 범프들(252A), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(400), 및 도전 구조체(550)를 포함할 수 있다. 재배선 기판(100), 커패시터들(300), 솔더 패턴들(500), 및 몰딩막(400)은 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A)는 재배선 기판(100)의 상면 상에 실장될 수 있다. 제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 옆으로 이격될 수 있다. 제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 하부 반도체칩(210A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 어느 하나를 포함하고, 제2 하부 반도체칩(220A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 다른 하나를 포함할 수 있다. 로직칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 일 예로, 제1 하부 반도체칩(210A)은 ACIS 칩이고, 제2 하부 반도체칩(220A)은 전력 관리 칩일 수 있다. 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 각각은 도 1a 및 도 1b에서 설명한 제1 반도체칩(210)과 유사할 수 있다. 도시된 바와 달리, 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 중에서 적어도 하나는 생략될 수 있다. 또 다른 예로, 제3 반도체칩(미도시)이 재배선 기판(100)의 상면 상에 더 실장될 수 있다.
커패시터들(300)은 제1 커패시터(301) 및 제2 커패시터(302)를 포함할 수 있다. 제1 커패시터(301)의 적어도 일부는 제1 하부 반도체칩(210A)과 수직적으로 오버랩될 수 있다. 제1 커패시터(301)는 단수 또는 복수개로 제공될 수 있다. 제2 커패시터(302)의 적어도 일부는 제2 하부 반도체칩(220A)과 수직적으로 오버랩될 수 있다. 제2 커패시터(302)는 단수 또는 복수개로 제공될 수 있다. 도시된 바와 달리, 제1 커패시터(301) 및 제2 커패시터(302) 중에서 적어도 하나는 생략될 수 있다.
제1 범프들(251A) 및 제2 범프들(252A)는 도 1b 및 도 1c에서 설명한 제1 본딩 범프들(251) 및 제2 본딩 범프들(252)과 각각 유시할 수 있다. 제1 하부 반도체칩(210A)의 칩 패드들(215A)은 제1 범프들(251A)을 통해 재배선 기판(100) 및 제1 커패시터(301)과 전기적으로 연결될 수 있다. 제2 하부 반도체칩(220A)의 칩 패드들(225A)은 제2 범프들(252A)을 통해 재배선 기판(100) 및 제2 커패시터(302)과 전기적으로 연결될 수 있다. 제2 하부 반도체칩(220A)이 재배선 기판(100)을 통해 제1 하부 반도체칩(210A)과 전기적으로 연결될 수 있다.
도전 구조체(550)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 상부 도전 패턴(153)와 접속할 수 있다. 도전 구조체(550)는 제1 및 제2 하부 반도체칩들(210A, 220A)과 옆으로 이격 배치될 수 있다. 도전 구조체(550)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(550)를 형성할 수 있다. 즉, 도전 구조체(550)는 금속 기둥일 수 있다. 도전 구조체(550)는 재배선 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 도전 구조체(550)는 재배선 기판(100)을 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 또는 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 도전 구조체(550)은 구리와 같은 금속을 포함할 수 있다. 도시된 바와 달리, 도전 구조체(550)는 커패시터들(300) 중에서 어느 하나와 전기적으로 연결될 수 있다.
몰딩막(400)은 재배선 기판(100)의 상면 상에 배치되어, 제1 및 제2 하부 반도체칩들(210A, 220A)을 덮을 수 있다. 몰딩막(400)은 도전 구조체(550)의 측벽들을 밀봉할 수 있다. 몰딩막(400)의 측벽은 재배선 기판(100)의 측벽과 정렬될 수 있다. 몰딩막(400)은 도전 구조체(550)의 상면(550a)을 노출시킬 수 있다.
하부 패키지(10)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(400)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연층들(610)은 몰딩막(400) 상에 적층될 수 있다. 상부 절연층들(610)은 감광성 폴리머를 포함할 수 있다. 상부 재배선 패턴들(620) 각각은 상부 절연층들(610) 내의 비아 부분 및 상부 절연층들(610) 사이의 배선 부분을 포함할 수 있다. 상부 재배선 패턴들(620)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴들(620) 중 적어도 하나는 도전 구조체(550)의 상면(550a)과 접촉할 수 있다. 상부 본딩 패드(640)는 상부 절연층들(610)의 최상부층 상에 배치되며, 상부 재배선 패턴들(620)과 접속할 수 있다. 상부 본딩 패드(640)는 상부 재배선 패턴들(620) 및 도전 구조체(550)를 통해 솔더 패턴들(500), 제1 하부 반도체칩(210A), 또는 제2 하부 반도체칩(220A)과 전기적으로 연결될 수 있다. 상부 재배선 패턴들(620)이 제공되므로, 상부 본딩 패드(640)는 도전 구조체(550)와 수직적으로 정렬되지 않을 수 있다.
다른 예로, 하부 패키지(10)는 도 2a 및 도 2b의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다.
상부 패키지(20)는 하부 패키지(10) 상에 배치될 수 있다. 예를 들어, 상부 패키지(20)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 패키지(20)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판 또는 재배선층일 수 있다. 제1 연결 패드(701) 및 제2 연결 패드(702)가 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(703)이 상부 기판(710) 내에 제공되어, 제1 연결 패드(701) 및 제2 연결 패드(702)와 접속할 수 있다. 배선(703)의 도시는 모식적인 것으로, 배선(703)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 연결 패드(701), 제2 연결 패드(702), 및 배선(703)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 제1 및 제2 하부 반도체칩들(210A, 220A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩일 수 있다. 범프 단자(715)가 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재되어, 제2 연결 패드(702) 및 상부 반도체칩(720)의 칩 패드(725)와 접속할 수 있다. 도시된 바와 달리, 범프 단자(715)가 생략되고, 칩 패드(725)가 제2 연결 패드(702)와 직접 접속할 수 있다.
상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지(20)는 열 방출 구조체(780)를 더 포함할 수 있다. 열 방출 구조체(780)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열 방출 구조체(780)는 예를 들어, 금속을 포함할 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 측면 또는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다.
반도체 패키지(3)는 연결 단자(650)를 더 포함할 수 있다. 연결 단자(650)는 상부 본딩 패드(640) 및 제1 연결 패드(701) 사이에 개재되어, 상부 본딩 패드(640) 및 제1 연결 패드(701)와 접속할 수 있다. 이에 따라, 상부 패키지(20)가 연결 단자(650)를 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 연결 단자(650)는 솔더, 범프, 또는 이들의 조합을 포함할 수 있다. 연결 단자(650)는 솔더 물질을 포함할 수 있다. 상부 패키지(20)과 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 의미할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(650)는 상부 반도체칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(600)의 상면과 직접 접촉할 수 있다. 또 다른 예로, 상부 기판(710) 및 연결 단자(650)가 생략되고, 상부 반도체칩(720)의 칩 패드(725)는 상부 본딩 패드(640)와 직접 접속할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판;
    상기 재배선 기판 내에 제공되고, 제1 단자 및 제2 단자를 포함하는 수동 소자; 및
    상기 재배선 기판의 상면 상에 실장되고, 상기 수동 소자의 적어도 일부와 수직적으로 오버랩되는 반도체칩을 포함하고,
    상기 재배선 기판은:
    상기 수동 소자의 제1 측면 및 상기 제1 측면과 대향하는 제2 측면, 및 하면과 물리적으로 접촉하는 절연층;
    상기 제1 단자 상의 도전 패턴;
    상기 제1 단자 및 상기 도전 패턴 사이에 개재되고, 상기 제1 단자와 직접 접속하는 씨드 패턴;
    상기 제2 단자 상의 제1 상부 도전 패턴; 및
    상기 제2 단자 및 상기 제1 상부 도전 패턴 사이에 개재되고, 상기 제2 단자와 직접 접속하는 제1 상부 씨드 패턴을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 기판은 상기 수동 소자와 옆으로 이격 배치된 재배선 패턴을 더 포함하되,
    상기 재배선 패턴은:
    재배선 금속 패턴; 및
    상기 재배선 금속 패턴의 상면 상의 재배선 씨드 패턴을 포함하되,
    상기 재배선 씨드 패턴의 상면은 상기 수동 소자의 상면과 실질적으로 동일한 레벨에 배치되는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 재배선 기판은:
    상기 재배선 씨드 패턴 상에 배치되고, 상기 재배선 씨드 패턴과 접속하는 제2 상부 도전 패턴; 및
    상기 재배선 씨드 패턴 및 상기 제2 상부 도전 패턴 사이에 개재된 제2 상부 씨드 패턴을 더 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 수동 소자의 상면 및 상기 재배선 기판의 상기 상면 사이의 간격은 상기 수동 소자의 상기 하면 및 상기 재배선 기판의 하면 사이의 간격보다 작은 반도체 패키지.
  5. 제 1항에 있어서,
    상기 수동 소자는 베이스층을 더 포함하고,
    상기 베이스층의 외측벽들은 상기 절연층과 물리적으로 접촉하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 베이스층은 실리콘계 절연물질을 포함하고,
    상기 절연층은 감광성 폴리머를 포함하는 반도체 패키지.
  7. 제 5항에 있어서,
    상기 수동 소자는 복수의 도전층들 및 유전층을 포함하는 적층 구조체를 더 포함하되,
    상기 적층 구조체의 측벽들은 상기 베이스층에 둘러싸인 반도체 패키지.
  8. 제 5항에 있어서,
    상기 제1 단자는 상기 베이스층의 하면 상에 배치되고,
    상기 제2 단자는 상기 베이스층의 상면 상에 배치되는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 수동 소자는 서로 옆으로 이격 배치된 제1 커패시터 및 제2 커패시터를 포함하고,
    상기 제2 커패시터의 두께는 상기 제1 커패시터의 두께와 실질적으로 동일하고,
    상기 제2 커패시터의 너비는 상기 제1 커패시터의 너비와 다른 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 상부 도전 패턴 및 상기 반도체칩 사이에 제공되고, 제1 상부 도전 패턴 및 상기 반도체칩과 접속하는 본딩 범프; 및
    상기 재배선 기판의 하면 상에 배치된 솔더 패턴을 더 포함하고,
    상기 솔더 패턴은 상기 도전 패턴을 통해 상기 제1 단자와 전기적으로 연결되는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 상부 도전 패턴은 상기 수동 소자의 상면 및 상기 반도체칩 사이에 개재되고,
    상기 도전 패턴은 상기 수동 소자의 상기 하면 상에 배치되는 반도체 패키지.
  12. 재배선 기판;
    상기 재배선 기판 내에 제공되고, 베이스층, 제1 단자, 및 제2 단자를 포함하는 커패시터; 및
    상기 재배선 기판의 상면 상에 실장되고, 상기 커패시터의 적어도 일부와 수직적으로 오버랩되는 반도체칩을 포함하고,
    상기 재배선 기판은:
    상기 베이스층의 제1 측면, 상기 제1 측면과 대향되는 제2 측면, 및 하면과 물리적으로 접촉하는 절연층;
    상기 절연층 내에 제공되고, 상기 커패시터와 옆으로 이격된 재배선 금속 패턴; 및
    상기 재배선 금속 패턴의 상면을 덮는 재배선 씨드 패턴을 포함하고,
    상기 재배선 씨드 패턴의 상면은 상기 베이스층의 상면과 실질적으로 동일한 레벨에 배치된 반도체 패키지.
  13. 제 12항에 있어서,
    상기 재배선 기판은 상부 씨드 패턴 및 상기 상부 씨드 패턴 상의 상부 도전 패턴을 더 포함하고,
    상기 상부 씨드 패턴은 상기 재배선 씨드 패턴 및 상기 상부 도전 패턴 사이에 개재된 반도체 패키지.
  14. 제 13항에 있어서,
    상기 상부 씨드 패턴은 상기 재배선 씨드 패턴과 직접 접속하는 반도체 패키지.
  15. 제 12항에 있어서,
    상기 베이스층은 실리콘 계열의 절연 물질을 포함하고,
    상기 제1 단자는 상기 베이스층의 하면 상에 배치되고,
    상기 제2 단자는 상기 베이스층의 상기 상면 상에 배치되는 반도체 패키지.
  16. 재배선 기판;
    상기 재배선 기판의 하면 상에 배치된 솔더 패턴;
    상기 재배선 기판의 상면 상에 실장된 반도체칩;
    상기 재배선 기판의 상기 상면 상에 배치되고, 상기 반도체칩을 덮는 몰딩막;
    상기 재배선 기판 내에 제공되고, 상기 반도체칩과 수직적으로 오버랩되는 제1 커패시터; 및
    상기 재배선 기판 내에서 상기 제1 커패시터와 옆으로 배치된 제2 커패시터를 포함하되,
    상기 제1 커패시터는 제1 베이스층, 제1 단자, 및 제2 단자를 포함하고,
    상기 재배선 기판은:
    상기 제1 베이스층의 외측벽들 및 상기 제2 커패시터의 측벽들과 물리적으로 접촉하는 절연층;
    상기 제1 단자 상의 도전 패턴;
    상기 제1 단자 및 상기 도전 패턴 사이에 개재되고, 상기 제1 단자와 직접 접속하는 씨드 패턴;
    상기 제2 단자 상의 상부 도전 패턴;
    상기 제2 단자 및 상기 상부 도전 패턴 사이에 개재되고, 상기 제2 단자와 직접 접속하는 상부 씨드 패턴;
    상기 절연층 내에 배치되고, 상기 제1 커패시터 및 상기 제2 커패시터와 옆으로 이격 배치된 제1 재배선 패턴; 및
    상기 제1 재배선 패턴 및 상기 솔더 패턴 사이에 배치된 제2 재배선 패턴을 포함하고,
    상기 제2 커패시터의 두께는 상기 제1 커패시터의 두께와 실질적으로 동일하고,
    상기 제2 커패시터의 너비는 상기 제1 커패시터의 너비와 다른 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제2 커패시터의 상면은 상기 제1 커패시터의 상면과 실질적으로 동일한 레벨에 배치되는 반도체 패키지.
  18. 제 16항에 있어서
    상기 제1 커패시터의 상기 두께는 상기 재배선 기판의 두께의 0.1% 내지 50%인 반도체 패키지.
  19. 제 16항에 있어서
    상기 재배선 기판 내에 배치되고, 상기 제1 커패시터 및 상기 제2 커패시터와 이격 배치된 제3 커패시터를 더 포함하되,
    상기 제3 커패시터의 두께는 상기 제1 커패시터의 두께와 동일하고,
    상기 제3 커패시터의 너비는 상기 제1 커패시터의 너비 및 상기 제2 커패시터의 너비와 다른 반도체 패키지.
  20. 제 16항에 있어서
    상기 재배선 기판의 상기 상면 상에 실장되고, 서로 이격 배치된 칩 스택들을 포함하되,
    상기 칩 스택들 각각은 적층된 제2 반도체칩들을 포함하고,
    상기 제1 반도체칩은 평면적 관점에서 상기 칩 스택들 사이에 배치된 반도체 패키지.
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