KR20230030103A - 반도체 패키지 - Google Patents

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KR20230030103A
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conductive structure
semiconductor chip
lower conductive
redistribution
disposed
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KR1020210111542A
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김민정
김동규
김종윤
이석현
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치되고, 내부에 관통 비아를 포함하는 하부 반도체칩; 상기 제1 재배선 기판 상에서, 상기 하부 반도체칩과 옆으로 이격된 제1 하부 도전 구조체 및 제2 하부 도전 구조체; 상기 하부 반도체칩 및 상기 제2 하부 도전 구조체 상에 배치되고, 상기 관통 비아 및 상기 제2 하부 도전 구조체와 접속하는 상부 반도체칩; 및 상기 제1 하부 도전 구조체 상의 상부 도전 구조체를 포함하고, 상기 제2 하부 도전 구조체의 너비는 상기 관통 비아의 너비보다 더 클 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 열적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치되고, 내부에 관통 비아를 포함하는 하부 반도체칩; 상기 제1 재배선 기판 상에서, 상기 하부 반도체칩과 옆으로 이격된 제1 하부 도전 구조체 및 제2 하부 도전 구조체; 상기 하부 반도체칩 및 상기 제2 하부 도전 구조체 상에 배치되고, 상기 관통 비아 및 상기 제2 하부 도전 구조체와 접속하는 상부 반도체칩; 및 상기 제1 하부 도전 구조체 상의 상부 도전 구조체를 포함하고, 상기 제2 하부 도전 구조체의 너비는 상기 관통 비아의 너비보다 더 클 수 있다.
실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치되고, 내부에 관통 비아를 포함하는 하부 반도체칩; 상기 제1 재배선 기판 상에서, 상기 하부 반도체칩과 옆으로 이격된 제1 하부 도전 구조체; 상기 제1 재배선 기판 상에서, 상기 하부 반도체칩 및 상기 제1 하부 도전 구조체와 옆으로 이격된 제2 하부 도전 구조체;상기 제1 하부 도전 구조체 상에 배치된 상부 도전 구조체; 및 상기 하부 반도체칩의 상면 및 상기 제2 하부 도전 구조체의 상면 상에 배치된 상부 반도체칩을 포함하고, 상기 상부 반도체칩은 상기 관통 비아 및 상기 제2 하부 도전 구조체와 접속할 수 있다.
실시예들에 따르면, 반도체 패키지는 제1 절연층, 제1 씨드 패턴, 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하는 제1 재배선 기판, 상기 제1 절연층은 감광성 폴리머를 포함하고; 상기 제1 재배선 기판의 하면 상에 배치된 솔더볼; 상기 제1 재배선 기판의 상면 상에 실장되고, 하부 패드, 관통 비아, 및 상부 패드를 포함하는 하부 반도체칩; 상기 제1 재배선 기판 상에 배치되며, 상기 하부 반도체칩과 옆으로 배치된 하부 도전 구조체들, 상기 하부 도전 구조체들은 서로 이격된 제1 하부 도전 구조체 및 제2 하부 도전 구조체를 포함하고; 상기 제1 하부 도전 구조체 상의 상부 도전 구조체; 상기 하부 반도체칩의 상면 및 상기 제2 하부 도전 구조체의 상면 상에 배치되고, 상기 상부 도전 구조체와 옆으로 이격된 상부 반도체칩; 상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공되고, 상기 상부 패드 및 상기 상부 반도체칩과 접속하는 제1 솔더 범프들; 상기 제2 하부 도전 구조체 및 상기 상부 반도체칩 사이에 제공되고, 상기 제2 하부 도전 구조체 및 상기 상부 반도체칩과 접속하는 제2 솔더 범프; 및 상기 제1 재배선 기판 상에 제공되고, 상기 하부 반도체칩의 측벽 및 상기 하부 도전 구조체들의 측벽들을 덮는 몰딩막을 포함할 수 있다. 상기 하부 패드는 상기 하부 반도체칩의 하면 상에 제공되고, 상기 관통 비아는 상기 하부 반도체칩 내에 제공되며, 상기 하부 패드와 접속하고, 상기 상부 패드는 상기 하부 반도체칩의 상면 상에 제공되고, 상기 관통 비아와 접속할 수 있다.
본 발명에 따르면, 상부 도전 구조체가 제1 하부 도전 구조체 상에 배치되어, 상부 도전 구조체의 상면은 비교적 높은 레벨에 제공될 수 있다. 상부 반도체칩은 하부 반도체칩 상에 적층되고, 상부 도전 구조체와 옆으로 이격될 수 있다. 상부 도전 구조체가 제공되므로, 상부 반도체칩의 두께에 대한 제약이 감소하고, 상부 반도체칩의 열적 특성이 향상될 수 있다.
상부 반도체칩은 하부 반도체칩 및 제2 하부 도전 구조체 상에 배치되고, 하부 반도체칩의 관통 비아들 및 제2 하부 도전 구조체와 전기적으로 연결될 수 있다. 이에 따라, 상부 반도체칩의 전기적 통로들이 분산될 수 있다. 상부 반도체칩의 전기적 특성이 향상될 수 있다.
제2 하부 도전 구조체는 제1 하부 도전 구조체와 단일 공정에 의해 형성되므로, 반도체 패키지의 제조가 간소화될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다.
도 1d는 도 1b의 Ⅳ영역을 확대 도시한 도면이다.
도 2a 내지 도 2g는 각각 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면들이다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8a 내지 도 8m은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 도면이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다. 도 1d는 도 1b의 Ⅳ영역을 확대 도시한 도면이다.
도 1a 내지 도 1d를 참조하면, 반도체 패키지(10)은 제1 재배선 기판(100), 솔더볼들(500), 하부 반도체칩(210), 상부 반도체칩(220), 제1 하부 도전 구조체(311), 제2 하부 도전 구조체(312), 상부 도전 구조체(320), 제1 솔더 범프들(521), 제2 솔더 범프들(522), 하부 몰딩막(410), 상부 몰딩막(420), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10)는 하부 패키지일 수 있다.
제1 재배선 기판(100)은 제1 절연층(101), 언더 범프 패턴들(120), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 복수로 제공될 수 있다. 제1 절연층들(101)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(101)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다.
제1 방향(D1)은 제1 절연층들(101) 중 최하부 제1 절연층(101)의 바닥면(101b)과 평행할 수 있다. 제2 방향(D2)은 최하부 제1 절연층(101)의 바닥면(101b)과 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 실질적으로 수직할 수 있다.
언더 범프 패턴들(120)은 최하부 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(120)의 하면들은 최하부 제1 절연층(101)에 덮히지 않을 수 있다. 언더 범프 패턴들(120)은 솔더볼들(500)의 패드들로 기능할 수 있다. 언더 범프 패턴들(120)은 서로 옆으로 이격되며, 서로 전기적으로 절연될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 제1 재배선 기판(100)의 하면 또는 제1 방향(D1)에 평행한 것을 의미할 수 있다. 제1 재배선 기판(100)의 하면은 최하부 제1 절연층(101)의 하면일 수 있다. 제1 재배선 기판(100)의 하면은 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 패턴들(120)의 하면들을 포함할 수 있다. 언더 범프 패턴들(120)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 재배선 패턴들(130)이 언더 범프 패턴들(120) 상에 제공되며, 언더 범프 패턴들(120)과 전기적으로 연결될 수 있다. 제1 재배선 패턴들(130)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제1 재배선 패턴들(130)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 기판(100)과 전기적으로 연결되는 것은 제1 재배선 패턴들(130) 중 어느 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분은 대응되는 제1 절연층(101) 내에 제공될 수 있다. 제1 배선 부분은 제1 비아 부분 상에 제공되고, 제1 비아 부분과 경계면 없이 연결될 수 있다. 제1 배선 부분의 너비는 제1 비아 부분의 너비보다 더 클 수 있다. 제1 배선 부분은 대응되는 제1 절연층(101)의 상면 상으로 연장될 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 제3 방향(D3)과 나란한 것을 의미할 수 있다.
제1 재배선 패턴들(130)은 적층된 하부 재배선 패턴 및 상부 재배선 패턴들을 포함할 수 있다. 하부 재배선 패턴은 대응되는 언더 범프 패턴(120) 상에 배치될 수 있다. 상부 재배선 패턴은 하부 재배선 패턴 상에 배치되며, 하부 재배선 패턴과 접속할 수 있다.
제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 비아 부분의 하면과 측벽 그리고 제1 배선 부분의 하면을 덮을 수 있다. 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 배선 부분의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴들(135)은 언더 범프 패턴들(120) 및 제1 재배선 패턴들(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴들(135)은 배리어층들로 기능하여, 제1 재배선 패턴들(130)에 포함된 물질의 확산을 방지할 수 있다.
제1 재배선 패드들(150)은 서로 옆으로 이격될 수 있다. 제1 재배선 패드들(150)은 제1 재배선 패턴들(130) 상에 배치되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150) 각각은 하부 재배선 패턴 및 상부 재배선 패턴을 통해 대응되는 언더 범프 패턴(120)과 접속할 수 있다. 제1 재배선 패턴들(130)이 제공되므로, 적어도 하나의 제1 재배선 패드(150)는 그와 전기적으로 연결되는 언더 범프 패턴(120)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제1 재배선 패드들(150)의 배치가 보다 자유롭게 설계될 수 있다. 언더 범프 패턴들(120) 및 제1 재배선 패드들(150) 사이에 적층된 제1 재배선 패턴들(130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101) 내에 제공되고, 최상부 제1 절연층(101)의 상면 상으로 연장될 수 있다. 제1 재배선 패드들(150) 각각은 도 1c 및 도 1d와 같이 바디부(151) 및 본딩부(152)를 포함할 수 있다. 바디부(151)는 구리와 같은 금속을 포함할 수 있다. 바디부(151)의 하부는 최상부 제1 절연층(101) 내에 배치될 수 있다. 바디부(151)의 상부는 최상부 제1 절연층(101)의 상면으로 연장될 수 있다. 본딩부(152)는 바디부(151) 상에 제공될 수 있다. 본딩부(152)의 두께는 바디부(151)의 두께보다 더 작을 수 있다. 본딩부(152)는 바디부(151)와 다른 물질을 포함할 수 있다. 본딩부(152)는 니켈, 금, 및/또는 이들의 합금을 포함할 수 있다. 본딩부(152)는 보호막 또는 접착막으로 기능할 수 있다. 도 1c 및 도 1d를 제외한 도면에 있어서, 간소화를 위해 바디부(151) 및 본딩부(152)의 도시를 생략하나, 본 발명이 바디부(151) 및 본딩부(152)를 배제하는 것은 아니다.
제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 하면들 상에 각각 제공될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패턴들(130) 중 상부 재배선 패턴들과 제1 재배선 패드들(150)의 사이에 각각 제공되며, 최상부 제1 절연층(101)과 제1 재배선 패드들(150) 사이로 연장될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패드들(150)과 다른 물질을 포함할 수 있다. 제1 씨드 패드들(155)은 예를 들어, 도전 씨드 물질을 포함할 수 있다.
도 1b와 같이 솔더볼들(500)이 제1 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 배치되어, 언더 범프 패턴들(120)과 각각 접속할 수 있다. 솔더볼들(500)은 언더 범프 패턴들(120)을 통해 제1 재배선 패턴들(130)과 전기적으로 연결될 수 있다. 솔더볼들(500)은 서로 전기적으로 분리될 수 있다. 솔더볼들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 솔더볼들(500)은 신호 솔더볼, 접지 솔더볼, 및 전원 솔더볼을 포함할 수 있다.
하부 반도체칩(210)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 하부 반도체칩(210)은 예를 들어, 평면적 관점에서 제1 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 일 예로, 하부 반도체칩(210)은 SRAM 또는 DRAM과 같은 메모리칩일 수 있다.
하부 반도체칩(210)은 하부 패드들(211), 관통 비아들(215), 및 상부 패드들(212)을 포함할 수 있다. 하부 패드들(211) 및 상부 패드들(212)은 하부 반도체칩(210)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드들(211) 및 상부 패드들(212)은 하부 반도체칩(210)의 집적 회로들과 전기적으로 연결될 수 있다. 하부 패드들(211) 또는 상부 패드들(212)은 칩 패드들일 수 있다. 관통 비아들(215)은 하부 반도체칩(210) 내에 제공되고, 하부 패드들(211) 및 상부 패드들(212)과 각각 접속할 수 있다. 관통 비아들(215)은 하부 반도체칩(210)의 집적 회로들과 더 전기적으로 연결될 수 있다. 어떤 구성 요소가 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 칩 패드들을 통해 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 서로 전기적으로 연결되는 것은 직접적인 연결 또는 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
반도체 패키지(10)는 하부 범프들(510)을 더 포함할 수 있다. 하부 범프들(510)은 제1 재배선 기판(100) 및 하부 반도체칩(210) 사이에 개재될 수 있다. 예를 들어, 하부 범프들(510)은 대응되는 제1 재배선 패드들(150) 및 하부 패드들(211) 사이에 제공되어, 제1 재배선 패드들(150) 및 하부 패드들(211)과 접속할 수 있다. 이에 따라, 하부 반도체칩(210)이 하부 범프들(510)을 통해 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 하부 범프들(510)은 솔더볼들일 수 있다. 하부 범프들(510)은 솔더 물질을 포함할 수 있다. 하부 범프들(510)은 필라 패턴들을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다.
도시되지 않았으나, 반도체 패키지(10)는 언더필막을 더 포함할 수 있다. 언더필막이 제1 재배선 기판(100) 및 하부 반도체칩(210) 사이의 갭 영역에 제공되어, 하부 범프들(510)의 측벽들을 덮을 수 있다. 언더필막은 에폭시 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
하부 도전 구조체들(311, 312)이 제1 재배선 기판(100) 상에 배치될 수 있다. 하부 도전 구조체들(311, 312)은 제1 하부 도전 구조체들(311) 및 제2 하부 도전 구조체(312)를 포함할 수 있다. 제1 하부 도전 구조체들(311)은 평면적 관점에서 제1 재배선 기판(100)의 엣지 영역 상에 배치될 수 있다. 제1 재배선 기판(100)은 엣지 영역 및 센터 영역을 포함할 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 상기 센터 영역 및 제1 재배선 기판(100)의 측벽 사이에 제공될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다.
제1 하부 도전 구조체들(311)은 하부 반도체칩(210)과 옆으로 이격될 수 있다. 재1 하부 도전 구조체들(311)은 서로 옆으로 이격될 수 있다. 제1 하부 도전 구조체들(311)은 대응되는 제1 재배선 패드들(150) 상에 각각 배치되어, 제1 재배선 패드들(150)과 각각 접속할 수 있다. 이에 따라, 제1 하부 도전 구조체들(311)이 제1 재배선 기판(100)과 접속할 수 있다. 제1 하부 도전 구조체들(311)은 제1 재배선 기판(100)을 통해 솔더볼들(500), 하부 반도체칩(210), 또는 상부 반도체칩(220)과 전기적으로 연결될 수 있다. 제1 하부 도전 구조체들(311)은 원기둥 형상을 갖는 금속 포스트들일 수 있다. 제1 하부 도전 구조체들(311)은 예를 들어, 구리 또는 텅스텐과 같은 금속을 포함할 수 있다. 제1 하부 도전 구조체들(311)은 제1 너비(W11)를 가질 수 있다. 제1 너비(W11)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 예를 들어, 제1 너비(W11)는 약 20μm 내지 약 200 μm일 수 있다. 제1 너비(W11)가 20 μm 이상이므로, 제1 하부 도전 구조체들(311)이 용이하게 제조될 수 있다. 제1 너비(W11)가 200 μm 이하이므로, 하부 반도체칩(210) 및 제2 하부 도전 구조체(312)의 배치가 제1 하부 도전 구조체들(311)에 의해 제약되지 않을 수 있다.
상부 도전 구조체들(320)이 제1 하부 도전 구조체들(311) 상에 각각 배치되어, 제1 하부 도전 구조체들(311)과 전기적으로 연결될 수 있다. 일 예로, 상부 도전 구조체들(320)은 제1 하부 도전 구조체들(311)과 각각 직접 접촉할 수 있다. 상부 도전 구조체들(320)은 금속 포스트들일 수 있다. 상기 금속 포스트들 각각은 예를 들어, 원기둥 형상을 가질 수 있다. 상부 도전 구조체들(320)은 제1 하부 도전 구조체들(311)과 동일한 물질을 포함할 수 있다. 상부 도전 구조체들(320)은 예를 들어, 구리를 포함할 수 있다. 상부 도전 구조체들(320) 각각은 그와 연결되는 제1 하부 도전 구조체(311)와 다른 그레인(grain)을 가질 수 있다. 예를 들어, 각각의 상부 도전 구조체들(320)의 그레인(grain)의 사이즈는 그와 연결되는 제1 하부 도전 구조체(311)의 그레인의 사이즈와 다를 수 있다. 또는, 각각의 상부 도전 구조체들(320)의 그레인(grain)의 형상은 그와 연결되는 제1 하부 도전 구조체(311)의 그레인의 형상과 다르거나, 각각의 상부 도전 구조체들(320)의 그레인의 결정 구조는 그와 연결되는 제1 하부 도전 구조체(311)의 그레인의 결정 구조와 다를 수 있다.
상부 도전 구조체들(320)의 각각의 너비(W20)는 그 하면 상의 제1 하부 도전 구조체들(311)의 제1 너비(W11)와 실질적으로 동일할 수 있다. 상부 도전 구조체들(320)의 측벽들은 제1 하부 도전 구조체들(311)의 측벽들과 정렬될 수 있다. 어떤 구성요소들의 너비들, 높이들, 및 레벨들이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다.
제2 하부 도전 구조체(312)가 제1 재배선 기판(100)의 상면 상에 배치되어, 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 하부 도전 구조체(312)는 하부 반도체칩(210) 및 제1 하부 도전 구조체들(311)과 옆으로 이격될 수 있다. 제2 하부 도전 구조체(312)는 평면적 관점에서 하부 반도체칩(210) 및 제1 하부 도전 구조체들(311) 사이에 배치될 수 있다. 제2 하부 도전 구조체(312)는 금속 포스트일 수 있다. 일 예로, 제2 하부 도전 구조체(312)는 원기둥 형상을 가질 수 있다. 제2 하부 도전 구조체(312)는 제1 재배선 패드들(150) 중 대응되는 제1 재배선 패드(150) 상에 배치되어, 상기 제1 재배선 패드(150)와 접속할 수 있다.
제2 하부 도전 구조체(312)는 제2 너비(W12)를 가질 수 있다. 제2 너비(W12)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 제2 너비(W12)는 제1 너비(W11)와 동일할 수 있다. 도시된 바와 달리, 제2 너비(W12)는 제1 너비(W11)와 또는 상이할 수 있다.
제2 하부 도전 구조체(312)의 높이는 제1 하부 도전 구조체(311)의 높이와 실질적으로 동일할 수 있다. 예를 들어, 제2 하부 도전 구조체(312)의 상면(312a)은 제1 하부 도전 구조체들(311)의 상면(311a) 및 하부 반도체칩(210)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있고, 두 구성 요서들 사이의 레벨 차이는 제3 방향(D3)에서 측정될 수 있다.
제2 하부 도전 구조체(312)는 제1 하부 도전 구조체들(311)과 동일한 금속 물질을 포함할 수 있다. 제2 하부 도전 구조체(312)는 예를 들어, 구리를 포함할 수 있다. 제2 하부 도전 구조체(312)의 그레인(grain)은 제1 하부 도전 구조체(311)의 그레인과 동일 또는 상이할 수 있다.
반도체 패키지(10)는 도전 씨드 패턴들(315)을 더 포함할 수 있다. 도전 씨드 패턴들(315)이 제1 및 제2 하부 도전 구조체들(315, 312)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 도전 씨드 패턴들(315)은 제1 하부 도전 구조체들(311)과 대응되는 제1 재배선 패드들(150) 사이 및 제2 하부 도전 구조체(312)와 대응되는 제1 재배선 패드(150) 사이에 배치될 수 있다. 도전 씨드 패턴들(315) 각각은 도 1c 및 도 1d와 같이 대응되는 제1 재배선 패드(150) 각각의 본딩부(152)와 접속할 수 있다. 도시된 바와 달리, 도전 씨드 패턴들(315)은 생략되고, 제1 및 제2 하부 도전 구조체들(315, 312)은 제1 재배선 패드들(150)과 직접 접속할 수 있다.
도전 씨드 패턴들(315)은 제1 재배선 패드들(150) 및 제1 및 제2 하부 도전 구조체들(312)과 다른 물질을 포함할 수 있다. 예를 들어, 도전 씨드 패턴들(315)은 도전 씨드 물질을 포함할 수 있다.
상부 반도체칩(220)이 하부 반도체칩(210)의 상면 및 제2 하부 도전 구조체(312)의 상면 상에 제공될 수 있다. 상부 반도체칩(220)은 하부 반도체칩(210)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(220)은 로직칩 또는 버퍼칩일 수 있다. 상부 반도체칩(220)의 너비는 하부 반도체칩(210)의 너비보다 더 클 수 있다.
상부 반도체칩(220)은 제1 부분 및 제2 부분을 가질 수 있다. 상부 반도체칩(220)의 제1 부분은 하부 반도체칩(210)의 상면 상에 제공되고, 하부 반도체칩(210)과 수직적으로 오버랩될 수 있다. 상부 반도체칩(220)의 제1 부분은 평면적 관점에서 제2 하부 도전 구조체(312)와 이격될 수 있다. 제1 솔더 범프들(521)이 하부 반도체칩(210) 및 상부 반도체칩(220)의 제1 부분 사이에 제공될 수 있다. 도 1c와 같이 제1 솔더 범프들(521)은 상부 패드들(212) 및 상부 반도체칩(220)의 제1 부분의 하면 상의 칩 패드들(221)과 접속할 수 있다. 제1 솔더 범프들(521)는 솔더 물질을 포함할 수 있다. 제1 솔더 범프들(521)은 필라 패턴들(미도시)을 더 포함할 수 있고, 필라 패턴들은 구리와 같은 금속을 포함할 수 있다. 상부 반도체칩(220)은 제1 솔더 범프들(521)을 통해 관통 비아들(215)과 전기적으로 연결될 수 있다. 제1 솔더 범프들(521)의 너비들(W31) 및 피치들은 비교적 작을 수 있다.
상부 반도체칩(220)의 제2 부분은 평면적 관점에서 상부 반도체칩(220)의 엣지 영역에 해당할 수 있다. 상부 반도체칩(220)의 제2 부분은 오버행 부분일 수 있다. 평면적 관점에서 상부 반도체칩(220)의 제2 부분은 제2 하부 도전 구조체(312)와 오버랩되고, 하부 반도체칩(210)과 이격될 수 있다. 제2 하부 도전 구조체(312)는 제1 재배선 기판(100) 및 상부 반도체칩(220)의 제2 부분 사이에 제공될 수 있다.
제2 솔더 범프(522)가 제2 하부 도전 구조체(312) 및 상부 반도체칩(220)의 제2 부분 사이에 배치될 수 있다. 예를 들어, 제2 솔더 범프(522)는 제2 하부 도전 구조체(312) 및 상부 반도체칩(220)의 제2 부분의 하면 상의 칩 패드(721)와 접속할 수 있다. 상부 반도체칩(220)은 제2 솔더 범프(522) 및 제2 하부 도전 구조체(312)를 통해 대응되는 솔더볼(500)과 전기적으로 연결될 수 있다. 또는 상부 반도체칩(200)은 제2 하부 도전 구조체(312) 및 제1 재배선 기판(100)을 통해 상부 도전 구조체들(320)과 전기적으로 연결될 수 있다. 제2 솔더 범프들(522)는 솔더 물질을 포함할 수 있다. 제2 솔더 범프(522)는 필라 패턴(미도시)을 더 포함할 수 있다.
실시예들에 따르면, 제2 하부 도전 구조체(312)가 제공되므로, 상부 반도체칩(220)의 전기적 통로들이 분산될 수 있다. 예를 들어, 관통 비아들(215)은 상부 반도체칩(220)의 신호 통로들로 기능하고, 제2 하부 도전 구조체(312)는 상부 반도체칩(220)의 전압 공급 통로로 기능할 수 있다. 상기 전압은 전원 전압 또는 접지 전압일 수 있다. 이에 따라, 상부 반도체칩(220)의 전기적 통로가 보다 효과적으로 설계될 수 있다.
실시예들에 따르면, 관통 비아들(215)은 신호 관통 비아들일 수 있다. 상부 반도체칩(220)은 관통 비아들(215) 및 제1 솔더 범프들(521)을 통해 하부 반도체칩(210) 또는 솔더볼들(500)과 데이터 신호를 입출력할 수 있다. 관통 비아들(215)의 너비들(W1) 및 피치들이 비교적 작으므로, 관통 비아들(215)이 하부 반도체칩(210) 내에 고집적화될 수 있다. 즉, 상부 반도체칩(220)의 신호 입출력 통로들이 고집적화될 수 있다. 상부 반도체칩(220)의 전기적 특성이 향상될 수 있다
실시예들에 따르면, 제2 하부 도전 구조체(312)는 전압 공급 도전 구조체일 수 있다. 제2 솔더 범프(522)는 전압 공급 범프일 수 있다. 예를 들어, 상부 반도체칩(220)은 제2 솔더 범프(522) 및 제2 하부 도전 구조체(312)를 통해 전압을 공급받을 수 있다. 상기 전압은 전원 전압 또는 접지 전압일 수 있다. 제2 하부 도전 구조체(312)의 직경은 관통 비아들(215)의 직경보다 더 클 수 있다. 제2 하부 도전 구조체(312)의 제2 너비(W12)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 이에 따라, 제2 하부 도전 구조체(312)의 저항이 감소할 수 있다. 제2 하부 도전 구조체(312)를 통해 보다 많은 양의 전류가 상부 반도체칩(220)에 공급될 수 있다. 이에 따라, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.
제2 하부 도전 구조체(312)이 제공되므로, 하부 반도체칩(210) 내에 전압 공급 비아가 생략되거나, 전압 공급 비아의 개수가 감소할 수 있다. 이에 따라, 하부 반도체칩(210) 내의 관통 비아들(215)의 배치에 대한 제약 또는 하부 반도체칩(210)의 크기에 대한 제약이 감소할 수 있다.
제2 하부 도전 구조체(312)의 제2 너비(W12)는 약 20μm 내지 약 200 μm일 수 있다. 제2 너비(W12)가 20μm 보다 작으면, 제2 하부 도전 구조체(312)의 저항이 증가될 수 있다. 제2 너비(W12)가 200μm 보다 크면, 하부 반도체칩(210) 및 제1 하부 도전 구조체들(311)의 배치가 제2 하부 도전 구조체(312)에 의해 제약될 수 있다. 실시예들에 따르면, 제2 너비(W12)는 약 20μm 내지 약 200 μm일 수 있다. 이에 따라, 제2 하부 도전 구조체(312)는 작은 저항을 가질 수 있다. 전압은 제2 하부 도전 구조체(312)를 통해 상부 반도체칩(220)으로 원활하게 공급될 수 있다. 또한, 하부 반도체칩(210) 및 제1 하부 도전 구조체들(311)의 배치에 대한 제약이 감소할 수 있다.
제2 솔더 범프(522)의 너비(W32)는 제1 솔더 범프들(521)의 너비들(W31)보다 더 클 수 있다. 제2 솔더 범프(522)와 접속하는 상부 반도체칩(220)의 칩 패드(221)의 너비는 제1 솔더 범프들(521)과 접속하는 상부 반도체칩(220)의 칩 패드들(221)의 너비보다 더 클 수 있다.
제2 하부 도전 구조체(312)는 복수개로 제공될 수 있다. 복수의 제2 하부 도전 구조체들(312)은 하부 반도체칩(210)의 양 측들에 배치될 수 있다. 예를 들어, 제2 하부 도전 구조체들(312)은 도 1a와 같이 하부 반도체칩(210)을 둘러싸며 제공될 수 있다. 복수의 제2 하부 도전 구조체들(312)은 전원 도전 구조체들로 기능할 수 있다.
앞서 설명한 바와 달리, 제2 하부 도전 구조체들(312) 중 적어도 하나는 접지 도전 구조체 또는 신호 도전 구조체로 기능할 수 있다. 관통 비아들(215) 중 적어도 하나는 전원 관통 비아 또는 접지 관통 비아로 기능할 수 있다.
하부 몰딩막(410)이 제1 재배선 기판(100) 상에 제공될 수 있다. 하부 몰딩막(410)은 하부 반도체칩(210)의 측벽, 제1 및 제2 하부 도전 구조체들(311, 312)의 측벽들을 덮을 수 있다. 도 1c와 같이 하부 몰딩막(410)의 상면은 제1 하부 도전 구조체(311)의 상면(311a), 제2 하부 도전 구조체(312)의 상면(312a), 및 하부 반도체칩(210)의 상면과 공면(coplanar)일 수 있다. 하부 몰딩막(410)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 하부 몰딩막(410)은 제1 재배선 기판(100) 및 하부 반도체칩(210) 사이의 갭 영역으로 더 연장되어, 하부 범프들(510)을 밀봉할 수 있다. 하부 반도체칩(210)은 에폭시계 몰딩 컴파운드와 같은 제1 절연성 폴리머를 포함할 수 있다. 하부 몰딩막(410)은 제1 필러들을 더 포함할 수 있다. 제1 필러들은 제1 절연성 폴리머 내에 제공될 수 있다. 제1 필러들은 예를 들어, 실리카와 같은 무기물을 포함할 수 있다.
상부 몰딩막(420)이 하부 몰딩막(410) 상에 배치되어, 상부 도전 구조체들(320)의 측벽들 및 상부 반도체칩(220)을 덮을 수 있다. 예를 들어, 상부 몰딩막(420)은 상부 반도체칩(220)의 측벽과 상면을 덮을 수 있다. 상부 몰딩막(420)의 상면은 상부 도전 구조체들(320)의 상면들과 공면(coplanar)일 수 있다. 상부 몰딩막(420)은 상부 반도체칩(220)의 하면 상으로 더 연장되어, 제1 솔더 범프들(521) 및 제2 솔더 범프(522)를 밀봉할 수 있다. 이와 달리, 상부 언더필막이 하부 반도체칩(210) 및 상부 반도체칩(220) 사이에 개재되어, 제1 솔더 범프들(521)을 밀봉할 수 있다. 상부 언더필막은 제2 솔더 범프들(522)을 더 밀봉할 수 있다.
상부 몰딩막(420)은 하부 몰딩막(410)의 상면과 직접 접촉할 수 있다. 상부 몰딩막(420)은 제2 절연성 폴리머를 포함할 수 있다. 제2 절연성 폴리머는 예를 들어, 에폭시계 몰딩 컴파운드를 포함할 수 있다. 상부 몰딩막(420)은 제2 필러들을 더 포함할 수 있다. 일 예로, 제2 절연성 폴리머는 하부 몰딩막(410)의 제1 절연성 폴리머와 다른 물질을 포함할 수 있다. 다른 예로, 제2 절연성 폴리머는 제1 절연성 폴리머와 동일한 물질을 포함하되, 제2 필러들이 제1 필러들과 다를 수 있다. 예를 들어, 제2 필러들의 물질, 형상, 또는 함량비가 제1 필러들의 물질, 형상, 또는 함량비와 다를 수 있다. 또 다른 예로, 제2 절연성 폴리머는 제1 절연성 폴리머와 동일하고 제2 필러들은 제1 필러들과 동일할 수 있다.
제2 재배선 기판(600)이 상부 몰딩막(420), 및 상부 도전 구조체들(320) 상에 배치될 수 있다. 제2 재배선 기판(600)은 상부 반도체칩(220) 상에 배치되고, 상부 반도체칩(220)의 상면과 수직적으로 이격될 수 있다. 이와 달리, 상부 몰딩막(420)은 상부 반도체칩(220)의 상면을 노출시키고, 제2 재배선 기판(600)은 노출된 상부 반도체칩(220)의 상면과 접촉할 수 있다. 제2 재배선 기판(600)은 상부 도전 구조체들(320)과 전기적으로 연결될 수 있다.
제2 재배선 기판(600)은 제2 절연층(601), 제2 재배선 패턴들(630), 제2 씨드 패턴들(635), 및 제2 재배선 패드들(650)을 포함할 수 있다. 제2 절연층(601)은 복수의 제2 절연층들(601)을 포함할 수 있다. 상기 복수의 제2 절연층들(601)은 상부 몰딩막(420) 상에 적층될 수 있다. 제2 절연층들(601)은 감광성 절연(PID) 물질을 포함할 수 있다. 일 예로, 제2 절연층들(601)은 서로 동일한 물질을 포함할 수 있다. 인접한 제2 절연층들(601) 사이의 계면은 구분되지 않을 수 있다. 제2 절연층들(601)의 개수는 다양하게 변형될 수 있다.
제2 재배선 패턴들(630)은 상부 도전 구조체들(320) 상에 제공될 수 있다. 제2 재배선 패턴들(630)은 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 절연층(601) 내에 제공될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 제공되고, 제2 비아 부분과 경계면 없이 연결될 수 있다. 제2 재배선 패턴들(630) 각각의 제2 배선 부분의 너비는 제2 비아 부분의 상면의 너비보다 더 클 수 있다. 제2 재배선 패턴들(630) 각각의 제2 배선 부분은 대응되는 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패턴들(630)은 구리와 같은 금속을 포함할 수 있다.
제2 재배선 패턴들(630)은 적층된 제2 하부 재배선 패턴 및 제2 상부 재배선 패턴들을 포함할 수 있다. 제2 하부 재배선 패턴은 대응되는 상부 도전 구조체(320) 상에 배치되어, 상기 상부 도전 구조체(320)와 접속할 수 있다. 예를 들어, 제2 하부 재배선 패턴은 제2 비아 부분은 대응되는 상부 도전 구조체(320)의 상면 상에 제공될 수 있다. 제2 상부 재배선 패턴은 제2 하부 재배선 패턴 상에 배치되며, 제2 하부 재배선 패턴과 접속할 수 있다.
제2 씨드 패턴들(635)이 제2 재배선 패턴들(630)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제2 씨드 패턴들(635) 각각은 대응되는 제2 재배선 패턴(630)의 제2 비아 부분의 하면 및 측벽 상에 제공되고, 및 제2 배선 부분의 하면으로 연장될 수 있다. 제2 씨드 패턴들(635) 각각은 상부 도전 구조체들(320) 및 제2 재배선 패턴들(630)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 씨드 패턴들(635)은 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴들(635)은 배리어층들로 기능하여 제2 재배선 패턴들(630)에 포함된 물질의 확산을 방지할 수 있다.
제2 재배선 패드들(650) 각각은 대응되는 제2 재배선 패턴(630) 상에 배치되어, 상기 대응되는 제2 재배선 패턴(630)과 접속할 수 있다. 예를 들어, 제2 재배선 패드들(650) 각각은 제2 상부 재배선 패턴 상에 배치될 수 있다. 제2 재배선 패드들(650)은 서로 옆으로 이격될 수 있다. 제2 재배선 패드들(650)의 하부들은 최상부 제2 절연층(601) 내에 제공될 수 있다. 제2 재배선 패드들(650)의 상부들은 최상부 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패드들(650)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 재배선 패드들(650)은 제2 재배선 패턴들(630)을 통해 대응되는 상부 도전 구조체들(320)과 접속할 수 있다. 제2 재배선 패턴들(630)이 제공되므로, 적어도 하나의 제2 재배선 패드(650)는 그와 전기적으로 연결되는 상부 도전 구조체(320)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제2 재배선 패드들(650)의 배치가 보다 자유롭게 설계될 수 있다. 어느 하나의 상부 도전 구조체(320) 및 대응되는 제2 재배선 패드(650) 사이에 제2 재배선 패턴들(630)의 적층된 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 예를 들어, 하나의 제2 재배선 패턴(630) 또는 3개 이상의 제2 재배선 패턴들(630)이 상부 도전 구조체(320) 및 대응되는 제2 재배선 패드(650) 사이에 제공될 수 있다.
제2 재배선 기판(600)은 제2 씨드 패드들(655)을 더 포함할 수 있다. 제2 씨드 패드들(655)은 최상부 제2 재배선 패턴들(630) 및 제2 재배선 패드들(650) 사이에 각각 개재될 수 있다. 제2 씨드 패드들(655)은 도전 씨드 물질을 포함할 수 있다.
단일 도전 구조체가 제1 및 제2 재배선 기판들(100, 600) 사이에 제공된 경우, 종횡비의 제약으로 인해 단일 도전 구조체의 높이가 제약될 수 있다. 실시예들에 따르면, 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)가 제공되므로, 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)의 높이의 합(H)은 비교적 클 수 있다. 예를 들어, 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)의 높이의 합(H)은 150 μm 내지 950 μm 일 수 있다. 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)의 높이의 합(H)이 950 μm 이하이므로, 반도체 패키지(10)가 소형화될 수 있다.
제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)의 높이의 합(H)이 150 μm의 이상이므로, 상부 도전 구조체(320)의 상면이 비교적 높은 레벨에 배치될 수 있다. 이에 따라, 제1 및 제2 재배선 기판들(100, 600) 사이의 간격에 대한 제약이 감소할 수 있다. 하부 반도체칩(210) 또는 상부 반도체칩(220)이 비교적 큰 두께를 가지더라도, 하부 반도체칩(210) 및 상부 반도체칩(220)은 제1 재배선 기판(100) 상에 적층될 수 있다. 실시예들에 따르면, 상부 반도체칩(220)의 반도체 기판은 비교적 큰 두께를 가질 수 있다. 상부 반도체칩(220)의 반도체 기판은 높은 열전도율을 가져, 반도체 패키지(10)의 열방출 특성이 향상될 수 있다. 상부 반도체칩(220)의 반도체 기판은 비교적 큰 강도를 가져, 반도체 패키지(10)의 기계적 특성이 향상될 수 있다. 상부 반도체칩(220)의 반도체 기판은 하부 몰딩막(410) 및 상부 몰딩막(420) 보다 낮은 열팽창계수(CTE：Coefficient of Thermal Expansion)를 가져, 반도체 패키지(10)의 휨(warpage)이 방지될 수 있다.
실시예들에 따르면, 제1 재배선 기판(100)의 하면 및 제2 재배선 기판(600)의 상면 사이의 간격(A)은 대략 200 μm 내지 1000 μm 일 수 있다. 제1 재배선 기판(100)의 하면 및 제2 재배선 기판(600)의 상면 사이의 간격(A)이 대략 200 μm 보다 크므로, 반도체 패키지(10)의 열적 특성이 향상될 수 있다. 제1 재배선 기판(100)의 하면 및 제2 재배선 기판(600)의 상면 사이의 간격(A)이 1000 μm 보다 작으므로, 반도체 패키지(10)가 소형화될 수 있다.
이하, 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명한다. 도 2a 내지 도 2g에 있어서, 간소화를 위해 단수의 제1 하부 도전 구조체 및 단수의 상부 도전 구조체에 관하여 기술한다. 중복되는 설명은 생략한다.
도 2a는 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면으로, 도 1b의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 2a를 참조하면, 상부 도전 구조체(320)가 제1 하부 도전 구조체(311) 상에 배치될 수 있다. 상부 씨드 패턴(325)이 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320) 사이에 더 개재될 수 있다. 상부 도전 구조체(320)는 상부 씨드 패턴(325)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 상부 씨드 패턴(325)의 너비는 상부 도전 구조체(320)의 너비(W20)와 실질적으로 동일할 수 있다. 상부 씨드 패턴(325)은 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)와 다른 물질을 포함할 수 있다. 예를 들어, 상부 씨드 패턴(325)은 도전 씨드 물질을 포함할 수 있다.
도 2b는 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면으로, 도 1b의 Ⅳ영역을 확대 도시한 도면에 대응된다. 도 2c는 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면으로, 도 1b의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 2b 및 도 2c를 참조하면, 상부 도전 구조체(320)가 제1 하부 도전 구조체(311) 상에 배치될 수 있다. 제1 하부 도전 구조체(311) 및 상부 도전 구조체(320)는 각각은 도 1b 내지 도 1d의 예들에서 설명한 바와 동일 또는 유사할 수 있다. 다만, 상부 도전 구조체(320)는 제1 하부 도전 구조체(311)로부터 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 시프트될 수 있다. 상부 도전 구조체(320)의 측벽은 제1 하부 도전 구조체(311)의 측벽과 정렬되지 않을 수 있다. 제1 하부 도전 구조체(311)의 상면(311a)은 제1 부분 및 제2 부분을 포함할 수 있다. 제1 하부 도전 구조체(311)의 상면(311a)의 제1 부분은 상부 도전 구조체(320)와 접촉하고, 제1 하부 도전 구조체(311)의 상면(311a)의 제2 부분은 상부 몰딩막(420)과 접촉할 수 있다.
도 2b와 같이, 상부 도전 구조체(320)는 제1 하부 도전 구조체(311)와 직접 접촉할 수 있다.
도 2c와 같이, 상부 씨드 패턴(325)이 상부 도전 구조체(320)의 하면 상에 배치될 수 있다. 예를 들어, 상부 씨드 패턴(325)은 상부 도전 구조체(320)와 제1 하부 도전 구조체(311) 사이 및 상부 도전 구조체(320)와 하부 몰딩막(410) 사이에 배치될 수 있다. 상부 씨드 패턴(325)의 측벽은 상부 도전 구조체(320)의 측벽과 정렬될 수 있다.
도 2d 및 도 2e는 각각 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면들로, 도 1b의 Ⅳ영역을 확대 도시한 도면들에 대응된다.
도 2d 및 도 2e를 참조하면, 상부 도전 구조체(320)의 너비(W20)는 제1 하부 도전 구조체(311)의 제1 너비(W11)보다 더 작을 수 있다. 상부 도전 구조체(320)는 제1 하부 도전 구조체(311)의 상면의 센터 영역 상에 배치될 수 있다. 제1 하부 도전 구조체(311)의 상면(311a)의 엣지 영역은 상부 몰딩막(420)과 접촉할 수 있다.
도 2d와 같이 상부 도전 구조체(320)는 제1 하부 도전 구조체(311)와 직접 접촉할 수 있다.
도 2e와 같이 상부 씨드 패턴(325)이 상부 도전 구조체(320) 및 제1 하부 도전 구조체(311) 사이에 배치될 수 있다. 상부 씨드 패턴(325)은 제1 하부 도전 구조체(311) 및 상부 몰딩막(420) 사이로 연장되지 않을 수 있다.
도 2f는 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면으로, 도 1b의 Ⅳ영역을 확대 도시한 도면에 대응된다. 도 2g는 실시예들에 따른 제1 하부 도전 구조체 및 상부 도전 구조체를 설명하기 위한 도면으로, 도 1b의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 2f 및 도 2g를 참조하면, 상부 도전 구조체(320)의 너비(W20)는 제1 너비(W11) 보다 더 클 수 있다. 상부 도전 구조체(320)는 제1 하부 도전 구조체(311)의 상면 및 하부 몰딩막(410)의 상면 상에 배치될 수 있다.
도 2f와 같이, 상부 도전 구조체(320)는 제1 하부 도전 구조체(311) 및 하부 몰딩막(410)과 직접 접촉할 수 있다.
도 2g와 같이, 상부 씨드 패턴(325)이 제1 하부 도전 구조체(311)의 하면 상에 배치될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 3a를 참조하면, 반도체 패키지(10A)은 제1 재배선 기판(100), 솔더볼들(500), 하부 반도체칩(210), 상부 반도체칩(220), 제1 하부 도전 구조체(311), 제2 하부 도전 구조체(312), 상부 도전 구조체(320), 제1 솔더 범프들(521), 제2 솔더 범프들(522), 하부 몰딩막(410), 상부 몰딩막(420), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10A)는 하부 패키지일 수 있다.
제1 하부 도전 구조체(311)의 제1 너비(W11) 및 제2 하부 도전 구조체(312)의 제2 너비(W12)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 제2 너비(W12)는 제1 너비(W11)와 다를 수 있다. 예를 들어, 제2 너비(W12)는 제1 너비(W11)보다 더 작을 수 있다.
도 3b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 3b를 참조하면, 반도체 패키지(10B)은 제1 재배선 기판(100), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 솔더 범프들(521, 522), 하부 및 상부 몰딩막들(410, 420), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 및 제2 재배선 기판(600)을 포함할 수 있다.
제1 하부 도전 구조체(311)의 제1 너비(W11) 및 제2 하부 도전 구조체(312)의 제2 너비(W12)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 제2 너비(W12)는 제1 너비(W11)보다 더 클 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(10C)은 제1 재배선 기판(100), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 제1 및 제2 솔더 범프들(521, 522), 하부 및 상부 몰딩막들(410, 420), 및 제2 재배선 기판(600)을 포함할 수 있다.
제1 하부 도전 구조체들(311)은 하부 격벽 구조체(311G) 및 하부 포스트들(311SP)을 포함할 수 있다. 하부 포스트들(311SP)은 평면적 관점에서 제1 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 예를 들어, 하부 포스트들(311SP)은 평면적 관점에서 하부 격벽 구조체(311G) 및 제1 재배선 기판(100)의 측벽 사이에 제공될 수 있다. 하부 포스트들(311SP) 각각은 원기둥의 형상을 가질 수 있다.
하부 격벽 구조체(311G)는 제2 하부 도전 구조체(312) 및 하부 포스트들(311SP) 사이에 배치될 수 있다. 하부 격벽 구조체(311G)는 제2 하부 도전 구조체(312)에 인접할 수 있다. 예를 들어, 하부 격벽 구조체(311G) 및 제2 하부 도전 구조체(312) 사이의 간격(B1)은 하부 격벽 구조체(311G) 및 하부 포스트들(311SP) 사이의 최소 간격(B2)보다 더 작을 수 있다.
도 4a와 같이 하부 격벽 구조체(311G)는 평면적 관점에서 하부 반도체칩(210)을 둘러쌀 수 있다. 하부 격벽 구조체(311G)의 내측면들은 하부 반도체칩(210)을 향하며, 하부 반도체칩(210)과 이격될 수 있다. 하부 반도체칩(210)의 내측면들은 사각형의 향상을 가질 수 있다. 하부 반도체칩(210)의 내측면들의 평면 형상은 다양하게 변형될 수 있다. 하부 격벽 구조체(311G)의 평면적은 하부 포스트들(311SP) 각각의 평면적보다 더 클 수 있다.
상부 도전 구조체(320)는 상부 격벽 구조체(320G) 및 상부 포스트들(320SP)을 포함할 수 있다. 상부 포스트들(320SP)은 하부 포스트들(311SP) 상에 각각 배치되어, 하부 포스트들(311SP)과 접속할 수 있다. 상부 포스트들(320SP)은 원기둥의 형상들을 가질 수 있다.
하부 포스트들(311SP) 및 상부 포스트들(320SP)은 신호 구조체들 또는 전원 구조체들일 수 있다. 예를 들어, 하부 포스트들(311SP) 및 상부 포스트들(320SP)은 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이의 데이터 신호 전달 통로들로 기능할 수 있다. 또는, 하부 포스트들(311SP) 중 적어도 하나 및 상부 포스트들(320SP) 중 대응되는 것은 접지 전압 공급 통로로 더 기능할 수 있다.
상부 격벽 구조체(320G)는 하부 격벽 구조체(311G) 상에 배치되며, 하부 격벽 구조체(311G)와 접속할 수 있다. 도 4a와 같이 상부 격벽 구조체(320G)는 평면적 관점에서 상부 반도체칩(220)을 둘러쌀 수 있다. 상부 격벽 구조체(320G)의 내측면들은 상부 반도체칩(220)을 향하며, 상부 반도체칩(220)과 이격될 수 있다. 상부 격벽 구조체(320G)의 평면 형상은 하부 격벽 구조체(311G)의 평면 형상과 동일 또는 유사할 수 있다. 예를 들어, 상부 격벽 구조체(320G)의 내측면들은 사각형의 형상을 가질 수 있다. 상부 격벽 구조체(320G)의 평면적은 상부 포스트들(320SP) 각각의 평면적 및 하부 포스트들(311SP) 각각의 평면적 보다 더 클 수 있다.
하부 격벽 구조체(311G) 및 상부 격벽 구조체(320G) 각각은 접지 구조체일 수 있다. 예를 들어, 하부 격벽 구조체(311G) 및 상부 격벽 구조체(320G)는 제1 재배선 기판(100) 및 적어도 하나의 솔더볼(500)을 통해 외부 장치로부터 접지 전압을 인가받을 수 있다. 이에 따라, 하부 격벽 구조체(311G) 및 상부 격벽 구조체(320G)는 하부 반도체칩(210) 및 상부 반도체칩(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐(shield)할 수 있다. 전자기 간섭이란 전기적 요소로부터 방사 또는 전도되는 전자기파가 다른 전기적 요소의 수신/송신 기능에 장애를 유발시키는 것일 수 있다. 실시예들에 따르면, 하부 격벽 구조체(311G) 및 상부 격벽 구조체(320G)에 의해 하부 반도체칩(210) 및 상부 반도체칩(220)의 동작이 다른 장치의 동작을 방해하거나 또는 다른 장치에 의해 방해 받지 않을 수 있다. 상기 다른 장치는 전자 장치, 반도체 소자, 반도체 패키지, 수동 소자, 및/또는 능동 소자를 포함할 수 있으나, 이에 제한되지 않는다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 5a를 참조하면, 반도체 패키지(10D)는 제1 재배선 기판(100'), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 제1 및 제2 솔더 범프들(521, 522), 하부 몰딩막(410), 상부 몰딩막(420), 및 제2 재배선 기판(600)을 포함할 수 있다. 다만, 반도체 패키지(10A)는 도 1b 및 도 1c에서 설명한 하부 범프들(510)을 포함하지 않을 수 있다.
제1 재배선 기판(100')은 제1 절연층들(101), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 제1 재배선 패드들(150)을 포함할 수 있다. 다만, 제1 재배선 기판(100')은 도 1b에서 설명한 언더 범프 패턴들(120)을 포함하지 않을 수 있다. 제1 재배선 기판(100')은 하부 반도체칩(210) 및 하부 몰딩막(410)과 직접 접촉할 수 있다. 예를 들어, 최상부 제1 절연층(101)은 하부 반도체칩(210)의 하면 및 하부 몰딩막(410)의 하면과 직접 접촉할 수 있다. 제1 씨드 패턴들(135)은 제1 재배선 패턴들(130)의 상면들 상에 각각 제공될 수 있다. 최상부 제1 절연층(101) 내의 제1 씨드 패턴들(135)은 하부 패드들(211) 또는 도전 씨드 패턴들(315)과 접속할 수 있다. 예를 들어, 최상부 제1 재배선 패턴들(130) 각각의 제1 비아 부분은 하부 패드들(211), 제1 하부 도전 구조체들(311), 및 제2 하부 도전 구조체(312) 중 어느 하나와 수직적으로 오버랩될 수 있다.
반도체 패키지(10A)는 칩 퍼스트 공정(chip-first process)에 의해 제조될 수 있으나, 이에 제약되지 않는다.
도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 5b를 참조하면, 반도체 패키지(10D)는 제1 재배선 기판(100'), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 제1 및 제2 솔더 범프들(521, 522), 및 하부 및 상부 몰딩막들(410, 420)을 포함할 수 있다. 제1 재배선 기판(100')은 앞서 도 5a의 재배선 기판(100')의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 반도체 패키지(10A)는 도 1b 및 도 1c에서 설명한 하부 범프들(510) 및 제2 재배선 기판(600)을 포함하지 않을 수 있다. 상부 도전 구조체들(320)의 상면들은 상부 몰딩막(420)에 의해 노출될 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6a를 참조하면, 반도체 패키지(10F)는 제1 재배선 기판(100), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 제1 및 제2 솔더 범프들(521, 522), 하부 및 상부 몰딩막들(410, 420), 및 제2 재배선 기판(600)을 포함할 수 있다.
상부 반도체칩(220)의 너비는 하부 반도체칩(210)의 너비보다 더 클 수 있다. 상부 반도체칩(220)의 제1 부분 및 제2 부분은 각각 상부 반도체칩(220)의 제1 측면 및 제2 측면에 인접할 수 있다. 상부 반도체칩(220)의 제2 측면은 제1 측면과 대향될 수 있다. 하부 반도체칩(210)은 제1 재배선 기판(100)의 상면 및 상부 반도체칩(220)의 제1 부분의 하면 사이에 개재될 수 있다. 제2 하부 도전 구조체(312)는 제1 재배선 기판(100)의 상면 및 상부 반도체칩(220)의 제2 부분의 하면 사이에 배치될 수 있다. 제2 하부 도전 구조체들(312)은 하부 반도체칩(210)의 일측에 배치될 수 있다.
제2 하부 도전 구조체(312)의 제2 너비(W12)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 제2 하부 도전 구조체(312)는 복수개로 제공될 수 있다. 복수의 제2 하부 도전 구조체들(312)의 피치는 관통 비아들(215)의 피치보다 더 클 수 있다.
제2 솔더 범프들(522)의 너비들(W32)는 제1 솔더 범프들(521)의 너비들(W31)보다 더 클 수 있다. 제2 솔더 범프들(522)의 피치(P2)는 제1 솔더 범프들(521)의 피치(P1)보다 더 클 수 있다. 제2 솔더 범프들(522)의 피치(P2)는 인접한 두 제2 솔더 범프들(522)의 제1 측벽들 사이의 간격일 수 있다. 상기 솔더 범프들(522)의 제1 측벽들은 제1 방향(D1)의 반대 방향을 향할 수 있다.
제2 솔더 범프들(522)과 접속하는 상부 반도체칩(220)의 칩 패드들(221)의 너비는 제1 솔더 범프들(521)과 접속하는 상부 반도체칩(220)의 칩 패드들(221)의 너비보다 더 클 수 있다. 제2 솔더 범프들(522)과 접속하는 상부 반도체칩(220)의 칩 패드들(221)의 피치는 제1 솔더 범프들(521)과 접속하는 상부 반도체칩(220)의 칩 패드들(221)의 피치보다 더 클 수 있다.
도 6b는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6b를 참조하면, 반도체 패키지(10G)는 제1 재배선 기판(100), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 제1 및 제2 솔더 범프들(521, 522), 하부 및 상부 몰딩막들(410, 420), 및 제2 재배선 기판(600)을 포함할 수 있다.
하부 반도체칩(210), 상부 반도체칩(220), 및 제2 하부 도전 구조체들(312)의 배치는 앞서 도 6a의 예에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 하부 도전 구조체들(312)은 하부 반도체칩(210)의 일측에 배치될 수 다만, 하부 반도체칩(210)의 너비는 상부 반도체칩(220)의 너비보다 더 클 수 있다. 하부 반도체칩(210)의 적어도 일부는 상부 반도체칩(220)과 수직적으로 오버랩되지 않을 수 있다. 도시된 달리, 하부 반도체칩(210)의 너비는 상부 반도체칩(220)의 너비와 실질적으로 동일할 수 있다.
본 발명의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a의 반도체 패키지(10), 도 3a의 반도체 패키지(10A), 도 3b의 반도체 패키지(10B), 도 4a 및 도 4b의 반도체 패키지(10C), 도 6a의 반도체 패키지(10F), 또는 도 6b의 반도체 패키지(10G)는 제2 재배선 기판(600)을 포함하지 않을 수 있다. 또는 도 3a의 반도체 패키지(10A), 도 3b의 반도체 패키지(10B), 도 4a 및 도 4b의 반도체 패키지(10C), 도 6a의 반도체 패키지(10F), 또는 도 6b의 반도체 패키지(10G)는 도 5a의 예에서 설명한 바와 같은 제1 재배선 기판(100')을 포함할 수 있다. 실시예들은 다양하게 조합될 수 있다.
도 7a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7a를 참조하면, 반도체 패키지(1)는 하부 패키지(10') 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10')는 도 1a 내지 도 1d의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 예를 들어, 하부 패키지(10')는 제1 재배선 기판(100), 솔더볼들(500), 하부 및 상부 반도체칩들(210, 220), 제1 및 제2 하부 도전 구조체들(311, 312), 상부 도전 구조체들(320), 제1 및 제2 솔더 범프들(521, 522), 하부 및 상부 몰딩막들(410, 420), 및 제2 재배선 기판(600)을 포함할 수 있다. 다른 예로, 하부 패키지(10')는 도 3a의 반도체 패키지(10A), 도 3b의 반도체 패키지(10B), 도 4a 및 도 4b의 반도체 패키지(10C), 도 5a의 반도체 패키지(10D), 도 6a의 반도체 패키지(10F), 또는 도 6b의 반도체 패키지(10G)와 실질적으로 동일할 수 있다.
상부 패키지(20)는 상부 기판(700), 제1 반도체칩(710), 제2 반도체칩(720), 및 몰딩 패턴(740)을 포함할 수 있다. 상부 기판(700)은 제2 재배선 기판(600)의 상면 상에 배치되며, 제2 재배선 기판(600)의 상면과 이격될 수 있다. 상부 기판(700)은 인쇄회로기판(PCB) 또는 재배선층일 수 있다. 제1 기판 패드들(701) 및 제2 기판 패드들(702)이 상부 기판(700)의 하면 및 상면 상에 각각 배치될 수 있다. 금속 배선들(705)이 상부 기판(700) 내에 제공되어, 제1 기판 패드들(701) 및 제2 기판 패드들(702)와 접속할 수 있다.
제1 반도체칩(710)은 상부 기판(700)의 상면 상에 실장될 수 있다. 제1 반도체칩(710)은 제1 패드들(711), 도전 관통 비아들(715), 및 제2 패드들(712)을 포함할 수 있다. 제1 패드들(711) 및 제2 패드들(712)은 제1 반도체칩(710)의 하면 및 상면 상에 각각 배치될 수 있다. 도전 관통 비아들(715)은 제1 반도체칩(710) 내에 제공될 수 있다. 제2 패드들(712)은 도전 관통 비아들(715)을 통해 제1 패드들(711)과 접속할 수 있다. 제1 패드들(711), 도전 관통 비아들(715), 및 제2 패드들(712)은 예를 들어, 금속을 포함할 수 있다.
상부 패키지(20)는 제1 상부 범프들(750)을 더 포함할 수 있다. 제1 상부 범프들(750)이 상부 기판(700) 및 제1 반도체칩(710) 사이에 제공되어, 제2 기판 패드들(702) 및 제1 패드들(711)과 접속할 수 있다. 제1 상부 범프들(750)은 솔더 물질을 포함할 수 있다.
제2 반도체칩(720)이 제1 반도체칩(710) 상에 실장될 수 있다. 예를 들어, 상부 패키지(20)는 제2 상부 범프들(755)을 더 포함할 수 있다. 제2 상부 범프들(755)는 제2 패드들(712) 및 제2 반도체칩(720)의 칩 패드들(721) 사이에 개재되어, 제1 반도체칩(710) 및 제2 반도체칩(720)과 전기적으로 연결될 수 있다. 제2 상부 범프들(755)은 솔더 물질을 포함할 수 있다.
연결 범프들(675)이 제2 재배선 기판(600) 및 상부 기판(700) 사이에 배치될 수 있다. 예를 들어, 연결 범프들(675)은 제2 재배선 패드들(650) 및 제1 기판 패드들(701) 사이에 제공되어, 제2 재배선 패드들(650) 및 제1 기판 패드들(701)과 접속할 수 있다. 이에 따라, 제1 반도체칩(710) 및 제2 반도체칩(720)이 연결 범프들(675)을 통해 상부 반도체칩(220), 하부 반도체칩(210), 또는 솔더볼들(500)과 전기적으로 연결될 수 있다.
몰딩 패턴(740)이 상부 기판(700) 상에 제공되어, 제1 반도체칩(710) 및 제2 반도체칩(720)을 덮을 수 있다. 몰딩 패턴(740)은 제2 반도체칩(720)의 상면을 노출시킬 수 있다. 몰딩 패턴(740)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지(20)는 열 방출 구조체(790)를 더 포함할 수 있다. 열 방출 구조체(790)는 제2 반도체칩(720)의 상면 및 몰딩 패턴(740)의 상면에 배치될 수 있다. 열 방출 구조체(790)는 몰딩 패턴(740)의 측면 상으로 더 연장될 수 있다. 열 방출 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달물질(thermal interface material, TIM)층을 포함할 수 있다. 열 방출 구조체(790)는 예를 들어, 금속을 포함할 수 있다.
도 7b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7b를 참조하면, 반도체 패키지(2)는 하부 패키지(10') 및 상부 패키지(20A)를 포함할 수 있다. 하부 패키지(10')는 도 7a의 예에서 설명한 바와 실질적으로 동일할 수 있다.
상부 패키지(20A)는 제2 반도체칩(720) 및 몰딩 패턴(740)을 포함할 수 있다. 상부 패키지(20A)는 열 방출 구조체(790)를 더 포함할 수 있다. 다만, 상부 패키지(20A)는 도 7a에서 설명한 제1 상부 범프들(750), 제1 반도체칩(710), 및 제2 상부 범프들(755)을 포함하지 않을 수 있다. 제2 반도체칩(720)은 제2 재배선 기판(600)의 상면 상에 배치될 수 있다. 연결 범프들(675)은 제2 재배선 기판(600) 및 제2 반도체칩(720) 사이에 배치되어, 제2 재배선 패드들(650) 및 제2 반도체칩(720)의 칩 패드들(721)과 접속할 수 있다. 몰딩 패턴(740)은 제2 재배선 기판(600) 상에 직접 배치될 수 있다. 몰딩 패턴(740)은 제2 반도체칩(720)의 하면 상으로 더 연장되어, 연결 범프들(675)을 밀봉할 수 있다. 이와 달리, 언더필 패턴(미도시)이 제2 재배선 기판(600) 및 제2 반도체칩(720) 사이에 개재될 수 있다.
도 7c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7c를 참조하면, 반도체 패키지(3)는 하부 패키지(10E') 및 상부 패키지(20B)를 포함할 수 있다. 하부 패키지(10E')는 도 5b의 예에서 설명한 반도체 패키지(10E)와 실질적으로 동일할 수 있다. 상부 패키지(20B)는 상부 기판(700), 제2 반도체칩(720), 제2 상부 범프들(755), 및 몰딩 패턴(740)을 포함할 수 있다. 제2 상부 범프들(755)은 상부 기판(700) 및 제2 반도체칩(720) 사이에 배치되어, 제2 기판 패드들(702) 및 제2 반도체칩(720)의 칩 패드들(721)과 접속할 수 있다. 상부 패키지(20B)는 열 방출 구조체(790)를 더 포함할 수 있다.
다만, 연결 범프들(675)은 상부 도전 구조체들(320) 및 상부 기판(700) 사이에 개재되어, 상부 도전 구조체들(320) 및 제1 기판 패드들(701)과 접속할 수 있다. 예를 들어, 연결 범프들(675)은 상부 도전 구조체들(320)의 상면들과 직접 접촉할 수 있다.
도 7a의 반도체 패키지(1)의 실시예, 도 7b의 반도체 패키지(2)의 실시예, 및 도 7c의 반도체 패키지(3)의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 7c의 반도체 패키지(1)는 도 7a의 상부 패키지(20) 또는 도 7b의 상부 패키지(20A)를 포함할 수 있다. 실시예들은 다양하게 조합될 수 있다.
이하, 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 8a 내지 도 8m은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다.
도 8a를 참조하면, 언더 범프 패턴들(120), 제1 절연층(101), 제1 씨드 패턴들(135), 및 제1 재배선 패턴들(130)이 캐리어 기판(900) 상에 형성될 수 있다. 실시예들에 따르면, 전기 도금 공정에 의해 언더 범프 패턴들(120)이 캐리어 기판(900) 상에 형성될 수 있다. 제1 절연층(101)이 캐리어 기판(900) 상에 형성되어, 언더 범프 패턴들(120)의 측벽들 및 상면들을 덮을 수 있다. 제1 절연층(101) 내에 제1 오프닝들(109)이 형성되어, 언더 범프 패턴들(120)을 노출시킬 수 있다.
제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)을 형성하는 것은 상기 오프닝들(109) 내에 및 제1 절연층(101)의 상면 상에 제1 씨드층(미도시)을 형성하는 것, 상기 제1 씨드층 상에 레지스트 패턴(미도시)을 형성하는 것, 제1 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 제1 씨드층의 일 부분을 노출시키는 것 및 노출된 제1 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다.
상기 전기 도금 공정에 의해 제1 재배선 패턴들(130)이 제1 오프닝들(109) 내에 및 레지스트 패턴의 하부에 형성될 수 있다. 제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분이 대응되는 제1 오프닝(109) 내에 형성되고, 제1 배선 부분은 제1 비아 부분 상에 및 제1 절연층(101) 상에 형성될 수 있다. 상기 제1 씨드층의 식각에 의해 제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 형성될 수 있다.
도 8b를 참조하면, 제1 절연층(101)의 형성, 제1 씨드 패턴들(135)의 형성 및 제1 재배선 패턴들(130)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 제1 절연층들(101) 및 적층된 제1 재배선 패턴들(130)이 형성될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101)의 오프닝들(109) 내에 각각 형성되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150)의 형성 이전에, 제1 씨드 패드들(155)이 형성될 수 있다. 제1 씨드 패드들(155)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패드들(150)을 형성할 수 있다. 이에 따라, 제1 재배선 기판(100)이 제조될 수 있다. 제1 재배선 기판(100)은 제1 절연층들(101), 언더 범프 패턴들(120), 제1 씨드 패턴들(135), 제1 재배선 패턴들(130), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다.
도 8c를 참조하면, 도전 씨드 패턴들(315)이 제1 재배선 패드들(150) 상에 형성될 수 있다. 도전 씨드 패턴들(315)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 하부 도전 구조체들(311) 및 제2 하부 도전 구조체(312)가 형성될 수 있다. 제1 및 제2 하부 도전 구조체들(312)은 도전 씨드 패턴들(315) 상에 각각 형성될 수 있다. 일 예로, 제2 하부 도전 구조체(312)는 제1 하부 도전 구조체들(311)과 단일 공정에 의해 형성될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 간소화될 수 있다. 제2 하부 도전 구조체(312)는 제1 하부 도전 구조체(311)와 동일한 물질을 포함할 수 있다. 제2 너비(W12)는 제1 너비(W11)와 동일 또는 상이할 수 있다.
도 8d을 참조하면, 하부 반도체칩(210)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 하부 반도체칩(210)은 하부 패드들(211), 관통 비아들(215), 및 상부 패드들(212)을 포함할 수 있다. 하부 반도체칩(210)을 실장하는 것은 제1 재배선 기판(100) 및 하부 반도체칩(210) 사이에 하부 범프들(510)을 형성하는 것을 포함할 수 있다. 하부 범프들(510)은 제1 재배선 패드들(150) 및 하부 패드들(211)과 접속할 수 있다. 관통 비아들(215)의 너비들(W1)은 제1 너비(W11) 및 제2 너비(W12)보다 작을 수 있다.
도 8e을 참조하면, 하부 몰딩막(410)이 제1 재배선 기판(100)의 상면 상에 형성되어, 하부 반도체칩(210), 제1 하부 도전 구조체들(311), 및 제2 하부 도전 구조체(312)를 덮을 수 있다. 예를 들어, 하부 몰딩막(410)은 하부 반도체칩(210)의 상면, 제1 하부 도전 구조체들(311)의 상면들, 및 제2 하부 도전 구조체(312)의 상면(312a)을 덮을 수 있다. 하부 몰딩막(410)의 상면은 하부 반도체칩(210)의 상면, 제1 하부 도전 구조체들(311)의 상면들, 및 제2 하부 도전 구조체(312)의 상면(312a) 보다 더 높은 레벨에 배치될 수 있다. 하부 반도체칩(210)의 상면은 상부 패드들(212)의 상면들을 포함할 수 있다.
도 8f을 참조하면, 하부 몰딩막(410) 상에 그라인딩 공정이 수행되어, 하부 몰딩막(410)의 일부가 제거될 수 있다. 예를 들어, 그라인딩 공정은 화학적 기계적 연마 공정에 의해 진행될 수 있다. 상기 그라인딩 공정의 결과, 제1 하부 도전 구조체들(311)의 상면들, 제2 하부 도전 구조체(312)의 상면(312a), 및 하부 반도체칩(210)의 상면이 노출될 수 있다. 예를 들어, 하부 반도체칩(210)의 상부 패드들(212)이 노출될 수 있다. 그라인딩 공정이 종료된 후, 제2 하부 도전 구조체(312)의 노출된 상면(312a)은 하부 몰딩막(410)의 상면, 제1 하부 도전 구조체들(311)의 상면들, 및 하부 반도체칩(210)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다.
도 8g를 참조하면, 상부 도전 구조체들(320)이 제1 하부 도전 구조체들(311) 상에 각각 형성될 수 있다. 실시예들에 따르면, 제1 하부 도전 구조체들(311)을 전극으로 사용한 전기 도금 공정이 수행되어, 상부 도전 구조체들(320)을 형성할 수 있다. 다른 예로, 제1 하부 도전 구조체들(311) 상에 상부 씨드 패턴들(도 2a에서 325)이 형성될 수 있다. 상기 상부 씨드 패턴들(325)을 전극으로 사용한 전기 도금 공정이 수행되어, 상부 도전 구조체들(320)을 형성될 수 있다. 상부 도전 구조체들(320)은 제2 하부 도전 구조체(312) 상에 형성되지 않을 수 있다.
도 8h를 참조하면, 제1 솔더 범프들(521)이 상부 패드들(212) 상에 형성되고, 제2 솔더 범프(522)가 제2 하부 도전 구조체(312)의 상면(312a) 상에 형성될 수 있다. 제1 솔더 범프들(521) 및 제2 솔더 범프(522)를 형성하는 것은 솔더볼들을 부착하는 것을 포함할 수 있다.
도 8i를 참조하면, 상부 반도체칩(220)이 하부 반도체칩(210) 및 제2 하부 도전 구조체(312) 상에 배치될 수 있다. 상부 반도체칩(220)의 칩 패드들(221)은 제1 솔더 범프들(521) 또는 제2 솔더 범프(522)과 접속할 수 있다. 이에 따라, 상부 반도체칩(220)이 하부 반도체칩(210) 및 제2 하부 도전 구조체(312)와 전기적으로 연결될 수 있다.
도 8j를 참조하면, 상부 몰딩막(420)이 하부 몰딩막(410) 상에 형성되어, 상부 반도체칩(220) 및 상부 도전 구조체들(320)을 덮을 수 있다. 상부 몰딩막(420)은 상부 반도체칩(220)의 상면 및 상부 도전 구조체들(320)의 상면들을 덮을 수 있다. 상부 몰딩막(420)의 상면은 상부 반도체칩(220)의 상면 및 상부 도전 구조체들(320)의 상면들 보다 더 높은 레벨에 제공될 수 있다. 상부 몰딩막(420)은 상부 반도체칩(220)의 하면 상으로 더 연장되어, 제1 솔더 범프들(521) 및 제2 솔더 범프(522)를 덮을 수 있다.
도 8k를 참조하면, 상부 몰딩막(420)의 그라인딩 공정이 수행되어, 상부 도전 구조체들(320)의 상면들을 노출시킬 수 있다. 예를 들어, 그라인딩 공정은 화학적 기계적 연마 공정에 의해 진행될 수 있다. 그라인딩 공정이 종료된 후, 상부 도전 구조체(320)의 노출된 상면은 상부 몰딩막(420)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 상부 반도체칩(220)의 상면은 상부 몰딩막(420)에 의해 덮여있을 수 있다. 다른 예로, 상부 반도체칩(220)의 상면은 상부 몰딩막(420)에 의해 덮이지 않고, 노출될 수 있다.
도 8l을 참조하면, 제2 절연층(601), 제2 씨드 패턴들(635), 제2 재배선 패턴들(630), 제2 씨드 패드들(655), 및 제2 재배선 패드들(650)이 상부 몰딩막(420) 및 상부 도전 구조체들(320) 상에 형성되어, 제2 재배선 기판(600)을 제조할 수 있다.
실시예들에 따르면, 제2 절연층(601)이 상부 몰딩막(420)의 상면 상에 형성될 수 있다. 제2 오프닝들(609)이 제2 절연층(601) 내에 형성되어, 상부 도전 구조체들(320)의 상면들을 각각 노출시킬 수 있다. 제2 씨드 패턴들(635)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 콘포말하게 형성될 수 있다. 제2 재배선 패턴들(630)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 형성되어, 제2 씨드 패턴들(635)을 덮을 수 있다.
제2 재배선 패턴들(630) 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 오프닝(609) 내에 형성될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 형성되고, 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 씨드 패턴들(635) 및 제2 재배선 패턴들(630)의 형성 방법은 각각 도 8a의 제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)의 형성 예에서 설명한 바와 동일 또는 유사할 수 있다. 제2 절연층(601)의 형성 공정, 제2 씨드 패턴들(635)의 형성 공정, 및 제2 재배선 패턴(630)의 형성 공정은 반복하여 수행될 수 있다. 이에 따라, 복수의 적층된 제2 절연층들(601), 복수의 제2 씨드 패턴들(635), 및 복수의 적층된 제2 재배선 패턴들(630)이 형성될 수 있다.
제2 재배선 패드들(650)이 최상부 제2 절연층(601) 내에 및 최상부 제2 절연층(601)의 상면 상에 형성될 수 있다. 제2 재배선 패드들(650)의 형성 이전에, 제2 씨드 패드들(655)이 형성될 수 있다. 제2 재배선 패드들(650)은 제2 씨드 패드들(655)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 이에 따라, 제2 재배선 기판(600)이 제조될 수 있다. 제2 재배선 기판(600)은 제2 절연층들(601), 제2 씨드 패턴들(635), 제2 재배선 패턴들(630), 제2 씨드 패드들(655), 및 제2 재배선 패드들(650)을 포함할 수 있다.
도 8m를 참조하면, 캐리어 기판(900)이 제거되어, 제1 재배선 기판(100)의 바닥면(101b)이 노출될 수 있다. 예를 들어, 최하부 제1 절연층(101)의 하면 및 언더 범프 패턴들(120)의 하면들이 노출될 수 있다.
도 1b를 다시 참조하면, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 형성되어, 언더 범프 패턴들(120)과 접속할 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치되고, 내부에 관통 비아를 포함하는 하부 반도체칩;
    상기 제1 재배선 기판 상에서, 상기 하부 반도체칩과 옆으로 이격된 제1 하부 도전 구조체 및 제2 하부 도전 구조체;
    상기 하부 반도체칩 및 상기 제2 하부 도전 구조체 상에 배치되고, 상기 관통 비아 및 상기 제2 하부 도전 구조체와 접속하는 상부 반도체칩; 및
    상기 제1 하부 도전 구조체 상의 상부 도전 구조체를 포함하고,
    상기 제2 하부 도전 구조체의 너비는 상기 관통 비아의 너비보다 더 큰 반도체 패키지.
  2. 제 1항에 있어서,
    상기 하부 반도체칩과 상기 상부 반도체칩 사이에 제공된 제1 솔더 범프들; 및
    상기 제2 하부 도전 구조체와 상기 상부 반도체칩 사이에 제공된 제2 솔더 범프를 더 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 하부 도전 구조체의 상면은 상기 하부 반도체칩의 상면과 동일한 레벨에 배치되고,
    상기 제2 솔더 범프의 너비는 상기 제1 솔더 범프들의 너비들보다 더 큰 반도체 패키지.
  4. 제 1항에 있어서,
    상기 관통 비아는 신호 관통 비아이고,
    상기 제2 하부 도전 구조체에 전압이 공급되도록 구성된 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 재배선 기판 상에 제공되고, 상기 제1 하부 도전 구조체의 측벽, 상기 제2 하부 도전 구조체의 측벽, 및 상기 하부 반도체칩의 측벽을 덮는 하부 몰딩막; 및
    상기 하부 몰딩막의 상면과 접촉하고, 상기 상부 반도체칩의 측벽 및 상기 상부 도전 구조체의 측벽을 덮는 상부 몰딩막을 더 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 상부 반도체칩은:
    평면적 관점에서 상기 하부 반도체칩과 오버랩되고, 상기 제2 하부 도전 구조체와 이격된 제1 부분; 및
    평면적 관점에서 상기 제2 하부 도전 구조체와 오버랩되고, 상기 하부 반도체칩과 이격된 제2 부분을 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제2 하부 도전 구조체의 높이는 상기 제1 하부 도전 구조체의 높이와 동일하고
    상기 제2 하부 도전 구조체의 상기 너비는 상기 제1 하부 도전 구조체의 너비와 다른 반도체 패키지.
  8. 제 1항에 있어서,
    상기 상부 도전 구조체는 상기 제1 하부 도전 구조체와 직접 접촉하고,
    상기 상부 도전 구조체는 상기 제1 하부 도전 구조체와 동일한 물질을 포함하고,
    상기 상부 도전 구조체는 상기 제1 하부 도전 구조체와 다른 그레인(grain)을 갖는 반도체 패키지.
  9. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치되고, 내부에 관통 비아를 포함하는 하부 반도체칩;
    상기 제1 재배선 기판 상에서, 상기 하부 반도체칩과 옆으로 이격된 제1 하부 도전 구조체;
    상기 제1 재배선 기판 상에서, 상기 하부 반도체칩 및 상기 제1 하부 도전 구조체와 옆으로 이격된 제2 하부 도전 구조체;
    상기 제1 하부 도전 구조체 상에 배치된 상부 도전 구조체; 및
    상기 하부 반도체칩의 상면 및 상기 제2 하부 도전 구조체의 상면 상에 배치된 상부 반도체칩을 포함하고,
    상기 상부 반도체칩은 상기 관통 비아 및 상기 제2 하부 도전 구조체와 접속하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제2 하부 도전 구조체의 너비는 상기 관통 비아의 너비보다 더 큰 반도체 패키지.
  11. 제 9항에 있어서,
    상기 제1 하부 도전 구조체는:
    상기 제1 재배선 기판의 엣지 영역의 상면 상에 배치된 하부 포스트들; 및
    상기 제2 하부 도전 구조체 및 상기 제1 도전 포스트들 사이에 배치된 하부 격벽 구조체를 포함하고,
    상기 하부 격벽 구조체는 평면적 관점에서 상기 하부 반도체칩과 이격되며 상기 하부 반도체칩을 둘러싸는 반도체 패키지.
  12. 제 11항에 있어서,
    상기 하부 격벽 구조체에 접지 전압이 인가되도록 구성된 반도체 패키지.
  13. 제 9항에 있어서,
    상기 제2 하부 도전 구조체와 상기 상부 반도체칩 사이에 제공된 솔더 범프를 더 포함하는 반도체 패키지.
  14. 제 9항에 있어서,
    상기 상부 도전 구조체의 너비는 상기 제1 하부 도전 구조체의 너비와 다른 반도체 패키지.
  15. 제 9항에 있어서,
    상기 상부 반도체칩 및 상부 도전 구조체 상에 배치된 제2 재배선 기판을 더 포함하고,
    상기 제2 재배선 기판은 상기 상부 도전 구조체와 접속하는 반도체 패키지.
  16. 제 15항에 있어서,
    상기 제2 재배선 기판 상에 실장된 상부 패키지를 더 포함하되,
    상기 상부 패키지는 제1 반도체칩 및 몰딩 패턴을 포함하는 반도체 패키지.
  17. 제1 절연층, 제1 씨드 패턴, 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하는 제1 재배선 기판, 상기 제1 절연층은 감광성 폴리머를 포함하고;
    상기 제1 재배선 기판의 하면 상에 배치된 솔더볼;
    상기 제1 재배선 기판의 상면 상에 실장되고, 하부 패드, 관통 비아, 및 상부 패드를 포함하는 하부 반도체칩;
    상기 제1 재배선 기판 상에 배치되며, 상기 하부 반도체칩과 옆으로 배치된 하부 도전 구조체들, 상기 하부 도전 구조체들은 서로 이격된 제1 하부 도전 구조체 및 제2 하부 도전 구조체를 포함하고;
    상기 제1 하부 도전 구조체 상의 상부 도전 구조체;
    상기 하부 반도체칩의 상면 및 상기 제2 하부 도전 구조체의 상면 상에 배치되고, 상기 상부 도전 구조체와 옆으로 이격된 상부 반도체칩;
    상기 하부 반도체칩 및 상기 상부 반도체칩 사이에 제공되고, 상기 상부 패드 및 상기 상부 반도체칩과 접속하는 제1 솔더 범프들;
    상기 제2 하부 도전 구조체 및 상기 상부 반도체칩 사이에 제공되고, 상기 제2 하부 도전 구조체 및 상기 상부 반도체칩과 접속하는 제2 솔더 범프; 및
    상기 제1 재배선 기판 상에 제공되고, 상기 하부 반도체칩의 측벽 및 상기 하부 도전 구조체들의 측벽들을 덮는 몰딩막을 포함하고,
    상기 하부 패드는 상기 하부 반도체칩의 하면 상에 제공되고,
    상기 관통 비아는 상기 하부 반도체칩 내에 제공되며, 상기 하부 패드와 접속하고,
    상기 상부 패드는 상기 하부 반도체칩의 상면 상에 제공되고, 상기 관통 비아와 접속하는 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제2 하부 도전 구조체의 제2 너비는 상기 관통 비아의 제1 너비보다 더 크고,
    상기 관통 비아는 신호 관통 비아이고,
    상기 제2 하부 도전 구조체에 전압이 공급되도록 구성된 반도체 패키지.
  19. 제 18항에 있어서,
    상기 제2 너비는 20μm 내지 200 μm 이고,
    상기 제2 하부 도전 구조체의 높이 및 상기 상부 도전 구조체의 높이의 합은 150 μm 내지 950 μm 인 반도체 패키지.
  20. 제 17항에 있어서,
    상기 몰딩막의 상면 상에 직접 배치되고, 상기 상부 반도체칩 및 상기 상부 도전 구조체를 덮는 상부 몰딩막을 더 포함하되,
    상기 제2 하부 도전 구조체의 상면은 상기 하부 반도체칩의 상면, 상기 제1 하부 도전 구조체의 상면, 및 상기 몰딩막의 상면과 동일한 레벨에 배치되고,
    상기 상부 도전 구조체의 상면은 상기 상부 몰딩막의 상면과 동일한 레벨에 배치된 반도체 패키지.
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