KR20220161758A - 반도체 패키지 - Google Patents

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KR20220161758A
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conductive
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막; 상기 몰딩막 상에 배치되고, 절연층, 재배선 패턴, 및 도전 패드를 포함하는 제2 재배선 기판, 상기 절연층은: 상기 도전 패드를 노출시키는 하부 오프닝; 및 상기 하부 오프닝과 연결되고, 상기 하부 오프닝보다 더 큰 너비를 갖는 상부 오프닝을 가지고; 그리고 상기 도전 패드 상에 배치되고, 상기 하부 오프닝의 측벽 및 상기 상부 오프닝의 바닥면을 덮는 재배선 패드를 포함하고, 상기 절연층의 상면은 상기 재배선 패드의 제1 상부면 보다 더 높은 레벨에 배치되고, 상기 재배선 패드의 상기 제1 상부면은 상기 상부 오프닝의 상기 바닥면과 상에 제공될 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막; 상기 몰딩막 상에 배치되고, 절연층, 재배선 패턴, 및 도전 패드를 포함하는 제2 재배선 기판, 상기 절연층은: 상기 도전 패드를 노출시키는 하부 오프닝; 및 상기 하부 오프닝과 연결되고, 상기 하부 오프닝보다 더 큰 너비를 갖는 상부 오프닝을 가지고; 그리고 상기 도전 패드 상에 배치되고, 상기 하부 오프닝의 측벽 및 상기 상부 오프닝의 바닥면을 덮는 재배선 패드를 포함하고, 상기 절연층의 상면은 상기 재배선 패드의 제1 상부면 보다 더 높은 레벨에 배치되고, 상기 재배선 패드의 상기 제1 상부면은 상기 상부 오프닝의 상기 바닥면과 상에 제공될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 이격된 도전 구조체; 상기 반도체칩 및 상기 도전 구조체 상에 배치되고, 절연층 및 도전 패드를 포함하는 제2 재배선 기판, 상기 절연층은 상기 도전 패드의 일부를 노출시키는 오프닝을 갖고; 및 상기 도전 패드 상에 및 상기 오프닝 내에 배치된 재배선 패드를 포함할 수 있다. 상기 절연층은: 상기 재배선 패드의 상부면보다 높은 레벨에 제공된 제1 상면; 및 상기 제1 상면보다 낮고, 상기 도전 패드의 상면보다 높은 레벨에 제공된 제2 상면을 가질 수 있다. 상기 재배선 패드는: 상기 절연층의 상기 제2 상면 상의 씨드 패드; 및 상기 씨드 패드 상의 본딩 패드를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 절연층, 제1 씨드 패턴, 및 제1 재배선 패턴을 포함하는 제1 재배선 기판; 상기 제1 재배선 기판의 하면 상에 배치된 솔더볼; 상기 제1 재배선 기판의 상면 상에 실장된 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 상기 반도체칩 및 상기 도전 구조체 사이에 제공되고, 상기 반도체칩을 덮는 몰딩막; 상기 몰딩막 상에 배치되고, 제2 절연층, 제2 재배선 패턴, 및 도전 패드를 포함하는 제2 재배선 기판; 및 상기 도전 패드 상의 재배선 패드를 포함할 수 있다. 상기 재배선 패드는 상기 도전 패드 및 상기 제2 재배선 패턴을 통해 상기 도전 구조체와 전기적으로 연결될 수 있다. 상기 절연층은: 상기 도전 패드를 노출시키는 하부 오프닝; 및 상기 하부 오프닝과 연결되고, 상기 하부 오프닝보다 더 큰 너비를 갖는 상부 오프닝을 가질 수 있다. 상기 재배선 패드는 상기 도전 패드 상에 배치되고, 상기 하부 오프닝의 측벽 및 상기 상부 오프닝의 바닥면을 덮을 수 있다. 상기 재배선 패드의 제1 상부면은 상기 상부 오프닝의 상기 바닥면 상에 제공되고, 상기 절연층의 상면은 상기 재배선 패드의 상기 제1 상부면 보다 더 높은 레벨에 배치될 수 있다.
본 발명에 따르면, 재배선 패드가 씨드 패드를 사용한 도금 공정에 의해 형성되므로, 재배선 패드의 형성을 위한 도금 인입선이 요구되지 않을 수 있다. 재배선 패드는 제2 절연층의 상면 상으로 연장되므로, 재배선 패드의 너비는 도전 패드의 너비에 제약되지 않을 수 있다. 이에 따라, 재배선 패턴들의 배치를 위한 면적이 증가하고, 재배선 패턴들이 보다 자유롭게 배치될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지의 일부분을 확대 도시한 평면도이다.
도 1b는 실시예들에 따른 반도체 패키지의 단면이다.
도 1c는 도 1b의 C영역을 확대 도시한 도면이다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2e는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 3a는 실시예들에 따른 하부 패키지와 상부 패키지의 연결 과정을 설명하기 위한 도면이다.
도 3b는 도 3a의 C영역을 확대 도시한 도면이다.
도 3c는 실시예에 따른 반도체 패키지를 도시한 도면이다.
도 3d는 도 3c의 C영역을 확대 도시한 도면이다.
도 4a 내지 도 4k 및 도 4m 내지 도 4n은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 4l은 도 4k의 C영역을 확대 도시한 도면이다.
도 5a 내지 도 5c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지의 일부분을 확대 도시한 평면도로, 제2 재배선 기판, 제2 재배선 패드, 및 도전 구조체를 설명하기 위한 도면이다. 도 1b는 실시예들에 따른 반도체 패키지의 단면도로, 도 1a의 A-B선을 따라 자른 단면이다. 도 1c는 도 1b의 C영역을 확대 도시한 도면이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 패키지(10)는 하부 패키지일 수 있다. 반도체 패키지(10)은 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 연결 기판(300), 몰딩막(400), 제2 재배선 기판(600), 및 제2 재배선 패드(650)를 포함할 수 있다.
도 1b와 같이 반도체칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 평면적 관점에서 제1 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 반도체칩(200)은 로직칩, 버퍼칩, 및 메모리칩 중에서 어느 하나일 수 있다. 일 예로, 반도체칩(200)은 로직칩일 수 있다. 반도체칩(200)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 반도체칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
반도체칩(200)은 서로 대향하는 상면 및 하면을 가질 수 있다. 반도체칩(200)의 하면은 제1 재배선 기판(100)을 향할 수 있다. 반도체칩(200)은 반도체 기판, 집적 회로들 및 칩 패드들(230)을 포함할 수 있다. 반도체 기판의 상면은 비활성면 또는 후면일 수 있다. 반도체 기판의 하면은 활성면 또는 전면일 수 있다. 집적 회로들은 반도체 기판의 하면 상에 제공될 수 있다. 칩 패드들(230)은 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 반도체칩(200)과 전기적으로 연결된다는 것은 반도체칩(200)의 칩 패드들(230)을 통해 반도체칩(200)의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 칩 패드들(230)은 알루미늄 또는 구리와 같은 금속을 포함할 수 있다.
연결 기판(300)이 재배선 기판(100)의 엣지 영역의 상면 상에 배치될 수 있다. 연결 기판(300)은 그 내부를 관통하는 기판 홀(390)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(390)을 형성하여, 연결 기판(300)이 제조될 수 있다. 반도체칩(200)은 연결 기판(300)의 기판 홀(390) 내에 배치될 수 있다. 반도체칩(200)은 연결 기판(300)의 내측벽과 이격 배치될 수 있다.
연결 기판(300)은 베이스층(310) 및 도전 구조체(350)를 포함할 수 있다. 베이스층(310)은 절연 물질을 포함할 수 있다. 베이스층(310)은 예를 들어, 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 도전 구조체(350)는 베이스층(310) 내에 제공될 수 있다. 도전 구조체(350)는 제1 패드(351), 도전 비아(355), 및 제2 패드(352) 포함할 수 있다. 제1 패드(351)는 베이스층(310)의 하면 상에 제공될 수 있다. 도전 비아(355)는 제1 패드(351) 상에 제공되고, 베이스층(310)을 관통할 수 있다. 도전 비아(355)는 제1 패드(351)와 접속할 수 있다. 제2 패드(352)는 도전 비아(355) 상에 배치되며, 도전 비아(355)와 접속할 수 있다. 제2 패드(352)는 베이스층(310)의 상면 상에 노출될 수 있다. 제2 패드(352)의 상면은 도전 구조체(350)의 상면일 수 있다. 도전 구조체(350)는 금속을 포함할 수 있다. 도전 구조체(350)는 복수로 제공될 수 있고, 복수의 도전 구조체들(350)은 서로 전기적으로 분리될 수 있다. 도전 구조체들(350)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다. 이하, 단수의 도전 구조체(350)에 관하여 기술한다.
제1 재배선 기판(100)은 제1 절연층(101), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 및 제1 재배선 패드들(150)을 포함할 수 있다. 제1 절연층(101)은 반도체칩(200)의 하면 및 연결 기판(300)의 하면 상에 배치되어, 반도체칩(200)의 하면을 덮을 수 있다. 제1 절연층(101)은 연결 기판(300)의 하면을 더 덮을 수 있다. 제1 절연층(101)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 복수로 제공될 수 있다. 제1 절연층들(101)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(101)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다.
제1 재배선 패턴들(130)이 제1 절연층들(101) 내에 제공될 수 있다. 제1 재배선 패턴들(130)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 제1 재배선 기판(100)의 하면에 평행한 것을 의미할 수 있다. 제1 재배선 기판(100)의 하면은 최하부 제1 절연층(101)의 하면일 수 있다. 제1 재배선 패턴들(130)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 기판(100)과 전기적으로 연결되는 것은 제1 재배선 패턴들(130) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 본 명세서에서 어떤 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있고, 배선 부분은 수평적 연결을 위한 부분일 수 있다. “수직적”은 제1 재배선 기판(100)의 하면에 수직한 것을 의미할 수 있다. 제1 비아 부분은 대응되는 제1 절연층(101) 내에 및 대응되는 제1 절연층(101)의 하면 상에 제공될 수 있다. 제1 배선 부분은 제1 비아 부분의 하부의 일측에 상에 제공되고, 제1 비아 부분과 경계면 없이 연결될 수 있다.
제1 재배선 패턴들(130)은 하부 재배선 패턴 및 상부 재배선 패턴들을 포함할 수 있다. 상부 재배선 패턴은 하부 재배선 패턴 상에 배치되며, 하부 재배선 패턴과 접속할 수 있다. 최상부 제1 재배선 패턴들(130) 각각의 제1 비아 부분은 반도체칩(200)의 대응되는 칩 패드(230)의 하면 상에 배치될 수 있다.
제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 상면들 상에 각각 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 비아 부분의 상면과 측벽, 그리고 제1 배선 부분의 상면을 덮을 수 있다. 최상부 제1 씨드 패턴들(135)은 칩 패드들(230) 및 최상부 제1 재배선 패턴들(130) 사이에 각각 개재될 수 있다. 최상부 제1 씨드 패턴들(135)은 칩 패드들(230)과 직접 접촉할 수 있다. 칩 패드들(230)은 최상부 제1 씨드 패턴들(135)을 통해 제1 재배선 패턴들(130)과 전기적으로 연결될 수 있다. 제1 씨드 패턴들(135)은 칩 패드들(230) 및 제1 재배선 패턴들(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴들(135)은 배리어층들로 기능하여, 제1 재배선 패턴들(130)에 포함된 물질의 확산을 방지할 수 있다.
제1 재배선 패드들(150)은 최하부 제1 재배선 패턴들(130)의 하면들 상에 배치되어, 최하부 제1 재배선 패턴들(130)과 각각 접속할 수 있다. 제1 재배선 패드들(150)은 서로 옆으로 이격될 수 있다.
제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 상면들 상에 각각 제공될 수 있다. 일 예로, 제1 씨드 패드들(155)은 최하부 제1 재배선 패턴들(130)과 제1 재배선 패드들(150)의 사이에 각각 제공되며, 최하부 제1 절연층(101)과 제1 재배선 패드들(150) 사이로 각각 연장될 수 있다. 다른 예로, 제1 씨드 패드들(155)은 적층된 2개의 제1 재배선 패턴들(130) 사이에 제공될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패턴들(130) 및 제1 재배선 패드들(150)과 다른 물질을 포함할 수 있다. 제1 씨드 패드들(155)은 예를 들어, 도전 씨드 물질을 포함할 수 있다.
솔더볼들(500)이 제1 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼들(500)이 제1 재배선 패드들(150)의 하면들 상에 각각 배치되어, 제1 재배선 패드들(150)과 각각 접속할 수 있다. 솔더볼들(500)은 제1 재배선 패턴들(130)을 통해 칩 패드들(230) 및 제1 패드(351)와 전기적으로 연결될 수 있다. 솔더볼들(500)은 서로 전기적으로 분리될 수 있다. 솔더볼들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 제1 재배선 패턴들(130)이 제공되므로, 솔더볼들(500) 중 적어도 하나는 그와 전기적으로 연결되는 칩 패드(230) 또는 제1 패드(351)와 수직적으로 정렬되지 않을 수 있다.
몰딩막(400)은 제1 재배선 기판(100)의 상면 상에 제공되며, 반도체칩(200) 및 연결 기판(300)을 덮을 수 있다. 몰딩막(400)은 반도체칩(200)과 연결 기판(300) 사이에 개재될 수 있다. 실시예들에 따르면, 몰딩막(400)은 아지노모토 빌드 업 필름(ABF)과 같은 접착성 절연 필름을 포함할 수 있다. 다른 예로, 몰딩막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 재배선 기판(600)이 몰딩막(400) 및 연결 기판(300) 상에 배치될 수 있다. 제2 재배선 기판(600)은 제2 절연층(601), 제2 재배선 패턴들(630), 제2 씨드 패턴들(635), 및 도전 패드(640)를 포함할 수 있다. 제2 재배선 기판(600)의 외측벽은 몰딩막(400)의 외측벽 및 제1 재배선 기판(100)의 외측벽과 정렬될 수 있다. 제2 재배선 기판(600)은 도전 구조체(350)와 전기적으로 연결될 수 있다. 제2 재배선 기판(600)과 전기적으로 연결된다는 것은 제2 재배선 패턴들(630) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제2 재배선 패턴들(630)은 제2 절연층(601) 내에 제공될 수 있다. 제2 재배선 패턴들(630)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제2 재배선 패턴들(630)은 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 제2 절연층(601) 내에 제공될 수 있다. 제2 재배선 패턴들(630) 각각의 제2 비아 부분은 대응되는 도전 구조체(350)의 상면 상에 제공될 수 있다. 예를 들어, 제2 재배선 패턴들(630) 각각의 제2 비아 부분은 제2 패드(352)와 수직적으로 오버랩될 수 있다. 도 1a와 같이 평면적 관점에서 제2 재배선 패턴들(630) 각각의 제2 비아 부분은 원형의 형상을 가질 수 있다. 도 1b와 같이 제2 재배선 패턴들(630) 각각의 제2 배선 부분은 제2 비아 부분의 상부의 일측에 상에 제공되고, 제2 비아 부분과 경계면 없이 연결될 수 있다. 제2 재배선 패턴들(630) 각각의 제2 배선 부분은 대응되는 제2 절연층(601)의 상면 상에 제공될 수 있다. 제2 재배선 패턴들(630)은 구리와 같은 금속을 포함할 수 있다.
도전 패드(640)가 몰딩막(400)의 상면 상에 배치될 수 있다. 도 1a와 같이 도전 패드(640)는 제2 재배선 패턴들(630) 중 적어도 하나와 연결될 수 있다. 도전 패드(640)는 제1 너비(W1)를 가질 수 있다. 도전 패드(640)의 제1 너비(W1)는 그와 전기적으로 연결되는 제2 재배선 패턴(630)의 제2 배선 부분의 너비보다 더 클 수 있다. 도전 패드(640)는 제2 재배선 패턴들(630) 중 그와 전기적으로 연결되지 않는 것들과 옆으로 이격 배치될 수 있다. 도전 패드(640)는 제2 재배선 패턴들(630)과 동일한 물질을 포함하고, 제2 재배선 패턴들(630)과 동일한 두께를 가질 수 있다.
제2 씨드 패턴들(635)이 제2 재배선 패턴들(630)의 하면들 상에 및 도전 패드(640)의 하면 상에 배치될 수 있다. 제2 씨드 패턴들(635)은 몰딩막(400)과 제2 재배선 패턴들(630) 사이 및 연결 기판(300)과 제2 재배선 패턴들(630) 사이로 연장될 수 있다. 제2 씨드 패턴들(635) 중 적어도 하나는 제2 패드(352)와 접촉할 수 있다. 제2 씨드 패턴들(635)은 서로 이격되며, 전기적으로 분리될 수 있다. 일 예로, 제2 씨드 패턴들(635)은 제2 재배선 패턴들(630) 및 도전 패드(640)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 씨드 패턴들(635)은 티타늄 또는 티타늄-구리 합금을 포함할 수 있다. 이 경우, 제2 씨드 패턴들(635)은 배리어층들로 기능하여 제2 재배선 패턴들(630)에 포함된 물질의 확산을 방지할 수 있다. 다른 예로, 제2 씨드 패턴들(635) 각각은 제2 재배선 패턴들(630) 및 도전 패드(640)와 동일한 물질을 포함할 수 있다. 이 경우 제2 씨드 패턴들(635)과 제2 재배선 패턴들(630) 사이의 계면 그리고 도전 패드(640)와 대응되는 제2 씨드 패턴(635) 사이의 계면은 구분되지 않을 수 있다. 그러나, 본 발명은 이에 제약되지 않는다.
제2 절연층(601)이 몰딩막(400) 상에 제공되어, 제2 재배선 패턴들(630) 및 도전 패드(640)를 덮을 수 있다. 도 1b 및 도 1c를 참조하면, 제2 절연층(601)은 제1 상면(601a) 및 제2 상면(602a)을 가질 수 있다. 제2 절연층(601)은 하부 오프닝(691) 및 상부 오프닝(692)을 가질 수 있다. 상부 오프닝(692)은 제2 절연층(601)의 제1 상면(601a)을 관통할 수 있다. 상부 오프닝(692)의 바닥면은 제2 절연층(601) 내에 제공될 수 있다. 상부 오프닝(692)의 바닥면은 제2 절연층(601)의 제2 상면(602a)일 수 있다. 제2 절연층(601)의 제2 상면(602a)은 제1 상면(601a)보다 낮고, 도전 패드(640)의 상면보다 높은 레벨에 제공될 수 있다.
하부 오프닝(691)은 제2 절연층(601)의 하부 내에 제공되고, 제2 절연층(601)의 제2 상면(602a)을 관통할 수 있다. 하부 오프닝(691)은 상부 오프닝(692)과 연결될 수 있다. 하부 오프닝(691)은 도전 패드(640)의 상면의 일부를 노출시킬 수 있다. 하부 오프닝(691)은 제2 너비(W2)를 가질 수 있다. 제2 너비(W2)는 하부 오프닝(691)의 바닥면에서 너비일 수 있다. 상부 오프닝(692)의 너비는 제2 너비(W2)보다 더 클 수 있다. 이 때, 상부 오프닝(692)의 너비는 상부 오프닝(692)의 바닥면에서 너비일 수 있다. 제2 너비(W2)는 도전 패드(640)의 상면의 노출된 부분의 너비와 실질적으로 동일할 수 있다. 제2 너비(W2)는 10μm 내지 150μm일 수 있다. 제2 너비(W2)는 제1 너비(W1)보다 더 작을 수 있다. 제2 너비(W2) 및 제1 너비(W1)의 차이는 5μm 내지 30μm일 수 있다. 제2 너비(W2) 및 제1 너비(W1)의 차이가 5μm 이상이므로 하부 오프닝(691)의 형성 과정에서 공정 오차가 발생하더라도 하부 오프닝(691)이 도전 패드(640)를 노출시킬 수 있다. 제2 너비(W2) 및 제1 너비(W1)의 차이가 30 μm보다 작으므로, 제2 재배선 패턴들(630)의 배치가 하부 오프닝(691) 또는 도전 패드(640)에 의해 제약되지 않을 수 있다. 제2 재배선 패턴들(630)의 개수에 대한 제약이 감소하고, 제2 재배선 패턴들(630)이 미세 피치를 가질 수 있다.
제2 재배선 패드(650)가 도전 패드(640) 상에 배치될 수 있다. 제2 재배선 패드(650)는 도전 패드(640), 제2 재배선 패턴(630), 도전 구조체(350), 및 제1 재배선 기판(100)을 통해 반도체칩(200)과 전기적으로 연결될 수 있다. 다른 예로, 제2 재배선 패드(650)는 제2 재배선 기판(600) 및 도전 구조체(350)를 통해 솔더볼들(500) 중 어느 하나와 전기적으로 연결될 수 있다. 제2 재배선 패드(650)는 제2 씨드 패드(655) 및 본딩 패드를 포함할 수 있다. 본딩 패드는 제1 본딩 패드(651) 및 제2 본딩 패드(652)를 포함할 수 있다. 제2 씨드 패드(655)는 도전 패드(640)의 노출된 상면 상에 제공되고, 하부 오프닝(691)의 측면 및 상부 오프닝(692)의 바닥면을 덮을 수 있다. 예를 들어, 제2 씨드 패드(655)는 제2 절연층(601)의 제2 상면(602a)의 일부를 덮을 수 있다. 제2 씨드 패드(655)는 제2 절연층(601)의 제1 상면(601a) 상으로 연장되지 않을 수 있다. 제2 씨드 패드(655)는 제1 금속을 포함할 수 있다. 제1 금속은 도전 패드(640)와 다른 물질을 포함할 수 있다. 예를 들어, 제1 금속은 티타늄 또는 티타늄과 구리의 합금을 포함할 수 있다. 이 경우, 제2 씨드 패드(655)는 배리어층으로 기능할 수 있다. 다른 예로, 제1 금속은 도전 패드(640)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 금속은 구리를 포함할 수 있다. 이 경우, 제2 씨드 패드(655) 및 도전 패드(640) 사이의 계면은 구분되지 않을 수 있다.
제1 본딩 패드(651)는 제2 씨드 패드(655) 상에 배치되어, 제2 씨드 패드(655)를 덮을 수 있다. 제1 본딩 패드(651)는 접착막으로 기능할 수 있다. 제1 본딩 패드(651)는 제2 금속을 포함할 수 있다. 제2 금속은 제1 금속과 다를 수 있다. 예를 들어, 제2 금속은 니켈을 포함할 수 있다.
제2 본딩 패드(652)는 제1 본딩 패드(651) 상에 배치될 수 있다. 제2 본딩 패드(652)는 제3 금속을 포함할 수 있다. 제3 금속은 제1 금속 및 제2 금속과 다를 수 있다. 예를 들어, 제3 금속은 금(Au)을 포함할 수 있다. 제2 본딩 패드(652)는 보호막으로 기능하여, 제2 재배선 패드(650)의 손상(예를 들어, 산화)를 방지할 수 있다. 제2 본딩 패드(652)는 제1 본딩 패드(651)에 의해 제2 씨드 패드(655)에 안정적으로 고정될 수 있다. 제2 재배선 패드(650)의 상부면은 제2 본딩 패드(652)의 상부면일 수 있다.
제2 재배선 패드(650)가 제2 씨드 패드(655)를 포함하지 않는 경우, 도금 인입선(Plating bar)(미도시)이 더 요구될 수 있다. 상기 도금 인입선은 제2 재배선 패턴들(630)과 동일 평면 상에 형성되고, 제2 재배선 패드(650)의 형성을 위한 도금 공정에 사용될 수 있다. 이 경우, 도금 인입선으로 인해 제2 재배선 패턴들(630)이 배치 가능한 영역이 감소될 수 있다. 실시예들에 따르면, 제2 재배선 패드(650)가 제2 씨드 패드(655)를 포함하여, 별도의 도금 인입선이 필요하지 않을 수 있다. 이에 따라, 제2 재배선 패턴들(630)의 배치를 위한 면적이 증가하고, 제2 재배선 패턴들(630)이 보다 자유롭게 배치될 수 있다. 이에 따라, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.
제2 재배선 패턴들(630)이 배치 가능한 영역의 면적이 증가하므로, 제2 재배선 패턴들(630)의 개수에 대한 제약이 감소할 수 있다. 예를 들어, 보다 많은 수의 제2 재배선 패턴들(630)이 서로 동일 평면 상에 배치될 수 있다. 이에 따라, 제2 재배선 패턴들(630)을 적층시킬 필요성이 감소할 수 있다. 반도체 패키지(10)의 제조 공정이 더욱 간소화되고, 반도체 패키지(10)가 소형화될 수 있다.
제2 재배선 패드들(650)이 도전 패드(640) 및 도금 인입선을 씨드층으로 사용하여 형성되는 경우, 도전 패드(640)는 제2 재배선 패드들(650) 보다 더 큰 평면적을 가질 것이 요구될 수 있다. 실시예들에 따르면, 제2 재배선 패드(650)가 제2 씨드 패드(655)를 사용하여 형성되므로, 제2 재배선 패드(650)의 너비(W3)는 도전 패드(640)의 제1 너비(W1)에 제약되지 않을 수 있다. 이에 따라, 제2 재배선 패드(650)의 너비(W3)는 도전 패드(640)의 제1 너비(W1)에 제약되지 않을 수 있다. 예를 들어, 제2 재배선 패드(650)의 너비(W3)는 제1 너비(W1) 및 제2 너비(W2)보다 더 클 수 있다. 제1 너비(W1)는 비교적 작아, 제2 재배선 패턴들(630)이 배치 가능한 영역의 면적이 더욱 증가될 수 있다. 제2 재배선 패턴들(630)의 배치가 더욱 자유롭게 디자인될 수 있다.
제2 재배선 패드(650)는 도전 패드(640)의 상면, 하부 오프닝(691)의 측면, 및 상부 오프닝(692)의 바닥면을 실질적으로 콘포말하게 덮어, 단차진 형상을 가질 수 있다. 예를 들어, 제2 재배선 패드(650)의 상부면은 제1 상부면(650a) 및 제2 상부면(650b)을 포함할 수 있다. 제2 재배선 패드(650)의 제2 상부면(650b)은 도전 패드(640) 상의 제2 재배선 패드(650)의 상부면일 수 있다. 제2 재배선 패드(650)의 제1 상부면(650a)은 제2 절연층(601)의 제2 상면(602a) 상의 제2 재배선 패드(650)의 상부면일 수 있다. 제2 재배선 패드(650)의 제1 상부면(650a)은 제2 상부면(650b)보다 높은 레벨에 배치될 수 있다. 제2 재배선 패드(650)의 제1 상부면(650a)은 제2 재배선 패드(650) 의 최상부면을 포함할 수 있다. 제2 재배선 패드(650)의 제1 상부면(650a)은 제2 절연층(601)의 제2 상면(602a)보다 더 낮은 레벨에 제공될 수 있다. 이에 따라, 외부의 물체에 의해 제1 재배선 패드가 손상되는 현상이 방지될 수 있다. 제2 재배선 패드(650)의 제1 상부면(650a) 및 제2 절연층(601)의 제1 상면(601a)의 레벨 차이(D)는 0.1μm 내지 20μm의 조건을 만족할 수 있다. 제2 재배선 패드(650)의 제1 상부면(650a) 및 제2 절연층(601)의 제1 상면(601a)의 레벨 차이(D)는 0.1μm 보다 크므로, 제2 절연층(601)에 의해 제2 재배선 패드(650)의 손상이 충분히 방지될 수 있다. . 제2 재배선 패드(650)의 제1 상부면(650a) 및 제2 절연층(601)의 제1 상면(601a)의 레벨 차이(D)가 20μm 보다 작으므로, 도 3a에서 후술할 연결 솔더볼(750)이 제2 재배선 패드(650)와 양호하게 접속할 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 반도체 패키지(10A)는 하부 패키지일 수 있다. 반도체 패키지(10A)은 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 연결 기판(300), 몰딩막(400), 제2 재배선 기판(600), 제2 재배선 패드(650), 및 도전층(660)을 포함할 수 있다.
도전층(660)은 반도체칩(200) 및 제2 재배선 기판(600) 사이에 배치되고, 몰딩막(400)에 의해 둘러싸일 수 있다. 도전층(660)은 반도체칩(200)의 적어도 일부와 수직적으로 오버랩되고, 연결 기판(300)과 수직적으로 오버랩되지 않을 수 있다. 제2 재배선 패턴들(630) 중 적어도 하나는 도전층(660) 상에 배치되어, 도전층(660)과 전기적으로 연결될 수 있다. 다만, 도전층(660)은 제2 재배선 패드(650)와 전기적으로 분리될 수 있다. 도시되지 않았으나, 도전층(660)은 상기 어느 하나의 제2 재배선 패턴(630)을 통해 대응되는 도전 구조체(350)와 접속할 수 있다. 이에 따라, 도전층(660)에 접지 전압 또는 전원 전압이 인가될 수 있다. 도전층(660)은 반도체칩(200)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 도전층(660)은 정전 방전(Electrostatic discharge, ESD)에 의한 반도체칩(200)의 전기적 손상을 방지할 수 있다. 도전층(660)은 반도체 패키지(10A) 내의 도전성 구성 요소들 사이의 전기적 신호 간섭을 방지할 수 있다. 상기 도전성 구성 요소들은 반도체칩(200)의 집적 회로들, 도전 구조체(350), 제2 재배선 패턴(630), 또는 제2 재배선 패드(650)을 포함할 수 있으나 이에 제약되지 않는다.
도 2b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2b를 참조하면, 반도체 패키지(10B)는 하부 패키지일 수 있다. 반도체 패키지(10A)은 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 연결 기판(300), 몰딩막(400), 제2 재배선 기판(600), 및 제2 재배선 패드(650)를 포함할 수 있다.
연결 기판(300)은 복수의 베이스층들(310) 및 도전 구조체(350)를 포함할 수 있다. 베이스층들(310) 각각은 도 1b의 베이스층(310)의 예에서 설명한 바와 유사하거나 실질적으로 동일할 수 있다. 도전 구조체(350)는 제1 패드(351), 제2 패드(352), 복수의 도전 비아들(355), 및 도전 패턴(353)을 포함할 수 있다. 도전 비아들(355)은 베이스층들(310)을 각각 관통할 수 있다. 도전 패턴(353)은 도전 비아들(355) 사이에 개재되며, 도전 비아들(355)과 접속할 수 있다. 제2 패드(352)는 도전 비아들(355) 및 도전 패턴(353)을 통해 제1 패드(351)와 접속할 수 있다.
제2 재배선 기판(600)은 제2 재배선 패턴들(630), 도전 패드(640), 제2 씨드 패턴들(635), 및 제2 절연층(601)을 포함할 수 있다. 다만, 제2 절연층(601)은 적층된 층들을 포함할 수 있다. 일 예로, 제2 절연층(601)의 층들은 서로 동일한 물질을 포함할 수 있다. 제2 절연층(601)의 층들 사이의 계면은 구분되지 않을 수 있으나, 이에 제약되지 않는다.
제2 재배선 패턴들(630)은 제2 하부 재배선 패턴들(630A) 및 제2 상부 재배선 패턴들(630B)을 포함할 수 있다. 제2 하부 재배선 패턴들(630A)은 몰딩막(400) 상에 배치될 수 있다. 제2 하부 재배선 패턴들(630A) 각각의 제2 비아 부분은 몰딩막(400) 내로 연장되어, 대응되는 제2 패드(352)와 접속할 수 있다. 제2 하부 재배선 패턴들(630A)은 서로 옆으로 이격될 수 있다. 제2 상부 재배선 패턴들(630B)은 제2 하부 재배선 패턴들(630A) 상에 배치되어, 제2 하부 재배선 패턴들(630A)과 접속할 수 있다. 도전 패드(640)는 제2 하부 재배선 패턴들(630A) 중 적어도 하나를 통해 대응되는 도전 구조체(350)와 접속할 수 있다. 도전 패드(640)는 그와 전기적으로 연결되지 않는 제2 하부 재배선 패턴들(630A)과 옆으로 이격될 수 있다.
제2 씨드 패턴들(635)은 제2 하부 씨드 패턴들(635A) 및 제2 상부 씨드 패턴들(635B)을 포함할 수 있다. 제2 하부 씨드 패턴들(635A)은 제2 하부 재배선 패턴들(630A)의 하면들 상에 각각 배치될 수 있다. 제2 상부 씨드 패턴들(635B)은 제2 상부 재배선 패턴들(630B)의 하면들 및 도전 패드(640)의 하면 상에 배치될 수 있다.
도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2c를 참조하면, 반도체 패키지(10C)는 하부 패키지일 수 있다. 반도체 패키지(10C)은 제1 재배선 기판(100), 솔더볼들(500), 제1 반도체칩(201), 제2 반도체칩(202), 연결 기판(300), 몰딩막(400), 제2 재배선 기판(600), 및 제2 재배선 패드(650)를 포함할 수 있다.
제1 반도체칩(201) 및 제2 반도체칩(202) 각각은 도 1a 및 도 1b에서 설명한 반도체칩(200)과 실질적으로 동일할 수 있다. 제1 반도체칩(201) 및 제2 반도체칩(202)은 연결 기판(300)의 기판 홀(390) 내에 제공될 수 있다. 제2 반도체칩(202)은 제1 반도체칩(201)과 옆으로 이격 배치될 수 있다. 제2 반도체칩(202)은 제1 반도체칩(201)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(201)은 로직칩이고, 제2 반도체칩(202)은 전력 관리 칩일 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 제2 반도체칩(202)의 칩 패드들(232)의 개수는 제1 반도체칩(201)의 칩 패드들(231)의 개수와 다를 수 있다. 제2 반도체칩(202)은 제1 반도체칩(201)과 다른 크기를 가질 수 있다.
제1 재배선 기판(100)은 제1 반도체칩(201)의 하면, 제2 반도체칩(202)의 하면, 및 연결 기판(300)의 하면 상에 배치될 수 있다. 최상부 제1 절연층(101)은 제1 반도체칩(201)의 하면 및 제2 반도체칩(202)의 하면과 직접 접촉할 수 있다. 최상부 제1 재배선 패턴들(130)은 제1 반도체칩(201)의 칩 패드들(231) 및 제2 반도체칩(202)의 칩 패드들(232)과 접속할 수 있다. 제1 반도체칩(201)은 제1 재배선 패턴들(130)을 통해 제2 반도체칩(202)과 전기적으로 연결될 수 있다.
몰딩막(400)은 제1 재배선 기판(100) 상에서 제1 반도체칩(201) 및 제2 반도체칩(202)을 덮을 수 있다. 제2 재배선 패드(650)는 제2 재배선 기판(600) 및 도전 구조체(350)를 통해 제1 반도체칩(201) 또는 제2 반도체칩(202)과 전기적으로 연결될 수 있다.
도 2d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2d를 참조하면, 반도체 패키지(10D)는 하부 패키지일 수 있다. 반도체 패키지(10D)은 제1 재배선 기판(100'), 솔더볼들(500), 반도체칩(200), 연결 기판(300), 몰딩막(400), 제2 재배선 기판(600), 및 제2 재배선 패드(650)를 포함할 수 있다. 제1 재배선 기판(100')은 제1 절연층들(101), 언더 범프 패턴들(120), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다.
언더 범프 패턴들(120)은 최하부 제1 절연층(101) 내에 제공될 수 있다. 최하부 제1 절연층(101)은 언더 범프 패턴들(120)의 상면들과 측벽들을 덮을 수 있다. 언더 범프 패턴들(120)의 하면들은 최하부 제1 절연층(101)에 덮이지 않을 수 있다. 언더 범프 패턴들(120)의 하면들 상에 솔더볼들(500)이 배치되어, 언더 범프 패턴들(120)과 전기적으로 연결될 수 있다. 언더 범프 패턴들(120)은 서로 옆으로 이격되며, 서로 전기적으로 절연될 수 있다. 언더 범프 패턴들(120)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 재배선 패턴들(130)은 도 1b 및 도 1c의 예들에서 설명한 바와 유사할 수 있다. 다만, 제1 재배선 패턴들(130)이 언더 범프 패턴들(120) 상에 각각 제공되며, 언더 범프 패턴들(120)과 각각 전기적으로 연결될 수 있다. 제1 재배선 패턴들(130) 각각의 제1 배선 부분은 제1 비아 부분의 상부의 일측에 배치되며, 제1 비아 부분과 연결될 수 있다. 제1 씨드 패턴들(135)은 제1 재배선 패턴들(130)의 하면들 상에 각각 제공될 수 있다.
제1 재배선 패드들(150)은 최상부 제1 재배선 패턴들(130) 상에 각각 배치될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 하면들 및 제1 재배선 패턴들(130) 사이에 개재되며, 제1 재배선 패드들(150) 및 최상부 제1 절연층(101) 사이로 연장될 수 있다.
반도체 패키지(10D)는 제1 범프들(250) 및 제2 범프(252)를 더 포함할 수 있다. 제1 범프들(250)은 제1 재배선 기판(100') 및 반도체칩(201) 사이에 개재되어, 대응되는 제1 재배선 패드들(150) 및 반도체칩(200)의 칩 패드들(230)과 접속할 수 있다. 이에 따라, 반도체칩(200)이 제1 범프들(250)을 통해 제1 재배선 기판(100')과 접속할 수 있다. 제1 범프들(250)은 솔더볼들을 포함할 수 있다. 제1 범프들(250)은 필라 패턴들을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다. 이 경우, 필라 패턴들은 칩 패드들(230)과 접촉할 수 있다.
반도체 패키지(10D)는 제1 언더필막(410)을 더 포함할 수 있다. 제1 언더필막(410)이 제1 재배선 기판(100') 및 반도체칩(200) 사이의 갭 영역에 제공되어, 제1 범프들(250)의 측벽들을 덮을 수 있다. 제1 언더필막(410)은 에폭시 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 범프(252)는 제1 재배선 기판(100') 및 연결 기판(300) 사이에 개재될 수 있다. 예를 들어, 제2 범프(252)는 대응되는 제1 재배선 패드(150) 및 제1 패드(351)와 접속할 수 있다. 이에 따라, 제2 재배선 패드(650)가 제2 재배선 기판(600), 도전 구조체(350), 및 제2 범프(252)를 통해 제1 재배선 기판(100')과 접속할 수 있다. 제2 범프(252)는 솔더볼들을 포함할 수 있다. 제2 범프(252)는 필라 패턴들을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다. 이 경우, 필라 패턴은 제1 패드(351)와 접촉할 수 있다.
반도체 패키지(10D)는 제2 언더필막(420)을 더 포함할 수 있다. 제2 언더필막(420)은 제1 재배선 기판(100') 및 연결 기판(300) 사이에 개재되어, 제2 범프(252)를 밀봉할 수 있다. 제2 언더필막(420)은 에폭시 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도 2e는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다
도 2e를 참조하면, 반도체 패키지(10E)는 하부 패키지일 수 있다. 반도체 패키지(10E)은 제1 재배선 기판(100'), 솔더볼들(500), 반도체칩(200), 도전 구조체(350'), 몰딩막(400), 제2 재배선 기판(600), 및 제2 재배선 패드(650)를 포함할 수 있다. 제1 재배선 기판(100')은 도 2d에서 설명한 바와 실질적으로 동일할 수 있다.
도 1b에서 설명한 연결 기판(300)은 제공되지 않을 수 있다. 다만, 금속 기둥이 재배선 기판(100') 상에 제공되어, 도전 구조체(350')를 형성할 수 있다. 즉, 도전 구조체(350')는 금속 기둥일 수 있다. 도전 구조체(350')는 재배선 기판(100')의 엣지 영역의 상면 상에 배치되어, 대응되는 제1 재배선 패드(150)와 접속할 수 있다. 도전 구조체(350')는 반도체칩들(200)과 옆으로 이격 배치될 수 있다. 도전 구조체(350')은 구리와 같은 금속을 포함할 수 있다.
몰딩막(400)은 재배선 기판(100')의 상면 상에서 제공되며, 반도체칩(200) 및 도전 구조체(350') 사이에 제공될 수 있다. 몰딩막(400)은 도전 구조체(350')의 측벽을 밀봉하되, 도전 구조체(350)의 상면을 노출시킬 수 있다. 몰딩막(400)의 상면은 도전 구조체(350)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
제2 재배선 패턴들(630) 각각의 제2 비아 부분은 도전 구조체(350')의 상면 상에 배치될 수 있다. 제2 재배선 패턴들(630)은 노출된 도전 구조체(350')의 상면과 전기적으로 연결될 수 있다.
도 3a는 실시예들에 따른 하부 패키지와 상부 패키지의 연결 과정을 설명하기 위한 도면이다. 도 3b는 도 3a의 C영역을 확대 도시한 도면이다. 도 3c는 실시예에 따른 반도체 패키지를 도시한 도면이다. 도 3d는 도 3c의 C영역을 확대 도시한 도면이다.
도 3a 및 도 3b를 참조하면, 하부 패키지(10')가 준비될 수 있다. 하부 패키지(10')는 도 1a 및 도 1b의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 예를 들어, 하부 패키지(10')는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 몰딩막(400), 연결 기판(300), 제2 재배선 기판(600), 및 제2 재배선 패드(650)를 포함할 수 있다. 다른 예로, 하부 패키지(10')는 도 2a의 반도체 패키지(10A), 도 2b의 반도체 패키지(10B), 도 2c의 반도체 패키지(10C), 도 2d의 반도체 패키지(10D), 또는 도 2e의 반도체 패키지(10E)와 실질적으로 동일할 수 있다.
상부 패키지(20)가 준비될 수 있다. 상부 패키지(20)는 상부 기판(710) 및 상부 반도체칩(720)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판(PCB) 또는 재배선층일 수 있다. 제1 금속 패드(711) 및 제2 금속 패드(712)이 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 금속 배선(715)이 상부 기판(710) 내에 제공되어, 제1 금속 패드(711) 및 제2 금속 패드(712)와 접속할 수 있다.
상부 반도체칩(720)이 상부 기판(710)의 상면 상에 실장될 수 있다. 본딩 와이어(705)가 상부 반도체칩(720)의 상면 상에 제공되어, 상부 반도체칩(720)의 칩 패드(730) 및 제2 금속 패드(712)와 전기적으로 연결될 수 있다. 상부 반도체칩(720)은 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩일 수 있다.
도시된 바와 달리, 본딩 와이어(705)가 생략되고, 상부 반도체칩(720)은 플립칩 방식에 의해 상부 기판(710) 상에 실장될 수 있다. 예를 들어, 상부 범프들(미도시)이 상부 기판(710) 및 상부 반도체칩(720) 사이에 제공되어, 상부 기판(710) 및 상부 반도체칩(720)과 전기적으로 연결될 수 있다. 이 경우, 상부 반도체칩(720)의 칩 패드(730)은 상부 반도체칩(720)의 하면 상에 배치될 수 있다.
상부 패키지(20)는 상부 몰딩막(740)을 더 포함할 수 있다. 상부 몰딩막(740)은 상부 기판(710) 상에 제공되며, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(740)은 본딩 와이어(705)를 더 덮을 수 있다. 상부 몰딩막(740)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 상부 몰딩막(740)은 생략될 수 있다.
도시되지 않았으나, 상부 패키지(20)는 열 방출 구조체(미도시)를 더 포함할 수 있다. 열 방출 구조체는 상부 반도체칩(720)의 상면 및 상부 몰딩막(740)의 상면에 배치될 수 있다. 열 방출 구조체는 히트 싱크, 히트 슬러그, 또는 열전달물질(thermal interface material, TIM)층을 포함할 수 있다. 열 방출 구조체는 예를 들어, 금속을 포함할 수 있다.
연결 솔더볼(750)이 상부 기판(710)의 하면 상에 제공될 수 있다. 예를 들어, 연결 솔더볼(750)이 제1 금속 패드(711)의 하면 상에 제공되어, 제1 금속 패드(711)와 전기적으로 연결될 수 있다.
상부 기판(710)의 하면이 제2 재배선 기판(600)의 상면을 향하도록, 상부 패키지(20)가 하부 패키지(10') 상에 배치될 수 있다. 이 때, 연결 솔더볼(750)은 제2 재배선 패드(650)과 수직적으로 정렬될 수 있다. 이후, 상부 패키지(20)가 하강하여, 연결 솔더볼(750)이 제2 재배선 패드(650)과 접촉할 수 있다. 구체적으로, 연결 솔더볼(750)이 제2 본딩 패드(652)와 접촉할 수 있다.
도 3d 및 도 3e를 참조하면, 제2 재배선 패드(650) 및 연결 솔더볼(750)의 접합 공정이 수행되어, 하부 패키지(10')과 상부 패키지(20)가 연결될 수 있다. 상기 접합 공정은 제2 재배선 패드(650) 및 연결 솔더볼(750)의 솔더링 공정에 의해 수행될 수 있다. 솔더링 공정은 연결 솔더볼(750)의 녹는점과 동일하거나 더 낮은 온도에서 열처리하는 것을 포함할 수 있다. 상기 솔더링 공정에 의해 제1 본딩 패드(651) 내의 제2 금속, 제2 본딩 패드(652) 내의 제3 금속, 및 연결 솔더볼(750) 내의 솔더 물질이 이동하여 서로 결합될 수 있다. 이에 따라, 제1 본딩 패드(651), 제2 본딩 패드(652), 및 연결 솔더볼(750)의 하부가 금속간 화합물층으로 변화하여, 연결 본딩 패드(652M)를 형성할 수 있다. 연결 본딩 패드(652M)는 제2 금속, 제3 금속, 및 솔더 물질의 금속간 화합물을 포함할 수 있다. 상부 반도체칩(720)은 연결 솔더볼(750) 및 제2 재배선 패드(650)를 통해 제2 재배선 기판(600)과 전기적으로 연결될 수 있다.
상기 솔더링 공정 후, 제2 씨드 패드(655)는 금속간 화합물을 형성하지 않고 남아 있을 수 있다. 연결 본딩 패드(652M)는 제2 씨드 패드(655) 및 연결 솔더볼(750) 사이에 개재될 수 있다. 연결 본딩 패드(652M)의 상부면은 연결 솔더볼(750)과 직접 접촉할 수 있다. 연결 본딩 패드(652M)의 상부면은 제2 재배선 패드(650) 상부면일 수 있다. 제2 절연층(601)의 제2 상면(602a) 상의 제2 재배선 패드(650) 상부면(650aa)은 제2 절연층(601)의 제1 상면(601a)보다 더 낮은 레벨에 제공될 수 있다. 연결 본딩 패드(652M)의 너비(W10')는 제1 너비(W1) 및 제2 너비(W2)보다 더 클 수 있다.
상기 솔더링 공정에 의해 제2 본딩 패드(652) 내의 제3 금속이 연결 솔더볼(750) 내로 확산될 수 있다. 이에 따라, 남아 있는 연결 솔더볼(750)은 솔더 물질에 더하여, 제3 금속을 더 포함할 수 있다.
지금까지 설명한 예들에 의해 반도체 패키지(1)의 제조가 완성될 수 있다. 반도체 패키지(1)는 하부 패키지(10'), 상부 패키지(20), 및 연결 솔더볼(750)을 포함할 수 있다.
본 발명의 실시예들은 서로 다양하게 조합될 수 있다. 예를 들어, 도 2b의 반도체 패키지(10B), 도 2c의 반도체 패키지(10C), 도 2d의 반도체 패키지(10D), 및 도 8e의 반도체 패키지(10D)는 도 2a의 도전층(660)을 더 포함할 수 있다.
도 4a 내지 도 4k 및 도 4m 내지 도 4n은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 4l은 도 4k의 C영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 반도체칩(200)은 연결 기판(300)의 기판 홀(390) 내에 배치될 수 있다. 반도체칩(200)은 연결 기판(300)의 내측벽과 이격될 수 있다. 몰딩막(400)이 반도체칩(200)의 상면 및 연결 기판(300)의 상면 상에 형성될 수 있다. 몰딩막(400)은 반도체칩(200) 및 연결 기판(300) 사이의 갭 영역으로 연장될 수 있다. 몰딩막(400)은 반도체칩(200)의 하면 및 연결 기판(300)의 하면을 덮지 않을 수 있다. 이에 따라, 반도체칩(200)의 칩 패드들(230) 및 제1 패드(351)가 노출될 수 있다.
제1 절연층(101)이 반도체칩(200)의 하면 및 연결 기판(300)의 하면 상에 형성되어, 반도체칩(200)의 하면 및 연결 기판(300)의 하면을 덮을 수 있다. 제1 절연층(101)은 감광성 절연 물질을 사용한 코팅 공정에 의해 형성될 수 있다. 홀들(109)이 제1 절연층(101) 내에 형성될 수 있다. 홀들(109) 각각은 제1 패드(351) 및 반도체칩(200)의 칩 패드들(230) 중에서 어느 하나를 노출시킬 수 있다.
제1 씨드 패턴들(135) 및 제1 재배선 패턴들(1300이 홀들(10 내에 및 제1 절연층(101)의 하면 상에 형성될 수 있다. 제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)을 형성하는 것은 상기 홀들(109) 내에 및 제1 절연층(101)의 하면 상에 제1 씨드층(미도시)을 형성하는 것, 상기 제1 씨드층 상에 가이드 홀들을 갖는 하부 레지스트 패턴(미도시)을 형성하는 것, 제1 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 하부 레지스트 패턴을 제거하여, 제1 씨드층의 일 부분을 노출시키는 것 및 노출된 제1 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다.
상기 가이드 오프닝들은 상기 홀들(109)과 각각 연결될 수 있다. 상기 전기 도금 공정에 의해 제1 재배선 패턴들(130)이 홀들(109) 및 가이드 오프닝들 내에 형성될 수 있다. 제1 재배선 패턴들(130) 각각은 서로 연결된 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 재배선 패턴들(130) 각각의 제1 비아 부분은 대응되는 홀(109) 내에 형성될 수 있다. 제1 배선 부분은 제1 절연층(101)의 하면 상에 형성되어, 제1 비아 부분의 하부의 일측에 배치될 수 있다. 제1 씨드층의 식각에 의해 제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 상면들 상에 각각 형성될 수 있다.
도 4b를 참조하면, 제1 절연층(101)의 형성, 제1 씨드 패턴들(135)의 형성 및 제1 재배선 패턴들(130)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 복수의 제1 절연층들(101) 및 적층된 제1 재배선 패턴들(130)이 형성될 수 있다.
제1 재배선 패드들(150)이 최하부 제1 절연층(101) 내에 각각 형성되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 씨드 패드들(155)이 제1 재배선 패드들(150)의 상면들 상에 각각 형성될 수 있다. 실시예들에 따르면, 제1 씨드 패드들(155)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패드들(150)을 형성할 수 있다. 이에 따라, 제1 재배선 기판(100)이 제조될 수 있다. 제1 재배선 기판(100)의 제조는 칩 퍼스트 공정(chip-first process)에 의해 수행될 수 있다. 제1 재배선 기판(100)은 제1 절연층들(101), 제1 씨드 패턴들(135), 제1 재배선 패턴들(130), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다.
도 4c를 참조하면, 몰드홀(409)이 몰딩막(400) 내에 형성될 수 있다. 몰드홀(409)은 몰딩막(400)의 상면을 관통하고, 제2 패드(352)의 상면을 노출시킬 수 있다.
도 4d를 참조하면, 제2 씨드층(635Z)이 몰딩막(400)의 상면 상에 및 몰드홀(409) 내에 형성될 수 있다. 제2 씨드층(635Z)은 노출된 제2 패드(352)의 상면, 몰드홀(409)의 측벽, 및 몰딩막(400)의 상면을 콘포말하게 덮을 수 있다. 제2 씨드층(635Z) 형성하는 것은 무전해 도금(electroless plating) 공정에 의해 수행될 수 있다. 이 경우, 제2 씨드층(635Z)은 구리를 포함할 수 있으나, 이에 제약되지 않는다.
제1 레지스트 패턴(810)이 제2 씨드층(635Z)의 상면 상에 형성될 수 있다. 제1 레지스트 패턴(810)은 예를 들어, 폴리머와 같은 유기물을 포함할 수 있다. 제1 레지스트 패턴(810)이 노광 및 현상 공정에 의해 패터닝되어, 제1 가이드 오프닝들(818) 및 제2 가이드 오프닝(819)이 제1 레지스트 패턴(810) 내에 형성될 수 있다. 제1 가이드 오프닝들(818) 및 제2 가이드 오프닝(819) 각각은 제2 씨드층(635Z)을 노출시킬 수 있다. 제1 가이드 오프닝들(818)은 몰드홀(409)과 수직적으로 오버랩될 수 있다. 제2 가이드 오프닝(819)은 몰드홀(409)과 수직적으로 오버랩되지 않을 수 있다.
도 4e를 참조하면, 제2 재배선 패턴들(630) 및 도전 패드(640)가 제2 씨드층(635Z) 상에 형성될 수 있다. 도전 패드(640)는 제2 재배선 패턴들(630)과 단일 공정에 의해 형성될 수 있다. 제2 재배선 패턴들(630) 및 도전 패드(640)를 형성하는 것은 제2 씨드층(635Z)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 제2 재배선 패턴들(630)의 상면들 및 도전 패드(640)의 상면은 제1 레지스트 패턴(810)의 상면 보다 더 낮은 레벨에 제공될 수 있다. 제2 재배선 패턴들(630) 및 도전 패드(640)가 제1 레지스트 패턴(810)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 제2 재배선 패턴들(630) 및 도전 패드(640)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제2 재배선 패턴들(630) 및 도전 패드(640)의 제조 공정이 간소화될 수 있다.
제2 씨드층(635Z)은 제1 부분, 제2 부분들, 및 제3 부분을 포함할 수 있다. 제2 씨드층(635Z)의 제1 부분은 도전 패드(640)의 하면 상에 제공될 수 있다. 제2 씨드층(635Z)의 제2 부분들은 제2 재배선 패드(650)의 하면들 상에 제공될 수 있다. 제2 씨드층(635Z)의 제3 부분은 제1 레지스트 패턴(810)의 하면 상에 제공될 수 있다.
도 4f를 참조하면, 제1 레지스트 패턴(810)이 제거되어, 제2 씨드층(635Z)의 제3 부분을 노출시킬 수 있다. 제1 레지스트 패턴(810)의 제거는 스트립(strip) 공정에 의해 수행될 수 있다.
도 4g를 참조하면, 제2 씨드층(635Z)이 패터닝되어, 제2 씨드 패턴들(635)을 형성할 수 있다. 제2 씨드층(635Z)의 패터닝은 식각 공정에 의해 수행될 수 있다. 식각 공정에 의해 제2 씨드층(635Z)의 제3 부분이 제거되어, 몰딩막(400)을 노출시킬 수 있다. 상기 식각 공정에서 도전 패드(640) 및 제2 재배선 패턴(630)은 제2 씨드층(635Z)에 대해 식각 선택성을 가질 수 있다. 제2 씨드층(635Z)의 제1 부분 및 제2 부분들은 상기 식각 공정에 노출되지 않을 수 있다. 식각 공정 종료 후, 제2 씨드층(635Z)의 제1 부분 및 제2 부분들은 제2 씨드 패턴들(635)을 형성할 수 있다.
도 4h를 참조하면, 제2 절연층(601)이 몰딩막(400) 상에 형성되어, 도전 패드(640) 및 재배선 패턴들(630)을 덮을 수 있다. 제2 절연층(601)은 아지노모토 빌드업 필름, 솔더 레지스트 물질, 또는 감광성 절연 물질과 같은 유기물을 포함할 수 있다. 제2 절연층(601)은 제1 상면(601a)을 가지고, 제1 상면(601a)은 도전 패드(640)의 상면보다 높은 레벨에 제공될 수 있다.
도 4i를 참조하면, 오프닝이 제2 절연층(601) 내에 형성될 수 있다. 오프닝은 하부 오프닝(691) 및 상부 오프닝(692)을 포함할 수 있다. 하부 오프닝(691) 및 상부 오프닝(692) 각각은 레이저 드릴링 공정에 의해 형성될 수 있다.
상부 오프닝(692)은 제2 절연층(601)의 상부에 형성되고, 제2 절연층(601)의 제1 상면(601a)을 관통할 수 있다. 상부 오프닝(692)에 의해 제2 절연층(601)의 제2 상면(602a)이 정의될 수 있다. 제2 절연층(601)의 제2 상면(602a)은 상부 오프닝(692)의 바닥면에 해당하고, 도전 패드(640)의 상면보다 높은 레벨에 제공될 수 있다.
하부 오프닝(691)은 제2 절연층(601)의 하부에 형성되고, 제2 절연층(601)의 제2 상면(602a)을 관통할 수 있다. 하부 오프닝(691)은 도전 패드(640)를 노출시킬 수 있다. 하부 오프닝(691)은 상부 오프닝(692)과 연결될 수 있다. 하부 오프닝(691)의 제2 너비(W2)는 도전 패드(640)의 제1 너비(W1) 보다 크고, 상부 오프닝(692)의 바닥면에서의 너비보다 더 작을 수 있다. 하부 오프닝(691)의 형성을 위한 레이저 드릴링 공정은 상부 오프닝(692)의 형성을 위한 레이저 드릴링 공정과 별도의 공정에 의해 수행될 수 있다.
도 4j를 참조하면, 예비 씨드 패드(655Z) 및 제2 레지스트 패턴(820)이 형성될 수 있다. 예비 씨드 패드(655Z)은 노출된 도전 패드(640)의 상면, 하부 오프닝(691)의 측벽, 상부 오프닝(692)의 바닥면과 측벽, 및 제2 절연층(601)의 제1 상면(601a)을 콘포말하게 덮을 수 있다. 예비 씨드 패드(655Z)은 노출된 도전 패드(640)의 상면과 직접 접촉할 수 있다.
일 실시예에 따르면, 제2 절연층(601)은 아지노모토 빌드업 필름 및 솔더 레지스트 물질을 포함하고, 예비 씨드 패드(655Z)은 무전해 도금 공정에 의해 형성될 수 있다. 이 경우, 예비 씨드 패드(655Z)은 도전 패드(640)와 동일한 물질을 포함할 수 있다.
다른 실시예에 따르면, 제2 절연층(601)은 감광성 절연(PID) 물질을 포함하고, 예비 씨드 패드(655Z)은 스퍼터링 방법에 의해 형성될 수 있다. 이 경우, 예비 씨드 패드(655Z)은 도전 패드(640)와 다른 물질을 포함할 수 있다.
예비 씨드 패드(655Z)은 제1 부분 및 제2 부분을 포함할 수 있다. 제2 레지스트 패턴(820)이 예비 씨드 패드(655Z)의 제2 부분의 상면 상에 형성될 수 있다. 제2 레지스트 패턴(820)은 상부 가이드 오프닝(829)을 가질 수 있다. 상부 가이드 오프닝(829)은 상부 오프닝(692) 및 하부 오프닝(691)과 연결될 수 있다. 상부 가이드 오프닝(829)은 예비 씨드 패드(655Z)의 제1 부분을 노출시킬 수 있다. 제2 레지스트 패턴(820)은 상부 오프닝(692)의 측벽 상으로 더 연장될 수 있다. 제2 레지스트 패턴(820)은 상부 오프닝(692)의 바닥면 상으로 연장되어, 제2 절연층(601)의 제2 상면(602a)의 일부 상에 더 제공될 수 있으나, 이에 제약되지 않는다. 제2 레지스트 패턴(820)은 폴리머와 같은 유기물을 포함할 수 있다.
도 4k 및 도 4l을 참조하면, 제1 본딩 패드(651) 및 제2 본딩 패드(652)가 하부 오프닝(691), 상부 오프닝(692), 및 상부 가이드 오프닝(829) 내에 형성될 수 있다.
제1 본딩 패드(651) 및 제2 본딩 패드(652)를 형성하는 것은 예비 씨드 패드(655Z)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 제1 본딩 패드(651)는 도전 패드(640)의 노출된 상면과 접촉할 수 있다. 예를 들어, 제1 본딩 패드(651)는 하부 오프닝(691)의 측벽 그리고 상부 오프닝(692)의 바닥면 상에 형성되어, 예비 씨드 패드(655Z)을 콘포말하게 덮을 수 있다. 이에 따라, 제1 본딩 패드(651)는 단차진 구조를 가질 수 있다. 예를 들어, 제2 절연층(601)의 제2 상면(602a) 상의 제1 본딩 패드(651)의 상부면은 도전 패드(640) 상의 제1 본딩 패드(651)의 상부면보다 더 높은 레벨에 배치될 수 있다.
제2 본딩 패드(652)는 제1 본딩 패드(651)의 상면 상에 형성되고, 단차진 구조를 가질 수 있다. 예를 들어, 제2 절연층(601)의 제2 상면(602a) 상의 제2 본딩 패드(652)의 제1 상부면(652a)은 도전 패드(640) 상의 제2 본딩 패드(652)의 제2 상부면(652b)보다 더 높은 레벨에 배치될 수 있다. 제2 본딩 패드(652)의 제1 상부면(652a)이 제2 절연층(601)의 제1 상면(601a)과 동일한 레벨에 제공되기 이전에 종료될 수 있다. 제2 본딩 패드(652)의 너비는 제1 본딩 패드(651)의 너비 및 도전 패드(640)의 너비와 실질적으로 동일할 수 있다.
상부 오프닝(692) 및 하부 오프닝(691)이 형성된 후, 제2 본딩 패드(652)의 형성이 수행될 수 있다. 이에 따라, 제2 본딩 패드(652)는 상부 오프닝(692) 및 하부 오프닝(691)의 형성 공정에 노출되지 않을 수 있다. 이에 따라, 제2 본딩 패드(652)의 손상이 방지될 수 있다.
도 4m를 참조하면, 제2 레지스트 패턴(820)이 제거되어, 예비 씨드 패드(655Z)의 제2 부분의 상면이 노출될 수 있다. 제2 레지스트 패턴(820)의 제거는 스트립(strip) 공정에 의해 수행될 수 있다.
도 4n 및 도 1c를 참조하면, 예비 씨드 패드(655Z)이 패터닝되어, 제2 씨드 패드(655)를 형성할 수 있다. 예비 씨드 패드(655Z)의 패터닝은 식각 공정에 의해 수행될 수 있다. 식각 공정에 의해 예비 씨드 패드(655Z)의 제2 부분이 제거되어, 제2 절연층(601)을 노출시킬 수 있다. 상기 식각 공정에서 제2 본딩 패드(652)는 예비 씨드 패드(655Z)에 대해 식각 선택성을 가질 수 있다. 제2 씨드층(635Z)의 제1 부분은 상기 식각 공정에 노출되지 않을 수 있다. 식각 공정 종료 후, 예비 씨드 패드(655Z)의 제1 부분은 제2 씨드 패드(655)를 형성할 수 있다. 제2 씨드 패드(655)는 제1 본딩 패드(651)의 하면 상에 제공될 수 있다. 이에 따라, 제2 재배선 패드(650)의 제조가 완성될 수 있다. 제2 재배선 패드(650)는 제2 씨드 패드(655), 제1 본딩 패드(651), 및 제2 본딩 패드(652)를 포함할 수 있다.
다시 도 1b를 참조하면, 솔더볼들(500)이 제1 재배선 패드들(150)의 하면들 상에 각각 형성되어, 제1 재배선 패드들(150)과 접속할 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
도 5a 내지 도 5c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 언더 범프 패턴들(120), 제1 절연층(101), 제1 씨드 패턴들(135), 및 제1 재배선 패턴들(130)이 캐리어 기판(900) 상에 형성될 수 있다. 캐리어 접착층(910)이 캐리어 기판(900)과 제1 절연층(101) 및 캐리어 기판(900)과 언더 범프 패턴들(120) 사이에 더 형성될 수 있다. 캐리어 접착층(910)은 제1 절연층(101) 및 언더 범프 패턴들(120)을 캐리어 기판(900)에 부착시킬 수 있다. 캐리어 접착층(910)은 이형층일 있다.
실시예들에 따르면, 언더 범프 패턴들(120)은 전기 도금 공정에 의해 캐리어 접착층(910) 상에 형성될 수 있다. 제1 절연층(101)이 캐리어 접착층(910) 상에 형성되어, 언더 범프 패턴들(120)의 측벽들 및 상면들을 덮을 수 있다. 제1 절연층(101) 내에 홀들(109)이 형성되어, 언더 범프 패턴들(120)을 노출시킬 수 있다.
제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)을 형성하는 것은 상기 홀들(109) 내에 및 제1 절연층(101)의 상면 상에 제1 씨드층(미도시)을 형성하는 것, 상기 제1 씨드층 상에 가이드 오프닝들을 갖는 레지스트 패턴(미도시)을 형성하는 것, 제1 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 제1 씨드층의 일 부분을 노출시키는 것 및 노출된 제1 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다.
제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분이 대응되는 홀(109) 내에 형성되고, 제1 배선 부분은 제1 절연층(101) 상에 형성될 수 있다. 상기 제1 씨드층의 식각에 의해 제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 형성될 수 있다.
도 5b를 참조하면, 제1 절연층(101)의 형성, 제1 씨드 패턴들(135)의 형성 및 제1 재배선 패턴들(130)의 형성 공정이 반복하여 더 수행될 수 있다. 이 경우, 적층된 제1 절연층들(101) 및 적층된 제1 재배선 패턴들(130)이 형성될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101) 내에 각각 형성되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 씨드 패드들(155)이 제1 재배선 패드들(150)의 하면들 상에 각각 형성될 수 있다. 제1 재배선 패드들(150) 및 제1 씨드 패드들(155)을 형성하는 것은 앞서 도 4b의 예에서 설명한 바와 유사한 방법에 의해 수행될 수 있다. 이에 따라, 제1 재배선 기판(100')이 제조될 수 있다. 제1 재배선 기판(100')의 제조는 칩-라스트 공정(chip-last process)에 의해 수행될 수 있다. 제1 재배선 기판(100')은 제1 절연층들(101), 언더 범프 패턴들(120), 제1 씨드 패턴들(135), 제1 재배선 패턴들(130), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다.
도 5c를 참조하면, 반도체칩(200) 및 도전 구조체(350')가 제1 재배선 기판(100')의 상면 상에 형성될 수 있다. 제1 재배선 기판(100') 및 반도체칩(200) 사이에 제1 범프들(250)이 더 형성되어, 제1 재배선 패드들(150) 및 반도체칩(200)의 칩 패드들(230)과 접속할 수 있다. 제1 언더필막(410)이 제1 재배선 기판(100') 및 반도체칩(200) 사이에 형성되어, 제1 범프들(250)을 밀봉할 수 있다. 도전 구조체(350')는 도 2e의 예에서 설명한 바와 실질적으로 동일할 수 있다.
몰딩막(400)이 제1 재배선 기판(100')의 상면 상에 형성되어, 반도체칩(200) 및 도전 구조체(350')를 덮을 수 있다. 몰딩막(400)은 도전 구조체(350')의 상면을 덮지 않을 수 있다. 제2 재배선 기판(600)이 몰딩막(400) 상에 형성될 수 있다. 제2 재배선 기판(600)을 형성하는 것은 도 4d 내지 도 4i의 예들에서 설명한 방법에 의해 수행될 수 있다.
제2 재배선 패드(650)가 제2 절연층(601) 상에 형성되어, 도전 패드(640)와 접속할 수 있다. 제2 재배선 패드(650)를 형성하는 것은 도 4j 내지 도 4n의 예들에서 설명한 방법에 의해 수행될 수 있다.
이후, 캐리어 기판(900) 및 캐리어 접착층(910)이 제거되어, 제1 재배선 패드들(150)이 노출될 수 있다.
다시 도 2e를 참조하면, 솔더볼들(500)이 제1 재배선 패드들(150)의 하면들 상에 각각 형성될 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10E)의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체칩;
    상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막;
    상기 몰딩막 상에 배치되고, 절연층, 재배선 패턴, 및 도전 패드를 포함하는 제2 재배선 기판, 상기 절연층은:
    상기 도전 패드를 노출시키는 하부 오프닝; 및
    상기 하부 오프닝과 연결되고, 상기 하부 오프닝보다 더 큰 너비를 갖는 상부 오프닝을 가지고; 그리고
    상기 도전 패드 상에 배치되고, 상기 하부 오프닝의 측벽 및 상기 상부 오프닝의 바닥면을 덮는 재배선 패드를 포함하고,
    상기 절연층의 상면은 상기 재배선 패드의 제1 상부면 보다 더 높은 레벨에 배치되고, 상기 재배선 패드의 상기 제1 상부면은 상기 상부 오프닝의 상기 바닥면과 상에 제공된 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 패드는:
    상기 하부 오프닝의 상기 측벽 및 상부 오프닝의 상기 바닥면을 덮는 씨드 패드; 및
    상기 씨드 패드 상의 제1 본딩 패드를 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 재배선 패드는 상기 제1 본딩 패드 상에 제공된 제2 본딩 패드를 더 포함하고,
    상기 제2 본딩 패드는 상기 제1 본딩 패드 및 상기 씨드 패드와 다른 물질을 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 재배선 패드의 너비는 상기 도전 패드의 너비보다 더 큰 반도체 패키지.
  5. 제 1항에 있어서,
    상기 도전 패드의 제1 너비는 상기 하부 오프닝의 바닥면의 제2 너비보다 더 크고,
    상기 제1 너비 및 상기 제2 너비의 차이는 5μm 내지 30μm인 큰 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 재배선 기판은 씨드 패턴들을 더 포함하고,
    상기 씨드 패턴들은 상기 재배선 패턴의 하면 및 상기 도전 패드의 하면 상에 제공되는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 절연층의 상기 상면 및 상기 재배선 패드의 상기 제1 상부면의 레벨 차이는 0.1μm 내지 20μm인 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 재배선 기판의 상면 상에 배치되고, 상기 반도체칩과 이격된 연결 기판을 더 포함하되
    상기 연결 기판은 베이스층 및 상기 베이스층 내의 도전 구조체를 포함하고,
    상기 몰딩막은 상기 연결 기판 및 상기 반도체칩 사이의 사이에 제공된 반도체 패키지.
  9. 제 1항에 있어서,
    상기 도전 패드는 상기 재배선 패턴의 일측에 제공되고, 상기 재배선 패턴과 전기적으로 연결되고,
    상기 재배선 패턴은 도전 구조체와 전기적으로 연결되는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 절연층은 상기 도전 패드의 상면의 일부 및 상기 재배선 패턴을 덮되, 상기 절연층은 상기 재배선 패드의 상면을 덮지 않는 반도체 패키지.
  11. 제1 재배선 기판;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 이격된 도전 구조체;
    상기 반도체칩 및 상기 도전 구조체 상에 배치되고, 절연층 및 도전 패드를 포함하는 제2 재배선 기판, 상기 절연층은 상기 도전 패드의 일부를 노출시키는 오프닝을 갖고; 및
    상기 도전 패드 상에 및 상기 오프닝 내에 배치된 재배선 패드를 포함하고,
    상기 절연층은:
    상기 재배선 패드의 상부면보다 높은 레벨에 제공된 제1 상면; 및
    상기 제1 상면보다 낮고, 상기 도전 패드의 상면보다 높은 레벨에 제공된 제2 상면을 가지고,
    상기 재배선 패드는:
    상기 절연층의 상기 제2 상면 상의 씨드 패드; 및
    상기 씨드 패드 상의 본딩 패드를 포함하는 반도체 패키지.
  12. 제 11항에 있어서,
    상기 절연층은:
    상기 제1 상면을 관통하고, 상기 제2 상면을 노출시키는 상부 오프닝; 및
    상기 제2 상면을 관통하고, 상기 상부 오프닝과 연결되는 하부 오프닝을 가지고,
    상기 상부 오프닝의 바닥면의 너비는 상기 하부 오프닝의 바닥면의 너비보다 더 큰 반도체 패키지.
  13. 제 11항에 있어서,
    상기 씨드 패드는 제1 금속을 포함하고,
    상기 본딩 패드는 제2 금속 및 솔더 물질의 금속간 합금을 포함하고,
    상기 제2 금속은 상기 제1 금속과 다른 반도체 패키지.
  14. 제 11항에 있어서,
    상기 제2 재배선 기판 상에 배치된 상부 패키지; 및
    상기 제2 재배선 패드 및 상기 상부 패키지 사이에 개재되고, 상기 본딩 패드와 접촉하는 연결 솔더볼을 더 포함하는 반도체 패키지.
  15. 제 11항에 있어서,
    상기 도전 패드는 상기 도전 구조체와 전기적으로 연결되고,
    상기 재배선 패드의 너비는 상기 도전 패드의 너비보다 더 큰 반도체 패키지.
  16. 제 11항에 있어서,
    상기 제1 재배선 기판 및 상기 반도체칩 사이에 개재된 범프들; 및
    상기 제1 재배선 기판의 하면 상에 배치된 솔더볼을 더 포함하는 반도체 패키지.
  17. 제1 절연층, 제1 씨드 패턴, 및 제1 재배선 패턴을 포함하는 제1 재배선 기판;
    상기 제1 재배선 기판의 하면 상에 배치된 솔더볼;
    상기 제1 재배선 기판의 상면 상에 실장된 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체;
    상기 반도체칩 및 상기 도전 구조체 사이에 제공되고, 상기 반도체칩을 덮는 몰딩막;
    상기 몰딩막 상에 배치되고, 제2 절연층, 제2 재배선 패턴, 및 도전 패드를 포함하는 제2 재배선 기판; 및
    상기 도전 패드 상의 재배선 패드를 포함하고,
    상기 재배선 패드는 상기 도전 패드 및 상기 제2 재배선 패턴을 통해 상기 도전 구조체와 전기적으로 연결되고,
    상기 절연층은:
    상기 도전 패드를 노출시키는 하부 오프닝; 및
    상기 하부 오프닝과 연결되고, 상기 하부 오프닝보다 더 큰 너비를 갖는 상부 오프닝을 가지고,
    상기 재배선 패드는 상기 도전 패드 상에 배치되고, 상기 하부 오프닝의 측벽 및 상기 상부 오프닝의 바닥면을 덮고,
    상기 재배선 패드의 제1 상부면은 상기 상부 오프닝의 상기 바닥면 상에 제공되고,
    상기 절연층의 상면은 상기 재배선 패드의 상기 제1 상부면 보다 더 높은 레벨에 배치된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 도전 패드의 제1 너비는 상기 하부 오프닝의 바닥면의 제2 너비보다 더 크고,
    상기 재배선 패드의 너비는 상기 제1 너비 및 상기 제2 너비보다 더 크고,
    상기 제1 너비 및 상기 제2 너비의 차이는 5μm 내지 30μm인 큰 반도체 패키지.
  19. 제 17항에 있어서,
    상기 재배선 패드는:
    상기 하부 오프닝의 상기 측벽 및 상기 상부 오프닝의 상기 바닥면을 덮고, 제1 금속을 포함하는 씨드 패드;
    상기 씨드 패드 상에 배치되고, 제2 금속을 포함하는 제1 본딩 패드; 및
    상기 제1 본딩 패드 상에 제공되고, 제3 금속을 포함하는 제2 본딩 패드를 포함하되,
    상기 제2 금속은 상기 제1 금속과 다르고,
    상기 제3 금속은 상기 제1 금속 및 상기 제2 금속과 다른 반도체 패키지.
  20. 제 17항에 있어서,
    상기 제2 재배선 기판 상에 배치된 상부 패키지; 및
    상기 제2 재배선 패드 및 상기 상부 패키지 사이에 개재되고, 상기 재배선 패드와 접촉하는 연결 솔더볼을 더 포함하고,
    상기 재배선 패드는:
    상기 하부 오프닝의 상기 측벽 및 상부 오프닝의 상기 바닥면을 덮고, 제1 금속을 포함하는 씨드 패드; 및
    상기 씨드 패드 상에 배치된 연결 본딩 패드를 포함하고,
    상기 연결 본딩 패드는 제2 금속, 제3 금속, 및 솔더 물질의 금속간 합금을 포함하고,
    상기 제2 금속은 상기 제1 금속과 다르고,
    상기 제3 금속은 상기 제1 금속 및 상기 제2 금속과 다른 반도체 패키지.
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