KR20220140090A - 반도체 패키지 - Google Patents

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KR20220140090A
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substrate
redistribution substrate
redistribution
wiring
layer
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KR1020210046062A
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황현정
석경림
이석현
장재권
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삼성전자주식회사
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Abstract

순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 실장되는 반도체 칩, 상기 제 1 재배선 기판 상에서 상기 반도체 칩을 둘러싸는 몰딩막, 상기 몰딩막 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판, 상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자, 및 상기 제 1 재배선 기판의 하부면 상에 제공되는 외부 단자를 포함하는 반도체 패키지를 제공하되, 상기 제 1 배선층들 각각은 제 1 절연층 및 상기 제 1 절연층 내에 제공되는 제 1 배선 패턴을 포함하고, 상기 제 2 배선층들 각각은 제 2 절연층 및 상기 제 2 절연층 내에 제공되는 제 2 배선 패턴을 포함하고, 상기 제 1 재배선 기판의 두께 및 상기 제 2 재배선 기판의 두께는 실질적으로 동일하고, 상기 제 1 배선층들의 두께는 상기 제 2 배선층들의 두께보다 얇을 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 팬 아웃(fan-out) 반도체 패키지에 관한 것이다.
반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 솔더 볼의 부착이 어려워졌으며, 솔더 볼의 핸들링 및 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬 아웃- 패키지(fan-out package)가 제안되었다.
기판 상에 반도체 칩을 실장하고 몰드막으로 몰딩하므로써 반도체 패키지를 제조하는 것이 일반적이다. 플립 칩 본딩(flip-chip bonding) 방식으로 반도체 패키지를 제조하는 경우, 솔더링 공정으로 회로 기판과 반도체 칩 사이에 솔더 볼이나 솔더 범프 등을 형성하여 반도체 칩을 회로 기판에 전기적으로 연결한다. 솔더링 공정 시 열에 의해 반도체 칩과 배선 기판이 휘어질 수 있다. 이 때 반도체 칩의 휨 및 배선 기판의 휨에 의해 반도체 칩과 배선 기판 사이의 전기적 연결이 불량해질 수 있다.
본 발명이 해결하고자 하는 과제는 휘어짐(warpage)가 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 불량 발생이 적은 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 실장되는 반도체 칩, 상기 제 1 재배선 기판 상에서 상기 반도체 칩을 둘러싸는 몰딩막, 상기 몰딩막 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판, 상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자, 및 상기 제 1 재배선 기판의 하부면 상에 제공되는 외부 단자를 포함할 수 있다. 상기 제 1 배선층들 각각은 제 1 절연층 및 상기 제 1 절연층 내에 제공되는 제 1 배선 패턴을 포함할 수 있다. 상기 제 2 배선층들 각각은 제 2 절연층 및 상기 제 2 절연층 내에 제공되는 제 2 배선 패턴을 포함할 수 있다. 상기 제 1 재배선 기판의 두께 및 상기 제 2 재배선 기판의 두께는 실질적으로 동일할 수 있다. 상기 제 1 배선층들의 제 1 두께는 상기 제 2 배선층들의 제 2 두께보다 얇을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판, 상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에 배치되고, 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판 중 어느 하나에 실장되는 반도체 칩, 상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에서 상기 반도체 칩을 둘러싸는 몰딩막, 및 상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자를 포함할 수 있다. 상기 제 1 배선층들 및 상기 제 2 배선층들 각각은 절연층 및 상기 절연층 내에 제공되는 배선 패턴을 포함할 수 있다. 상기 제 1 재배선 기판의 두께 및 상기 제 2 재배선 기판의 두께는 실질적으로 동일할 수 있다. 상기 제 1 재배선 기판 내에서 제공되는 상기 제 1 배선층들의 수는 상기 제 2 재배선 기판 내에서 제공되는 상기 제 2 배선층들의 수보다 많을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 실장되는 반도체 칩, 상기 반도체 칩 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판, 및 상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자를 포함할 수 있다. 상기 제 1 재배선 기판의 두께와 상기 제 2 재배선 기판의 두께의 비는 1 내지 1.3일 수 있다. 상기 제 1 재배선 기판 내에서 제공되는 상기 제 1 배선층들의 수는 상기 제 2 재배선 기판 내에서 제공되는 상기 제 2 배선층들의 수보다 많을 수 있다. 상기 제 1 배선층들의 제 1 두께는 상기 제 2 배선층들의 제 2 두께보다 얇을 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 패키지 내에 배치되는 절연층들의 절연 물질의 양 및 배선 패턴들의 금속 물질의 양은 반도체 칩의 상방과 하방에서 유사할 수 있다. 따라서, 반도체 패키지는 그의 상부 및 하부의 열팽장 계수가 유사할 수 있으며, 반도체 패키지의 제조 공정 또는 반도체 패키지의 사용 시의 온도 변화에 의한 반도체 패키지의 휘어짐(warpage)이 방지될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다. 또한, 반도체 패키지의 제조 공정 중 반도체 패키지가 파손되는 것을 방지할 수 있으며, 불량 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하여, 제 1 재배선 기판(100)이 제공될 수 있다. 제 1 재배선 기판(100)은 제 1 절연 패턴(110) 및 적어도 둘 이상의 제 1 배선층(RL1)을 포함할 수 있다.
제 1 절연 패턴(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 절연 패턴(110)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 제 1 절연 패턴(110)은 제 1 절연 패턴(110)의 상부의 제 1 배선층들(RL1)과 전기적으로 연결되는 제 1 기판 패드들(112)을 가질 수 있다. 제 1 기판 패드들(112)은 제 1 절연 패턴(110) 내에 매립될 수 있다. 제 1 기판 패드들(112)은 제 1 절연 패턴(110)의 상부면 및 하부면 상으로 노출될 수 있다. 도시하지는 않았으나, 제 1 기판 패드들(112)은 제 1 기판 패드들(112)의 하부면 및 측면들을 덮는 시드막 또는 배리어막을 가질 수 있다. 또는, 상기 시드막 또는 상기 배리어막은 제 1 기판 패드들(112)의 하부면에만 제공될 수 있다.
제 1 절연 패턴(110)의 하부면 상에는 보호층(114)이 제공될 수 있다. 보호층(114)은 제 1 절연 패턴(110)의 하부면을 덮고, 제 1 기판 패드들(112)을 노출할 수 있다. 노출되는 제 1 기판 패드들(112)의 하부면 상에 외부 단자들(116)이 제공될 수 있다. 외부 단자들(116)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
제 1 절연 패턴(110) 상에 제 1 배선층들(RL1)이 배치될 수 있다. 제 1 배선층들(RL1)은 제 1 절연 패턴(110) 상에 순차적으로 적층될 수 있다. 이하, 제 1 배선층들(RL1) 각각의 구조에 대해, 하나의 제 1 배선층(RL1)을 기준으로 상세히 설명하도록 한다.
제 1 배선층(RL1)은 제 1 절연층(120) 및 제 1 배선 패턴(122)을 포함할 수 있다.
제 1 절연층(120)은 제 1 절연 패턴(110)을 덮을 수 있다. 또는, 하나의 제 1 배선층(RL1)의 제 1 절연층(120)은 그 아래에 배치되는 다른 제 1 배선층(RL1)을 덮을 수 있다. 제 1 절연층(120)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 1 절연층(120)은 절연성 폴리머를 포함할 수 있다.
제 1 절연층(120) 내에 제 1 배선 패턴(122)이 제공될 수 있다. 제 1 배선 패턴(122)은 제 1 절연층(120) 내에서 수평으로 연장될 수 있다. 예를 들어, 제 1 배선 패턴(122)은 제 1 배선층(RL1)의 패드 부분 또는 배선 부분일 수 있다. 즉, 제 1 배선 패턴(122)은 제 1 재배선 기판(100) 내의 수평 재배선을 위한 구성일 수 있다. 제 1 배선 패턴(122)은 제 1 절연층(120)의 상부에 제공될 수 있다. 제 1 배선 패턴(122)의 상부면은 제 1 절연층(120)의 상부면 상으로 노출될 수 있다. 제 1 배선 패턴(122)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 배선 패턴(122)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(122)의 아래에 제 1 비아(124)가 제공될 수 있다. 제 1 비아(124)는 서로 인접한 제 1 배선층들(RL1)의 제 1 배선 패턴들(122)을 수직으로 연결하기 위한 구성일 수 있다. 또는, 제 1 비아(124)는 최하단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)과 제 1 기판 패드들(112)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 1 비아(124)는 제 1 배선 패턴(122)의 일부의 하부면 상에 제공될 수 있다. 제 1 비아(124)의 하부면은 제 1 절연층(120)의 하부면 상으로 노출될 수 있다. 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 하부면으로부터 연장되어 그 아래에 위치하는 다른 제 1 배선층(RL1)의 제 1 배선 패턴(122)의 상부면에 접속될 수 있다. 또는, 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 하부면으로부터 연장되어 제 1 기판 패드들(112)의 상부면에 접속될 수 있다. 제 1 비아(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 비아(124)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(122)과 제 1 비아(124)는 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 배선 패턴(122)과 제 1 비아(124)는 일체를 이룰 수 있으며, 제 1 배선 패턴(122)은 헤드 부분이고, 제 1 비아(124)는 테일 부분일 수 있다. 제 1 배선 패턴(122) 및 제 1 비아(124)은 그들 사이에 경계면이 없을 수 있다. 이때, 제 1 비아(124)와 연결되는 제 1 배선 패턴(122)의 폭은 제 1 비아(124)의 폭보다 클 수 있다. 제 1 배선 패턴(122)과 제 1 비아(124)는 T자 형상을 가질 수 있다.
제 1 절연층(120)과 제 1 배선 패턴(122)의 사이에 배리어막 또는 시드막이 개재될 수 있다. 상기 배리어막 또는 상기 시드막은 제 1 배선 패턴(122) 및 제 1 비아(124)의 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 상기 배리어막 또는 상기 시드막은 제 1 배선 패턴(122) 및 제 1 비아(124)을 둘러쌀 수 있다. 제 1 배선 패턴(122)과 제 1 절연층(120) 사이의 갭, 즉 상기 배리어막 또는 상기 시드막의 두께는 50A 내지 1000A일 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 1 배선층들(RL1)은 제 1 절연 패턴(110) 상에서 제 1 절연 패턴(110)의 상부면에 수직한 방향으로 적층될 수 있다. 각각의 제 1 배선층들(RL1)의 구성은 서로 동일 또는 유사할 수 있다. 그러나, 제 1 배선층들(RL1)의 제 1 배선 패턴(122)의 형상 또는 배선 레이 아웃은 필요에 따라 각각의 제 1 배선층들(RL1)에서 서로 다르게 제공될 수 있다. 제 1 배선층들(RL1)의 두께는 서로 동일할 수 있다. 제 1 배선층들(RL1) 각각의 두께는 1um 내지 8um일 수 있다.
최상단의 제 1 배선층(RL1) 상에 제 2 절연 패턴(130)이 제공될 수 있다. 제 2 절연 패턴(130)은 상기 최상단의 제 1 배선층(RL1)의 제 1 절연층(120)을 덮을 수 있다. 제 2 절연 패턴(130)은 감광성 폴리머 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다.
제 2 절연 패턴(130) 내에 제 2 기판 패드들(132)이 제공될 수 있다. 제 2 기판 패드들(132)은 T자 형상의 단면을 가질 수 있다. 제 2 기판 패드들(132)의 헤드 부분은 제 2 절연 패턴(130)의 상부면 상에 제공될 수 있고, 제 2 기판 패드들(132)의 테일 부분은 제 2 절연 패턴(130) 내에서 제 2 절연 패턴(130)을 관통하여 최상단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)에 접속될 수 있다. 제 2 절연 패턴(130) 상에 위치하는 제 2 기판 패드들(132)의 상기 헤드 부분은 반도체 칩(200)을 실장하기 위한 제 1 재배선 기판(100)의 패드 부분일 수 있다. 제 2 기판 패드들(132)는 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 기판 패드들(132)은 구리(Cu)를 포함할 수 있다.
다른 실시예들에 따르면, 제 2 절연 패턴(130) 및 제 2 기판 패드들(132)은 필요에 따라 제공되지 않을 수 있다. 이 경우, 최상단에 배치되는 제 1 배선층(RL1)의 제 1 배선 패턴(122)이 제 1 재배선 기판(100)의 제 2 기판 패드들(132)의 역할을 할 수 있다.
상기와 같이 제 1 재배선 기판(100)이 제공될 수 있다.
제 1 재배선 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 플립 칩(flip chip) 방식으로 제 1 재배선 기판(100)에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 반도체 칩(200)의 집적 회로들과 전기적으로 연결되는 칩 패드들(202)을 포함할 수 있다. 칩 패드들(202)과 일부의 제 2 기판 패드들(132) 사이에 칩 연결 단자들(204)이 제공될 수 있다. 상기 일부의 제 2 기판 패드들(132)은 제 2 기판 패드들(132) 중 반도체 칩(200)의 아래에 배치되는 제 2 기판 패드들(132)일 수 있다. 칩 패드들(202) 및 상기 일부의 제 2 기판 패드들(132)은 칩 연결 단자들(204)을 통해 서로 연결될 수 있다. 반도체 칩(200)은, 일 예로, 로직 칩(logic chip)일 수 있다.
도시하지는 않았으나, 반도체 칩(200)과 제 1 재배선 기판(100) 사이의 공간에 언더 필(under fill) 부재가 채워질 수 있다. 상기 언더 필 부재는 반도체 칩(200)과 제 1 재배선 기판(100)의 사이에서 칩 연결 단자들(204), 칩 패드들(202) 및 제 2 기판 패드들(132)을 둘러쌀 수 있다.
제 1 재배선 기판(100) 상에 몰딩막(300)이 제공될 수 있다. 몰딩막(300)은 제 1 재배선 기판(100)의 상부면을 덮을 수 있다. 몰딩막(300)은 제 1 재배선 기판(100) 상에서 반도체 칩(200)을 덮을 수 있다. 이와는 다르게, 몰딩막(300)의 상부면에서 반도체 칩(200)의 상부면이 노출될 수 있다. 몰딩막(300)은 절연성 물질을 포함할 수 있다. 예를 들어, 몰딩막(300)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
몰딩막(300) 상에 제 2 재배선 기판(400)이 배치될 수 있다. 제 2 재배선 기판(400)은 반도체 칩(200)의 상방에 위치할 수 있다. 제 2 재배선 기판(400)은 몰딩막(300)의 상부면과 접할 수 있다. 즉, 몰딩막(300)은 제 1 재배선 기판(100)과 제 2 재배선 기판(400)의 사이를 채울 수 있으며, 제 1 재배선 기판(100)과 제 2 재배선 기판(400)의 사이에서 반도체 칩(200)을 둘러쌀 수 있다.
제 2 재배선 기판(400)은 적어도 하나 이상의 제 2 배선층(RL2)을 포함할 수 있다. 몰딩막(300) 상에 제 2 배선층들(RL2)이 배치될 수 있다. 제 2 배선층들(RL2)은 몰딩막(300) 상에 순차적으로 적층될 수 있다. 이하, 제 2 배선층들(RL2) 각각의 구조에 대해, 하나의 제 2 배선층(RL2)을 기준으로 상세히 설명하도록 한다.
제 2 배선층(RL2)은 제 2 절연층(420) 및 제 2 배선 패턴(422)을 포함할 수 있다.
제 2 절연층(420)은 몰딩막(300)을 덮을 수 있다. 또는, 하나의 제 2 배선층(RL2)의 제 2 절연층(420)은 그 아래에 배치되는 다른 제 2 배선층(RL2)을 덮을 수 있다. 제 2 절연층(420)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 2 절연층(420)은 절연성 폴리머를 포함할 수 있다.
제 2 절연층(420) 내에 제 2 배선 패턴(422)이 제공될 수 있다. 제 2 배선 패턴(422)은 제 2 절연층(420) 내에서 수평으로 연장될 수 있다. 예를 들어, 제 2 배선 패턴(422)은 제 2 배선층(RL2)의 패드 부분 또는 배선 부분일 수 있다. 즉, 제 2 배선 패턴(422)은 제 2 재배선 기판(400) 내의 수평 재배선을 위한 구성일 수 있다. 제 2 배선 패턴(422)은 제 2 절연층(420)의 상부에 제공될 수 있다. 제 2 배선 패턴(422)의 상부면은 제 2 절연층(420)의 상부면 상으로 노출될 수 있다. 제 2 배선 패턴(422)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 배선 패턴(422)은 구리(Cu)를 포함할 수 있다.
제 2 배선 패턴(422)의 아래에 제 2 비아(424)가 제공될 수 있다. 제 2 비아(424)는 서로 인접한 제 2 배선층들(RL2)의 제 2 배선 패턴들(422)을 수직으로 연결하기 위한 구성일 수 있다. 또는, 제 2 비아(424)는 최하단의 제 2 배선층(RL2)의 제 2 배선 패턴(422)과 후술되는 연결 단자(500)를 연결하기 위한 구성일 수 있다. 예를 들어, 제 2 비아(424)는 제 2 배선 패턴(422)의 일부의 하부면 상에 제공될 수 있다. 제 2 비아(424)의 하부면은 제 2 절연층(420)의 하부면 상으로 노출될 수 있다. 제 2 비아(424)는 제 2 배선 패턴(422)의 상기 하부면으로부터 연장되어 그 아래에 위치하는 다른 제 2 배선층(RL2)의 제 2 배선 패턴(422)의 상부면에 접속될 수 있다. 또는, 제 2 비아(424)는 제 2 배선 패턴(422)의 상기 하부면으로부터 연장되어 상기 연결 단자(500)의 상부면에 접속될 수 있다. 제 2 비아(424)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 비아(424)은 구리(Cu)를 포함할 수 있다.
제 2 배선 패턴(422)과 제 2 비아(424)는 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 배선 패턴(422)과 제 2 비아(424)는 일체를 이룰 수 있으며, 제 2 배선 패턴(422)은 헤드 부분이고, 제 2 비아(424)는 테일 부분일 수 있다. 제 2 배선 패턴(422) 및 제 2 비아(424)은 그들 사이에 경계면이 없을 수 있다. 이때, 제 2 비아(424)와 연결되는 제 2 배선 패턴(422)의 폭은 제 2 비아(424)의 폭보다 클 수 있다. 제 2 배선 패턴(422)과 제 2 비아(424)는 T자 형상을 가질 수 있다.
제 2 절연층(420)과 제 2 배선 패턴(422)의 사이에 배리어막 또는 시드막이 개재될 수 있다. 상기 배리어막 또는 상기 시드막은 제 2 배선 패턴(422) 및 제 2 비아(424)의 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 상기 배리어막 또는 상기 시드막은 제 2 배선 패턴(422) 및 제 2 비아(424)을 둘러쌀 수 있다. 제 2 배선 패턴(422)과 제 2 절연층(420) 사이의 갭, 즉 상기 배리어막 또는 상기 시드막의 두께는 50A 내지 1000A일 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 2 배선층들(RL2)은 몰딩막(300) 상에서 몰딩막(300)의 상부면에 수직한 방향으로 적층될 수 있다. 각각의 제 2 배선층들(RL2)의 구성은 서로 동일 또는 유사할 수 있다. 그러나, 제 2 배선층들(RL2)의 제 2 배선 패턴(422)의 형상 또는 배선 레이 아웃은 필요에 따라 각각의 제 2 배선층들(RL2)에서 서로 다르게 제공될 수 있다. 제 2 배선층들(RL2) 각각의 두께는 서로 동일할 수 있다. 제 2 배선층들(RL2)의 두께는 1um 내지 8um일 수 있다.
최상단의 제 2 배선층(RL2) 상에 제 3 절연 패턴(430)이 제공될 수 있다. 제 3 절연 패턴(430)은 상기 최상단의 제 2 배선층(RL2)의 제 2 절연층(420)을 덮을 수 있다. 제 3 절연 패턴(430)은 감광성 폴리머 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다.
제 3 절연 패턴(430) 내에 제 3 기판 패드들(432)이 제공될 수 있다. 제 3 기판 패드들(432)은 T자 형상의 단면을 가질 수 있다. 제 3 기판 패드들(432)의 헤드 부분은 제 3 절연 패턴(430)의 상부면 상에 제공될 수 있고, 제 3 기판 패드들(432)의 테일 부분은 제 3 절연 패턴(430) 내에서 제 3 절연 패턴(430)을 관통하여 최상단의 제 2 배선층(RL2)의 제 2 배선 패턴(422)에 접속될 수 있다. 제 3 절연 패턴(430) 상에 위치하는 제 3 기판 패드들(432)의 상기 헤드 부분은 외부 소자, 다른 패키지 또는 장치를 실장하기 위한 제 2 재배선 기판(400)의 패드 부분일 수 있다. 제 3 기판 패드들(432)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 3 기판 패드들(432)은 구리(Cu)를 포함할 수 있다.
다른 실시예들에 따르면, 제 3 절연 패턴(430) 및 제 3 기판 패드들(432)은 필요에 따라 제공되지 않을 수 있다. 이 경우, 최상단에 배치되는 제 2 배선층(RL2)의 제 2 배선 패턴(422)이 제 2 재배선 기판(400)의 제 3 기판 패드들(432)의 역할을 할 수 있다.
상기와 같이 제 2 재배선 기판(400)이 제공될 수 있다.
제 1 재배선 기판(100)과 제 2 재배선 기판(400)은 서로 유사한 구조를 가질 수 있다. 일 예로, 제 1 재배선 기판(100) 및 제 2 재배선 기판(400)은 각각 서로 적층되는 제 1 배선층들(RL1) 및 서로 적층되는 제 2 배선층들(RL2)을 가질 수 있다. 그러나, 제 1 배선층들(RL1) 및 제 2 배선층들(RL2)의 구체적인 구성들은 제 1 재배선 기판(100) 및 제 2 재배선 기판(400)에서 요구되는 특성 및 레이아웃에 따라 일부 차이가 있을 수 있다. 이에 대해서는, 아래에서 설명하도록 한다.
제 1 재배선 기판(100)의 두께는 제 2 재배선 기판(400)의 두께와 유사할 수 있다. 예를 들어, 제 1 재배선 기판(100)의 두께와 제 2 재배선 기판(400)의 두께의 비는 1 내지 1.3일 수 있다. 여기서, 제 1 및 제 2 재배선 기판들(100, 400)의 두께들의 비는 상기 제 2 재배선 기판(400)의 두께가 상기 제 1 재배선 기판(100)의 두께의 1배 내지 1.3배인 것과, 상기 제 1 재배선 기판(100)의 두께가 상기 제 2 재배선 기판(400)의 두께의 1배 내지 1.3배인 것을 모두 포함할 수 있다. 보다 바람직하게는, 상기 제 1 재배선 기판(100)의 두께와 상기 제 2 재배선 기판(400)의 두께는 실질적으로 동일할 수 있다.
제 1 재배선 기판(100)에서 요구되는 재배선의 양과 제 2 재배선 기판(400)에서 요구되는 재배선의 양에 따라, 제 1 재배선 기판(100)의 제 1 배선층들(RL1)의 수와 제 2 재배선 기판(400)의 제 2 배선층들(RL2)의 수는 다를 수 있다. 예를 들어, 반도체 칩(200) 및 제 2 재배선 기판(400) 모두와 전기적으로 연결되는 제 1 재배선 기판(100)의 제 1 배선층들(RL1)의 수는 제 2 재배선 기판(400)의 제 2 배선층들(RL2)의 수보다 많을 수 있다. 이때, 제 1 배선층들(RL1)의 수는 제 2 배선층들(RL2)의 수보다 1 내지 3만큼 많을 수 있다.
상기 제 1 재배선 기판(100)의 두께와 상기 제 2 재배선 기판(400)의 두께는 실질적으로 동일하고, 제 1 재배선 기판(100) 내에서의 제 1 배선층들(RL1)의 수가 제 2 재배선 기판(400) 내에서의 제 2 배선층들(RL2)의 수보다 많음에 따라, 제 1 배선층들(RL1)의 제 1 두께(T1)는 제 2 배선층들(RL2)의 제 2 두께(T2)보다 작을 수 있다. 예를 들어, 제 2 배선층들(RL2)의 제 2 두께(T2)는 제 1 배선층들(RL1)의 제 1 두께(T1)의 1배 내지 3배일 수 있다.
제 1 배선층들(RL1)의 제 1 두께(T1) 및 제 2 배선층들(RL2)의 제 2 두께(T2)가 서로 다름에 따라, 제 1 배선층들(RL1) 내에 제공되는 제 1 배선 패턴(122)의 제 3 두께(T3) 및 제 2 배선층들(RL2) 내에 제공되는 제 2 배선 패턴(422)의 제 4 두께(T4)가 다를 수 있다. 제 1 배선 패턴(122)의 제 3 두께(T3)는 제 2 배선 패턴(422)의 제 4 두께(T4)보다 얇을 수 있다. 제 2 배선 패턴(422)의 제 4 두께(T4)는 제 1 배선 패턴(122)의 제 3 두께(T3)의 1.1배 내지 2배일 수 있다.
일반적으로 외부의 마더 보드 등에 직접 연결되는 제 1 재배선 기판(100)의 경우, 반도체 패키지 내의 일부 재배선 만을 구성하는 제 2 재배선 기판(400)에 비하여 배선층의 수가 더 많을 수 있다. 이때, 제 1 재배선 기판(100)의 제 1 배선층들(RL1)의 두께와 제 2 재배선 기판(400)의 제 2 배선층들(RL2)의 두께를 동일하게 형성하는 경우, 제 1 재배선 기판(100)의 총 두께가 제 2 재배선 기판(400)의 총 두께보다 두꺼워질 수 있다. 이에 따라, 제 1 재배선 기판(100) 내의 절연 물질(예를 들어, 제 1 절연층(120)에 해당) 또는 금속 물질(예를 들어, 제 1 배선 패턴(122)에 해당)의 양이 제 2 재배선 기판(400) 내의 절연 물질(예를 들어, 제 2 절연층(420)에 해당) 또는 금속 물질(예를 들어, 제 2 배선 패턴(422)에 해당)의 양보다 많을 수 있다. 반도체 패키지의 사용 시 발생하는 열 또는 반도체 제조 공정 중 반도체 패키지에 가해지는 열에 의해, 반도체 패키지의 휘어짐(warpage)이 발생할 수 있으며, 반도체 패키지가 파손될 수 있다.
본 발명의 실시예들에 따르면, 반도체 칩(200)의 하방에 제공되는 제 1 재배선 기판(100) 및 반도체 칩(200)의 상방에 제공되는 제 2 재배선 기판(400)이 실질적으로 동일한 두께를 가질 수 있다. 특히, 반도체 패키지 내에 배치되는 제 1 및 제 2 절연층들(120, 420)의 절연 물질의 양 및 제 1 및 제 2 배선 패턴들(122, 422)의 금속 물질의 양은 반도체 칩(200)의 상방과 하방에서 유사할 수 있다. 따라서, 반도체 패키지는 그의 상부 및 하부의 열팽장 계수가 유사할 수 있으며, 반도체 패키지의 제조 공정 또는 반도체 패키지의 사용 시의 온도 변화에 의한 반도체 패키지의 휘어짐(warpage)이 방지될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 1을 다시 참조하여, 제 1 재배선 기판(100)과 제 2 재배선 기판(400)은 전기적으로 연결될 수 있다. 예를 들어, 제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이에 연결 단자(500)가 제공될 수 있다. 도 1의 실시예에서, 반도체 패키지는 팬-아웃 웨이퍼 레벨 패키지(Fan Out-Wafer Level Package, FO-WLP)로 제공될 수 있다. 예를 들어, 연결 단자(500)는 관통 전극(through electrode)일 수 있다. 연결 단자(500)는 반도체 칩(200)으로부터 수평으로 이격되어 배치될 수 있다. 연결 단자(500)는 제 2 재배선 기판(400)의 하부면으로부터 몰딩막(300)을 수직으로 관통하여 제 1 재배선 기판(100)의 상부면으로 연장될 수 있다. 이때, 연결 단자(500)의 폭은 제 2 재배선 기판(400)으로부터 제 1 재배선 기판(100)을 향할수록 작아질 수 있다. 또는 연결 단자(500)의 상기 폭은 제 2 재배선 기판(400) 및 제 1 재배선 기판(100)으로부터의 거리에 무관하게 균일할 수 있다. 연결 단자(500)는 제 1 재배선 기판(100)의 제 2 기판 패드들(132) 중 일부에 접속될 수 있다. 상기 일부의 제 2 기판 패드들(132)은 제 2 기판 패드들(132) 중 반도체 칩(200)의 일측에 배치되는 제 2 기판 패드들(132)일 수 있다. 연결 단자(500)는 제 2 재배선 기판(400)의 최하단에 배치되는 제 2 배선층(RL2)의 제 2 비아(424)에 접속될 수 있다. 연결 단자(500)는 제 1 재배선 기판(100)을 통해 외부 단자들(116) 또는 반도체 칩(200)과 전기적으로 연결될 수 있다. 연결 단자(500)는 금속 기둥을 포함할 수 있다. 예를 들어, 연결 단자(500)는 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
몰딩막(300)은 제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이를 채우되, 반도체 칩(200)을 덮고, 연결 단자(500)를 둘러쌀 수 있다.
상기와 같이 반도체 패키지가 제공될 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1에서는 반도체 칩(200)이 제 1 재배선 기판(100)에 플립 칩(flip chip) 방식으로 실장되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하여, 반도체 칩(200)은 제 1 재배선 기판(100')에 다이렉트 본딩(direct bonding) 방식으로 실장될 수 있다. 예를 들어, 반도체 칩(200)의 하부면은 제 1 재배선 기판(100')의 상부면에 접할 수 있다. 이때, 제 1 재배선 기판(100')은 제 2 절연 패턴(130, 도 1 참조) 및 제 2 기판 패드들(132, 도 1 참조)을 갖지 않을 수 있다. 즉, 반도체 칩(200)은 제 1 재배선 기판(100')의 최상단의 제 1 배선층(RL1')에 접속될 수 있다.
제 1 배선층(RL1')의 제 1 배선 패턴(122)과 제 1 비아(124)는 다마신(damascene) 구조를 가질 수 있다.
제 1 절연층(120) 내에 제 1 배선 패턴(122)이 제공될 수 있다. 제 1 배선 패턴(122)은 제 1 절연층(120) 내에서 수평으로 연장될 수 있다. 제 1 배선 패턴(122)은 제 1 절연층(120)의 하부에 제공될 수 있다. 제 1 배선 패턴(122)의 하부면은 제 1 절연층(120)의 하부면 상으로 노출될 수 있다.
제 1 배선 패턴(122) 상에 제 1 비아(124)가 제공될 수 있다. 제 1 비아(124)는 서로 인접한 제 1 배선층들(RL1')의 제 1 배선 패턴들(122)을 수직으로 연결하기 위한 구성일 수 있다. 또는, 제 1 비아(124)는 최상단의 제 1 배선층(RL1')의 제 1 배선 패턴(122)과 반도체 칩(200)의 칩 패드들(202)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 1 비아(124)는 제 1 배선 패턴(122)의 일부의 상부면 상에 제공될 수 있다. 제 1 비아(124)의 상부면은 제 1 절연층(120)의 상부면 상으로 노출될 수 있다. 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 상부면으로부터 연장되어 그 위에 위치하는 다른 제 1 배선층(RL1')의 제 1 배선 패턴(122)의 하부면에 접속될 수 있다. 또는, 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 상부면으로부터 연장되어 칩 패드들(202)의 하부면에 접속될 수 있다.
본 발명의 실시예들에 따르면, 반도체 칩(200)을 제 1 재배선 기판(100')에 실장하기 위하여 별도의 구성(예를 들어, 칩 연결 단자(204) 등)이 필요하지 않을 수 있다. 이에 따라, 금속 물질의 양은 반도체 칩(200)의 상방과 하방에서 차이가 적을 수 있으며, 온도 변화에 의한 반도체 패키지의 휘어짐(warpage)이 방지될 수 있다.
또한, 반도체 칩(200)과 제 1 재배선 기판(100') 사이에 간극이 없을 수 있다. 따라서, 높이가 낮고 크기가 작은 반도체 패키지가 제공될 수 있다.
도 2를 계속 참조하여, 제 1 재배선 기판(100')은 제 1 절연 패턴(110, 도 1 참조) 및 제 1 기판 패드들(112, 도 1 참조)을 갖지 않을 수 있다. 예를 들어, 최하단의 제 1 배선층(RL1)에서, 제 1 배선 패턴(122)은 제 1 절연층(120)의 하부면 상으로 노출될 수 있다. 보호층(114)이 최하단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)을 덮을 수 있다. 외부 단자들(116)은 보호층(114)을 관통하여 최하단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)에 접속될 수 있다. 즉, 최하단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)은 도 1을 참조하여 설명한 제 1 기판 패드들(112)의 역할을 할 수 있다.
연결 단자(500)는 제 2 재배선 기판(400)의 하부면 상에서 몰딩막(300)을 수직으로 관통하여 제 1 재배선 기판(100')의 상부면으로 연장될 수 있다. 이때, 연결 단자(500)는 최상단의 제 1 배선층(RL1')의 상부면에 접할 수 있다. 보다 구체적으로는, 연결 단자(500)는 최상단의 제 1 배선층(RL1')의 제 1 절연층(120)의 상부면에 접하고, 상기 제 1 절연층(120)의 상부면 상으로 노출되는 제 1 배선 패턴(122)의 제 1 비아(124)에 접속될 수 있다. 연결 단자(500)의 폭은 제 2 재배선 기판(400)으로부터 제 1 재배선 기판(100')을 향할수록 커질 수 있다. 또는 연결 단자(500)의 폭은 제 2 재배선 기판(400) 및 제 1 재배선 기판(100')으로부터의 거리에 무관하게 균일할 수 있다.
도 2에 도시된 바와는 다르게, 반도체 칩(200)은 제 1 재배선 기판(100')으로부터 이격될 수 있다.
도 3에 도시된 바와 같이, 반도체 칩(200)의 제 1 재배선 기판(100')의 상부면으로부터 이격될 수 있다. 반도체 칩(200)과 제 1 재배선 기판(100') 사이의 공간은 몰딩막(300')에 의해 채워질 수 있다.
제 1 절연층(120) 내에 제 1 배선 패턴(122)이 제공될 수 있다. 제 1 배선 패턴(122)은 제 1 절연층(120) 내에서 수평으로 연장될 수 있다. 제 1 배선 패턴(122)은 제 1 절연층(120)의 상부에 제공될 수 있다. 제 1 배선 패턴(122)의 상부면은 제 1 절연층(120)의 상부면 상으로 노출될 수 있다.
제 1 배선 패턴(122) 상에 제 1 비아(124)가 제공될 수 있다. 제 1 비아(124)는 서로 인접한 제 1 배선층들(RL1')의 제 1 배선 패턴들(122)을 수직으로 연결하기 위한 구성일 수 있다. 또는, 제 1 비아(124)는 최상단의 제 1 배선층(RL1')의 제 1 배선 패턴(122)과 반도체 칩(200)의 칩 패드들(202)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 1 비아(124)는 제 1 배선 패턴(122)의 일부의 상부면 상에 제공될 수 있다. 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 상부면으로부터 그 위에 위치하는 다른 제 1 배선층(RL1')의 제 1 절연층(120)을 관통하여 제 1 배선 패턴(122)의 하부면에 접속될 수 있다. 또는, 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 상부면으로부터 몰딩막(300')을 관통하여 칩 패드들(202)의 하부면에 접속될 수 있다.
도 3의 실시예에서, 연결 단자(500, 도 2 참조)는 제공되지 않을 수 있다. 도 3에 도시된 바와 같이, 최상단의 제 1 배선층(RL1')의 비아들(124) 중 반도체 칩(200)의 일측에 위치하는 비아(124')가 절연층을 관통하여 제 2 재배선 기판(400)에 접속될 수 있다. 다르게 설명하자면, 도 2에서 설명된 연결 단자(500)는 도 3의 반도체 패키지에서 최상단의 제 1 배선층(RL1')의 비아들(124) 중 일부(124')에 해당할 수 있다. 이 경우, 제 1 배선층(RL1')의 제 1 배선 패턴(122)은 제 1 절연층(120)의 상부에 제공될 수 있으며, 제 1 배선 패턴(122)의 상부면은 제 1 절연층(120)의 상부면 상으로 노출될 수 있다. 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 상부면으로부터 그 위에 위치하는 다른 제 1 배선층(RL1')의 제 1 절연층(120)을 관통하여 제 1 배선 패턴(122)의 하부면에 접속될 수 있다.
제 1 재배선 기판(100')은 보호층(114, 도 2 참조)이 제공되지 않을 수 있다. 제 1 배선 패턴(122)이 제 1 절연층(120)의 상부에 매립됨에 따라, 제 1 배선 패턴(122)이 제 1 절연층(120)의 하부면 상으로 노출되지 않을 수 있다. 즉, 최하단의 제 1 배선층(RL1)의 제 1 절연층(120)이 도 2를 참조하여 설명한 보호층(114)의 역할을 할 수 있다. 외부 단자들(116)은 최하단의 제 1 배선층(RL1)의 제 1 절연층(120)을 관통하여 제 1 배선 패턴(122)에 접속될 수 있다.
제 2 배선층(RL2')의 제 2 배선 패턴(422)은 제 2 절연층(420)의 상부에 제공될 수 있으며, 제 2 배선 패턴(422)의 상부면은 제 2 절연층(420)의 상부면 상으로 노출될 수 있다. 즉, 제 1 배선층(RL1')의 비아들(124) 중 일부(124')는 제 2 절연층(420)을 관통하여 제 2 배선 패턴(422)에 접속될 수 있다. 제 2 비아(424)는 제 2 배선 패턴(422)의 상기 상부면으로부터 그 위에 위치하는 다른 제 2 배선층(RL2')의 제 2 절연층(420)을 관통하여 제 2 배선 패턴(422)의 하부면에 접속될 수 있다. 최상단의 제 2 배선층(RL2') 상에는 제 3 절연 패턴(430)이 제공될 수 있으며, 상기 최상단의 제 2 배선층(RL2)의 제 2 비아(424)는 제 3 절연 패턴(430)을 관통하여 제 3 절연 패턴(430) 상에 배치되는 제 3 기판 패드들(432)에 접속될 수 있다.
도시된 바와는 다르게, 반도체 패키지는 반도체 칩(200)의 일측에서 몰딩막(300')을 수직으로 관통하여 제 1 재배선 기판(100)과 제 2 재배선 기판(400)을 연결하는 연결 단자를 포함할 수 있다. 이때, 최상단의 제 1 배선층(RL1')의 비아들(124) 중 일부는 몰딩막(300')을 관통하여 상기 연결 단자에 접속될 수 있다.
상기와 같이 반도체 패키지가 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1에서는 연결 단자(500)가 관통 전극인 반도체 패키지를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하여, 제 1 재배선 기판(100)과 제 2 재배선 기판(400)은 전기적으로 연결될 수 있다. 예를 들어, 제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이에 연결 단자가 제공될 수 있다. 도 4의 실시예에서, 반도체 패키지는 팬-아웃 패널 레벨 패키지(Fan Out-Panel Level Package, FO-PLP)로 제공될 수 있다. 예를 들어, 반도체 패키지는 연결 기판(510)을 더 포함할 수 있다.
연결 기판(510)은 내부를 관통하는 오프닝(OP)을 가질 수 있다. 예를 들어, 오프닝(OP)은 연결 기판(510)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(510)의 하부면은 제 1 재배선 기판(100)의 상부면과 이격될 수 있다.
연결 기판(510)은 베이스층(512) 및 베이스층(512) 내에 제공되는 배선 패턴인 도전부를 포함할 수 있다. 상기 도전부는 상기 도 1의 연결 단자(500)에 대응될 수 있다. 즉, 상기 도전부는 제 1 재배선 기판(100)과 제 2 재배선 기판(400)을 수직적으로 연결하는 배선 구조일 수 있다. 상기 도전부는 오프닝(OP)보다 연결 기판(510)의 외측에 배치될 수 있다. 상기 도전부는 상부 패드들(514), 하부 패드들(516) 및 비아들(518)을 포함할 수 있다. 상부 패드들(514)은 연결 기판(510)의 상부면에 배치될 수 있다. 하부 패드들(516)은 연결 기판(510)의 하부면에 배치될 수 있다. 비아들(518)은 베이스층(512)을 관통하고, 하부 패드들(516)과 상부 패드들(514)을 전기적으로 연결할 수 있다. 베이스층(512)은 실리콘 산화물(SiO)을 포함할 수 있다. 상부 패드들(514), 하부 패드들(516) 및 비아들(518)은 구리(Cu)와 같은 금속 또는 도전체를 포함할 수 있다.
연결 기판(510)은 제 1 재배선 기판(100)에 실장될 수 있다. 예를 들어, 연결 기판(510)은 하부 패드들(516) 상에 제공되는 연결 기판 단자들(520)을 통해 제 1 재배선 기판(100)의 제 2 기판 패드들(132) 중 일부에 접속될 수 있다. 상기 일부의 제 2 기판 패드들(132)은 제 2 기판 패드들(132) 중 반도체 칩(200)의 일측에 배치되는 제 2 기판 패드들(132)일 수 있다. 이에 따라, 연결 기판(510)은 반도체 칩(200) 및 외부 단자들(116)과 전기적으로 연결될 수 있다.
제 1 재배선 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 연결 기판(510)의 오프닝(OP) 내에 배치될 수 있다. 예를 들어, 반도체 칩(200)은 칩 패드들(202) 상에 제공되는 칩 연결 단자들(204)을 통해 제 1 재배선 기판(100)의 제 2 기판 패드들(132) 중 일부에 연결될 수 있다. 상기 일부의 제 2 기판 패드들(132)은 제 2 기판 패드들(132) 중 반도체 칩(200)의 아래에 배치되는 제 2 기판 패드들(132)일 수 있다.
제 1 재배선 기판(100) 상에 몰딩막(300)이 제공될 수 있다. 몰딩막(300)은 연결 기판(510)의 오프닝(OP) 내에서 반도체 칩(200)을 덮을 수 있다. 이때, 몰딩막(300)은 연결 기판(510)과 반도체 칩(200) 사이의 갭을 채울 수 있다. 또한, 몰딩막(300)은 반도체 칩(200)과 제 1 재배선 기판(100) 사이의 공간 또는 연결 기판(510)과 제 1 재배선 기판(100) 사이의 공간을 채울 수 있다. 몰딩막(300)은 연결 기판(510)의 상부면을 덮되, 상부 패드들(514)을 노출시킬 수 있다. 또는, 몰딩막(300)은 연결 기판(510)의 상부면을 덮지 않을 수 있다.
제 2 재배선 기판(400)은 몰딩막(300)의 상부면 및 연결 기판(510) 상부면 상에 배치될 수 있다. 제 2 재배선 기판(400)은 연결 기판(510)에 접속될 수 있다. 예를 들어, 제 2 재배선 기판(400)의 최하단의 제 2 배선층(RL2)의 제 2 비아(424)는 연결 기판(510)의 상부 패드들(514)에 접속될 수 있다.
다른 실시예들에 따르면, 도 2를 참조하여 설명한 바와 유사하게, 반도체 칩(200) 및 연결 기판(510)은 제 1 재배선 기판(100)에 다이렉트 본딩(direct bonding)될 수 있다. 예를 들어, 반도체 칩(200)의 하부면은 제 1 재배선 기판(100)의 상부면에 접할 수 있고, 연결 기판(510)의 하부면 또한 제 1 재배선 기판(100)의 상부면에 접할 수 있다. 이때, 제 1 재배선 기판(100)은 제 2 절연 패턴(130, 도 1 참조) 및 제 2 기판 패드들(132, 도 1 참조)을 갖지 않을 수 있다. 즉, 반도체 칩(200) 및 연결 기판(510)은 제 1 재배선 기판(100)의 최상단의 제 1 배선층(RL1)에 접속될 수 있다. 최상단에 위치하는 제 1 배선층(RL1)의 제 1 비아(124)는 제 1 배선 패턴(122)의 상기 상부면으로부터 연장되어 칩 패드들(202)의 하부면 또는 연결 기판(510)의 하부 패드(516)에 접속될 수 있다. 따라서, 반도체 칩(200) 및 연결 기판(510)을 제 1 재배선 기판(100)에 실장하기 위하여 별도의 구성(예를 들어, 칩 연결 단자(204) 또는 연결 기판 단자(520) 등)이 필요하지 않을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5를 참조하여, 반도체 패키지는 하부 패키지(BP) 및 상부 패키지(UP)를 포함할 수 있다. 즉, 반도체 패키지는 상부 패키지(UP)가 하부 패키지(BP) 상에 실장된 PoP(Package on Package)일 수 있다.
하부 패키지(BP)는 도 1 내지 도 4를 참조하여 설명한 반도체 패키지들과 동일 또는 유사할 수 있다. 예를 들어, 하부 패키지(BP)는 제 1 재배선 기판(100), 제 1 재배선 기판(100) 상에 실장되는 반도체 칩(200), 제 1 재배선 기판(100) 상에서 반도체 칩(200)을 덮는 몰딩막(300), 몰딩막(300) 상의 제 2 재배선 기판(400), 및 반도체 칩(200)의 일측에서 제 1 재배선 기판(100) 및 제 2 재배선 기판(200)을 연결하는 연결 단자(500)를 포함할 수 있다.
하부 패키지(BP) 상에 상부 패키지(UP)가 실장될 수 있다. 상부 패키지(UP)는 상부 패키지 기판(610), 상부 반도체 칩(620), 및 상부 몰딩막(630)을 포함할 수 있다. 상부 패키지 기판(610)은 인쇄 회로 기판(PCB)일 수 있다. 이와는 다르게, 상부 패키지 기판(610)은 재배선 기판일 수 있다. 제 1 상부 기판 패드들(612)이 상부 패키지 기판(610)의 하부면 상에 배치될 수 있다. 제 2 상부 기판 패드들(614)이 상부 패키지 기판(610)의 상부면 상에 배치될 수 있다.
상부 반도체 칩(620)이 상부 패키지 기판(610) 상에 배치될 수 있다. 상부 반도체 칩(620)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체 칩(620)은 반도체 칩(200)과 다른 종류의 반도체 칩일 수 있다. 상부 반도체 칩(620)의 상부 칩 패드(622)는 본딩 와이어(624)를 통해 상부 패키지 기판(610)의 제 2 상부 기판 패드들(614)과 전기적으로 연결될 수 있다. 도 5에서 상부 반도체 칩(620)이 와이어 본딩 방식으로 실장되는 것을 도시하였으나, 상부 반도체 칩(620)은 다양한 방식으로 실장될 수 있다.
상부 몰딩막(630)가 상부 패키지 기판(610) 상에 제공되어, 상부 반도체 칩(620)을 덮을 수 있다. 상부 몰딩막(630)는 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 단자(616)가 하부 패키지(BP) 및 상부 패키지(UP) 사이에 배치될 수 있다. 도전 단자(616)는 제 2 재배선 기판(400)의 제 3 기판 패드들(432) 및 상부 패키지 기판(610)의 제 1 상부 기판 패드들(612) 사이에 개재되어, 제 3 기판 패드들(432) 및 제 1 상부 기판 패드들(612)과 전기적으로 연결될 수 있다. 이에 따라, 상부 패키지(UP)가 도전 단자(616), 제 2 재배선 기판(400) 및 제 1 재배선 기판(100)을 통해 반도체 칩(200) 및 외부 단자(116)와 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하여, 제 1 재배선 기판(100) 및 제 2 재배선 기판(400)이 제공될 수 있다. 제 1 재배선 기판(100) 및 제 2 재배선 기판(400)은 도 1을 참조하여 설명한 것과 동일 또는 유사할 수 있다. 다만, 제 1 재배선 기판(100)은 제 2 절연 패턴(130, 도 1 참조) 및 제 2 기판 패드들(132, 도 1 참조)을 갖지 않을 수 있다. 이에 따라, 최상단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)이 제 1 재배선 기판(100)의 상부면 상으로 노출될 수 있다.
제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이에 제 1 내지 제 3 소자층들(DL1, DL2, DL3)이 제공될 수 있다. 도 6에서는 반도체 패키지가 3개의 소자층들을 포함하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 내지 제 3 소자층들(DL1, DL2, DL3)은 제 1 재배선 기판(100) 상에 순차적으로 적층될 수 있다. 제 1 내지 제 3 소자층들(DL1, DL2, DL3) 각각은 다이(250) 및 다이(250)를 둘러싸는 몰딩막(350)을 포함할 수 있다. 제 1 내지 제 3 소자층들(DL1, DL2, DL3)은 서로 동일 또는 유사할 수 있으며, 이하 제 1 소자층(DL1)을 기준으로 제 1 내지 제 3 소자층들(DL1, DL2, DL3)의 구성에 대해 상세히 설명하도록 한다.
다이(250)는 전면 및 후면을 가질 수 있다. 본 명세서에서 전면이라 함은 다이 내의 집적 소자의 활성면(active surface) 측의 일면으로, 다이의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 예를 들어, 다이(250)는 그의 전면에 제공되는 회로층(252)을 가질 수 있다. 회로층(252)에는 다이(250)의 상기 전면 상으로 노출되는 칩 패드들(254)이 제공될 수 있으며, 칩 패드들(254)은 회로층(252)을 통해 다이(250)의 집적 회로와 전기적으로 연결될 수 있다. 다이(250)는 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다.
다이(250)는 관통 비아들(256)을 더 포함할 수 있다. 관통 비아들(256)은 다이(250)를 수직으로 관통할 수 있다. 관통 비아들(256)의 일단은 다이(250)의 후면 상에 노출될 수 있다. 이때, 관통 비아들(256)의 상부면은 다이(250)의 상기 후면과 공면(coplanar)을 이룰 수 있다. 관통 비아들(256)의 다른 일단은 다이(250)의 전면을 향해 연장되어 회로층(252)에 접속될 수 있다.
몰딩막(350)이 다이(250)를 둘러쌀 수 있다. 몰딩막(350)은 다이(250)의 측면들을 덮을 수 있다. 몰딩막(350)은 다이(250)의 후면을 노출시킬 수 있다. 몰딩막(350)의 상부면은 다이(250)의 상기 후면과 공면을 이룰 수 있으며, 몰딩막(350)의 상기 상부면과 다이(250)의 상기 후면은 실질적으로 평탄할 수 있다. 몰딩막(350)은 다이(250)의 전면을 노출시킬 수 있다. 몰딩막(350)의 하부면은 다이(250)의 상기 전면과 공면을 이룰 수 있으며, 몰딩막(350)의 상기 상부면과 다이(250)의 상기 전면은 실질적으로 평탄할 수 있다.
상기와 같이 제 1 내지 제 3 소자층들(DL1, DL2, DL3)이 제공될 수 있다.
제 1 소자층(DL1)은 제 1 재배선 기판(100) 상에 제공될 수 있다. 이때, 제 1 소자층(DL1)의 다이(250)는 제 1 재배선 기판(100)에 실장될 수 있다. 예를 들어, 다이(250)의 전면이 제 1 재배선 기판(100)을 향할 수 있으며, 다이(250)는 제 1 재배선 기판(100)에 전기적으로 연결될 수 있다. 이때, 다이(250)의 상기 전면은 제 1 재배선 기판(100)의 상부면에 접할 수 있다. 예를 들어, 제 1 소자층(DL1)의 다이(250)의 회로층(252)은 제 1 재배선 기판(100)의 최상단의 제 1 배선층(RL1)과 서로 접할 수 있다.
제 1 소자층(DL1)과 제 1 재배선 기판(100)의 경계 상에서, 다이(250)의 칩 패드(254)와 최상단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)은 서로 접할 수 있으며, 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 다이(250)의 칩 패드(254)와 최상단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)은 연속적인 구성을 가질 수 있고, 그들 간의 계면은 시각적으로 보이지 않을 수 있다.
제 1 소자층(DL1)의 몰딩막(350)은 제 1 재배선 기판(100)의 상부면과 접할 수 있다.
제 1 소자층(DL1) 상에 제 2 소자층(DL2)이 제공될 수 있다. 제 2 소자층(DL2)의 다이(250)는 제 1 소자층(DL1)의 다이(250)에 실장될 수 있다. 예를 들어, 제 2 소자층(DL2)의 다이(250)의 전면이 제 1 소자층(DL1)의 다이(250)를 향할 수 있다. 이때, 제 2 소자층(DL2)의 다이(250)의 상기 전면은 제 1 소자층(DL1)의 다이(250)의 후면과 접할 수 있다.
제 2 소자층(DL2)과 제 1 소자층(DL1)의 경계 상에서, 제 2 소자층(DL2)의 다이(250)의 칩 패드(254)는 제 1 소자층(DL1)의 다이(250)의 관통 비아들(256)과 서로 접할 수 있으며, 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 소자층(DL2)의 다이(250)의 칩 패드(254)는 제 1 소자층(DL1)의 다이(250)의 관통 비아들(256)은 연속적인 구성을 가질 수 있고, 그들 간의 계면은 시각적으로 보이지 않을 수 있다.
제 2 소자층(DL2)의 몰딩막(350)은 제 1 소자층(DL1)의 몰딩막(350)의 상부면과 접할 수 있다.
제 2 소자층(DL2) 상에 제 3 소자층(DL3)이 제공될 수 있다. 제 3 소자층(DL3)을 제 2 소자층(DL2) 상에 배치 및 실장하는 것은, 제 2 소자층(DL2)을 제 1 소자층(DL1) 상에 배치 및 실장하는 것과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제 3 소자층(DL3)의 다이(250)의 전면은 제 2 소자층(DL2)의 다이(250)의 후면과 접할 수 있다. 제 3 소자층(DL3)과 제 2 소자층(DL2)의 경계 상에서, 제 3 소자층(DL3)의 다이(250)의 칩 패드(254)는 제 2 소자층(DL2)의 다이(250)의 관통 비아들(256)과 서로 접할 수 있으며, 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다.
제 3 소자층(DL3)의 몰딩막(350)은 제 2 소자층(DL2)의 몰딩막(350)의 상부면과 접할 수 있다.
제 3 소자층(DL3)의 상부면은 제 2 재배선 기판(400)의 하부면과 접할 수 있다. 즉, 제 1 소자층(DL1), 제 2 소자층(DL2) 및 제 3 소자층(DL3)의 다이들(250)은 제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이에서 수직적으로 적층될 수 있다. 복수의 몰딩막들(350)은 제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이를 채우되, 각각 다이들(250)을 둘러싸고 있을 수 있다.
제 1 재배선 기판(100)과 제 2 재배선 기판(400) 사이에 연결 단자(500)가 제공될 수 있다. 예를 들어, 연결 단자(500)는 관통 전극(through electrode)일 수 있다. 연결 단자(500)는 다이들(250)로부터 옆으로 이격되어 배치될 수 있다. 연결 단자(500)는 제 1 소자층(DL1), 제 2 소자층(DL2) 및 제 3 소자층(DL3)의 몰딩막들(350)을 수직으로 관통할 수 있다. 연결 단자(500)는 제 1 재배선 기판(100)의 최상단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)에 접속될 수 있다. 연결 단자(500)는 제 2 재배선 기판(400)의 최하단에 배치되는 제 2 배선층(RL2)의 제 2 배선 패턴(422)에 접속될 수 있다.
도 6에서는 제 2 재배선 기판(400)과 제 3 소자층(DL3)이 직접적으로는 연결되지 않는 것으로 도시하였으나 본 발명이 이에 한정되는 것은 아니다. 최하단의 제 2 배선층(RL2)의 제 2 비아(424)중 일부는 제 3 소자층(DL3)의 다이(250)의 후면 상으로 노출되는 관통 비아(256)에 접속될 수 있다.
도 7 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하여, 캐리어 기판(700)이 제공될 수 있다. 캐리어 기판(700)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(700)은 캐리어 기판(700)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(700) 상에 제 1 절연 패턴(110)이 제공될 수 있다. 제 1 절연 패턴(110)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다.
제 1 절연 패턴(110) 내부에 제 1 기판 패드들(112)이 형성될 수 있다. 예를 들어, 제 1 절연 패턴(110)을 패터닝하여 제 1 기판 패드들(112)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 컨포멀하게 형성된 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 기판 패드들(112)이 형성될 수 있다.
또는, 캐리어 기판(700) 상에 형성된 시드막 상에 희생층을 형성한 후 상기 희생층을 패터닝하여 제 1 기판 패드들(112)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 기판 패드들(112)이 형성될 수 있다. 이후, 상기 희생층을 제거하고, 제 1 기판 패드들(112)을 마스크로 상기 시드막을 패터닝할 수 있다. 이후, 캐리어 기판(700) 상에 기판 패드들(112)을 둘러싸는 제 1 절연 패턴(110)이 형성될 수 있다.
제 1 절연 패턴(110) 상에 제 1 절연층(120)이 형성될 수 있다. 제 1 절연층(120)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 1 절연층(120)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다.
제 1 절연층(120) 상에 제 1 기판 패드들(112)을 노출시키는 개구들 또는 수평으로 연장되는 트랜치들이 형성될 수 있다. 제 1 절연층(120) 상에 도전층이 형성될 수 있다. 상기 도전층은 상기 개구들 및 상기 트랜치들을 채우고, 제 1 절연층(120)의 상부면을 덮을 수 있다. 상기 도전층은 제 1 절연층(120)을 컨포멀하게 덮도록 형성된 시드막을 시드로 사용하는 전기 도금 공정(electroplating)공정을 실시하여 형성될 수 있다. 상기 도전층은 구리와 같은 금속을 포함할 수 있고, 제 1 절연층(120)의 상부면 상으로 연장될 수 있다.
상기 도전층 상에 평탄화 공정이 수행되어 제 1 배선 패턴(122)이 형성될 수 있다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 평탄화 공정은 제 1 절연층(120)의 상부면이 노출될 때가지 수행될 수 있다. 상기와 같이, 제 1 절연층(120) 및 제 1 배선 패턴(122)을 갖는 하나의 제 1 배선층(RL1)이 형성될 수 있다.
복수의 제 1 배선층(RL1)을 갖는 제 1 재배선 기판(100)을 형성하고자 하는 경우, 상기 설명한 공정들을 반복하여 복수의 제 1 배선층들(RL1)이 형성될 수 있다. 예를 들어, 최하단의 제 1 배선층(RL1) 상에 또 다른 제 1 절연층(120)을 형성한 후, 상기 제 1 절연층(120) 상에 최하단의 제 1 배선층(RL1)의 제 1 배선 패턴(122)을 노출시키는 개구를 형성하고, 상기 제 1 절연층(120) 상에 상기 개구를 채우는 도전층을 형성하고, 상기 도전층에 평탄화 공정을 수행할 수 있다.
최상단의 제 1 배선층(RL1) 상에 제 2 절연 패턴(130) 및 제 2 기판 패드들(132)이 형성될 수 있다. 제 2 절연 패턴(130)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 절연 패턴(130)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 2 절연 패턴(130)에 개구들이 형성될 수 있다. 예를 들어 제 2 절연 패턴(130) 상에 마스크 패턴을 형성한 후, 제 2 절연 패턴(130)을 패터닝하여 상기 개구들을 형성할 수 이후 상기 마스크 패턴은 제거될 수 있다.
제 2 절연 패턴(130) 상에 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층을 패터닝하여 제 2 기판 패드들(132)이 형성될 수 있다.
상기와 같이 제 1 재배선 기판(100)이 형성될 수 있다.
도 8을 참조하여, 제 1 재배선 기판(100) 상에 연결 단자(500)가 형성될 수 있다. 도 7 내지 도 12의 실시예에서 연결 단자(500)는 도 1에서 설명한 관통 전극일 수 있다. 예를 들어, 제 1 재배선 기판(100) 상에 희생막을 형성하고, 상기 희생막을 관통하여 제 2 기판 패드들(132)을 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 도전 물질을 채워 연결 단자(500)가 형성될 수 있다. 상기 희생막은 이후 제거될 수 있다.
제 1 재배선 기판(100) 상에 반도체 칩(200)이 실장될 수 있다. 반도체 칩(200)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 반도체 칩(200)의 칩 패드들(202) 상에 칩 연결 단자들(204)이 제공될 수 있다. 칩 연결 단자들(204)이 제 2 기판 패드들(132) 상에 위치하도록 반도체 칩(200)이 정렬된 후, 리플로우(reflow) 공정을 수행하여 칩 연결 단자들(204)을 제 2 기판 패드들(132)과 칩 패드들(202)에 연결시킬 수 있다.
도 4를 참조하여 설명한 반도체 패키지를 형성하고자 하는 경우, 제 1 재배선 기판(100) 상에 연결 기판 단자들(520, 도 4 참조)을 이용하여 연결 기판(510, 도 4 참조)이 실장될 수 있다. 이후, 반도체 칩(200)이 연결 기판(510)의 오프닝 내에 위치하도록, 제 1 재배선 기판(100) 상에 반도체 칩(200)이 실장될 수 있다. 이하, 도 8을 기준으로 계속 설명하도록 한다.
도 9를 참조하여, 제 1 재배선 기판(100) 상에 몰딩막(300)이 형성될 수 있다. 몰딩막(300)은 반도체 칩(200)을 덮고, 연결 단자(500)를 둘러쌀 수 있다. 예를 들어, 제 1 재배선 기판(100) 상에 반도체 칩(200) 및 연결 단자(500)를 덮도록 절연 부재를 도포한 후, 상기 절연 부재를 경화시켜 몰딩막(300)이 형성될 수 있다. 이후, 몰딩막(300)은 연결 단자(500)의 상부면이 노출되도록 평탄화 공정이 수행될 수 있다.
도 8 및 도 9에 도시된 바와는 다르게, 제 1 재배선 기판(100) 상에 반도체 칩(200)이 실장되고, 제 1 재배선 기판(100) 상에 반도체 칩(200)을 덮는 몰딩막(300)을 형성하고, 몰딩막(300)에 제 2 기판 패드들(132)을 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 도전 물질을 채워 연결 단자(500)가 형성될 수 있다. 이 경우, 필요에 따라 몰딩막(300) 및 연결 단자(500)의 높이를 조절하기 위한 박막화 공정이 수행될 수 있다.
도 10을 참조하여, 몰딩막(300) 상에 제 2 재배선 기판(400)이 형성될 수 있다. 제 2 재배선 기판(400)을 형성하는 공정은 제 1 재배선 기판(100)을 형성하는 공정과 유사할 수 있다. 예를 들어, 몰딩막(300) 상에 제 2 절연층(420)을 형성한 후, 제 2 절연층(420)을 관통하여 연결 단자(500)를 노출시키는 개구들을 형성하고, 상기 개구들 내에 제 2 배선 패턴(422) 및 제 2 비아(424)가 제공될 수 있다. 상기와 같이 제 2 배선층(RL2)이 형성될 수 있으며, 상기 공정을 반복하여 적층된 복수의 제 2 배선층들(RL2)이 형성될 수 있다. 최상단의 제 2 배선층(RL2) 상에 제 3 절연 패턴(430)을 형성하고, 제 3 절연 패턴(430)을 관통하는 개구들을 형성한 후, 제 3 절연 패턴(430) 상에 상기 개구들을 통해 제 2 배선층들(RL2)에 접속되는 제 3 기판 패드들(432)이 형성될 수 있다. 상기와 같이 제 2 재배선 기판(400)이 형성될 수 있다.
필요에 따라, 제 2 재배선 기판(400) 상에 상부 패키지(UP, 도 5 참조)가 실장될 수 있다. 상부 패키지(UP)는 상부 패키지 기판(610, 도 5 참조), 상부 반도체 칩(620, 도 5 참조), 및 상부 몰딩막(630, 도 5 참조)을 포함할 수 있다. 상부 패키지(UP)는 도전 단자(616, 도 5 참조)를 이용하여 제 2 재배선 기판(400) 상에 실장될 수 있다. 이와 같은 경우, 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 11을 참조하여, 캐리어 기판(700)이 제거되어 제 1 재배선 기판(100)의 하부면이 노출될 수 있다. 제 1 재배선 기판(100)의 하부면 상에 보호층(114)이 형성될 수 있다. 보호층(114)을 패터닝하여 제 1 기판 패드들(112)을 노출시킨 후, 제 1 기판 패드들(112) 상에 외부 단자들(116)이 제공될 수 있다. 상기와 같이 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이후, 반도체 패키지는 필요에 따라 마더 보드와 같이 외부 전자 장치(1000)에 실장될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지를 제조하고 난 후 공정으로써, 상부 패키지(UP, 도 5 참조)를 실장하거나 반도체 패키지를 외부 전자 장치(1000)에 실장하는 공정이 수행될 수 있다. 이때, 솔더 등을 녹이기 위한 리플로우(reflow) 공정이 수행될 수 있다. 반도체 패키지 내에 배치되는 절연층들(120, 420)의 절연 물질의 양 및 배선 패턴들(122, 422)의 금속 물질의 양은 반도체 칩(200)의 상방과 하방에서 서로 유사할 수 있다. 따라서, 제 2 재배선 기판(400)의 제조 후 공정 시 반도체 패키지에 가해지는 열에 의해 반도체 패키지가 휘어지는(warpage) 것이 방지될 수 있다. 즉, 반도체 패키지의 제조 공정 중 반도체 패키지가 파손되는 것을 방지할 수 있으며, 불량 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 재배선 기판 110: 제 1 절연 패턴
120: 제 1 절연층 122: 제 1 배선 패턴
200: 반도체 칩 300: 몰딩막
400: 제 2 재배선 기판 420: 제 2 절연층
422: 제 2 배선 패턴 500: 연결 단자
RL1: 제 1 배선층 RL2: 제 2 배선층

Claims (20)

  1. 순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 실장되는 반도체 칩;
    상기 제 1 재배선 기판 상에서 상기 반도체 칩을 둘러싸는 몰딩막;
    상기 몰딩막 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판;
    상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자; 및
    상기 제 1 재배선 기판의 하부면 상에 제공되는 외부 단자를 포함하되,
    상기 제 1 배선층들 각각은 제 1 절연층 및 상기 제 1 절연층 내에 제공되는 제 1 배선 패턴을 포함하고,
    상기 제 2 배선층들 각각은 제 2 절연층 및 상기 제 2 절연층 내에 제공되는 제 2 배선 패턴을 포함하고,
    상기 제 1 재배선 기판의 두께 및 상기 제 2 재배선 기판의 두께는 실질적으로 동일하고,
    상기 제 1 배선층들의 제 1 두께는 상기 제 2 배선층들의 제 2 두께보다 얇은 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 재배선 기판 내에서 제공되는 상기 제 1 배선층들의 수는 상기 제 2 재배선 기판 내에서 제공되는 상기 제 2 배선층들의 수보다 많은 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 배선층들의 수와 상기 제 1 배선층들의 수의 차이는 1 내지 3인 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 배선층들의 상기 제 2 두께는 상기 제 1 배선층들의 상기 제 1 두께의 1배 내지 3배인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 배선층들의 상기 제 1 두께 및 상기 제 2 배선층들의 상기 제 2 두께는 각각 1um 내지 8um인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 배선층들 각각의 두께들은 서로 동일하고,
    상기 제 2 배선층들 각각의 두께들은 서로 동일한 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 배선층들의 상기 제 1 배선 패턴의 제 3 두께는 상기 제 2 배선층들의 상기 제 2 배선 패턴의 제 4 두께보다 얇은 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 배선 패턴의 상기 제 4 두께는 상기 제 1 배선 패턴의 상기 제 3 두께의 1.1배 내지 2배인 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 재배선 기판은 상기 제 1 재배선 기판의 상부면 상에 배치되고, 상기 제 1 배선층들에 전기적으로 연결되는 제 1 패드를 더 포함하되,
    상기 반도체 칩은 상기 제 1 재배선 기판의 상기 제 1 패드에 플립 칩(flip chip) 방식으로 실장되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 몰딩막은 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판 사이의 공간을 채우고,
    상기 연결 단자는 상기 몰딩막을 수직으로 관통하는 관통 전극을 포함하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에 배치되고, 그의 내부를 관통하는 오프닝을 갖는 연결 기판을 더 포함하되,
    상기 반도체 칩은 상기 연결 기판의 상기 오프닝 내에 배치되고,
    상기 몰딩막은 상기 오프닝 내에서 상기 연결 기판과 상기 반도체 칩의 사이를 채우고,
    상기 연결 단자는 상기 연결 기판 내에 제공되는 배선 패턴을 포함하는 반도체 패키지.

  12. 순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판;
    상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에 배치되고, 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판 중 어느 하나에 실장되는 반도체 칩;
    상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에서 상기 반도체 칩을 둘러싸는 몰딩막; 및
    상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자를 포함하되,
    상기 제 1 배선층들 및 상기 제 2 배선층들 각각은 절연층 및 상기 절연층 내에 제공되는 배선 패턴을 포함하고,
    상기 제 1 재배선 기판의 두께 및 상기 제 2 재배선 기판의 두께는 실질적으로 동일하고,
    상기 제 1 재배선 기판 내에서 제공되는 상기 제 1 배선층들의 수는 상기 제 2 재배선 기판 내에서 제공되는 상기 제 2 배선층들의 수보다 많은 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 배선층들의 제 1 두께는 상기 제 2 배선층들의 제 2 두께보다 얇은 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 제 2 배선층들의 수와 상기 제 1 배선층들의 수의 차이는 1 내지 3인 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 제 1 배선층들의 상기 배선 패턴의 제 3 두께는 상기 제 2 배선층들의 상기 배선 패턴의 제 4 두께보다 얇은 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 제 1 재배선 기판은 상기 제 1 재배선 기판의 상부면 상에 배치되고, 상기 제 1 배선층들에 전기적으로 연결되는 제 1 패드를 더 포함하되,
    상기 반도체 칩은 상기 제 1 재배선 기판의 상기 제 1 패드에 플립 칩(flip chip) 방식으로 실장되는 반도체 패키지.

  17. 순차적으로 적층된 제 1 배선층들을 갖는 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩 상에 배치되고, 순차적으로 적층된 제 2 배선층들을 갖는 제 2 재배선 기판; 및
    상기 반도체 칩의 일측에서 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 연결 단자를 포함하되,
    상기 제 1 재배선 기판의 두께와 상기 제 2 재배선 기판의 두께의 비는 1 내지 1.3이고,
    상기 제 1 재배선 기판 내에서 제공되는 상기 제 1 배선층들의 수는 상기 제 2 재배선 기판 내에서 제공되는 상기 제 2 배선층들의 수보다 많되,
    상기 제 1 배선층들의 제 1 두께는 상기 제 2 배선층들의 제 2 두께보다 얇은 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 재배선 기판의 두께 및 상기 제 2 재배선 기판의 두께는 실질적으로 동일한 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 제 1 배선층들 각각은 제 1 절연층 및 상기 제 1 절연층 내에 제공되는 제 1 배선 패턴을 포함하고,
    상기 제 2 배선층들 각각은 제 2 절연층 및 상기 제 2 절연층 내에 제공되는 제 2 배선 패턴을 포함하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제 1 배선 패턴의 제 3 두께는 상기 제 2 배선 패턴의 제 4 두께보다 얇은 반도체 패키지.
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