KR20220150093A - 반도체 패키지 - Google Patents

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KR20220150093A
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substrate
redistribution
semiconductor chip
interposer
disposed
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KR1020210057375A
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강명삼
고영찬
김정석
문경돈
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삼성전자주식회사
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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 패키지 기판, 상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고, 상기 인터포저 기판 상에 배치된 연결 기판, 상기 연결 기판은 그 내부를 관통하는 연결 홀을 가지고, 상기 인터포저 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩은 상기 연결 홀 내에 배치되고, 상기 인터포저 기판 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격되고, 상기 제2 반도체 칩은 상기 연결 홀 내에 배치되고, 및 상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩을 포함할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 재배선 기판을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 일 기술적 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고, 상기 인터포저 기판 상에 배치된 연결 기판, 상기 연결 기판은 그 내부를 관통하는 연결 홀을 가지고, 상기 인터포저 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩은 상기 연결 홀 내에 배치되고, 상기 인터포저 기판 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격되고, 상기 제2 반도체 칩은 상기 연결 홀 내에 배치되고, 및 상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩을 포함할 수 있다.
본 발명에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고, 상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩, 상기 연결 반도체 칩은 상기 제2 재배선 기판에 인접한 제1 면을 가지고, 및 상기 인터포저 기판 상에 실장된 제1 반도체 칩을 포함하되, 상기 인터포저 몰딩막은 상기 제2 재배선 기판과 상기 연결 반도체 칩의 상기 제1 면 사이에 개재될 수 있다.
본 발명에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고, 상기 인터포저 기판 상에 배치된 연결 기판, 상기 연결 기판은 그 내부를 관통하는 연결 홀을 가지고, 상기 인터포저 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩은 상기 연결 홀 내에 배치되고, 상기 인터포저 기판 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격되고, 상기 제2 반도체 칩은 상기 연결 홀 내에 배치되고, 상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩, 상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치되고, 상기 연결 반도체 칩과 수평적으로 이격되는 커패시터 칩, 및 상기 인터포저 기판 상에 배치되고, 상기 제1 반도체 칩의 측벽, 상기 제2 반도체 칩의 측벽, 및 상기 연결 기판을 덮는 몰딩막을 포함할 수 있다.
본 발명에 따르면, 제조 공정 중 재배선 기판의 왜곡(warpage)에 의해 발생하는 반도체 칩과 재배선 기판의 연결 불량을 감소시킬 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 패키지를 제공할 수 있다.
본 발명에 따르면, 인터포저 기판 내에 연결 반도체 칩 및 커패시터 칩이 배치됨에 따라, 반도체 패키지의 설계 자유도가 향상될 수 있고, 궁극적으로는 소형화된 반도체 패키지를 제공할 수 있다.
본 발명에 따르면, 인터포저 기판 내에 커패시터 칩이 배치됨에 따라, 전원 신호 또는 입력 신호의 노이즈가 효과적으로 제거될 수 있고, 전원 무결성(Power Integrity) 특성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 3은 도 2의 A 영역을 확대 도시한 도면이다.
도 4a 및 도 4b는 도 2의 B 영역을 확대 도시한 도면이다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다. 도 3은 도 2의 A 영역을 확대 도시한 도면이다. 도 4a 및 도 4b는 도 2의 B 영역을 확대 도시한 도면이다.
도 1, 도 2, 도 3, 도 4a, 및 도 4b를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 인터포저 기판(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 연결 반도체 칩(330), 연결 기판(400), 및 몰딩막(460)을 포함할 수 있다.
패키지 기판(100)은 기판 패드들(110) 및 단자 패드들(120)을 포함할 수 있다. 예를 들어, 상기 패키지 기판(100)은 인쇄회로기판(printed circuit board: PCB)일 수 있다. 상기 기판 패드들(110)은 상기 패키지 기판(100)의 상면에 인접할 수 있고, 상기 단자 패드들(120)은 상기 패키지 기판(100)의 하면에 인접할 수 있다. 상기 기판 패드들(110)은 상기 패키지 기판(100)의 상면 상에 노출될 수 있다. 상기 패키지 기판(100) 내에 기판 배선들(미도시)이 제공될 수 있다. 상기 기판 패드들(110) 및 상기 단자 패드들(120)은 상기 기판 배선들(미도시)에 전기적으로 연결될 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다. 상기 기판 패드들(110) 및 상기 단자 패드들(120)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나의 금속을 포함할 수 있다.
외부 단자들(150)이 상기 패키지 기판(100)의 하면 상에 제공될 수 있다. 상기 외부 단자들(150)은 상기 단자 패드들(120)의 하면 상에 배치되어, 상기 단자 패드들(120)에 각각 전기적으로 연결될 수 있다. 상기 외부 단자들(150)은 외부 장치와 접속할 수 있다. 이에 따라, 외부의 전기적 신호들이 상기 외부 단자들(150)을 통해 상기 기판 패드들(110)에 송수신될 수 있다. 상기 외부 단자들(150)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 외부 단자들(150)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al) 및 비스무트(Bi) 중에서 적어도 하나의 금속을 포함할 수 있다.
인터포저 기판(200)이 상기 패키지 기판(100)의 상에 배치될 수 있다. 상기 인터포저 기판(200)은 상기 패키지 기판(100)과 상기 제1 반도체 칩(310) 사이, 및 상기 패키지 기판(100)과 상기 제2 반도체 칩(320) 사이에 배치될 수 있다. 상기 인터포저 기판(200)은 제1 재배선 기판(210), 제2 재배선 기판(220), 및 인터포저 몰딩막(260)을 포함할 수 있다. 상기 인터포저 몰딩막(260)은 상기 제1 재배선 기판(210) 및 상기 제2 재배선 기판(220) 사이에 개재될 수 있다. 상기 제1 재배선 기판(210)은 상기 제1 반도체 칩(310) 및 상기 인터포저 몰딩막(260) 사이에 배치될 수 있다. 상기 제2 재배선 기판(220)은 상기 패키지 기판(100) 및 상기 인터포저 몰딩막(260) 사이에 배치될 수 있다.
상기 제1 재배선 기판(210)은 제1 재배선 절연층(215) 및 제1 재배선 패턴(211)을 포함할 수 있다. 상기 제1 재배선 절연층(215)은 단일층 또는 복수로 적층된 층일 수 있다. 일부 실시예에서, 상기 제1 재배선 절연층들(215) 중에서, 인접한 두 층들 사이의 계면은 구분되지 않을 수 있다. 상기 제1 재배선 절연층들(215)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제1 재배선 절연층(215)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
상기 제1 재배선 패턴(211)이 상기 제1 재배선 절연층(215) 내에 배치될 수 있다. 상기 제1 재배선 패턴(211)은 복수로 제공될 수 있다. 도 3에 도시된 바와 같이, 상기 제1 재배선 패턴들(211)의 각각은 제1 배선 부분(211W) 및 제1 비아 부분(211V)을 포함할 수 있다. 본 명세서에서, 어떤 도전 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있고, 어떤 도전 구성 요소의 배선 부분은 수평적 연결을 위한 부분일 수 있다. 이 때, 상기 배선 부분의 너비는 상기 비아 부분의 너비보다 더 클 수 있다. 상기 제1 배선 부분(211W)은 상기 패키지 기판(100)의 상면에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제1 배선 부분(211W)의 폭은 상기 제1 비아 부분(211V)의 폭보다 클 수 있다. 상기 제1 비아 부분(211V)은 상기 제1 배선 부분(211W) 상에 배치될 수 있다. 상기 제1 비아 부분(211V)은 상기 인터포저 기판(200)의 상면을 향하여 돌출된 형태일 수 있다. 상기 제1 비아 부분(211V)의 최상부의 폭은 상기 제1 비아 부분(211V)의 최하부의 폭보다 작을 수 있다. 상기 제1 재배선 패턴(211)은 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 다만, 도시된 것과는 다르게, 본 발명의 반도체 패키지(10)의 상기 제2 재배선 절연층(225)은 두개의 층일 수 있고, 두개의 층인 상기 제2 재배선 절연층들(225) 내에 각각 제2 재배선 패턴들(221)이 배치될 수 있다.
도전 패턴(216)이 상기 제1 재배선 패턴들(211) 중 최하부의 제1 재배선 패턴들(211)의 하면 상에 배치될 수 있다. 상기 도전 패턴(216)은 상기 최하부의 제1 재배선 패턴들(211)의 제1 배선 부분(211W)의 하면과 접촉할 수 있다. 상기 도전 패턴(216)은 도전성 물질을 포함할 수 있고, 예를 들어, 니켈(Ni) 및 금(Au) 중에서 적어도 하나를 포함할 수 있다. 도 3에 도시된 바와 같이, 상기 도전 패턴(216)은 제1 도전 패턴(217) 및 제2 도전 패턴(218)을 포함할 수 있다. 상기 제1 도전 패턴(217) 및 상기 제2 도전 패턴(218)은 상기 최하부의 제1 재배선 패턴(211)의 하면 상에 차례로 적층될 수 있다. 즉, 상기 제2 도전 패턴(218)은 상기 제1 도전 패턴(217)을 사이에 두고 상기 최하부의 제1 재배선 패턴(211)과 이격될 수 있다. 상기 제1 도전 패턴(217)은 상기 최하부의 제1 재배선 패턴들(211)의 제1 배선 부분(211W)의 하면과 접촉할 수 있다. 상기 제2 도전 패턴(218)은 상기 제1 도전 패턴(217)의 하면에 접촉할 수 있다. 상기 제1 도전 패턴(217)은 도전성 물질을 포함할 수 있고, 예를 들어, 니켈(Ni)을 포함할 수 있다. 상기 제2 도전 패턴(218)은 도전성 물질을 포함할 수 있고, 예를 들어, 금(Au)을 포함할 수 있다.
연결 반도체 칩(330) 및 커패시터 칩(340)이 상기 제1 재배선 기판(210)의 하면 상에 실장될 수 있다. 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)은 상기 인터포저 몰딩막(260) 내에 배치될 수 있다. 상기 연결 반도체 칩(330)과 상기 커패시터 칩(340)은 서로 수평적으로 이격되어 배치될 수 있다. 평면적 관점에서, 상기 연결 반도체 칩(330)은 상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩(320) 사이에 배치될 수 있다. 즉, 상기 연결 반도체 칩(330)의 일부는 상기 제1 반도체 칩(310)의 일부와 수직적으로 중첩될 수 있고, 상기 연결 반도체 칩(330)의 다른 일부는 상기 제2 반도체 칩(320)의 일부와 수직적으로 중첩될 수 있다. 상기 연결 반도체 칩(330)은 상기 제2 재배선 기판(220)에 인접한 제1 면(330a) 및 상기 제1 재배선 기판(210)에 인접한 제2 면(330b)을 포함할 수 있다. 상기 커패시터 칩(340)은 상기 제2 재배선 기판(220)에 인접한 제1 면(340a) 및 상기 제1 재배선 기판(210)에 인접한 제2 면(340b)을 포함할 수 있다. 상기 연결 반도체 칩(330)의 상기 제1 면(330a) 및 상기 커패시터 칩(340)의 상기 제1 면(340a)은 상기 제2 재배선 기판(220)의 상면과 접촉하지 않을 수 있다.
상기 연결 반도체 칩(330)은 제1 도전 패드들(335)을 포함할 수 있다. 상기 제1 도전 패드들(335)은 상기 연결 반도체 칩(330)의 상기 제2 면(330b) 상으로 노출될 수 있다. 상기 커패시터 칩(340)은 제2 도전 패드들(345)을 포함할 수 있다. 상기 제2 도전 패드들(345)은 상기 커패시터 칩(340)의 상기 제2 면(340b) 상으로 노출될 수 있다. 상기 제1 도전 패드들(335) 및 상기 제2 도전 패드들(345)은 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
도전 연결부들(350)이 상기 제1 재배선 기판(210)과 상기 연결 반도체 칩(330) 사이, 및 상기 제1 재배선 기판(210)과 상기 커패시터 칩(340) 사이에 개재될 수 있다. 상기 도전 연결부들(350)은 상기 인터포저 기판(200)의 중심 영역 상에 제공되는 상기 도전 패턴(216)의 하면 상에 배치될 수 있다. 상기 도전 연결부들(350)에 의해, 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)은 각각 상기 제1 재배선 기판(210)에 전기적으로 연결될 수 있다. 상기 제1 도전 패드들(335)은 상기 도전 연결부들(350) 중 대응하는 하나를 통해, 상기 최하부의 제1 재배선 패턴들(211) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 제2 도전 패드들(345)은 상기 도전 연결부들(350) 중 대응하는 하나를 통해, 상기 최하부의 제1 재배선 패턴들(211) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 도전 연결부들(350)은 도전 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중에서 적어도 하나의 형태를 가질 수 있다.
도 3에 도시된 바와 같이, 상기 도전 연결부들(350)의 각각은 솔더 범프(351), 제1 범프 패턴(352), 제2 범프 패턴(353), 및 제3 범프 패턴(354)을 포함할 수 있다. 상기 솔더 범프(351)는 상기 도전 패턴(216)과 접촉할 수 있다. 상기 제1 범프 패턴(352)은 상기 솔더 범프(351) 및 상기 제2 범프 패턴(353) 사이에 개재될 수 있다. 상기 제2 범프 패턴(353)은 상기 제1 범프 패턴(352) 및 상기 제3 범프 패턴(354) 사이에 개재될 수 있다. 본 명세서에서, 상기 제1 범프 패턴(352), 상기 제2 범프 패턴(353), 및 상기 제3 범프 패턴(354)은 범프 패턴으로 지칭될 수 있다. 상기 범프 패턴은 필라(pillar) 형상을 가질 수 있다. 상기 솔더 범프(351)는 도전성 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 은(Ag), 및 납(Pb) 중에서 적어도 하나를 포함할 수 있다. 상기 제1 범프 패턴(352)은 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다. 상기 제2 범프 패턴(353)은 도전성 물질을 포함할 수 있고, 예를 들어, 니켈(Ni)을 포함할 수 있다. 상기 제3 범프 패턴(354)은 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 연결 반도체 칩(330)은 실리콘(Si)을 포함하는 수동 칩일 수 있고, 일 예로, 수평적으로 이격된 상기 제1 반도체 칩(310)과 상기 제2 반도체 칩(320)을 전기적으로 연결하는 인터커넥트 칩(interconnect chip) 또는 브릿지 칩(bridge chip)일 수 있다. 일 예로, 상기 커패시터 칩(340)은 실리콘(Si)을 포함하는 커패시터일 수 있다. 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)의 각각은 복수로 제공될 수 있다. 다만, 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)의 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다.
본 발명에 따르면, 상기 인터포저 기판(200) 내에 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)이 배치됨에 따라, 반도체 패키지(10)의 설계 자유도가 향상될 수 있고, 궁극적으로는 소형화된 반도체 패키지(10)를 제공할 수 있다. 이에 더하여, 상기 인터포저 기판(200) 내에 상기 커패시터 칩(340)이 배치됨에 따라, 전원 신호 또는 입력 신호의 노이즈가 효과적으로 제거될 수 있고, 전원 무결성(Power Integrity) 특성이 향상된 반도체 패키지(10)를 제공할 수 있다.
도전 포스트(265)가 상기 제1 재배선 기판(210)의 하면 상에 배치될 수 있고, 상기 제2 재배선 기판(220)의 상면 상에 배치될 수 있다. 상기 도전 포스트(265)는 상기 최하부의 제1 재배선 패턴들(211) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 도전 포스트(265)는 복수로 제공될 수 있다. 상기 도전 포스트들(265)은 상기 인터포저 몰딩막(260) 내에 배치될 수 있다. 상기 도전 포스트들(265)은 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)으로부터 수평적으로 이격되어 배치될 수 있다. 상기 도전 포스트들(265)은, 평면적 관점에서, 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)을 둘러싸도록 배치될 수 있다. 상기 도전 포스트들(265)은 상기 인터포저 기판(200)의 엣지 영역 상에 제공되는 상기 도전 패턴(216)의 하면 상에 배치될 수 있다. 상기 도전 포스트들(265)을 통해, 상기 제1 재배선 기판(210)과 상기 제2 재배선 기판(220)은 전기적으로 연결될 수 있다. 상기 도전 포스트들(265)은 금속 기둥일 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다. 상기 도전 포스트(265)의 폭은 상기 도전 패턴(216)의 폭(또는 상기 최하부의 제1 재배선 패턴(211)의 상기 제1 배선 부분(211W)의 폭)보다 더 작을 수 있다.
상기 인터포저 몰딩막(260)은 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)을 덮을 수 있다. 상기 인터포저 몰딩막(260)은 상기 제2 재배선 기판(220)의 상면과 상기 연결 반도체 칩(330)의 상기 제1 면(330a) 사이, 및 상기 제1 재배선 기판(210)의 하면과 상기 연결 반도체 칩(330)의 상기 제2 면(330b) 사이에 개재될 수 있다. 상기 인터포저 몰딩막(260)은 상기 제2 재배선 기판(220)의 상면과 상기 커패시터 칩(340)의 상기 제1 면(340a) 사이, 및 상기 제1 재배선 기판(210)의 하면과 상기 커패시터 칩(340)의 상기 제2 면(340b) 사이에 개재될 수 있다. 상기 인터포저 몰딩막(260)은 상기 도전 포스트들(265)의 측벽들을 밀봉할 수 있다. 상기 인터포저 몰딩막(260)은, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다.
상기 제2 재배선 기판(220)은 제2 재배선 절연층(225) 및 제2 재배선 패턴(221)을 포함할 수 있다. 상기 제2 재배선 절연층(225)은 단일층 또는 복수로 적층된 층일 수 있다. 일부 실시예에서, 상기 제2 재배선 절연층들(225) 중에서, 인접한 두 층들 사이의 계면은 구분되지 않을 수 있다. 상기 제2 재배선 절연층들(225)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제2 재배선 절연층(225)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
상기 제2 재배선 패턴(221)이 상기 제2 재배선 절연층(225) 내에 배치될 수 있다. 상기 제2 재배선 패턴(221)은 복수로 제공될 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 상기 제2 재배선 패턴들(221)의 각각은 제2 배선 부분(221W) 및 제2 비아 부분(221V)을 포함할 수 있다. 상기 제2 배선 부분(221W)은 상기 패키지 기판(100)의 상면에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제2 배선 부분(221W)의 폭은 상기 제2 비아 부분(221V)의 폭보다 클 수 있다. 상기 제2 비아 부분(221V)은 상기 제2 배선 부분(221W) 상에 배치될 수 있다. 상기 제2 비아 부분(221V)은 상기 인터포저 기판(200)의 상면을 향하여 돌출된 형태일 수 있다. 상기 제2 비아 부분(221V)의 최상부의 폭은 상기 제2 비아 부분(221V)의 최하부의 폭보다 작을 수 있다. 상기 제2 재배선 패턴(221)은 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 재배선 패턴들(221) 중 최상부의 제2 재배선 패턴들(221)은 상기 도전 포스트들(265) 중 대응하는 하나에 전기적으로 연결될 수 있다. 예를 들어, 수평적으로 이격된 상기 제2 재배선 패턴들(221)의 사이의 피치(pitch)는, 수평적으로 이격된 상기 제1 재배선 패턴들(211) 사이의 피치(pitch)는 보다 더 작을 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 인터포저 범프들(250)이 상기 패키지 기판(100) 및 상기 인터포저 기판(200) 사이에 개재될 수 있다. 상기 인터포저 범프들(250)에 의해, 상기 패키지 기판(100) 및 상기 인터포저 기판(200)은 전기적으로 연결될 수 있다. 상기 기판 패드들(110)은 상기 인터포저 범프들(250) 중 대응하는 하나를 통해, 상기 최하부의 제2 재배선 패턴들(221) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 인터포저 범프들(250)은 도전 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중 적어도 하나의 형태를 가질 수 있다. 예를 들어, 상기 인터포저 범프들(250)은 주석(Sn), 은(Ag), 및 납(Pb) 중에서 적어도 하나를 포함할 수 있다. 상기 인터포저 범프들(250)의 피치는 상기 외부 단자들(150)의 피치보다 더 작을 수 있다.
도 4b에 도시된 바와 같이, 일부 실시예들에 따르면, 상기 최하부의 제2 재배선 패턴(221) 및 상기 인터포저 범프(250) 사이에 범프 패드(251) 및 범프 필라(252)가 더 개재될 수 있다. 상기 범프 패드(251)는 상기 최하부의 제2 재배선 패턴(221)에 접할 수 있고, 상기 범프 필라(252)는 상기 인터포저 범프(250)에 접할 수 있다. 상기 범프 필라(252)는 필라(pillar) 형상을 가질 수 있다. 상기 범프 패드(251)는 도전성 물질을 포함할 수 있고, 예를 들어, 니켈(Ni)을 포함할 수 있다. 상기 범프 필라(252)는 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
기판 언더필막(160)이 상기 패키지 기판(100) 및 상기 인터포저 기판(200) 사이에 개재될 수 있다. 상기 기판 언더필막(160)은 상기 인터포저 범프들(250) 사이의 공간을 채울 수 있고, 상기 인터포저 범프들(250)을 밀봉할 수 있다. 상기 기판 언더필막(160)은 예를 들어, ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
연결 기판(400)이 상기 인터포저 기판(200) 상에 제공될 수 있다. 상기 연결 기판(400)은 상기 인터포저 기판(200)의 상면과 접촉할 수 있다. 상기 연결 기판(400)은 그 내부를 관통하는 연결 홀(400T)을 가질 수 있다. 상기 연결 홀(400T)은 평면적 관점에서, 상기 연결 기판(400)의 중심 영역에 형성될 수 있다. 상기 연결 홀(400T)은 상기 인터포저 기판(200)을 노출시킬 수 있다. 이에 따라, 상기 연결 기판(400)은 평면적 관점에서, 사각 링 형상을 가질 수 있다.
상기 연결 기판(400)은 도전 구조체(410) 및 베이스층(420)을 포함할 수 있다. 상기 베이스층(420)은 단일층 또는 적층된 복수 개의 층들을 포함할 수 있다. 상기 베이스층(420)은 절연 물질을 포함할 수 있고, 예를 들어, 탄소계 물질(예를 들어, 그라파이트 또는 그래핀), 세라믹, 및 폴리머(예를 들어, 나일론, 폴리카보네이트, 또는 폴리에틸렌) 중 적어도 하나를 포함할 수 있다. 상기 연결 홀(400T)은 상기 베이스층(420)을 관통할 수 있다.
상기 도전 구조체(410)가 상기 인터포저 기판(200)의 상면 상에 제공되어, 상기 제1 재배선 패턴들(211) 중 대응하는 최상부의 제1 재배선 패턴(211)과 접속할 수 있다. 상기 도전 구조체(410)는 상기 베이스층(420) 내에 제공될 수 있다. 상기 도전 구조체(410)는 상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩(320)과 수평적으로 이격되어 배치될 수 있다. 상기 도전 구조체(410)는 상기 인터포저 기판(200)과 전기적으로 연결될 수 있다. 일 예로, 상기 도전 구조체(410)는 금속 기둥일 수 있다. 상기 도전 구조체(410)는 도전성 물질을 포함할 수 있고, 예를 들어, 일 예로, 구리(Cu), 알루미늄(Al), 금(Au), 납(Pb), 스테인레스 스틸(SUS), 은(Ag), 철(Fe) 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
상기 도전 구조체(410)는 제1 패드(411), 제2 패드(412), 제3 패드(413), 및 비아들(415)을 포함할 수 있다. 상기 제1 패드(411)는 상기 연결 기판(400)의 하면 상에 노출될 수 있다. 상기 제1 패드(411)는 상기 비아들(415) 중 대응하는 어느 하나와 접속할 수 있다. 상기 제2 패드(412)는 상기 연결 기판(400)의 상면 상에 노출될 수 있다. 상기 제2 패드(412)는 상기 비아들(415) 중 대응하는 어느 하나와 접속할 수 있다. 상기 제3 패드(413)는 상기 베이스층들(420) 사이에 개재될 수 있다. 상기 비아들(415)은 상기 베이스층들(420)을 관통할 수 있고, 상기 제3 패드(413)와 접속할 수 있다. 상기 제2 패드(412)는 상기 비아들(415) 및 상기 제3 패드(413)를 통해 상기 제1 패드(411)와 전기적으로 연결될 수 있다. 상기 제1 패드(411)는 상기 제1 재배선 패턴들(211) 중 대응하는 최상부의 제1 재배선 패턴(211)과 접속할 수 있다.
상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩(320)이 상기 연결 기판(400)의 상기 연결 홀(400T) 내에 제공될 수 있다. 상기 제1 반도체 칩(310)은 상기 인터포저 기판(200) 상에 실장될 수 있다. 상기 제1 반도체 칩(310)은 상기 인터포저 기판(200)의 상면과 접촉할 수 있다. 상기 제1 반도체 칩(310)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 칩(310)은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 상기 제1 반도체 칩(310)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
상기 제2 반도체 칩(320)은 복수로 제공될 수 있다. 상기 제2 반도체 칩들(320)은 상기 인터포저 기판(200) 상에 실장될 수 있다. 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320)은 상기 인터포저 기판(200)의 상면과 접촉할 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 수평적으로 이격되어 배치될 수 있다. 상기 제2 반도체 칩들(320)은 상기 인터포저 기판(200) 상에 수직적으로 적층되어, 칩 스택을 형성할 수 있다. 일부 실시예에서, 상기 칩 스택은 복수 개로 제공될 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 다른 종류의 반도체 칩일 수 있다. 상기 제2 반도체 칩들(320)은 메모리 칩들일 수 있다. 상기 메모리 칩들은 고대역 메모리(High Bandwidth Memory, HBM)들을 포함할 수 있다. 예를 들어, 상기 제2 반도체 칩들(320)은 디램(DRAM) 칩들을 포함할 수 있다. 다만, 도시된 바와는 다르게, 상기 칩 스택, 상기 제1 반도체 칩(310), 및 상기 제2 반도체 칩 들(320)의 개수는 다양하게 변형될 수 있다.
상기 제1 반도체 칩(310)의 상면(310a)은 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 반도체 칩(310)의 상기 상면(310a)은 상기 연결 기판(400)의 상면(400a)보다 높은 레벨에 위치할 수 있다. 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면은 상기 연결 기판(400)의 상기 상면(400a)보다 높은 레벨에 위치할 수 있다. 본 명세서에서, 레벨은 상기 패키지 기판(100)의 상면으로부터의 수직적인 높이를 의미할 수 있다. 예를 들어, 상기 제1 반도체 칩(310)의 상기 상면(310a)과 상기 연결 기판(400)의 상기 상면(400a)의 높이 차이(H1)는 10 um 내지 100 um일 수 있다.
상기 제2 반도체 칩들(320)의 각각은 집적 회로들(미도시) 및 관통 비아들(329)을 포함할 수 있다. 상기 집적 회로들은 상기 제2 반도체 칩들(320) 내에 제공될 수 있다. 상기 관통 비아들(329)은 상기 제2 반도체 칩들(320) 중 대응하는 제2 반도체 칩(320)을 관통하여, 상기 집적 회로들과 전기적으로 연결될 수 있다. 상기 관통 비아들(329)은 도전성 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 다만, 일부 실시예에서, 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)은 관통 비아들(329)을 포함하지 않을 수 있다.
상기 제1 반도체 칩(310)은 상기 제1 반도체 칩(310)의 하면에 인접한 제1 칩 패드들(315)을 포함할 수 있다. 상기 제2 반도체 칩들(320)은 상기 제2 반도체 칩들(320)의 상면 및 하면에 인접한 제2 칩 패드들(325)을 포함할 수 있다. 다만, 일부 실시예에서, 상기 최상부의 제2 반도체 칩(320)의 상면에는 제2 칩 패드들(325)이 제공되지 않을 수 있다. 상기 제1 반도체 칩(310)의 상기 제1 칩 패드들(315), 및 상기 최하부의 제2 반도체 칩(320)의 하면 상의 상기 제2 칩 패드들(325)은 상기 제1 재배선 패턴들(211) 중 대응하는 최상부의 제1 재배선 패턴들(211)과 직접 접촉할 수 있다. 상기 제1 칩 패드들(315) 및 상기 제2 칩 패드들(325)은 도전성 물질을 포함할 수 있고, 예를 들어, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
상기 제2 반도체 칩들(320) 중 인접한 두 제2 반도체 칩들(320) 사이에 칩 범프들(327)이 개재될 수 있다. 상기 칩 범프들(327)은 상기 제2 반도체 칩들(320) 중 대응하는 제2 반도체 칩(320)의 관통 비아들(329)과 전기적으로 연결될 수 있다. 상기 칩 범프들(327)에 의해, 상기 제2 반도체 칩들(320)이 전기적으로 연결될 수 있다.
상기 제2 반도체 칩들(320) 중 인접한 두 제2 반도체 칩들(320) 사이에 칩 언더필막(360)이 개재될 수 있다. 상기 칩 언더필막(360)은 상기 칩 범프들(327) 사이의 공간을 채울 수 있고, 상기 칩 범프들(327)을 밀봉할 수 있다. 예를 들어, 상기 칩 언더필 막(360)은 ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
몰딩막(460)이 상기 패키지 기판(100) 상에 제공될 수 있다. 상기 몰딩막(460)은 상기 패키지 기판(100)의 상면, 상기 제1 반도체 칩(310)의 측벽, 상기 제2 반도체 칩들(320)의 측벽, 및 상기 연결 기판(400), 상기 인터포저 기판(200)을 덮을 수 있다. 상기 몰딩막(460)은 상기 연결 기판(400)의 상기 상면(400a)을 덮을 수 있다. 상기 몰딩막(460)은 상기 제1 반도체 칩(310)의 상기 상면(310a)을 노출시킬 수 있다. 상기 몰딩막(460)은 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면을 노출시킬 수 있다. 즉, 상기 몰딩막(460)의 상면은 상기 제1 반도체 칩(310)의 상기 상면(310a)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 몰딩막(460)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 연결 기판(400)이 제1 캐리어 기판(500) 상에 제공될 수 있다. 예를 들어, 상기 제1 캐리어 기판(500)은 폴리머를 포함할 수 있다. 일 예로, 상기 제1 캐리어 기판(500)은 접착 테이프를 포함할 수 있고, 이에 따라, 상기 연결 기판(400)이 상기 제1 캐리어 기판(500) 상에 부착될 수 있다.
상기 연결 기판(400)은 그 내부를 관통하는 연결 홀(400T)을 가질 수 있다. 상기 연결 홀(400T)은 상기 제1 캐리어 기판(500)을 노출시킬 수 있다. 상기 연결 기판(400)은 도전 구조체(410) 및 베이스층(420)을 포함할 수 있다. 상기 베이스층(420)은 단일층 또는 적층된 복수 개의 층들을 포함할 수 있다. 상기 도전 구조체(410)는 상기 베이스층(420) 내에 제공될 수 있다. 상기 도전 구조체(410)는 제1 패드(411), 제2 패드(412), 제3 패드(413), 및 비아들(415)을 포함할 수 있다. 상기 제1 패드(411)는 상기 비아들(415) 중 대응하는 어느 하나와 접속할 수 있다. 상기 제2 패드(412)는 상기 연결 기판(400)의 상면 상에 노출될 수 있다. 상기 제2 패드(412)는 상기 비아들(415) 중 대응하는 어느 하나와 접속할 수 있다. 상기 제3 패드(413)는 상기 베이스층들(420) 사이에 개재될 수 있다. 상기 비아들(415)은 상기 베이스층들(420)을 관통할 수 있고, 상기 제3 패드(413)와 접속할 수 있다. 이하, 설명의 편의를 위해, 후속의 쏘잉(sawing) 공정으로 절단될 하나의 패키지를 기준으로 설명한다.
도 6을 참조하면, 제1 반도체 칩(310) 및 제2 반도체 칩(320)이 상기 제1 캐리어 기판(500) 상에 제공될 수 있다. 상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩(320)은 상기 연결 기판(400)의 상기 연결 홀(400T) 내에 배치될 수 있다. 상기 제2 반도체 칩(320) 상에 복수의 제2 반도체 칩들(320)이 수직적으로 적층되어, 칩 스택을 형성할 수 있다. 상기 칩 스택은 상기 제1 반도체 칩(310)과 수평적으로 이격될 수 있다.
상기 제1 반도체 칩(310)은 상기 제1 반도체 칩(310)의 하면에 인접한 제1 칩 패드들(315)을 포함할 수 있다. 상기 제2 반도체 칩들(320)의 각각은 상기 제2 반도체 칩(320)의 하면 및/또는 상면에 인접한 제2 칩 패드들(325)을 포함할 수 있다. 상기 제2 반도체 칩들(320)의 각각은 상기 제2 반도체 칩(320)을 관통하는 관통 비아들(329)을 포함할 수 있다. 상기 제2 반도체 칩들(320) 중 인접한 두 제2 반도체 칩들(320) 사이에 칩 범프들(327)이 개재될 수 있다. 상기 제2 반도체 칩들(320) 중 인접한 두 제2 반도체 칩들(320) 사이에 칩 언더필막(360)이 개재될 수 있다.
도 7을 참조하면, 몰딩막(460)이 상기 제1 캐리어 기판(500) 상에 형성될 수 있다. 상기 몰딩막(460)은 상기 제1 캐리어 기판(500)의 상면, 상기 제1 반도체 칩(310), 상기 제2 반도체 칩들(320), 및 상기 연결 기판(400)을 덮을 수 있다. 상기 몰딩막(460)은 상기 제1 반도체 칩(310)의 상면, 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면, 및 상기 연결 기판(400)의 상면을 덮을 수 있다.
제2 캐리어 기판(510)이 상기 몰딩막(460) 상에 제공될 수 있다. 상기 제2 캐리어 기판(510)은 상기 몰딩막(460) 상에 부착될 수 있다.
도 8을 참조하면, 상기 제1 캐리어 기판(500)이 제거되어, 상기 제1 반도체 칩(310)의 하면(310b)에 인접한 상기 제1 칩 패드들(315) 및 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320)의 하면에 인접한 상기 제2 칩 패드들(325)이 노출될 수 있다. 상기 제1 반도체 칩(310)의 하면(310b)이 위를 향하도록, 상기 제2 캐리어 기판(510)이 뒤집어질 수 있다. 다만, 설명의 통일성을 위해, 상면, 하면, 상부, 및 하부는 도 2를 기준으로 기술한다.
제1 재배선 절연층(215)이 상기 제1 반도체 칩(310)의 하면(310b) 상에 형성될 수 있다. 상기 제1 재배선 절연층(215)은 상기 제1 반도체 칩(310)의 하면(310b), 상기 연결 기판(400)의 하면, 및 상기 최하부의 제2 반도체 칩(320)의 하면을 덮을 수 있다.
상기 제1 재배선 절연층(215)이 패터닝되어 상기 제1 재배선 절연층(215) 내에 복수 개의 제1 홀들(210T)이 형성될 수 있다. 상기 제1 홀들(210T)은 상기 제1 칩 패드들(315), 상기 제2 칩 패드들(325), 및 상기 제1 패드들(411)을 노출시킬 수 있다. 상기 제1 재배선 절연층(215)을 패터닝하는 것은 노광 공정 및 현상 공정에 의해 수행될 수 있다. 일 예로, 상기 제1 홀들(210T)의 각각은 테이퍼진(tapered) 형상을 가질 수 있다.
제1 재배선 패턴들(211)이 상기 제1 재배선 절연층(215) 상에 형성될 수 있다. 일 예로, 상기 제1 재배선 패턴(211)을 형성하는 것은, 시드층을 상기 제1 재배선 절연층(215) 상에 형성하는 것, 상기 시드층을 전극으로 사용한 전기 도금 공정을 실시하여 도전막을 형성하는 것, 및 상기 시드막 및 상기 도전막을 패터닝하는 것을 포함할 수 있다. 상기 도전막은 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제1 재배선 패턴(211)은 상기 제1 홀(210T) 내에 제공된 제1 비아 부분, 및 상기 제1 재배선 절연층(215) 상에 제공된 제1 배선 부분을 포함할 수 있다.
도 9를 참조하면, 제1 재배선 절연층(215)의 형성 공정 및 제1 재배선 패턴들(211)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 복수로 적층된 제1 재배선 절연층들(215) 및 복수로 적층된 제1 재배선 패턴들(211)을 포함하는 제1 재배선 기판(210)이 형성될 수 있다.
도전 패턴(216)이 상기 제1 재배선 패턴들(211) 중 최하부의 제1 재배선 패턴들(211)의 하면(211b) 상에 형성될 수 있다. 상기 도전 패턴(216)은 도 3을 참조하여 전술한 바와 같이, 제1 도전 패턴(217) 및 제2 도전 패턴(218)을 포함할 수 있다. 상기 도전 패턴(216)을 형성하는 것은, 상기 최하부의 제1 재배선 패턴들(211)의 상기 하면(211b) 상에 상기 제1 도전 패턴(217)을 형성하는 것, 및 상기 제1 도전 패턴(217) 상에 상기 제2 도전 패턴(218)을 형성하는 것을 포함할 수 있다.
도전 포스트(265)가 상기 도전 패턴(216) 상에 형성될 수 있다. 상기 도전 포스트(265)는 복수 개로 형성될 수 있다. 상기 도전 포스트들(265)은 상기 제1 재배선 기판(210)의 엣지 영역 상에 형성될 수 있다. 상기 제1 재배선 기판(210)의 중심 영역에는 상기 도전 포스트(265)가 형성되지 않을 수 있다. 상기 도전 포스트(265)를 형성하는 것은, 오프닝을 갖는 레지스트 패턴을 형성하는 것, 상기 오프닝 내부를 채우는 전기 도금 공정을 수행하는 것, 스트립 공정을 수행하여 상기 레지스트 패턴을 제거하는 것을 포함할 수 있다.
도 10을 참조하면, 상기 제2 캐리어 기판(510)이 제거될 수 있다. 상기 제1 재배선 기판(210) 및 상기 연결 기판(400)이 쏘잉(sawing)되어, 제1 예비 반도체 패키지들(11)이 분리될 수 있다. 상기 제1 예비 반도체 패키지들(11)이 제3 캐리어 기판(520) 상에 제공될 수 있다. 상기 제1 예비 반도체 패키지들(11)은 상기 제3 캐리어 기판(520) 상에 부착될 수 있다. 이하, 설명의 편의를 위해, 단일의 제1 예비 반도체 패키지(11)를 기준으로 설명한다.
도 11을 참조하면, 연결 반도체 칩(330) 및 커패시터 칩(340)이 상기 제1 재배선 기판(210) 상에 실장될 수 있다. 상기 연결 반도체 칩(330)은 제1 도전 패드들(335)을 포함할 수 있다. 상기 커패시터 칩(340)은 제2 도전 패드들(345)을 포함할 수 있다. 상기 연결 반도체 칩(330)을 실장하는 것은, 상기 연결 반도체 칩(330)의 상기 제1 도전 패드들(335) 및 대응하는 도전 패턴들(216) 사이에 도전 연결부들(350)을 형성하는 것을 포함할 수 있다. 상기 커패시터 칩(340)을 실장하는 것은, 상기 커패시터 칩(340)의 상기 제2 도전 패드들(345) 및 대응하는 도전 패턴들(216) 사이에 도전 연결부들(350)을 형성하는 것을 포함할 수 있다.
본 발명에 따르면, 상기 제1 반도체 칩(310) 및 상기 칩 스택이 먼저 실장된 후, 상기 제1 내지 제3 캐리어 기판들(510, 520, 530)에 의해 고정된 상태에서, 상기 제1 재배선 기판(210)이 형성되고, 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)이 실장될 수 있다. 이에 따라, 상기 제1 재배선 기판(210)이 왜곡(warpage)되는 현상이 방지될 수 있고, 상기 제1 재배선 기판(210)과 상기 연결 반도체 칩(330) 및 상기 커패시터 칩(340)의 연결 불량이 감소될 수 있다. 궁극적으로는, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.
인터포저 몰딩막(260)이 상기 제1 재배선 기판(210) 상에 형성될 수 있다. 상기 인터포저 몰딩막(260)은 상기 연결 반도체 칩(330), 상기 커패시터 칩(340), 및 상기 도전 포스트들(265)을 덮을 수 있다.
도 12를 참조하면, 상기 인터포저 몰딩막(260) 상에 그라인딩 공정이 수행되어, 상기 도전 포스트들(265)의 제1 면(265a)이 노출될 수 있다. 상기 그라인딩 공정이 종료된 후, 상기 연결 반도체 칩(330)의 제1 면(330a) 및 상기 커패시터 칩(340)의 제1 면(340a)은 노출되지 않을 수 있다. 즉, 상기 인터포저 몰딩막(260)은 상기 연결 반도체 칩(330)의 상기 제1 면(330a) 및 상기 커패시터 칩(340)의 상기 제1 면(340a)을 덮을 수 있다.
본 발명과는 다르게, 상기 그라인딩 공정으로 상기 연결 반도체 칩(330)의 상기 제1 면(330a)이 노출되는 경우, 상기 연결 반도체 칩(330)의 상기 제1 면(330a)이 함께 그라인딩될 수 있다. 이에 따라, 발생하는 불순물(일 예로, 실리콘)이 상기 도전 포스트들(265) 상에 쌓일 수 있어, 상기 인터포저 기판(200)의 전기적 특성이 저하될 수 있다. 다만, 본 발명에 따르면, 상기 연결 반도체 칩(330)의 상기 제1 면(330a)이 그라인딩 되지 않아, 불순물(일 예로, 실리콘)이 상기 도전 포스트들(265) 상에 쌓이지 않으므로, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다. 이에 더하여, 상기 도전 포스트들(265)의 상기 제1 면(265a) 만이 노출되도록 상기 그라인딩 공정이 수행될 수 있어, 그라인딩 공정이 용이해질 수 있다.
제2 재배선 절연층(225)이 상기 인터포저 몰딩막(260) 상에 형성될 수 있다. 상기 제2 재배선 절연층(225)이 패터닝되어 상기 제2 재배선 절연층(225) 내에 복수 개의 제2 홀들(220T)이 형성될 수 있다. 상기 제2 홀들(220T)은 상기 도전 포스트들(265)의 상기 제1 면(265a)을 노출시킬 수 있다. 상기 제2 재배선 절연층(225)을 패터닝하는 것은 노광 공정 및 현상 공정에 의해 수행될 수 있다. 일 예로, 상기 제2 홀들(220T)의 각각은 테이퍼진(tapered) 형상을 가질 수 있다.
제2 재배선 패턴들(221)이 상기 제2 재배선 절연층(225) 상에 형성될 수 있다. 일 예로, 상기 제2 재배선 패턴(221)을 형성하는 것은, 시드층을 상기 제2 재배선 절연층(225) 상에 형성하는 것, 상기 시드층을 전극으로 사용한 전기 도금 공정을 실시하여 도전막을 형성하는 것, 및 상기 시드막 및 상기 도전막을 패터닝하는 것을 포함할 수 있다. 상기 도전막은 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제2 재배선 패턴(221)은 상기 제2 홀(220T) 내에 제공된 제2 비아 부분, 및 상기 제2 재배선 절연층(225) 상에 제공된 제2 배선 부분을 포함할 수 있다.
도 13을 참조하면, 제2 재배선 절연층(225)의 형성 공정 및 제2 재배선 패턴들(221)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 복수로 적층된 제2 재배선 절연층들(225) 및 복수로 적층된 제2 재배선 패턴들(221)을 포함하는 제2 재배선 기판(220)이 형성될 수 있다. 이에 따라, 상기 제1 재배선 기판(210), 상기 인터포저 몰딩막(260), 및 상기 제2 재배선 기판(220)을 포함하는 인터포저 기판(200)이 형성될 수 있다. 인터포저 범프들(250)이 상기 인터포저 기판(200) 상에 형성될 수 있다.
본 발명에 따르면, 상기 인터포저 몰딩막(260) 상에 그라인딩 공정이 수행되어 상기 인터포저 몰딩막(260)이 편평해진 후, 상기 제2 재배선 절연층(225) 및 상기 제2 재배선 패턴들(221)이 형성될 수 있다. 상기 인터포저 몰딩막(260)이 편평함에 따라, 상기 제2 재배선 패턴들(221)은 미세 패턴으로 형성될 수 있다. 이에 따라, 수평적으로 이격된 상기 제2 재배선 패턴들(221)의 사이의 피치(pitch)는, 수평적으로 이격된 상기 제1 재배선 패턴들(211) 사이의 피치(pitch)보다 더 작을 수 있다.
도 14를 참조하면, 상기 제1 반도체 칩(310)의 상면(310a)이 위를 향하도록, 상기 제3 캐리어 기판(520)이 뒤집어질 수 있고, 상기 제3 캐리어 기판(520)이 제거될 수 있다. 상기 제3 캐리어 기판(520)이 제거됨에 따라, 개별화된 제2 예비 반도체 패키지(12)로 분리될 수 있다.
상기 몰딩막(460) 상에 그라인딩 공정이 수행되어, 상기 제1 반도체 칩(310)의 상기 상면(310a), 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면이 노출될 수 있다. 상기 그라인딩 공정이 종료된 후, 상기 연결 기판(400)의 상면(400a)은 노출되지 않을 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 제2 예비 반도체 패키지(12)가 패키지 기판(100) 상에 제공될 수 있다. 인터포저 범프들(250)이 상기 패키지 기판(100) 및 상기 인터포저 기판(200) 사이에 개재되어, 상기 패키지 기판(100)과 상기 인터포저 기판(200)은 전기적으로 연결될 수 있다.
기판 언더필막(160)이 상기 패키지 기판(100) 및 상기 인터포저 기판(200) 사이에 형성될 수 있다. 상기 기판 언더필막(160)은 상기 인터포저 범프들(250) 사이의 공간을 채울 수 있고, 상기 인터포저 범프들(250)을 밀봉할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 15를 참조하면, 반도체 패키지(20)는 패키지 기판(100), 인터포저 기판(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 연결 반도체 칩(330), 연결 기판(400), 및 몰딩막(460)에 더하여, 방열판(600)을 더 포함할 수 있다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
상기 방열판(600)은 상기 제1 반도체 칩(310)의 상면 및 상기 최상부 제2 반도체 칩(320)의 상면 중 적어도 하나의 상면 상에 배치될 수 있다. 즉, 상기 방열판(600)은 상기 제1 반도체 칩(310)의 상면 및 상기 최상부 제2 반도체 칩(320)의 상면 중 적어도 하나의 상면과 접할 수 있다. 상기 방열판(600)은 상기 몰딩막(460)의 상면 상으로 연장되어, 상기 몰딩막(460)의 상면을 덮을 수 있다. 상기 방열판(600)은 히트 슬러그 또는 히트 싱크를 포함할 수 있다. 상기 방열판(600)은 금속과 같은 열전도율이 높은 물질을 포함할 수 있다.
일부 실시예에 따르면, 반도체 패키지(20)는 상기 패키지 기판(100) 및 상기 인터포저 기판(200) 사이에 개재되는 기판 언더필막(160)을 포함하지 않을 수 있다.
상기 방열판(600)을 더 포함하는 것과 기판 언더필막(160)을 포함하지 않는 것을 제외하고는, 도 1, 도 2, 도 3, 도 4a, 및 도 4b를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고;
    상기 인터포저 기판 상에 배치된 연결 기판, 상기 연결 기판은 그 내부를 관통하는 연결 홀을 가지고;
    상기 인터포저 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩은 상기 연결 홀 내에 배치되고;
    상기 인터포저 기판 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격되고, 상기 제2 반도체 칩은 상기 연결 홀 내에 배치되고; 및
    상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩의 상면은 상기 연결 기판의 상면보다 더 높은 레벨에 위치하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 인터포저 기판 상에 배치되고, 상기 제1 반도체 칩의 측벽, 상기 제2 반도체 칩의 측벽, 및 상기 연결 기판을 덮는 몰딩막을 더 포함하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 몰딩막은 상기 연결 기판의 상면을 덮고,
    상기 몰딩막은 상기 제1 반도체 칩의 상면 및 상기 제2 반도체 칩의 상면을 노출시키는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 재배선 기판은 제1 재배선 절연층 및 상기 제1 재배선 절연층 내에 배치된 제1 재배선 패턴들을 포함하되,
    상기 제1 재배선 패턴들의 각각은 제1 배선 부분 및 상기 제1 배선 부분 상에 배치된 제1 비아 부분을 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 재배선 패턴들 중 최하부의 제1 재배선 패턴의 하면 상에 배치된 도전 패턴을 더 포함하되,
    상기 도전 패턴은 제1 도전 패턴 및 상기 제1 도전 패턴을 사이에 두고 상기 최하부의 제1 재배선 패턴과 이격된 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 제1 재배선 패턴 및 상기 제2 도전 패턴과 다른 물질을 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 재배선 기판은 제2 재배선 절연층 및 상기 제2 재배선 절연층 내에 배치된 제2 재배선 패턴을 포함하되,
    상기 제2 재배선 패턴은 제2 배선 부분 및 상기 제2 배선 부분 상에 배치된 제2 비아 부분을 포함하는 반도체 패키지.
  8. 패키지 기판;
    상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고;
    상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩, 상기 연결 반도체 칩은 상기 제2 재배선 기판에 인접한 제1 면을 가지고; 및
    상기 인터포저 기판 상에 실장된 제1 반도체 칩을 포함하되,
    상기 인터포저 몰딩막은 상기 제2 재배선 기판과 상기 연결 반도체 칩의 상기 제1 면 사이에 개재되는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 인터포저 기판 상에 실장되고, 상기 제1 반도체 칩과 수평적으로 이격되는 칩 스택을 더 포함하되,
    상기 칩 스택은 적층된 복수의 제2 반도체 칩들을 포함하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 배치된 인터포저 기판, 상기 인터포저 기판은 제1 재배선 기판, 상기 제1 재배선 기판의 하면 상의 제2 재배선 기판, 및 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 개재된 인터포저 몰딩막을 포함하고;
    상기 인터포저 기판 상에 배치된 연결 기판, 상기 연결 기판은 그 내부를 관통하는 연결 홀을 가지고;
    상기 인터포저 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩은 상기 연결 홀 내에 배치되고;
    상기 인터포저 기판 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격되고, 상기 제2 반도체 칩은 상기 연결 홀 내에 배치되고;
    상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치된 연결 반도체 칩;
    상기 제1 재배선 기판의 하면 상에 실장되고, 상기 인터포저 몰딩막 내에 배치되고, 상기 연결 반도체 칩과 수평적으로 이격되는 커패시터 칩; 및
    상기 인터포저 기판 상에 배치되고, 상기 제1 반도체 칩의 측벽, 상기 제2 반도체 칩의 측벽, 및 상기 연결 기판을 덮는 몰딩막을 포함하는 반도체 패키지.
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