KR20240026320A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240026320A
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redistribution
chip
pads
semiconductor package
memory
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KR1020220103154A
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김동규
석경림
이현석
황현정
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삼성전자주식회사
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171—Chromium [Cr] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/1318—Molybdenum [Mo] as principal constituent
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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Abstract

반도체 패키지는, 일면에 복수 개의 칩 패드들을 갖는 메모리 칩, 상기 메모리 칩 상에 형성되고, 상기 칩 패드들과 전기적으로 연결되며 외측면의 제1 영역에 복수 개의 제1 재배선 패드들 및 상기 외측면의 제2 영역에 복수 개의 제2 재배선 패드들을 갖는 재배선층, 상기 재배선층의 상기 제1 영역 상에 배치되며, 상기 복수 개의 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩, 상기 재배선층의 외측면 상에 배치되며, 상기 프로세서 칩을 커버하는 밀봉 부재, 및 상기 밀봉 부재를 관통하며, 상기 복수 개의 제2 재배선 패드들로부터 상부로 연장하는 복수 개의 도전성 구조체들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 메모리 반도체 장치를 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
인공지능(AI, Artificial Intelligence), 머신러닝(ML, Machine Learning) 등과 같은 기술들은 단시간에 수많은 데이터의 처리가 요구된다. 고용량 데이터를 동시에 처리하는 경우 메모리 반도체 장치에 부하가 가해질 수 있다. 메모리 반도체 장치에 가해지는 부하를 제거하면서 고속의 데이터 처리를 위해 메모리 반도체 장치에 연산 기능이 추가된 차세대 메모리 반도체(PIM, Processing-in-Memory) 기술이 요구될 수 있다.
본 발명의 일 과제는 메모리 칩 및 상기 메모리 칩의 부하를 경감하기 위한 연산 기능을 제공하는 프로세서 칩을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 일면에 복수 개의 칩 패드들을 갖는 메모리 칩, 상기 메모리 칩 상에 형성되고, 상기 칩 패드들과 전기적으로 연결되며 외측면의 제1 영역에 복수 개의 제1 재배선 패드들 및 상기 외측면의 제2 영역에 복수 개의 제2 재배선 패드들을 갖는 재배선층, 상기 재배선층의 상기 제1 영역 상에 배치되며, 상기 복수 개의 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩, 상기 재배선층의 외측면 상에 배치되며, 상기 프로세서 칩을 커버하는 밀봉 부재, 및 상기 밀봉 부재를 관통하며, 상기 복수 개의 제2 재배선 패드들로부터 상부로 연장하는 복수 개의 도전성 구조체들을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되는 로직 반도체 장치, 및 상기 패키지 기판 상에 상기 로직 반도체 장치로부터 이격되도록 배치되는 메모리 반도체 장치를 포함하고, 상기 메모리 반도체 장치는, 일면에 복수 개의 칩 패드들을 갖는 메모리 칩, 상기 메모리 칩 상에 형성되고, 상기 칩 패드들과 전기적으로 연결되며 외측면의 제1 영역에 복수 개의 제1 재배선 패드들 및 상기 외측면의 제2 영역에 복수 개의 제2 재배선 패드들을 갖는 재배선층, 상기 재배선층의 상기 제1 영역 상에 배치되며, 상기 복수 개의 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩, 상기 재배선층의 외측면 상에 배치되며, 상기 프로세서 칩을 커버하는 밀봉 부재, 및 상기 밀봉 부재를 관통하며, 상기 복수 개의 제2 재배선 패드들로부터 상부로 연장하는 복수 개의 도전성 구조체들을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법은, 메모리 칩의 일면 상에 복수 개의 제1 및 제2 재배선 패드들을 갖는 재배선층을 형성한다. 상기 복수 개의 제2 재배선 패드들로부터 복수 개의 도전성 구조체들을 상부로 연장한다. 상기 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩을 제공한다. 밀봉 부재를 통해 상기 도전성 구조체의 외측면 및 상기 프로세서 칩을 커버한다. 상기 밀봉 부재로부터 노출되는 상기 도전성 구조체들의 일단에 각각 복수 개의 도전성 범프들을 형성한다.
예시적인 실시예들에 따르면, 반도체 패키지는, 일면에 복수 개의 칩 패드들을 갖는 메모리 칩, 상기 메모리 칩 상에 형성되고, 상기 칩 패드들과 전기적으로 연결되며 외측면의 제1 영역에 복수 개의 제1 재배선 패드들 및 상기 외측면의 제2 영역에 복수 개의 제2 재배선 패드들을 갖는 재배선층, 상기 재배선층의 상기 제1 영역 상에 배치되며, 상기 복수 개의 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩, 상기 재배선층의 외측면 상에 배치되며, 상기 프로세서 칩을 커버하는 밀봉 부재, 및 상기 밀봉 부재를 관통하며, 상기 복수 개의 제2 재배선 패드들로부터 상부로 연장하는 복수 개의 도전성 구조체들을 포함할 수 있다.
이에 따라, 상기 메모리 칩과 전기적으로 연결된 상기 프로세서 칩이 상기 메모리 칩에 가해지는 부하를 경감시킬 수 있다. 상기 메모리 칩과 상기 프로세서 칩이 하나의 상기 반도체 패키지에 포함되기 때문에 공간의 활용도를 높일 수 있다.
또한, 상기 도전성 구조체들이 상기 프로세서 칩의 크기만큼 상기 제2 재배선 패드들로부터 각각 연장되기 때문에, 상기 도전성 구조체들의 직경 및 두께는 커질 수 있다. 상기 도전성 구조체들의 상기 두께 및 상기 직경이 커지는 경우 보드 레벨 신뢰성(BLR, Board Level Reliability) 테스트에서 상기 반도체 패키지의 견고성과 신뢰도를 높일 수 있다. 따라서, 상기 제2 재배선 패드 및 도전성 구조체 사이(UBM, Under Bump Metallurgy)에서 발생하는 구리 결핍(Cu depletion)에 의한 접착력 약화 문제를 해결할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 메모리 반도체 장치를 나타내는 단면도이다.
도 3은 도 2의 재배선층을 나타내는 평면도이다.
도 4는 도 2의 A 부분을 나타내는 확대 단면도이다.
도 5 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 메모리 반도체 장치를 나타내는 단면도이다. 도 3은 도 2의 재배선층을 나타내는 평면도이다. 도 4는 도 2의 A 부분을 나타내는 확대 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 인터포저(20), 및 인터포저(20) 상에 이격되며 배치되는 메모리 반도체 장치(100) 및 시스템 반도체 장치(600)를 포함할 수 있다. 또한, 반도체 패키지(10)는 인터포저(20)가 배치되는 패키지 기판(30)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 모듈일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 이 경우에 있어서, 시스템 반도체 장치(600)는 로직 반도체 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 반도체 장치(100)는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치, 디-램(DRAM, dynamic random access memory) 등을 포함할 수 있다. 이와 다르게, 반도체 패키지(10)는 3D 칩 구조의 반도체 메모리 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(30)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(30)은 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
인터포저(20)는 패키지 기판(30) 상에 배치될 수 있다. 인터포저(20)의 평면적은 패키지 기판(30)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 인터포저(20)는 패키지 기판(30)의 영역 내에 배치될 수 있다.
인터포저(20)는 내부에 형성된 복수 개의 재배선들을 갖는 재배선 인터포저일 수 있다. 메모리 반도체 장치(100) 및 시스템 반도체 장치(600)는 인터포저(20) 내부의 상기 재배선들을 통해 서로 연결되거나 솔더 범프들을 통해 패키지 기판(30)에 전기적으로 연결될 수 있다. 상기 재배선 인터포저는 메모리 반도체 장치(100) 및 시스템 반도체 장치(600) 사이의 고밀도 인터커넥션을 제공할 수 있다. 예를 들면, 인터포저(20)는 20mm×30mm 또는 그 이상의 면적을 가질 수 있다.
이하에서는 상기 반도체 패키지(10)가 상기 2.5D 칩 구조의 반도체 메모리 장치인 경우에 대하여 설명하기로 한다. 다만, 이로 인하여 예시적인 실시예들에 따른 반도체 패키지(10)가 상기 2.5D 칩 구조의 반도체 메모리 장치로 한정되는 것은 아님을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 메모리 반도체 장치(100)는 메모리 칩(200), 상기 메모리 칩(200)의 일면에 구비되는 재배선층(220) 및 상기 재배선층(220) 상에 실장되는 프로세서 칩(300)을 포함할 수 있다. 메모리 반도체 장치(100)는 재배선층(220) 및 프로세서 칩(300)을 커버하는 밀봉 부재(400), 밀봉 부재(400)를 관통하는 도전성 구조체들(500), 및 도전성 구조체들(500) 상에 각각 구비되는 도전성 범프들(510)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 메모리 칩(200)은 실리콘 기판 및 상기 실리콘 기판 상에 구비된 활성화 층 및 상기 활성화 층의 일면으로부터 노출되는 복수 개의 제1 칩 패드들(212)을 포함할 수 있다. 메모리 칩(200)은 상기 실리콘 기판을 커버하는 보호층(250) 및 상기 실리콘 기판을 두께 방향으로 관통하는 실리콘 관통 비아를 더 포함할 수 있다.
예를 들면, 메모리 칩(200)은 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 메모리 칩(200)은 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
회로 패턴들은 상기 실리콘 기판의 일면에 구비될 수 있다. 상기 회로 패턴은 능동 소자 또는 수동 소자를 포함할 수 있다. 상기 회로 패턴은 트랜지스터, 다이오드, 저항, 커패시터, 인덕터 등을 포함할 수 있다. 상기 회로 패턴은 전공정(FEOL, front-end-of-line)이라 불리는 웨이퍼 공정을 통하여 형성될 수 있다.
보호층(250)은 메모리 칩(200)의 상부면에 구비되고, 절연성 물질로 형성되어 상기 실리콘 기판을 외부로부터 보호할 수 있다. 보호층(250)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 보호층(250)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
상기 실리콘 관통 비아(도시되지 않음)는 상기 실리콘 기판을 관통하여, 제1 칩 패드들(212)을 통해 재배선층(220)의 상기 다층 배선 패턴에 전기적으로 연결될 수 있다. 메모리 반도체 장치(100)의 상부면에 다른 반도체 칩들이 실장되는 경우 상기 실리콘 관통 비아는 메모리 칩(200)의 상기 다층 배선 패턴과 상기 다른 반도체 칩들을 전기적으로 연결할 수 있다.
예시적인 실시예들에 있어서, 재배선층(220)은 메모리 칩(200)의 일면에 구비될 수 있다. 재배선층(220)은 메모리 칩(200)의 상기 제1 칩 패드들(212)과 전기적으로 연결되도록 구비될 수 있다. 재배선층(220)은 서로 반대하는 제1 면(220a) 및 제2 면(220b)을 가질 수 있다. 예를 들면, 재배선층(220)은 금속간 절연층(inter-metallic insulating layer) 및 패시베이션층을 포함할 수 있다. 재배선층(220)은 층간 유전체 층(ILD, inter-layer dielectric) 및 금속간 유전체 층(IMD, inter-metal dielectric)을 포함할 수 있다.
재배선층(220)은 배선 공정에 의해 상기 메모리 칩의 상기 일면 상에 형성될 수 있다. 재배선층(220)의 절연층 내부에는 다층 배선 패턴이 형성될 수 있다. 예를 들면, 상기 다층 배선 패턴은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(220)은 복수 개의 절연막들(224), 상기 절연막들 내에 구비된 재배선들(222) 및 상기 절연막들(224)로부터 노출되는 제1 및 제2 재배선 패드들(230, 240)을 포함할 수 있다. 절연막들(224)은 복수 개의 절연막들(224) 중에 최상부에 구비된 최상부 절연막(226)을 포함할 수 있다. 최상부 절연막(226)은 재배선층(220)의 제1 면(220a)에 구비될 수 있다. 최상부 절연막(226)은 제1 및 제2 재배선 패드들(230,240)을 각각 노출시키는 제1 및 제2 개구들(226a, 226b)을 포함할 수 있다.
상기 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
복수 개의 제1 재배선 패드들(230)은 최상부 절연막(226) 내에 구비될 수 있다. 제1 재배선 패드(230)의 상부면은 최상부 절연막(226)의 상부면, 즉 재배선층(220)의 제1 면(220a)으로부터 노출되도록 구비될 수 있다. 제1 재배선 패드들(230)은 재배선층(220)의 외측면의 제1 영역(A1)에 구비될 수 있다. 제1 영역(A1)은 프로세서 칩(300)이 실장되는 영역일 수 있다.
최상부 절연막(226)은 제1 재배선 패드(230)의 상기 상부면을 노출시키는 제1 개구(226a)를 가질 수 있다. 제1 재배선 패드(230)는 제1 개구(226a)를 통해 프로세서 칩(300)의 솔더 범프(310)와 접합되어 전기적으로 연결될 수 있다. 이와 다르게, 제1 재배선 패드(230)는 프로세서 칩(300)의 제2 칩 패드(320)와 접합되어 전기적으로 연결될 수 있다.
복수 개의 제2 재배선 패드들(240)은 최상부 절연막(226) 내에 구비될 수 있다. 제2 재배선 패드(240)의 상부면은 최상부 절연막(226)의 상부면, 즉 재배선층(220)의 제1 면(220a)으로부터 노출되도록 구비될 수 있다. 제2 재배선 패드들(240)은 재배선층(220)의 상기 외측면의 제2 영역(A2)에 구비될 수 있다. 제2 영역(A2)은 도전성 구조체들(500)이 구비되는 영역일 수 있다. 제1 영역(A1)과 제2 영역(A2)은 중복되지 않는 서로 다른 영역일 수 있다.
최상부 절연막(226)은 제2 재배선 패드(240)의 상기 상부면을 노출시키는 제2 개구(226b)를 가질 수 있다. 제2 재배선 패드(240)는 도전성 구조체(500)와 접합되어 전기적으로 연결될 수 있다.
제1 재배선 패드(230)는 제1 폭(T1)을 가질 수 있다. 제2 재배선 패드(240)는 제2 폭(T2)을 가질 수 있다. 제2 재배선 패드(240)의 제2 폭(T2)은 제1 재배선 패드(230)의 제1 폭(T1)보다 클 수 있다. 제2 재배선 패드(240)는 제1 재배선 패드(230)의 제1 폭(T1)보다 큰 제2 폭(T2)을 통해 도전성 구조체(500)와의 결합을 강화할 수 있다.
예를 들면, 제1 재배선 패드(230)의 제1 폭(T1)은 100㎛ 내지 500㎛의 범위 이내에 있을 수 있다. 제2 재배선 패드(240)의 제2 폭(T2)은 100㎛ 내지 500㎛의 범위 이내에 있을 수 있다.
재배선층(220)의 재배선(222)은 최상부 절연막(226) 상에 구비되며 상기 제1 개구(226a)를 통해 제1 재배선 패드(230)와 접촉할 수 있다. 재배선(222)은 최상부 절연막(226) 상에 구비되며 상기 제2 개구(226b)를 통해 제2 재배선 패드(240)와 접촉할 수 있다. 재배선(222)은 제1 및 제2 재배선 패드들(240)과 상기 회로 패턴들을 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 도전성 구조체들(500)은 제2 재배선 패드들(240) 상에 각각 구비될 수 있다. 도전성 구조체들(500)은 제2 재배선 패드들(240)로부터 수직 방향으로 연장될 수 있다. 상기 수직 방향은 후술하는 바와 같이 프로세서 칩(300)이 재배선층(220) 상에 실장되는 방향과 동일할 방향일 수 있다. 도전성 구조체들(500)의 일단은 제2 재배선 패드들(240)과 연결되고 도전성 구조체들(500)의 상기 일단에 반대하는 타단은 밀봉 부재(400)로부터 노출되도록 구비될 수 있다.
도전성 구조체들(500)은 프로세서 칩(300)의 외측을 둘러 싸도록 배열될 수 있다. 도전성 구조체들(500)은 재배선층(220)의 하부면을 지지할 수 있다. 도전성 구조체(500)는 제2 재배선 패드(240)와의 관계에서 발생하는 구리 결핍(Cu depletion)에 의한 접착력 약화 문제를 방지하기 위한 충분한 직경 및 높이를 가질 수 있다.
도전성 구조체들(500)은 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 도전성 구조체들(500)은 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 솔더 등으로 형성될 수 있다. 그러나 도전성 구조체들(500)의 재질이 그에 한정되는 것은 아니다.
예를 들면, 도전성 구조체(500)는 제1 높이(H1) 및 제1 직경(D1)을 가질 수 있다. 도전성 구조체(500)의 제1 높이(H1)는 100㎛ 내지 400㎛의 범위 이내에 있을 수 있다. 도전성 구조체(500)의 제1 직경(D1)은 100㎛ 내지 400㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 도전성 범프들(510)은 도전성 구조체들(500) 상에 각각 구비될 수 있다. 도전성 범프(510)은 도전성 구조체(500) 상에 구비되어 메모리 반도체 장치(100)를 인터포저(20), 패키지 기판(30) 등에 실장시킬 수 있다. 예를 들면, 도전성 범프(510)는 솔더 볼(solder ball)을 포함할 수 있다.
도전성 범프들(510)은 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 도전성 범프(510)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 솔더 등으로 형성될 수 있다. 그러나 도전성 범프(510)의 재질이 그에 한정되는 것은 아니다. 예를 들면, 도전성 범프(510)는 마이크로 범프(uBump)를 포함할 수 있다.
예시적인 실시예들에 있어서, 프로세서 칩(300)은 재배선층(220) 상에 배치될 수 있다. 프로세서 칩(300)은 서로 반대하는 상면(302) 및 하면(304)을 포함할 수 있다. 프로세서 칩(300)의 제2 칩 패드(320)가 구비된 하면(304)이 재배선층(220)의 제1 면(220a)을 향하도록 배치될 수 있다. 프로세서 칩(300)은 재배선층(220)의 제1 재배선 패드(230)와 전기적으로 연결될 수 있다. 프로세서 칩(300)은 재배선층(220) 상에 실장되어 메모리 칩(200)과의 상기 고밀도 인터커넥션을 형성할 수 있다.
예를 들면, 프로세서 칩(300)은 로직 소자와 같은 반도체 소자를 포함할 수 있다. 프로세서 칩(300)은 중앙처리장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU, Graphics Processing Unit), 마이크로 처리 장치(MPU, Micro Processing Unit), 마이크로 컨트롤 장치(MCU, Micro Controler Unit), 애플리케이션 프로세서(AP, Application Processor) 등과 같은 상기 로직 소자를 포함할 수 있다.
프로세서 칩(300)은 메모리 칩(200)과 전기적으로 연결되어 메모리 칩(200)에 가해지는 전기적 부담을 경감시킬 수 있다. 프로세서 칩(300)은 메모리 칩(200)에 연산 기능을 제공할 수 있다. 프로세서 칩(300)의 평면적은 메모리 칩(200)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 프로세서 칩(300)은 메모리 칩(200)의 영역 내에 배치될 수 있다.
프로세서 칩(300)은 복수 개의 제2 칩 패드들(320) 및 제2 칩 패드들(320) 상에 각각 구비되는 복수 개의 솔더 범프들(310)을 포함할 수 있다. 제2 칩 패드들(320)은 프로세서 칩(300)의 하면(304)으로부터 노출되도록 구비될 수 있다. 프로세서 칩(300)은 솔더 범프들(310)을 매개로하여 재배선층(220) 상에 배치될 수 있다.
프로세서 칩(300)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(220) 상에 실장될 수 있다. 이 경우에 있어서, 프로세서 칩(300)은 제2 칩 패드들(320)이 형성된 활성면이 재배선층(220)을 향하도록 실장될 수 있다. 프로세서 칩(300)의 제2 칩 패드들(320)은 도전성 매개체들로서의 솔더 범프들(310)에 의해 재배선층(220)의 제1 재배선 패드들(230)과 전기적으로 연결될 수 있다. 예를 들면, 솔더 범프(310)는 마이크로 범프(uBump)를 포함할 수 있다.
프로세서 칩(300)은 하면(304)에 구비되는 하부 절연막(330)을 포함할 수 있다. 프로세서 칩(300)의 하부 절연막(330)과 재배선층(220)의 절연막(224)이 서로 직접 접합될 수 있다. 따라서, 재배선층(220)과 프로세서 칩(300) 사이에서 제1 재배선 패드(230)와 제2 칩 패드(320)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다(패드-대-패드 직접 본딩(pad to pad direct bonding)).
프로세서 칩(300)의 상면(302)은 재배선층(220)으로부터 제2 높이(H2)를 가질 수 있다. 프로세서 칩(300)의 제2 높이(H2)는 도전성 구조체들(500)의 제1 높이(H1)와 같거나 작을 수 있다. 프로세서 칩(300)의 제2 높이(H2)가 도전성 구조체들(500)의 제1 높이(H1)보다 같거나 작기 때문에 도전성 구조체(500) 상에서 도전성 범프들(510)이 메모리 반도체 장치(100)로부터 돌출되도록 구비될 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(400)는 재배선층(220)의 제1 면(220a) 상에 구비될 수 있다. 밀봉 부재(400)는 도전성 구조체들(500) 각각의 외측면 및 프로세서 칩(300)을 커버하도록 구비될 수 있다. 도전성 구조체(500)의 상기 일단은 밀봉 부재(400)로부터 노출되어 도전성 범프(510)와 연결될 수 있다. 프로세서 칩(300)의 상면(302)은 밀봉 부재(400)에 의해 노출되도록 구비될 수 있다. 예를 들면, 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
하나의 메모리 반도체 장치(100) 및 하나의 시스템 반도체 장치(600)가 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있다. 예를 들면, 메모리 반도체 장치(100)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다.
또한, 반도체 패키지(10)는 인터포저(20)와 메모리 반도체 장치(100) 사이에 언더필되는 접착제(40)를 더 포함할 수 있다. 예를 들면, 상기 접착제(40)는 에폭시 물질을 포함하여 인터포저(20)와 메모리 반도체 장치(100) 사이의 틈을 보강할 수 있다. 접착제(40)는 시스템 반도체 장치(600)와 인터포저(20) 사이에 언더필될 수 있다. 접착제(40)는 인터포저(20)와 패키지 기판(30) 사이에 언더필될 수 있다.
패키지 기판(30)의 하부면 상에는 외부 접속 패드들이 형성되고, 상기 외부 접속 패드들 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(32)이 배치될 수 있다. 예를 들면, 상기 외부 연결 부재(32)는 상기 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상기 도면들에는 몇 개의 기판들, 본딩 패드들, 배선들만이 도시되어 있으나, 상기 기판들, 본딩 패드들, 배선들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 자세한 도시 및 설명을 생략하기로 한다.
상술한 바와 같이, 메모리 칩(200)과 전기적으로 연결된 프로세서 칩(300)이 메모리 칩(200)에 가해지는 부하를 경감시킬 수 있다. 메모리 칩(200)과 프로세서 칩(300)이 하나의 메모리 반도체 장치(100)에 포함되기 때문에 공간의 활용도를 높일 수 있다.
또한, 도전성 구조체들(500)이 상기 프로세서 칩(300)의 크기만큼 상기 제2 재배선 패드들(240)로부터 각각 연장되기 때문에, 도전성 구조체들(500)의 직경 및 두께는 커질 수 있다. 도전성 구조체들(500)의 상기 두께 및 상기 직경이 커지는 경우 보드 레벨 신뢰성(BLR, Board Level Reliability) 테스트에서 상기 반도체 패키지의 견고성과 신뢰도를 높일 수 있다. 따라서, 상기 제2 재배선 패드(240) 및 도전성 구조체(500) 사이(UBM, Under Bump Metallurgy)에서 발생하는 구리 결핍(Cu depletion)에 의한 접착력 약화 문제를 해결할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 5 내지 도 8을 참조하면, 복수 개의 메모리 칩들(200)을 갖는 실리콘 웨이퍼(W) 상에 제1 및 제2 재배선 패드들(240)을 갖는 재배선층(220)을 형성할 수 있다. 캐리어 기판(C1) 상에 실리콘 웨이퍼(W)을 형성할 수 있고, 실리콘 웨이퍼(W) 상에 재배선(222) 및 절연막(224)을 갖는 재배선층(220)을 형성할 수 있다. 실리콘 웨이퍼(W)는 복수 개의 메모리 칩들(200)을 형성시키기 위한 베이스 웨이퍼일 수 있다.
예시적인 실시예들에 있어서, 회로 패턴들은 상기 실리콘 웨이퍼(W)의 일면에 형성될 수 있다. 상기 회로 패턴들은 제1 칩 패드들(212)과 전기적으로 연결되도록 형성될 수 있다. 상기 회로 패턴은 능동 소자 또는 수동 소자를 포함할 수 있다. 상기 회로 패턴은 트랜지스터, 다이오드, 저항, 커패시터, 인덕터 등을 포함할 수 있다. 상기 회로 패턴은 전공정(FEOL, front-end-of-line)이라 불리는 웨이퍼 공정을 통하여 형성될 수 있다.
상기 회로 패턴들 메모리 칩(200)을 구동시키기 위한 전자 회로일 수 있다. 예를 들면, 메모리 칩(200)은 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 메모리 칩(200)은 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
재배선층(220)은 배선 공정에 의해 상기 실리콘 웨이퍼(W)의 일면 상에 형성될 수 있다. 재배선층(220)은 실리콘 웨이퍼(W)의 일면에 형성된 제1 칩 패드들(212)과 전기적으로 연결될 수 있다. 재배선층(220)은 복수 개의 절연막들(224) 및 절연막들(224) 내에 구비된 재배선들(222)을 포함할 수 있다.
절연막(224)은 폴리머, 유전막 등을 포함할 수 있다. 구체적으로, 절연막(224)은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 상기 절연막(224)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
상기 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
도 6에 도시된 바와 같이, 재배선층(220)의 일면에는 최상부 절연막(226)이 형성될 수 있다. 최상부 절연막(226)은 재배선(222)을 커버하도록 형성될 수 있다. 최상부 절연막(226)을 패터닝하여 서로 다른 크기의 제1 및 제2 개구들(226a, 226b)을 형성할 수 있다.
도 7 및 도 8에 도시된 바와 같이, 최상부 절연막(226) 상에 재배선(222)과 전기적으로 연결되는 제1 및 제2 재배선 패드들(230, 240)을 형성할 수 있다.
제1 개구들(226a) 상에 제1 도금 공정을 수행하여 제1 재배선 패드들(230)을 형성할 수 있고 제2 개구들(226b) 상에 제2 도금 공정을 수 행하여 제2 재배선 패드들(240)을 형성할 수 있다. 제1 재배선 패드들(230)은 재배선층(220)의 외측면의 제1 영역(A1)에 형성될 수 있다. 제1 영역(A1)은 프로세서 칩(300)이 실장되는 영역일 수 있다. 제2 재배선 패드들(240)은 재배선층(220)의 상기 외측면의 제2 영역(A2)에 형성될 수 있다. 제1 영역(A1) 및 제2 영역(A2)은 서로 다른 영역일 수 있다.
재배선(222) 및 최상부 절연막(226) 상에 포토레지스트 막을 형성하고, 상기 포토레지스트 막 상에 상기 노광 공정을 수행하여 재배선 패드 영역들을 노출시키는 포토레지스트 패턴을 형성할 수 있다. 이후, 포토레지스트 패턴 상에 도금 공정을 수행하여 제1 및 제2 재배선 패드들(230, 240)을 형성할 수 있다. 상기 도금 공정은 전해 도금 공정 또는 무전해 도금 공정을 포함할 수 있다.
예를 들면, 제1 재배선 패드(230)의 제1 폭(T1)은 100㎛ 내지 500㎛의 범위 이내에 있을 수 있다. 제2 재배선 패드(240)의 제2 폭(T2)은 100㎛ 내지 500㎛의 범위 이내에 있을 수 있다. 예를 들면, 제1 및 제2 재배선 패드들(230, 240)은 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 9를 참조하면, 제2 재배선 패드들(240) 상에 복수 개의 도전성 구조체들(500)을 형성할 수 있다. 예를 들면, 도전성 구조체(500)는 필라(pillars) 형상, 범프(bump) 형상 등을 포함할 수 있다. 예를 들면, 도전성 구조체(500)는 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
도전성 구조체들(500)은 재배선층(220)의 제2 재배선 패드(240)로부터 제1 높이(H1)를 가지도록 형성될 수 있다. 도전성 구조체들(500)은 제1 직경(D1)을 가지도록 형성될 수 있다. 도전성 구조체(500)의 제1 높이(H1)는 100㎛ 내지 400㎛의 범위 이내에 있을 수 있다. 도전성 구조체(500)의 제1 직경(D1)은 100㎛ 내지 400㎛의 범위 이내에 있을 수 있다.
도 10 및 도 11을 참조하면, 재배선층(220) 상에 프로세서 칩(300)이 실장될 수 있다. 프로세서 칩(300)은 재배선층(220) 상에 실장되어 메모리 칩(200)과의 고밀도 인터커넥션을 형성할 수 있다.
프로세서 칩(300)은 서로 반대하는 상면(302) 및 하면(304)을 포함할 수 있다. 프로세서 칩(300)의 하면(304)이 재배선층(220)을 향하도록 배치될 수 있다. 프로세서 칩(300)은 재배선층(220)의 제1 재배선 패드(230)와 전기적으로 연결될 수 있다.
프로세서 칩(300)은 메모리 칩(200)과 전기적으로 연결되어 메모리 칩(200)에 가해지는 전기적 부담을 경감시킬 수 있다. 프로세서 칩(300)은 메모리 칩(200)에 연산 기능을 제공할 수 있다. 프로세서 칩(300)의 평면적은 메모리 칩(200)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 프로세서 칩(300)은 메모리 칩(200)의 영역 내에 배치될 수 있다.
예를 들면, 프로세서 칩(300)은 로직 소자와 같은 반도체 소자를 포함할 수 있다. 프로세서 칩(300)은 중앙처리장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU, Graphics Processing Unit), 마이크로 처리 장치(MPU, Micro Processing Unit), 마이크로 컨트롤 장치(MCU, Micro Controler Unit), 애플리케이션 프로세서(AP, Application Processor) 등과 같은 상기 로직 소자를 포함할 수 있다.
도 10에 도시된 바와 같이, 프로세서 칩(300)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(220) 상에 실장될 수 있다. 이 경우에 있어서, 프로세서 칩(300)은 제2 칩 패드들(320)이 형성된 활성면이 재배선층(220)을 향하도록 재배선층(220) 상에 실장될 수 있다. 프로세서 칩(300)의 제2 칩 패드들(320)은 도전성 범프들로서의 솔더 범프들(310)에 의해 재배선층(220)의 제1 재배선 패드들(230)과 전기적으로 연결될 수 있다. 예를 들면, 솔더 범프(310)는 마이크로 범프(uBump)를 포함할 수 있다.
이와 다르게, 도 11에 도시된 바와 같이, 프로세서 칩(300)의 제2 칩 패드(320)와 재배선층(220)의 제2 재배선 패드(240)는 서로 접촉할 수 있다. 프로세서 칩(300)의 전면과 메모리 칩(200)의 전면이 서로 마주보도록 본딩될 수 있다. 프로세서 칩(300)은 하면(304)에 구비되는 하부 절연막(330)을 포함할 수 있다. 프로세서 칩(300)의 하부 절연막(330)과 재배선층(220)의 절연막(224)이 서로 직접 접합될 수 있다. 프로세서 칩(300)과 재배선층(220)이 웨이퍼-대-다이 본딩에 의해 서로 접합될 때, 재배선층(220)과 프로세서 칩(300) 사이에서 제1 재배선 패드(230)와 제2 칩 패드(320)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다(패드-대-패드 직접 본딩(pad to pad direct bonding)).
예를 들면, 프로세서 칩(300)의 상면(302)은 재배선층(220)으로부터 제2 높이(H2)를 가지도록 형성될 수 있다. 프로세서 칩(300)의 제2 높이(H2)는 도전성 구조체들(500)의 제1 높이(H1)와 같거나 작을 수 있다. 프로세서 칩(300)의 제2 높이(H2)가 도전성 구조체들(500)의 제1 높이(H1)보다 같거나 작기 때문에 도전성 구조체(500) 상에서 도전성 범프들(510)이 메모리 반도체 장치(100)로부터 돌출되도록 형성될 수 있다.
도 12를 참조하면, 프로세서 칩(300), 재배선층(220) 및 도전성 구조체들(500)을 오버 몰드(Overmold) 구조로 커버하도록 밀봉 부재(400)를 형성할 수 있다.
밀봉 부재(400)의 상면은 도전성 구조체들(500)의 상면을 노출시키기 위해 평행하게 연마될 수 있다. 밀봉 부재(400)의 상면은 그라인딩(grinding) 공정을 통하여 연마될 수 있다. 상기 그라인딩 공정은 밀봉 부재(400)를 도전성 구조체(500)의 상면 및 프로세서 칩(300)의 상면을 노출하도록 연마할 수 있다. 예를 들면, 밀봉 부재(400)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 13을 참조하면, 도전성 구조체들(500) 상에 도전성 범프들(510)을 각각 형성하고, 실리콘 웨이퍼(W), 재배선층(220) 및 밀봉 부재(400)를 절단하여 메모리 반도체 장치(100)를 형성할 수 있다.
밀봉 부재(400)의 상부면 상에 도전성 구조체(500) 영역을 노출시키는 개구들을 갖는 포토레지스트 패턴을 형성하고, 도전성 구조체(500) 상에 도전성 범프(510)를 형성할 수 있다.
구체적으로, 상기 포토레지스트 패턴의 상기 개구들을 도전성 물질로 충진한 후, 상기 포토레지스트 패턴을 제거하고 리플로우 공정을 수행하여 도전성 범프(510)를 형성할 수 있다. 예를 들면, 도전성 범프(510)는 도금 공정에 의해 형성될 수 있다. 이와 다르게, 도전성 범프(510)는 스크린 프린팅법, 증착법 등에 의해 형성될 수 있다. 예를 들면, 도전성 범프(510)는 C4 범프를 포함할 수 있다.
실리콘 웨이퍼(W)의 일면 상에 보호층(250)이 형성될 수 있다. 보호층(250)은 절연성 물질로 형성되어 실리콘 웨이퍼(W)가 절단되어 형성된 기판(210)을 외부로부터 보호할 수 있다. 보호층(250)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 보호층(250)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
메모리 반도체 장치(100)는 실리콘 웨이퍼(W), 재배선층(220) 및 밀봉 부재(400)를 칩 영역(DA)을 둘러싸는 스크라이브 레인 영역(scribe lane region)(SR)을 따라 절단하여 형성될 수 있다. 상기 스크라이브 레인 영역(SR)은 웨이퍼 레벨에서 소잉(sawing) 공정에 의해 절단되는 부분일 수 있다.
도 14 및 도 15를 참조하면, 메모리 반도체 장치(100)는 도전성 범프들(510)을 통해 인터포저(20) 상에 실장될 수 있다. 시스템 반도체 장치(600)는 인터포저(20) 상에 실장되어 인터포저(20)를 통해 메모리 반도체 장치(100)와 전기적으로 연결될 수 있다.
시스템 반도체 장치(600) 및 메모리 반도체 장치(100)는 열 압착 공정에 의해 인터포저(20) 상에 부착될 수 있다. 인터포저(20)는 상기 열 압착 공정에 의해 패키지 기판(30) 상에 부착될 수 있다.
이어서, 인터포저(20)와 패키지 기판(30) 사이에는 접착제(40)가 언더필(underfill)될 수 있다. 메모리 반도체 장치(100)와 인터포저(20) 사이에는 접착제(40)가 언더필 될 수 있다. 시스템 반도체 장치(600)와 인터포저(20) 사이에는 접착제(40)가 언더필 될 수 있다. 접착제(40)는 인터포저(20), 패키지 기판(30), 메모리 반도체 장치(100) 및 시스템 반도체 장치(600) 각각의 사이의 틈들을 보강할 수 있다.
이어서, 패키지 기판(30)의 하부면 상의 외부 접속 패드들 상에 솔더 볼들과 같은 외부 접속 부재들(32)을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 20: 인터포저
30: 패키지 기판 32: 외부 접촉 부재
40: 접착제 100: 메모리 반도체 장치
200: 메모리 칩 212: 제1 칩 패드
220: 재배선층 222: 재배선
224: 절연막 226: 최상부 절연막
230: 제1 재배선 패드 240: 제2 재배선 패드
250: 보호층 300: 프로세서 칩
310: 솔더 범프 320: 제2 칩 패드
330: 하부 절연막 400: 밀봉 부재
500: 도전성 구조체 510: 도전성 범프
600: 시스템 반도체 장치

Claims (10)

  1. 일면에 복수 개의 칩 패드들을 갖는 메모리 칩;
    상기 메모리 칩 상에 형성되고, 상기 칩 패드들과 전기적으로 연결되며 외측면의 제1 영역에 복수 개의 제1 재배선 패드들 및 상기 외측면의 제2 영역에 복수 개의 제2 재배선 패드들을 갖는 재배선층;
    상기 재배선층의 상기 제1 영역 상에 배치되며, 상기 복수 개의 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩;
    상기 재배선층의 외측면 상에 배치되며, 상기 프로세서 칩을 커버하는 밀봉 부재; 및
    상기 밀봉 부재를 관통하며, 상기 복수 개의 제2 재배선 패드들로부터 상부로 연장하는 복수 개의 도전성 구조체들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 프로세서 칩은,
    일면에 구비되는 복수 개의 제2 칩 패드들; 및
    상기 제2 칩 패드들 상에 각각 구비되며 상기 제1 재배선 패드들과 각각 접합되는 복수 개의 솔더 범프들을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 프로세서 칩은 상기 제1 재배선 패드들과 각각 접합되는 복수 개의 제2 칩 패드들을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 도전성 구조체의 높이는 100㎛ 내지 400㎛의 범위 이내에 있고,
    상기 도전성 구조체의 직경은 100㎛ 내지 400㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 도전성 구조체들 각각은 상기 재배선층의 일면으로부터 제1 높이를 갖고,
    상기 프로세서 칩의 상부면은 상기 재배선층의 상기 일면으로부터 상기 제1 높이와 같거나 작은 제2 높이를 갖는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 밀봉 부재로부터 노출되는 상기 도전성 구조체들의 일단에 각각 구비되는 복수 개의 도전성 범프들을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 도전성 구조체들은 상기 밀봉 부재 내에서 상기 프로세서 칩의 외측을 둘러 싸도록 배열되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 및 제2 재배선 패드들 각각의 폭은 100㎛ 내지 500㎛ 범위 이내에 있는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 프로세서 칩은 중앙처리장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU, Graphics Processing Unit), 마이크로 처리 장치(MPU, Micro Processing Unit), 마이크로 컨트롤 장치(MCU, Micro Controler Unit), 애플리케이션 프로세서(AP, Application Processor) 중에서 선택된 적어도 어느 하나를 포함하고,
    상기 메모리 칩은 에스램(SRAM), 디램(DRAM), 플래시 메모리(flash memory), 피램(PRAM), 엠램(MRAM), 알램(RRAM) 중에서 선택된 적어도 어느 하나를 포함하는 반도체 패키지.
  10. 메모리 칩의 일면 상에 복수 개의 제1 및 제2 재배선 패드들을 갖는 재배선층을 형성하고;
    상기 복수 개의 제2 재배선 패드들로부터 복수 개의 도전성 구조체들을 상부로 연장하고;
    상기 제1 재배선 패드들과 전기적으로 연결되는 프로세서 칩을 제공하고;
    밀봉 부재를 통해 상기 도전성 구조체의 외측면 및 상기 프로세서 칩을 커버하고; 그리고
    상기 밀봉 부재로부터 노출되는 상기 도전성 구조체들의 일단에 각각 복수 개의 도전성 범프들을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
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