KR20240037530A - 반도체 패키지 - Google Patents

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KR20240037530A
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interposer
insulating layer
semiconductor chip
conductive pattern
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유봉근
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Abstract

인터포저의 뒤틀림을 방지하여 제품 신뢰성이 향상된 반도체 패키지를 제공된다. 반도체 패키지는 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판, 제1 기판 상에 배치되는 반도체 칩, 반도체 칩 상에, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저, 제2 절연층의 하면 상에, 반도체 칩의 상면에 접촉하는 지지 부재로서, 제1 하부 패드와 제1 하부 패드 아래에 배치되는 범프를 포함하는 지지 부재 및 제1 기판과 인터포저 사이에, 제1 도전 패턴과 제2 도전 패턴을 연결하는 제1 연결 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 인터포저(interposer)를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
POP형 반도체 패키지는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 인터포저는 상부 패키지와 하부 패키지 간의 연결을 용이하게 하고, 상부 패키지와 하부 패키지의 뒤틀림(warpage)을 방지할 수 있다. POP 반도체 패키기자 소형화됨에 따라, 인터포저의 두께의 감소가 요구된다. 이에, 인터포저의 뒤틀림이 발생할 가능성이 높아지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 인터포저의 뒤틀림을 방지하여 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 패키지는 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판, 제1 기판 상에 배치되는 반도체 칩, 반도체 칩 상에, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저, 제2 절연층의 하면 상에, 반도체 칩의 상면에 접촉하는 지지 부재로서, 제1 하부 패드와 제1 하부 패드 아래에 배치되는 범프를 포함하는 지지 부재 및 제1 기판과 인터포저 사이에, 제1 도전 패턴과 제2 도전 패턴을 연결하는 제1 연결 부재를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면에 따른 반도체 패키지는 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판, 제1 기판 상에 배치되는 제1 반도체 칩, 제1 반도체 칩의 상면과 접촉하는 제1 영역과, 제1 영역 상에 배치되는 제2 영역을 포함하는 범프, 범프 상에, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저 및 인터포저와 제1 기판 사이에, 제1 반도체 칩과 이격되어 배치되는 제1 연결 부재를 포함하고, 제1 연결 부재는 제1 도전 패턴과 제2 도전 패턴을 전기적으로 연결한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 패키지는 제1 절연층 및 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판, 제1 기판 상에 실장되는 제1 반도체 칩, 제1 기판 상에, 제1 반도체 칩으로부터 이격되는 인터포저로, 제2 절연층 및 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저, 제2 절연층의 하면 상에, 제1 반도체 칩의 상면에 접촉하는 지지 부재로서, 제1 하부 패드와 제1 하부 패드 아래에 배치되는 범프를 포함하는 지지 부재, 제1 기판과 인터포저 사이에 배치되고, 제1 반도체 칩과 이격되고, 제1 도전 패턴과 제2 도전 패턴을 연결하는 제1 연결 부재, 인터포저 상에 배치되는 제2 기판 및 제2 기판 상에 실장되는 제2 반도체 칩을 포함하고, 범프는 제1 하부 패드와 접촉하는 제1 영역과, 제1 영역 아래에 배치되는 제2 영역을 포함하고, 제1 기판의 상면과 평행한 방향에서, 제1 영역의 폭은 제2 영역의 폭보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 3은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 4는 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 도 4의 Q1 영역을 설명하기 위한 확대도이다.
도 6은 도 5의 P1 영역을 설명하기 위한 확대도이다.
도 7은 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 도 7의 Q2 영역을 설명하기 위한 확대도이다.
도 9는 도 8의 P2 영역을 설명하기 위한 확대도이다.
도 10은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11은 도 10의 Q3 영역을 설명하기 위한 확대도이다.
도 12는 도 11의 P3 영역을 설명하기 위한 확대도이다.
도 13 및 도 14는 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 15는 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17 내지 도 20은 몇몇 실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 중간 단계 도면들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다. 도 2는 몇몇 실시예에 따른 전자 장치를 설명하기 위한 도면이다.
도 1을 참조하면 전자 장치(1)는 호스트(10), 인터페이스(11) 및 반도체 패키지(1000)를 포함할 수 있다.
몇몇 실시예에서, 호스트(10)는 인터페이스(11)를 통해 반도체 패키지(1000)와 연결될 수 있다. 예를 들어, 호스트(10)는 반도체 패키지(1000)에 신호를 전달하여, 반도체 패키지(1000)를 제어할 수 있다. 또한, 예를 들어, 호스트(10)는 반도체 패키지(1000)로부터 신호를 전달받아, 신호에 포함된 데이터를 처리할 수 있다.
예를 들어, 호스트(10)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 또한, 예를 들어, 호스트(10)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 메모리 칩을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(1)는 호스트(10), 바디(20), 메인 보드(30), 카메라 모듈(40) 및 반도체 패키지(1000)를 포함할 수 있다.
메인 보드(30)는 전자 장치(1)의 바디(20) 내에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30) 상에 실장될 수 있다. 호스트(10), 카메라 모듈(40) 및 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결될 수 있다. 예를 들어, 인터페이스(11)는 메인 보드(30)에 의해 구현될 수 있다.
호스트(10)와 반도체 패키지(1000)는 메인 보드(30)에 의해 전기적으로 연결되어 신호를 주고받을 수 있다.
이하에서, 도 3 내지 도 6을 참조하여, 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 3은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 4는 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 5는 도 4의 Q1 영역을 설명하기 위한 확대도이다. 도 6은 도 5의 P1 영역을 설명하기 위한 확대도이다. 도 4는 도 3의 A - A를 따라 절단한 단면도이다.
도 3 내지 도 6을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 기판(100), 제1 반도체 칩(150), 인터포저(200), 제1 연결 부재(170), 지지 부재(180), 제2 기판(300), 제2 반도체 칩(340) 및 제2 연결 부재(280)를 포함한다.
제1 기판(100)은 패키지용 기판일 수 있다. 예를 들어, 제1 기판(100)은 인쇄 회로 기판(PCB; printed circuit board) 또는 세리막 기판 등일 수 있다. 또는, 제1 기판(100)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수 있다. 제1 기판(100)은 서로 반대되는 하면 및 상면(100US)을 포함할 수 있다.
제1 기판(100)은 제1 절연층(110), 제1 도전 패턴(112), 제1 하부 패시베이션막(120), 제1 하부 패드(122), 제1 상부 패시베이션막(130) 및 제1 상부 패드(132)를 포함할 수 있다.
제1 절연층(110) 및 제1 절연층(110) 내의 제1 도전 패턴(112)은 제1 하부 패드(122)와 제1 상부 패드(132)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제1 절연층(110)은 단층인 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들어, 제1 절연층(110)은 다층으로 구성되어 다층의 제1 도전 패턴(112)을 형성할 수 있다.
제1 하부 패시베이션막(120) 및 제1 하부 패드(122)는 제1 절연층(110)의 하면 상에 형성될 수 있다. 제1 하부 패드(122)는 제1 도전 패턴(112)과 전기적으로 접속될 있다. 제1 하부 패시베이션막(120)은 제1 절연층(110)의 하면을 덮으며, 제1 하부 패드(122)를 노출시킬 수 있다. 제1 하부 패시베이션막(120)의 하면은 제1 하부 패드(122) 보다 낮게 배치될 수 있다.
몇몇 실시예에서, 제1 기판(100)의 하면 상에 제3 연결 부재(140)가 형성될 수 있다. 제3 연결 부재(140)는 제1 하부 패드(122)에 부착될 수 있다. 제3 연결 부재(140)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제3 연결 부재(140)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 연결 부재(140)는 제1 기판(100)을 외부 장치와 전기적으로 연결할 수 있다. 이에 따라, 제3 연결 부재(140)는 제1 기판(100)에 전기적 신호를 제공하거나, 제1 기판(100)으로부터 제공된 전기적 신호를 외부 장치에 제공할 수 있다.
제1 상부 패시베이션막(130) 및 제1 상부 패드(132) 제1 절연층(110)의 상면 상에 형성될 수 있다. 제1 상부 패시베이션막(130)은 제1 절연층(110)의 상면을 덮으며, 제1 상부 패드(132)를 노출시킬 수 있다.
제1 하부 패시베이션막(120) 및 제1 상부 패시베이션막(130)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(150)은 제1 기판(100)의 상면(100US) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(150)은 제1 기판(100)의 상면(100US) 상에 실장될 수 있다. 제1 반도체 칩(150)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(150)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(150)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(150)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 기판(100) 상에 하나의 제1 반도체 칩(150)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제1 반도체 칩(150)들이 제1 기판(100) 상에 나란히 형성될 수도 있고, 또는 복수의 제1 반도체 칩(150)들이 제1 기판(100) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 기판(100) 상에 실장될 수 있다. 예를 들어, 제1 기판(100)의 상면(100US)과 제1 반도체 칩(150)의 하면(150BS) 사이에 제1 범프(160)가 형성될 수 있다. 제1 범프(160)는 제1 기판(100)과 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
제1 범프(160)는 예를 들어, 제1 필라층(162) 및 제1 솔더층(164)을 포함할 수 있다.
제1 필라층(162)은 제1 반도체 칩(150)의 하면으로부터 돌출될 수 있다. 제1 필라층(162)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(164)은 제1 필라층(162)과 제1 기판(100)을 연결할 수 있다. 예를 들어, 제1 솔더층(164)은 제1 상부 패드(132)들 중 일부에 접속될 수 있다. 제1 솔더층(164)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(164)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저(200)는 제1 기판(100)과 제2 기판(300)사이에 개재될 수 있다. 예를 들어, 인터포저(200)는 제1 기판(100)의 상면 상에 배치될 수 있다. 몇몇 실시예에서, 인터포저(200)는 제1 반도체 칩(150)의 상면(150US) 상에 배치될 수 있다. 인터포저(200)는 제1 기판(100)과 제2 기판(300) 간의 연결을 용이하게 할 수 있다. 또한, 인터포저(200)는 제1 기판(100) 및 제2 기판(300)의 뒤틀림(warpage) 현상을 방지할 수 있다.
인터포저(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 인터포저(200)의 하면은 제1 기판(100)의 상면(100US)과 대향될 수 있고, 인터포저(200)의 상면은 제2 기판(300)의 하면과 대향될 수 있다.
몇몇 실시예에서, 인터포저(200)는 제1 기판(100)으로부터 이격될 수 있다. 몇몇 실시예에서, 제1 기판(100)의 상면(100US)으로부터 제2 하부 패시베이션막(220)의 하면(220BS)까지의 거리(H1)는 약 120μm 내지 약 200μm일 수 있다.
몇몇 실시예에서, 인터포저(200)는 제1 반도체 칩(150)으로부터 이격될 수 있다. 몇몇 실시예에서, 제1 반도체 칩(150)의 상면(150US)으로부터 제2 하부 패시베이션막(220)의 하면(220BS)까지의 거리(H2)는 약 15μm 내지 약 45μm일 수 있다.
몇몇 실시예에서, 제1 기판(100)의 상면(100US)으로부터 제1 반도체 칩(150)의 하면(150BS)까지 거리(H3)는 약 15μm 내지 약 45μm일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(150)의 상면(150US)에서 제2 하부 패시베이션막(220)의 하면(220BS)까지 거리(H2)는 제1 기판(100)의 상면에서 제1 반도체 칩(150)의 하면(150BS)까지 거리보다 작거나 같을 수 있다.
인터포저(200)는 제2 절연층(210), 제2 도전 패턴(212), 제2 하부 패시베이션막(220), 제2 하부 패드(222), 제2 상부 패시베이션막(230) 및 제3 상부 패드(232)를 포함할 수 있다.
인터포저(200)의 두께는 100μm 내지 약 220μm일 수 있다. 여기서 두께는 제2 하부 패시베이션막(220)의 하면부터 제2 상부 패시베이션막(230)의 상면까지 제3 방향(D3)으로 거리일 수 있다. 인터포저(200)의 두께가 얇아짐에 따라, 인터포저(200)의 중심부에 뒤틀림(warpage)이 발생할 수 있다.
제2 절연층(210) 및 제2 절연층(210) 내의 제2 도전 패턴(212)은 제2 하부 패드(222)와 제3 상부 패드(232)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제2 절연층(210)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제2 절연층(210)은 다층으로 구성되어 다층의 제2 도전 패턴(212)을 형성할 수 있음은 물론이다.
제2 하부 패시베이션막(220) 및 제2 하부 패드(222)는 제2 절연층(210)의 하면 상에 형성될 수 있다. 제2 하부 패시베이션막(220)은 제2 절연층(210)의 하면을 덮으며, 제2 하부 패드(222)를 노출시킬 수 있다.
제2 상부 패시베이션막(230) 및 제3 상부 패드(232)는 제2 절연층(210)의 상면 상에 형성될 수 있다. 제3 상부 패드(232)는 제2 도전 패턴(212)과 전기적으로 접속될 수 있다. 제2 상부 패시베이션막(230)은 제2 절연층(210)의 상면을 덮으며, 제3 상부 패드(232)를 노출시킬 수 있다.
제2 하부 패시베이션막(220) 및 제2 상부 패시베이션막(230)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 연결 부재(170)는 제1 기판(100)과 인터포저(200) 사이에 개재될 수 있다. 제1 연결 부재(170)는 제1 기판(100)의 상면 및 인터포저(200)의 하면과 접촉할 수 있다. 제1 연결 부재(170)는 제1 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 예를 들어, 제1 연결 부재(170)는 제1 기판(100)의 제1 상부 패드(132) 및 인터포저(200)의 제2 하부 패드(222)와 접촉할 수 있다. 이에 따라, 제1 연결 부재(170)는 제1 도전 패턴(112)과 제2 도전 패턴(212)을 전기적으로 연결할 수 있다.
제1 연결 부재(170)의 높이는 제1 기판(100)의 상면으로부터 인터포저(200)의 하면까지의 거리(H1) 보다 낮을 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 연결 부재(170)의 높이는 제1 기판(100)의 상면으로부터 인터포저(200)의 하면까지의 거리(H1)와 동일할 수 있다. 여기서, 높이란, 제1 기판(100)의 상면과 수직하는 수직 방향에서의 최대 길이를 의미한다.
몇몇 실시예에서, 제1 연결 부재(170)의 폭은 약 120μm 내지 약 200μm일 수 있다. 여기서, 폭이란, 제1 기판(100)의 상면과 평행하는 수평 방향에서의 최대 길이를 의미한다.
제1 연결 부재(170)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 연결 부재(170)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다시 도 4 내지 도 6을 참조하면, 지지 부재(180)는 제3 하부 패드(182)와 제2 범프(184)를 포함할 수 있다.
지지 부재(180)는 인터포저(200)와 제1 반도체 칩(150) 사이에 배치될 수 있다. 지지 부재(180)는 제1 반도체 칩(150)의 상면(150US)에 배치될 수 있다. 지지 부재(180)는 제1 반도체 칩(150)의 상면(150US)과 접촉하여, 인터포저(200)와 중첩되는 부분에서 제3 방향(D3)으로 인터포저(200)를 지지할 수 있다. 지지 부재(180)는 제1 기판(100) 상에 인터포저(200)를 본딩하는 과정에서 인터포저(200)가 제1 기판(100) 또는 제1 반도체 칩(150)과의 특정 거리(예를 들어, H1 또는 H2)를 유지하도록 지지할 수 있다.
제3 하부 패드(182)는 제2 절연층(210)의 하면 상에 배치될 수 있다. 제2 하부 패시베이션막(220)은 제2 절연층(210)의 하면을 덮으며, 제3 하부 패드(182)를 노출시킬 수 있다. 제3 하부 패드(182)와 제2 하부 패드(222)는 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 다만, 이에 제한되는 것은 아니다.
제2 범프(184)는 제3 하부 패드(182) 아래에 배치될 수 있다. 제2 범프(184)는 와이어 본딩(Wire Bonding) 설비에 의해 형성될 수 있다. 제2 범프(184)는 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au) 및 코발트(Co) 중 어느 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 범프(184)는 제1 반도체 칩(150)의 상면과 접촉할 수 있다. 제1 반도체 칩(150)에서 발생한 열은 제2 범프(184)로 방출될 수 있다. 제2 범프(184)는 제1 반도체 칩(150)에서 전달받은 열을 인터포저(200) 및 제2 기판(300)으로 방출할 수 있다.
제2 범프(184)는 제1 영역(R1)과 제2 영역(R2)를 포함할 수 있다. 제1 영역(R1)은 제2 범프(184)의 상부 영역일 수 있다. 제1 영역(R1)은 제3 하부 패드(182)와 접촉하는 영역일 수 있다. 제2 영역(R2)은 제1 영역(R1) 아래에 배치될 수 있다. 제2 범프(184)의 제1 영역(R1) 및 제2 영역(R2)는 동일한 제조 공정에 의해 형성될 수 있다.
제3 하부 패드(182)는 제1 방향(D1)으로 제1 폭(L1)을 가질 수 있다. 제1 영역(R1)은 제1 방향(D1)으로 제2 폭(L2)을 가질 수 있다. 제2 영역(R2)는 제1 방향(D1)으로 제3 폭(L3)을 가질 수 있다. 여기서 제2 폭(L2) 및 제3 폭(L3)는 제1 영역(R1) 및 제2 영역(R2) 각각에서 제1 방향(D1)으로 가장 넓은 폭을 의미한다. 제2 폭(L2)은 제1 폭(L1) 보다 작을 수 있다. 제3 폭(L3)은 제2 폭(L2)보다 작을 수 있다. 다르게 표현하면, 제1 영역(R1)에서 제2 영역(R2)으로 갈수록 제2 범프(184)의 제1 방향(D1)으로 폭은 감소할 수 있다.
제1 영역(R1)은 제2 하부 패시베이션막(220) 보다 돌출될 수 있다. 즉, 제2 절연층(210)을 기준으로, 제1 영역(R1)의 일부는 제2 하부 패시베이션막(220)의 하면(220BS)보다 낮게 배치될 수 있다. 다만, 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 영역(R1)은 제2 하부 패시베이션막(220)의 하면(220BS)과 동일 평면상에 배치될 수 있다.
다시, 도 3 및 도 4를 참조하면, 제1 연결 부재(170) 및 지지 부재(180)는 각각 복수 개로 제1 기판(100)과 인터포저(200) 사이에 형성될 수 있다. 복수의 제1 연결 부재(170) 및 복수의 지지 부재(180)은 제1 방향(D1) 및 제2 방향(D2)로 정렬될 수 있다. 몇몇 실시예에서, 제1 방향(D1)으로 복수의 제1 연결 부재(170)가 이격되는 간격(L11)은 복수의 지지 부재(180)가 이격되는 간격(L12)보다 작을 수 있다. 또한, 제2 방향(D2)으로 복수의 제1 연결 부재(170)가 이격되는 간격(L21)은 복수의 지지 부재(180)가 이격되는 간격(L22)보다 작을 수 있다. 다만, 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 연결 부재(170)가 이격되는 간격(L11, L21)은 지지 부재(180)가 이격되는 간격(L12, L22)과 동일할 수 있다.
몇몇 실시예에서, 지지 부재(180)는 제1 반도체 칩(150)의 적어도 일 측면을 따라 복수 개로 배열될 수 있다. 지지 부재(180)는 반도체 칩(150)의 상면(150US) 상에 배치될 수 있다. 반면에 제1 연결 부재(170)는 반도체 칩(150)의 상면(150US)에 배치되지 않을 수 있다. 제1 연결 부재(170)는 반도체 칩(150)의 둘레에 배치될 수 있다.
다시 도 4를 참조하면, 몇몇 실시예에서, 제1 기판(100) 상에 제1 몰딩막(190)이 형성될 수 있다. 제1 몰딩막(190)은 제1 기판(100)과 인터포저(200) 사이의 영역을 채울 수 있다. 이에 따라, 제1 몰딩막(190)은 제1 기판(100), 제1 반도체 칩(150), 제1 범프(160), 제1 연결 부재(170) 및 지지 부재(180)를 덮어 보호할 수 있다. 제1 연결 부재(170) 및 지지 부재(180)는 제1 몰딩막(190)을 관통하여, 제1 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다.
제1 몰딩막(190)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지는 않았지만, 몇몇 실시예에서, 제1 기판(100) 상에 언더필(underfill)이 형성될 수 있다. 상기 언더필은 제1 기판(100)과 제1 반도체 칩(150) 사이의 영역을 채울 수 있다. 상기 언더필은 제1 반도체 칩(150)을 감쌀 수 있다. 상기 언더필은 제1 기판(100) 상에 제1 반도체 칩(150)을 고정시킴으로써 제1 반도체 칩(150)의 깨짐 등을 방지할 수 있다. 상기 언더필은 제1 범프(160)를 덮을 수 있다. 제1 범프(160)는 상기 언더필을 관통하여, 제1 기판(100)과 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
상기 언더필은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 상기 언더필은 제1 몰딩막(190)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 언더필은 제1 몰딩막(190)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 상기 언더필은 제1 기판(100)과 제1 반도체 칩(150) 사이의 협소한 공간을 효율적으로 채울 수 있다.
제2 기판(300)은 인터포저(200)의 상면 상에 배치될 수 있다. 제2 기판(300)은 패키지용 기판일 수 있다. 예를 들어, 제2 기판(300)은 인쇄 회로 기판(PCB) 또는 세리막 기판 등일 수 있다. 또는, 제2 기판(300)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제2 기판(300)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 제2 기판(300)의 하면은 인터포저(200)의 상면과 대향될 수 있다.
제2 기판(300)은 제3 절연층(310), 제3 하부 패시베이션막(320), 제4 하부 패드(322), 제3 상부 패시베이션막(330) 및 제4 상부 패드(332)를 포함할 수 있다.
제3 절연층(310) 및 제3 절연층(310) 내의 도전 패턴(미도시)은 제4 하부 패드(322)와 제4 상부 패드(332)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제3 절연층(310)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제3 절연층(310)은 다층으로 구성되어 다층의 도전 패턴을 형성할 수 있음은 물론이다.
제3 하부 패시베이션막(320) 및 제4 하부 패드(322)는 제3 절연층(310)의 하면 상에 형성될 수 있다. 제3 하부 패시베이션막(320)은 제3 절연층(310)의 하면을 덮으며, 제4 하부 패드(322)를 노출시킬 수 있다.
제3 상부 패시베이션막(330) 및 제4 상부 패드(332)는 제3 절연층(310)의 상면 상에 형성될 수 있다. 제3 상부 패시베이션막(330)은 제3 절연층(310)의 상면을 덮으며, 제4 상부 패드(332)를 노출시킬 수 있다.
제3 하부 패시베이션막(320) 및 제3 상부 패시베이션막(330)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 부재(280)는 인터포저(200)와 제2 기판(300) 사이에 개재될 수 있다. 제2 연결 부재(280)는 인터포저(200)의 상면 및 제2 기판(300)의 하면과 접촉할 수 있다. 제2 연결 부재(280)는 인터포저(200)와 제2 기판(300)을 전기적으로 연결할 수 있다. 예를 들어, 제2 연결 부재(280)는 인터포저(200)의 제3 상부 패드(232) 및 제2 기판(300)의 제4 하부 패드(322)와 접촉할 수 있다.
제2 연결 부재(280)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 연결 부재(280)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩(340)은 제2 기판(300) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(340)은 제2 기판(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(340)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다.
몇몇 실시예에서, 제1 반도체 칩(150)은 어플리케이션 프로세서(AP; application processor) 등과 같은 로직 칩일 수 있고, 제2 반도체 칩(340)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
제2 기판(300) 상에 하나의 제2 반도체 칩(340)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제2 반도체 칩(340)들이 제2 기판(300) 상에 나란히 형성될 수도 있고, 또는 복수의 제2 반도체 칩(340)들이 제2 기판(300) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(340)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제2 기판(300) 상에 실장될 수 있다. 예를 들어, 제2 기판(300)의 상면과 제2 반도체 칩(340)의 하면 사이에 제3 범프(360)가 형성될 수 있다. 제3 범프(360)는 제2 기판(300)과 제2 반도체 칩(340)을 전기적으로 연결할 수 있다.
제3 범프(360)는 예를 들어, 제2 필라층(362) 및 제2 솔더층(364)을 포함할 수 있다. 제2 필라층(362) 및 제2 솔더층(364)은 상술한 제1 필라층(162) 및 제1 솔더층(164)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제2 기판(300) 상에 제2 몰딩막(390)이 형성될 수 있다. 제2 몰딩막(390)은 제2 기판(300), 제2 반도체 칩(340) 및 제3 범프(360)를 덮어 보호할 수 있다. 제2 몰딩막(390)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7은 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 8은 도 7의 Q2 영역을 설명하기 위한 확대도이다. 도 9는 도 8의 P2 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 3 내지 도 6에서 설명한 점과 다른 점을 중심으로 설명한다.
도 7 내지 도 9를 참조하면, 지지 부재(180)은 제3 하부 패드(182)와 제2 범프(185)를 포함할 수 있다.
제3 하부 패드(182)는 제2 절연층(210)의 하면(210BS) 상에 배치될 수 있다. 제2 하부 패시베이션막(220)은 제2 절연층(210)의 하면을 덮으며, 제3 하부 패드(182)를 노출시킬 수 있다. 제3 하부 패드(182)와 제2 하부 패드(222)는 동일 레벨에서 형성될 수 있다. 제2 범프(185)는 제3 하부 패드(182) 아래에 배치될 수 있다. 제2 범프(185)는 제1 영역(R1)과 제2 영역(R2)를 포함할 수 있다. 제1 영역(R1)은 제2 범프(185)의 상부 영역일 수 있다. 제2 영역(R2)은 제1 영역(R1) 아래에 배치될 수 있다.
제3 하부 패드(182)는 제1 방향(D1)으로 제1 폭(L1)을 가질 수 있다. 제1 영역(R1)은 제1 방향(D1)으로 제2 폭(L2)을 가질 수 있다. 제2 영역(R2)는 제1 방향(D1)으로 제3 폭(L3)을 가질 수 있다. 제2 폭(L2)은 제1 폭(L1) 보다 작을 수 있다. 제3 폭(L3)은 제2 폭(L2)보다 작을 수 있다. 다르게 표현하면, 제1 영역(R1)에서 제2 영역(R2)으로 갈수록 제2 범프(185)의 제1 방향(D1)으로 폭은 감소할 수 있다.
평면적 관점에서, 제1 영역(R1)의 하부는 둥근 모서리를 가질 수 있다. 제1 영역(R1)의 제1 몰딩막(190) 중첩되는 부분에서 곡면을 가질 수 있다. 제1 영역(R1)과 제2 영역(R2)의 경계 부분에서 곡면을 가질 수 있다. 다르게 표현하면, 제2 범프(185)의 형상은 제1 영역(R1) 및 제2 영역(R2)에서 곡선 또는 직선과 곡선의 조합일 수 있다. 제1 영역(R1)의 제1 방향(D1)으로 폭은 제2 영역(R2)에 근접한 부분에서 제2 폭(L2)보다 좁을 수 있다. 제2 영역(R2)의 제2 방향(D2)으로 폭은 제1 영역(R1)에서 근접한 부분에서 제3 폭(L3)보다 넓을 수 있다.
도 10은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 11은 도 10의 Q3 영역을 설명하기 위한 확대도이다. 도 12는 도 11의 P3 영역을 설명하기 위한 확대도이다. 설명의 편의상 도 3 내지 도 6에서 설명한 점과 다른 점을 중심으로 설명한다.
도 10 내지 도 12를 참조하면, 지지 부재(180)은 제3 하부 패드(182)와 제2 범프(186)를 포함할 수 있다. 제2 범프(186)는 제1 영역(R1)과 제2 영역(R2)를 포함할 수 있다. 제1 영역(R1)은 제2 범프(186)의 상부 영역일 수 있다. 제2 영역(R2)은 제1 영역(R1) 아래에 배치될 수 있다.
제3 하부 패드(182)는 제1 방향(D1)으로 제1 폭(L1)을 가질 수 있다. 제1 영역(R1)은 제1 방향(D1)으로 제2 폭(L2)을 가질 수 있다. 제2 영역(R2)는 제1 방향(D1)으로 제3 폭(L3)을 가질 수 있다. 제2 폭(L2)은 제1 폭(L1)과 동일할 수 있다. 제3 폭(L3)은 제2 폭(L2)보다 작을 수 있다. 몇몇 실시예에서, 제1 영역(R1)과 제2 영역(R2)은 둥근 모서리를 가질 수 있다. 이는 도 9의 제1 영역(R1) 및 제2 영역(R2)의 형상과 유사할 수 있다.
도 13 및 도 14는 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 복수 개의 지지 부재(180)들은 제1 그룹(G1)을 형성할 수 있다. 제1 그룹(G1)은 제1 방향(D1)으로 배열되는 복수 개의 지지 부재(180)를 포함할 수 있다. 복수 개의 제1 연결 부재(170)는 제1 방향(D1) 및 제2 방향(D2)으로 정렬될 수 있다. 제1 연결 부재(170)는 제1 반도체 칩(150) 둘레에 배치될 수 있다. 제1 그룹(G1)은 제1 반도체 칩(150)의 일 측에 제1 방향(D1)으로 정렬된 제1 연결 부재(170)를 따라 배치될 수 있다. 예를 들어, 제1 그룹(G1)은 제1 반도체 칩(150)의 일 측에 정렬된 제1 연결 부재(170a)를 따라 배치될 수 있다. 이 경우, 제1 그룹(G1)은 제1 반도체 칩(150)의 중심부에 배치될 수 있다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 복수 개의 지지 부재(180)들은 제2 그룹(G2) 및 제3 그룹(G3)을 형성할 수 있다. 제2 그룹(G2) 및 제3 그룹(G3)은 제2 방향(D2)으로 배열되는 복수 개의 지지 부재(180)를 포함할 수 있다. 복수 개의 제1 연결 부재(170)는 제1 방향(D1) 및 제2 방향(D2)으로 정렬될 수 있다. 제1 연결 부재(170)는 제1 반도체 칩(150) 둘레에 배치될 수 있다. 제2 그룹(G2)및 제3 그룹(G3)은 제1 반도체 칩(150)의 일 측에 제2 방향(D2)으로 정렬된 제1 연결 부재(170)를 따라 배치될 수 있다. 예를 들어, 제2 그룹(G2)은 제1 반도체 칩(150)의 일 측에 정렬된 제1 연결 부재(170b)를 따라 배치될 수 있고, 제3 그룹(G3)은 제1 연결 부재(170c)를 따라 배치될 수 있다.
도 15는 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15를 참조하면, 제2 반도체 칩(350)은 플립 칩 본딩 방식이 아닌 다른 방식에 의해 제2 기판(300) 상에 실장된다.
예를 들어, 제2 반도체 칩(350)은 제1 부착층(352)에 의해 제2 기판(300) 상에 실장될 수 있다. 제1 부착층(352)은 접착 수단을 이용하여 제2 반도체 칩(350)의 하면을 제2 기판(300)의 상면 상에 부착할 수 있다. 제1 부착층(352)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 반도체 칩(350)은 제1 본딩 와이어(374)에 의해 제2 기판(300)과 전기적으로 연결될 수 있다. 제1 본딩 와이어(374)는 예를 들어, 제2 반도체 칩(350)의 제1 칩 패드(372)를 제2 기판(300)의 제4 상부 패드(332)에 연결할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 반도체 칩(350)은 예를 들어, 본딩 테이프 등에 의해 제4 상부 패드(332)와 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 제2 기판(300) 상에 복수의 반도체 칩들이 적층될 수 있다. 예를 들어, 제2 반도체 칩(350) 상에 제3 반도체 칩(450)이 적층될 수 있다.
예를 들어, 제3 반도체 칩(450)은 제2 부착층(452)에 의해 제2 반도체 칩(350) 상에 배치될 수 있다. 제2 부착층(452)은 접착 수단을 이용하여 제3 반도체 칩(450)의 하면을 제2 반도체 칩(350)의 상면 상에 부착할 수 있다.
몇몇 실시예에서, 제3 반도체 칩(450)은 제2 본딩 와이어(474)에 의해 제2 기판(300)과 전기적으로 연결될 수 있다. 제2 본딩 와이어(474)는 예를 들어, 제3 반도체 칩(450)의 제2 칩 패드(472)를 제2 기판(300)의 제4 상부 패드(332)에 연결할 수 있다.
도 16은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16을 참조하면, 몇몇 실시예에서, 제2 기판(300) 상에 고대역폭 메모리(500, HBM; High Bandwidth Memory)가 실장될 수 있다. 고대역폭 메모리(500)는 예를 들어, 컨트롤러 칩(510) 및 복수의 메모리 칩들(522, 524, 526)을 포함할 수 있다. 복수의 컨트롤러 칩(510)은 제2 기판(300) 상에 실장될 수 있고, 복수의 메모리 칩들(522, 524, 526)은 컨트롤러 칩(510) 상에 차례로 적층될 수 있다. 컨트롤러 칩(510)은 로직 칩일 수 있고, 복수의 메모리 칩들(522, 524, 526)은 메모리 칩일 수 있다.
몇몇 실시예에서, 고대역폭 메모리(500)는 제4 범프(530) 및 관통 비아(540)를 포함할 수 있다. 제4 범프(530)는 컨트롤러 칩(510) 및 복수의 메모리 칩들(522, 524, 526) 사이에 개재될 수 있다. 관통 비아(540)는 컨트롤러 칩(510) 및 복수의 메모리 칩들(522, 524, 526) 중 적어도 일부를 관통하여 제4 범프(530)와 접속될 수 있다. 이에 따라, 고대역폭 메모리(500)는 인터포저(200)를 통해 제1 기판(100)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 고대역폭 메모리(500)는 인터포저(200)를 통해 제1 반도체 칩(150)과 전기적으로 연결될 수도 있다. 예를 들어, 제2 도전 패턴(212)의 일부는, 제1 반도체 칩(150)과 접촉하는 제3 상부 패드(232)를 고대역폭 메모리(500)와 접촉하는 제3 상부 패드(232)에 연결할 수 있다
도 17 내지 도 20은 몇몇 실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 중간 단계 도면들이다.
도 17을 참조하면, 제2 절연층(210), 제2 하부 패시베이션막(220) 및 제2 상부 패시베이션막(230)을 포함하는 인터포저(200)가 제공될 수 있다. 인터포저(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 도 17의 인터포저(200)는 도 4의 인터포저(200)를 180도 회전한 형상일 수 있다. 즉, 도 17에서 설명하는 인터포저(200)의 상면은 도 4의 인터포저(200)의 하면에 대응될 수 있다.
제2 절연층(210)상에 제2 하부 패시베이션막(220)이 형성될 수 있다. 제2 하부 패시베이션막(220)은 제2 절연층(210)의 하면을 덮으며, 제2 하부 패드(222) 및 제3 하부 패드(182)를 노출시킬 수 있다. 제2 하부 패드(222) 및 제3 하부 패드(182)는 동시에 형성될 수 있어, 제조 공정 스텝이 간략화 될 수 있다.
도 18을 참조하면, 제3 하부 패드(182) 상에 제2 범프(184)가 형성될 수 있다. 제2 범프(184)는 제조 설비(2)에 의해 형성될 수 있다. 제조 설비(2)는 예를 들어, 와이어 본딩(Wire Bonding) 설비일 수 있다. 제2 범프(184)는 상기 범프는 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au) 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
도 19를 참조하면, 제2 하부 패드(222) 상에 제1 연결 부재(170)가 형성될 수 있다. 제2 범프(184)가 형성되고, 제1 연결 부재(170)가 형성되는 것으로 도시되었지만, 이에 제한되지 않는다. 예를 들어, 제1 연결 부재(170)가 형성되고 제2 범프(184)가 형성될 수 있다. 제1 연결 부재(170)의 일단은 제2 하부 패드(222)와 접촉하여, 후에 제1 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 제1 연결 부재(170)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20을 참조하면, 제1 기판(100) 상에 인터포저(200)를 본딩할 수 있다. 제1 기판(100) 상에 인터포저(200)를 본딩하는 것은, 예를 들어, 도 19의 인터포저(200)를 180도 회전하여 제1 기판(100)과 접촉시킨다. 구체적으로, 제1 연결 부재(170)는 제1 상부 패드(132)와 접촉하고, 제2 범프(184)는 제1 반도체 칩(150)의 상면(150US)에 접촉한다. 이어서, 본딩 기구를 이용하여 반도체 패키지에 열을 가하는 본딩 방식에 의해 수행될 수 있다.
한편, 인터포저(200)의 두께가 감소함에 따라 본딩 과정에서 인터포저(200)의 뒤틀림(warpage)등이 발생할 수 있다. 이와 같은 불량은 인터포저(200)의 품질을 저하시키는 원인이 된다. 뒤틀림 등에 의한 불량 등을 방지하기 위해, 인터포저(200)는 제1 반도체 칩(150)으로부터 특정 거리(예를 들어, H2)를 유지할 필요가 있다. 이를 위해 인터포저(200)는 상술한 지지 부재(180)를 구비할 수 있다. 지지 부재(180)는 제1 기판(100) 상에 인터포저(200)를 본딩하는 과정에서 인터포저(200)가 제1 기판(100) 또는 제1 반도체 칩(150)과의 특정 거리(예를 들어, H1 또는 H2)를 유지하도록 지지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 전자 장치 100: 제1 기판
110 : 제1 절연층 120 : 제1 하부 패시베이션막
122 : 제1 하부 패드 150: 제1 반도체 칩
160: 제1 범프 180: 지지 부재
182: 제2 범프 184 : 제3 하부 패드
200: 인터포저 222 : 제2 하부 패드
300: 제2 기판 1000: 반도체 패키지

Claims (10)

  1. 제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되는 반도체 칩;
    상기 반도체 칩 상에, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저;
    상기 제2 절연층의 하면 상에, 상기 반도체 칩의 상면에 접촉하는 지지 부재로서, 제1 하부 패드와 상기 제1 하부 패드 아래에 배치되는 범프를 포함하는 지지 부재; 및
    상기 제1 기판과 상기 인터포저 사이에, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 연결하는 제1 연결 부재를 포함하는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 범프는 상기 제1 하부 패드와 접촉하는 제1 영역과, 상기 제1 영역 아래에 배치되는 제2 영역을 포함하고,
    상기 제1 기판의 상면과 평행한 방향에서, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 큰, 반도체 패키지.
  3. 제1 항에 있어서,
    상기 범프의 상기 제1 기판의 상면과 평행한 방향에서의 폭은 상기 인터포저로부터 상기 제1 기판으로 갈수록 감소하는, 반도체 패키지.
  4. 제1 항에 있어서,
    상기 반도체 칩의 상면에서 상기 인터포저의 하면까지 거리는 15μm 내지 45μm인, 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 기판의 상면과 수직한 방향에서 상기 인터포저의 두께는 100μm 내지 220μmm인, 반도체 패키지.
  6. 제1 항에 있어서,
    상기 범프는 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au) 및 코발트(Co) 중 적어도 하나를 포함하는, 반도체 패키지.
  7. 제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상면과 접촉하는 제1 영역과, 상기 제1 영역 상에 배치되는 제2 영역을 포함하는 범프;
    상기 범프 상에, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저; 및
    상기 인터포저와 상기 제1 기판 사이에, 상기 제1 반도체 칩과 이격되어 배치되는 제1 연결 부재를 포함하고,
    상기 제1 연결 부재는 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결하는, 반도체 패키지.
  8. 제7 항에 있어서,
    상기 범프의 상기 제2 영역과 상기 인터포저 사이에 배치되는 제1 하부 패드를 더 포함하는, 반도체 패키지.
  9. 제7 항에 있어서,
    상기 인터포저는, 상기 제2 절연층의 하면을 덮는 하부 패시베이션막과, 상기 하부 패시베이션막으로부터 노출되는 제1 하부 패드를 포함하고
    상기 제2 영역은 상기 하부 패시베이션막의 하면 보다 상기 인터포저로부터 상기 제1 반도체 칩으로 돌출되어 있는, 반도체 패키지.
  10. 제1 절연층 및 상기 제1 절연층 내의 제1 도전 패턴을 포함하는 제1 기판;
    상기 제1 기판 상에 실장되는 제1 반도체 칩;
    상기 제1 기판 상에, 상기 제1 반도체 칩으로부터 이격되는 인터포저로, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저;
    상기 제2 절연층의 하면 상에, 상기 제1 반도체 칩의 상면에 접촉하는 지지 부재로서, 제1 하부 패드와 상기 제1 하부 패드 아래에 배치되는 범프를 포함하는 지지 부재;
    상기 제1 기판과 상기 인터포저 사이에 배치되고, 상기 제1 반도체 칩과 이격되고, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 연결하는 제1 연결 부재;
    상기 인터포저 상에 배치되는 제2 기판; 및
    상기 제2 기판 상에 실장되는 제2 반도체 칩을 포함하고
    상기 범프는 상기 제1 하부 패드와 접촉하는 제1 영역과, 상기 제1 영역 아래에 배치되는 제2 영역을 포함하고,
    상기 제1 기판의 상면과 평행한 방향에서, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 큰, 반도체 패키지.
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