KR20220072169A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20220072169A
KR20220072169A KR1020200159485A KR20200159485A KR20220072169A KR 20220072169 A KR20220072169 A KR 20220072169A KR 1020200159485 A KR1020200159485 A KR 1020200159485A KR 20200159485 A KR20200159485 A KR 20200159485A KR 20220072169 A KR20220072169 A KR 20220072169A
Authority
KR
South Korea
Prior art keywords
interposer
package substrate
semiconductor chip
trench
package
Prior art date
Application number
KR1020200159485A
Other languages
English (en)
Inventor
곽민근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200159485A priority Critical patent/KR20220072169A/ko
Priority to US17/382,872 priority patent/US11923283B2/en
Priority to CN202111411622.XA priority patent/CN114551415A/zh
Publication of KR20220072169A publication Critical patent/KR20220072169A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

제품 신뢰성이 향상된 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지는, 제1 패키지 기판, 제1 패키지 기판의 상면 상에 실장되는 제1 반도체 칩, 제1 반도체 칩의 상면 상에, 제1 패키지 기판과 전기적으로 연결되는 인터포저, 및 제1 패키지 기판 및 제1 반도체 칩을 덮는 몰딩막을 포함하되, 인터포저는, 인터포저의 하면으로부터 인입되는 인터포저 트렌치와, 인터포저를 관통하는 인터포저 홀을 포함하고, 몰딩막은, 제1 패키지 기판과 인터포저 사이를 채우는 충진부와, 인터포저 홀을 채우는 관통부와, 인터포저의 상면의 적어도 일부를 덮는 덮개부를 포함한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 POP(package-on-package)형 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
POP형 반도체 패키지는 상부 패키지와 하부 패키지 사이에 이들의 전기적 연결을 위한 인터포저(interposer)를 포함할 수 있다. 인터포저는 상부 패키지와 하부 패키지 간의 연결을 용이하게 하고, 상부 패키지와 하부 패키지의 뒤틀림(warpage)을 방지할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 패키지 기판, 제1 패키지 기판의 상면 상에 실장되는 제1 반도체 칩, 제1 반도체 칩의 상면 상에, 제1 패키지 기판과 전기적으로 연결되는 인터포저, 및 제1 패키지 기판 및 제1 반도체 칩을 덮는 몰딩막을 포함하되, 인터포저는, 인터포저의 하면으로부터 인입되는 인터포저 트렌치와, 인터포저를 관통하는 인터포저 홀을 포함하고, 몰딩막은, 제1 패키지 기판과 인터포저 사이를 채우는 충진부와, 인터포저 홀을 채우는 관통부와, 인터포저의 상면의 적어도 일부를 덮는 덮개부를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 패키지 기판의 상면 상에 실장되는 반도체 칩, 및 반도체 칩의 상면 상에, 반도체 칩으로부터 이격되며, 패키지 기판과 전기적으로 연결되는 인터포저를 포함하되, 인터포저는, 인터포저의 하면으로부터 인입되며, 평면적 관점에서 반도체 칩과 중첩되는 인터포저 트렌치와, 인터포저 트렌치로부터 연장되어 인터포저를 관통하며, 인터포저 트렌치보다 작은 폭을 갖는 인터포저 홀을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 제1 패키지 기판, 제1 패키지 기판의 상면 상에 실장되는 제1 반도체 칩, 제1 반도체 칩의 상면 상의 제2 패키지 기판, 제2 패키지 기판의 상면 상에 실장되는 제2 반도체 칩, 제1 반도체 칩과 제2 패키지 기판 사이에, 제1 반도체 칩으로부터 이격되는 인터포저, 제1 패키지 기판과 인터포저 사이에, 제1 패키지 기판과 인터포저를 전기적으로 연결하는 제1 접속 부재, 제1 패키지 기판의 상면 상에, 제1 반도체 칩 및 제1 접속 부재를 덮는 몰딩막, 및 인터포저와 제2 패키지 기판 사이에, 인터포저와 제2 패키지 기판을 전기적으로 연결하는 제2 접속 부재를 포함하되, 인터포저는, 인터포저의 하면으로부터 인입되는 인터포저 트렌치와, 인터포저를 관통하는 인터포저 홀을 포함하고, 몰딩막은 인터포저 트렌치 및 인터포저 홀을 채운다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 제1 패키지 기판을 제공하고, 제1 패키지 기판의 상면 상에 제1 반도체 칩을 실장하고, 제1 반도체 칩의 상면 상에 제1 패키지 기판과 전기적으로 연결되는 인터포저를 배치하되, 인터포저는 인터포저의 하면으로부터 인입되는 인터포저 트렌치와 인터포저를 관통하는 인터포저 홀을 포함하고, 제1 패키지 기판과 인터포저 사이에 몰딩재를 주입하여, 제1 패키지 기판 및 제1 반도체 칩을 덮는 몰딩막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라서 절단한 개략적인 단면도이다.
도 3은 도 2의 R 영역을 설명하기 위한 확대도이다.
도 4는 몇몇 실시예에 따른 반도체 패키지의 효과를 설명하기 위한 개략적인 단면도이다.
도 5 내지 도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 개략적인 단면도들이다.
도 9는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 레이아웃도이다.
도 10은 도 9의 B-B를 따라서 절단한 개략적인 단면도이다.
도 11 및 도 12는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 예시적인 레이아웃도들이다.
도 13 내지 도 17은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19는 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 12를 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라서 절단한 개략적인 단면도이다. 도 3은 도 2의 R 영역을 설명하기 위한 확대도이다. 도 4는 몇몇 실시예에 따른 반도체 패키지의 효과를 설명하기 위한 개략적인 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 패키지 기판(100), 제1 반도체 칩(110), 인터포저(200), 제1 몰딩막(170), 제2 패키지 기판(300), 제2 반도체 칩(310) 및 제2 몰딩막(270)을 포함한다.
제1 패키지 기판(100)은 패키지용 기판일 수 있다. 예를 들어, 제1 패키지 기판(100)은 인쇄 회로 기판(PCB; printed circuit board) 또는 세라믹 기판 등일 수 있다. 또는, 제1 패키지 기판(100)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제1 패키지 기판(100)은 단층 또는 다층으로 구성될 수 있다. 제1 패키지 기판(100)은 서로 반대되는 하면 및 상면을 포함할 수 있다.
제1 패키지 기판(100)은 제1 하부 패드(102), 제1 상부 패드(104) 및 제1 칩 패드(106)를 포함할 수 있다. 제1 하부 패드(102)는 제1 패키지 기판(100)의 하면으로부터 노출될 수 있다. 제1 상부 패드(104) 및 제1 칩 패드(106)는 각각 제1 패키지 기판(100)의 상면으로부터 노출될 수 있다. 제1 하부 패드(102), 제1 상부 패드(104) 및 제1 칩 패드(106)는 각각 제1 패키지 기판(100) 내에 형성되는 전기적 회로, 예를 들어, 배선 패턴 등과 연결될 수 있다. 즉, 제1 하부 패드(102), 제1 상부 패드(104) 및 제1 칩 패드(106)는 각각 제1 패키지 기판(100)의 배선 패턴 등이 외부로 연결되는 부분(패턴 또는 패드)일 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100)의 하면 상에 제1 접속 부재(190)가 형성될 수 있다. 제1 접속 부재(190)는 제1 패키지 기판(100)과 외부 장치를 전기적으로 연결하는데 이용될 수 있다. 예를 들어, 제1 접속 부재(190)는 제1 패키지 기판(100)의 제1 하부 패드(102)와 접촉할 수 있다. 이에 따라, 제1 접속 부재(190)는 외부 장치의 전기적 신호를 제1 패키지 기판(100)에 제공하거나, 제1 패키지 기판(100)의 전기적 신호를 외부 장치에 제공할 수 있다.
제1 접속 부재(190)는 예를 들어, 구형, 반구형, 또는 타원구형 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 부재(190)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 패키지 기판(100) 상에 회로 소자(140)가 배치될 수 있다. 회로 소자(140)는 제1 패키지 기판(100)의 하면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 회로 소자(140)는 예를 들어, 트랜지스터 등의 다양한 능동 소자(active element), 또는 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수 있다. 일례로, 회로 소자(140)는 커패시터일 수 있다.
제1 반도체 칩(110)은 제1 패키지 기판(100)의 상에 실장될 수 있다. 일례로, 제1 반도체 칩(110)은 제1 패키지 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(110)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(110)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩; CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor) 칩; ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 반도체 칩(110)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
도 1 및 도 2에서, 제1 패키지 기판(100) 상에 하나의 제1 반도체 칩(110)만이 실장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 복수의 제1 반도체 칩(110)들이 제1 패키지 기판(100) 상에 나란히 실장되거나, 복수의 제1 반도체 칩(110)들이 제1 패키지 기판(100) 상에 차례로 적층될 수도 있음은 물론이다.
몇몇 실시예에서, 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이에 제1 칩 범프(120)가 형성될 수 있다. 제1 칩 범프(120)는 제1 패키지 기판(100)과 제1 반도체 칩(110)을 전기적으로 연결할 수 있다. 예를 들어, 제1 반도체 칩(110)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 패키지 기판(100) 상에 실장될 수 있다. 일례로, 제1 칩 범프(120)는 제1 필라층(122) 및 제1 솔더층(124)을 포함할 수 있다.
제1 필라층(122)은 제1 반도체 칩(110)의 하면으로부터 돌출되는 기둥형 구조체일 수 있다. 또한, 제1 필라층(122)은 제1 반도체 칩(110)과 전기적으로 연결될 수 있다. 제1 필라층(122)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(124)은 제1 필라층(122)과 제1 패키지 기판(100)을 전기적으로 연결할 수 있다. 예를 들어, 제1 솔더층(124)은 제1 패키지 기판(100)의 제1 칩 패드(106)와 접촉할 수 있다. 제1 솔더층(124)은 예를 들어, 구형, 반구형, 또는 타원구형 구조체일 수 있다. 제1 솔더층(124)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이에 언더필(130)이 형성될 수 있다. 언더필(130)은 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이의 영역을 채울 수 있다. 또한, 언더필(130)은 제1 칩 범프(120)를 덮을 수 있다. 제1 칩 범프(120)는 언더필(130)을 관통하여 제1 패키지 기판(100)과 제1 반도체 칩(110)을 연결할 수 있다.
언더필(130)은 제1 패키지 기판(100) 상에 제1 반도체 칩(110)을 고정함으로써 제1 반도체 칩(110)의 깨짐 등을 방지할 수 있다. 언더필(130)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 언더필(130)은 후술되는 제1 몰딩막(170)과 다른 물질을 포함할 수 있다. 예를 들어, 언더필(130)은 제1 몰딩막(170)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 언더필(130)은 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이의 협소한 공간을 효율적으로 채울 수 있다.
인터포저(200)는 제1 패키지 기판(100)의 상면 및 제1 반도체 칩(110)의 상면 상에 배치될 수 있다. 또한, 인터포저(200)는 제1 패키지 기판(100)과 후술되는 제2 패키지 기판(300) 사이에 개재될 수 있다. 인터포저(200)는 제1 패키지 기판(100)과 후술되는 제2 패키지 기판(300) 간의 연결을 용이하게 할 수 있다. 또한, 인터포저(200)는 제1 패키지 기판(100) 및 제2 패키지 기판(300)의 뒤틀림(warpage)을 방지할 수 있다.
인터포저(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 인터포저(200)의 하면은 제1 패키지 기판(100)의 상면과 대향될 수 있고, 인터포저(200)의 상면은 제2 패키지 기판(300)의 하면과 대향될 수 있다.
인터포저(200)는 제2 하부 패드(202) 및 제2 상부 패드(204)를 포함할 수 있다. 제2 하부 패드(202)는 인터포저(200)의 하면으로부터 노출될 수 있다. 제2 상부 패드(204)는 인터포저(200)의 상면으로부터 노출될 수 있다. 제2 하부 패드(202) 및 제2 상부 패드(204)는 각각 인터포저(200) 내에 형성되는 전기적 회로, 예를 들어, 배선 패턴 등과 연결될 수 있다. 즉, 제2 하부 패드(202) 및 제2 상부 패드(204)는 각각 인터포저(200)의 배선 패턴 등이 외부로 연결되는 부분(패턴 또는 패드)일 수 있다.
몇몇 실시예에서, 인터포저(200)는 관통 비아(208)를 더 포함할 수 있다. 관통 비아(208)는 인터포저(200)를 관통할 수 있다. 예를 들어, 관통 비아(208)는 인터포저(200)의 상면과 교차하는 제1 방향(Z)으로 연장되어 인터포저(200)를 관통할 수 있다. 인터포저(200)를 관통하는 관통 비아(208)는 제2 하부 패드(202)와 제2 상부 패드(204)를 전기적으로 연결할 수 있다.
인터포저(200)는 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 예시적으로, 제1 패키지 기판(100)과 인터포저(200) 사이에 제2 접속 부재(290)가 형성될 수 있다. 제2 접속 부재(290)는 제1 패키지 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 예를 들어, 제2 접속 부재(290)는 제1 패키지 기판(100)의 제1 상부 패드(104) 및 인터포저(200)의 제2 하부 패드(202)와 접촉할 수 있다.
제2 접속 부재(290)는 예를 들어, 구형, 반구형, 또는 타원구형 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(290)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 접속 부재(290)는 제1 반도체 칩(110)의 측면 상에 배치될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 복수의 제2 접속 부재(290)들은 평면적 관점에서 제1 반도체 칩(110)을 둘러싸도록 배치될 수 있다.
인터포저(200)는 제1 패키지 기판(100)으로부터 이격될 수 있다. 예시적으로, 제1 패키지 기판(100)과 인터포저(200)가 이격되는 거리(D1)는 약 100 μm 내지 약 200 μm일 수 있다. 바람직하게는, 제1 패키지 기판(100)과 인터포저(200)가 이격되는 거리(D1)는 약 130 μm 내지 약 190 μm일 수 있다.
몇몇 실시예에서, 인터포저(200)는 제1 반도체 칩(110)으로부터 이격될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 패키지 기판(100)의 상면을 기준으로, 제2 접속 부재(290)의 상면의 높이는 제1 반도체 칩(110)의 상면의 높이보다 클 수 있다. 예시적으로, 제1 반도체 칩(110)과 인터포저(200)가 이격되는 거리(D2)는 약 5 μm 내지 약 100 μm일 수 있다. 바람직하게는, 제1 반도체 칩(110)과 인터포저(200)가 이격되는 거리(D2)는 약 10 μm 내지 약 50 μm일 수 있다.
인터포저(200)는 인터포저 트렌치(200T) 및 인터포저 홀(200H)을 포함할 수 있다.
인터포저 트렌치(200T)는 인터포저(200)의 하면으로부터 인입되어 형성될 수 있다. 예를 들어, 인터포저 트렌치(200T)는 인터포저(200)의 하면으로부터 제1 방향(Z)으로 인입될 수 있다.
몇몇 실시예에서, 인터포저 트렌치(200T)의 깊이는 인터포저(200)의 두께보다 작을 수 있다. 여기서, 깊이 또는 두께란, 인터포저(200)의 하면과 교차하는 방향(예를 들어, 제1 방향(Z))에서의 깊이 또는 두께를 의미한다. 예를 들어, 도 3에 도시된 것처럼, 제1 방향(Z)에서 인터포저(200)의 두께(D3)는 제1 방향(Z)에서 인터포저 트렌치(200T)의 깊이(D4)보다 클 수 있다. 이에 따라, 인터포저 트렌치(200T)는 인터포저(200)의 상면으로부터 노출되지 않을 수 있다.
인터포저(200)의 두께(D3)는 예시적으로, 약 50 μm 내지 약 200 μm일 수 있다. 바람직하게는, 인터포저(200)의 두께(D3)는 약 70 μm 내지 약 120 μm일 수 있다.
인터포저 트렌치(200T)의 깊이(D4)는 예시적으로, 약 10 μm 내지 약 100 μm일 수 있다. 인터포저 트렌치(200T)의 깊이(D4)가 약 10 μm보다 작은 경우에, 후술되는 제1 몰딩막(170)을 형성하기 위해 몰딩재를 주입하는 과정에서 몰딩재의 유동성(fluidity)이 저하될 수 있다. 인터포저 트렌치(200T)의 깊이(D4)가 약 100 μm보다 큰 경우에, 인터포저(200)의 강도가 저하되어 뒤틀림(warpage)이 심화되고 다룸(handling)에 취약할 수 있다. 바람직하게는, 인터포저 트렌치(200T)의 깊이(D4)는 약 30 μm 내지 약 50 μm일 수 있다.
몇몇 실시예에서, 인터포저 트렌치(200T)는 인터포저(200)의 하면과 평행한 제2 방향(Y)을 따라 길게 연장될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 인터포저 트렌치(200T)는 제2 방향(Y)으로 연장되는 장변과, 인터포저(200)의 하면과 평행하며 제2 방향(Y)과 교차하는 제3 방향(X)으로 연장되는 단변을 포함할 수 있다.
몇몇 실시예에서, 인터포저(200)는 서로 이격되는 복수의 인터포저 트렌치(200T)들을 포함할 수 있다. 복수의 인터포저 트렌치(200T)들은 예를 들어, 제3 방향(X)을 따라 배열될 수 있다.
인터포저 홀(200H)은 인터포저(200)를 관통하도록 형성될 수 있다. 예를 들어, 인터포저 홀(200H)은 제1 방향(Z)으로 연장되어 인터포저(200)를 관통할 수 있다. 인터포저 홀(200H)은 인터포저(200)의 상면으로부터 노출될 수 있다.
몇몇 실시예에서, 인터포저(200)는 서로 이격되는 복수의 인터포저 홀(200H)들을 포함할 수 있다. 복수의 인터포저 홀(200H)들은 예를 들어, 제2 방향(Y) 및 제3 방향(X)을 포함하는 평면에서 2차원적으로 배열될 수 있다. 도 1에서, 9개의 인터포저 홀(200H)들이 격자 형태로 배열되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 인터포저 홀(200H)들의 배치 또는 개수 등은 다양할 수 있음은 물론이다. 또한, 각각의 인터포저 홀(200H)들은 원기둥 형태인 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 각각의 인터포저 홀(200H)들은 다각 기둥 등 다른 다양한 형태일 수도 있음은 물론이다.
인터포저 트렌치(200T)의 적어도 일부 및 인터포저 홀(200H)의 적어도 일부는 각각 제1 반도체 칩(110)과 중첩될 수 있다. 본 명세서에서, 중첩이란, 평면적 관점에서 중첩됨을 의미한다. 예를 들어, 인터포저 트렌치(200T)의 일부 및 인터포저 홀(200H)은 각각 제1 방향(Z)에서 제1 반도체 칩(110)과 중첩될 수 있다.
몇몇 실시예에서, 인터포저 트렌치(200T)의 적어도 일부는 제1 반도체 칩(110)의 가장자리와 중첩되도록 배치될 수 있다. 예를 들어, 인터포저 트렌치(200T)의 일부는 제2 방향(Y)으로 연장되는 제1 반도체 칩(110)의 가장자리와 중첩될 수 있다. 또한, 인터포저 트렌치(200T)의 다른 일부는 제1 방향(Z)으로 연장되는 제1 반도체 칩(110)의 가장자리의 일부와 중첩될 수 있다.
몇몇 실시예에서, 복수의 인터포저 홀(200H)들 중 적어도 일부는 인터포저 트렌치(200T)와 중첩될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 인터포저 홀(200H)은 인터포저 트렌치(200T)로부터 연장되어 인터포저(200)를 관통할 수 있다.
몇몇 실시예에서, 인터포저 홀(200H)의 폭은 인터포저 트렌치(200T)의 폭보다 작을 수 있다. 여기서, 폭이란, 인터포저(200)의 하면과 평행한 방향(예를 들어, 제3 방향(X))에서의 폭을 의미한다. 예를 들어, 도 3에 도시된 것처럼, 인터포저 트렌치(200T)는 제3 방향(X)에서 제1 폭(W1)을 가질 수 있고, 인터포저 홀(200H)은 제3 방향(X)에서 제2 폭(W2)을 가질 수 있다. 이 때, 인터포저 홀(200H)의 제2 폭(W2)은 인터포저 트렌치(200T)의 제1 폭(W1)보다 작을 수 있다.
인터포저 트렌치(200T)의 제1 폭(W1)은 예시적으로, 약 100 μm 내지 약 300 μm일 수 있다. 인터포저 트렌치(200T)의 제1 폭(W1)이 약 100 μm보다 작은 경우에, 후술되는 제1 몰딩막(170)을 형성하기 위해 몰딩재를 주입하는 과정에서 몰딩재의 유동성(fluidity)이 저하될 수 있다. 인터포저 트렌치(200T)의 제1 폭(W1)이 약 300 μm보다 큰 경우에, 인터포저(200)의 강도가 저하되어 뒤틀림(warpage)이 심화되고 다룸(handling)에 취약할 수 있다. 바람직하게는, 인터포저 트렌치(200T)의 제1 폭(W1)은 약 150 μm 내지 약 250 μm일 수 있다.
인터포저 홀(200H)의 제2 폭(W2)은 예시적으로, 약 50 μm 내지 약 150 μm일 수 있다. 인터포저 홀(200H)의 제2 폭(W2)이 약 50 μm보다 작은 경우에, 제1 몰딩막(170) 내에서 발생할 수 있는 보이드(void)가 용이하게 배출되지 못할 수 있다. 인터포저 홀(200H)의 제2 폭(W2)이 약 150 μm보다 큰 경우에, 인터포저(200)의 강도가 저하되어 뒤틀림(warpage)이 심화되고 다룸(handling)에 취약할 수 있다. 바람직하게는, 인터포저 홀(200H)의 제2 폭(W2)은 약 70 μm 내지 약 130 μm일 수 있다.
제1 몰딩막(170)은 제1 패키지 기판(100)의 상면 상에 배치될 수 있다. 제1 몰딩막(170)은 제1 패키지 기판(100), 제1 반도체 칩(110) 및 제2 접속 부재(290)를 덮을 수 있다. 제1 몰딩막(170)은 제1 패키지 기판(100)과 인터포저(200) 사이의 영역을 채울 수 있다. 예를 들어, 제2 접속 부재(290)는 제1 몰딩막(170)을 관통하여 제1 패키지 기판(100)과 인터포저(200)를 연결할 수 있다. 제1 몰딩막(170)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 몰딩막(170)은 충진부(172), 관통부(174) 및 덮개부(176)를 포함할 수 있다. 충진부(172), 관통부(174) 및 덮개부(176)는 일체로 형성될 수 있다.
충진부(172)는 제1 패키지 기판(100), 제1 반도체 칩(110) 및 제2 접속 부재(290)를 덮을 수 있다. 예시적으로, 충진부(172)는 제1 몰딩막(170)은 제1 패키지 기판(100)의 상면, 제1 반도체 칩(110)의 상면 및 측면, 및 제2 접속 부재(290)의 측면을 덮을 수 있다. 충진부(172)는 제1 패키지 기판(100)과 인터포저(200) 사이의 영역을 채울 수 있다. 인터포저(200)는 제1 반도체 칩(110)으로부터 이격될 수 있으므로, 충진부(172)는 제1 반도체 칩(110)과 인터포저(200) 사이의 영역을 채울 수도 있다. 또한, 충진부(172)는 인터포저 트렌치(200T)를 채울 수 있다.
관통부(174)는 충진부(172)로부터 연장될 수 있다. 관통부(174)는 인터포저 홀(200H)을 채울 수 있다. 즉, 관통부(174)는 인터포저(200)를 관통하는 제1 몰딩막(170)의 일부일 수 있다. 몇몇 실시예에서, 인터포저(200)는 서로 이격되는 복수의 인터포저 홀(200H)들을 포함할 수 있으므로, 제1 몰딩막(170)은 서로 이격되는 복수의 관통부(174)들을 포함할 수 있다.
덮개부(176)는 관통부(174)로부터 연장될 수 있다. 예를 들어, 관통부(174)는 충진부(172)와 덮개부(176)를 연결할 수 있다. 덮개부(176)는 인터포저(200)의 상면의 적어도 일부를 덮을 수 있다. 즉, 덮개부(176)는 인터포저(200)의 상면 상에 배치되는 제1 몰딩막(170)의 일부일 수 있다. 몇몇 실시예에서, 덮개부(176)의 적어도 일부는 제1 반도체 칩(110)과 중첩될 수 있다.
몇몇 실시예에서, 덮개부(176)는 서로 이격되는 복수의 관통부(174)들을 연결할 수 있다. 예를 들어, 도시된 것처럼, 덮개부(176)는 제1 방향(Z)과 교차하는 판형으로 형성되어 서로 이격되는 복수의 관통부(174)들을 연결할 수 있다. 판형으로 형성되는 덮개부(176)는 인터포저(200)를 견고하게 지지하여 강도를 향상시킬 수 있다. 또한, 판형으로 형성되는 덮개부(176)는 제품 마킹(marking)을 위한 공간을 제공하여 제품의 식별력을 향상시킬 수 있다.
제2 패키지 기판(300)은 인터포저(200)의 상면 상에 배치될 수 있다. 제2 패키지 기판(300)은 패키지용 기판일 수 있다. 예를 들어, 제2 패키지 기판(300)은 인쇄 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 또는, 제2 패키지 기판(300)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제2 패키지 기판(300)은 단층 또는 다층으로 구성될 수 있다. 제2 패키지 기판(300)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 제2 패키지 기판(300)의 하면은 인터포저(200)의 상면과 대향될 수 있다.
제2 패키지 기판(300)은 제3 하부 패드(302) 및 제2 칩 패드(306)를 포함할 수 있다. 제3 하부 패드(302)는 제2 패키지 기판(300)의 하면으로부터 노출될 수 있다. 제2 칩 패드(306)는 제2 패키지 기판(300)의 상면으로부터 노출될 수 있다. 제3 하부 패드(302) 및 제2 칩 패드(306)는 각각 제2 패키지 기판(300) 내에 형성되는 전기적 회로, 예를 들어, 배선 패턴 등과 연결될 수 있다. 즉, 제3 하부 패드(302) 및 제2 칩 패드(306)는 각각 제2 패키지 기판(300)의 배선 패턴 등이 외부로 연결되는 부분(패턴 또는 패드)일 수 있다.
제2 패키지 기판(300)은 인터포저(200)와 전기적으로 연결될 수 있다. 예시적으로, 인터포저(200)와 제2 패키지 기판(300) 사이에 제3 접속 부재(390)가 형성될 수 있다. 제3 접속 부재(390)는 인터포저(200)와 제2 패키지 기판(300)을 전기적으로 연결할 수 있다. 예를 들어, 제3 접속 부재(390)는 인터포저(200)의 제2 상부 패드(204) 및 제2 패키지 기판(300)의 제3 하부 패드(302)와 접촉할 수 있다.
제3 접속 부재(390)는 예를 들어, 구형, 반구형, 또는 타원구형 범프일 수 있으나, 이에 제한되는 것은 아니다. 제3 접속 부재(390)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 패키지 기판(300)은 인터포저(200)로부터 이격될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 인터포저(200)의 상면을 기준으로, 제3 접속 부재(390)의 상면의 높이는 제1 몰딩막(170)의 덮개부(176)의 상면의 높이보다 클 수 있다.
제2 반도체 칩(310)은 제2 패키지 기판(300)의 상에 실장될 수 있다. 일례로, 제2 반도체 칩(310)은 제2 패키지 기판(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(310)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제2 반도체 칩(310)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩; CPU, FPGA, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩; ADC 또는 ASIC 등의 로직 칩일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제2 반도체 칩(310)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
몇몇 실시예에서, 제1 반도체 칩(110)은 어플리케이션 프로세서 칩일 수 있고, 제2 반도체 칩(310)은 메모리 칩일 수 있다.
도 1 및 도 2에서, 제2 패키지 기판(300) 상에 하나의 제2 반도체 칩(310)만이 실장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 복수의 제2 반도체 칩(310)들이 제2 패키지 기판(300) 상에 나란히 실장되거나, 복수의 제2 반도체 칩(310)들이 제2 패키지 기판(300) 상에 차례로 적층될 수도 있음은 물론이다.
몇몇 실시예에서, 제2 패키지 기판(300)과 제2 반도체 칩(310) 사이에 제2 칩 범프(320)가 형성될 수 있다. 제2 칩 범프(320)는 제2 패키지 기판(300)과 제2 반도체 칩(310)을 전기적으로 연결할 수 있다. 예를 들어, 제2 반도체 칩(310)은 플립 칩 본딩 방식에 의해 제2 패키지 기판(300) 상에 실장될 수 있다. 일례로, 제2 칩 범프(320)는 제2 필라층(322) 및 제2 솔더층(324)을 포함할 수 있다. 제2 필라층(322)은 제1 필라층(122)과 유사할 수 있고, 제2 솔더층(324)은 제1 솔더층(124)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제2 몰딩막(270)은 제2 패키지 기판(300)의 상면 상에 배치될 수 있다. 제2 몰딩막(270)은 제2 패키지 기판(300) 및 제2 반도체 칩(310)을 덮을 수 있다. 예시적으로, 제2 몰딩막(270)은 제2 패키지 기판(300)의 상면, 및 제1 반도체 칩(110)의 상면 및 측면을 덮을 수 있다. 제2 몰딩막(270)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 몰딩막(270)은 제1 몰딩막(170)과 동일한 물질을 포함할 수도 있고, 제1 몰딩막(170)과 다른 물질을 포함할 수도 있다.
전자 장치가 점점 고집적화됨에 따라 소형화된 반도체 패키지가 요구되고 있다. 그러나, 반도체 패키지의 소형화는 그 제조 공정에서 다양한 문제점들을 야기한다. 예를 들어, 인터포저를 포함하는 POP형 패키지에서, 인터포저와 하부 반도체 칩(예를 들어, 제1 반도체 칩(110)) 사이의 공간이 점점 협소해짐에 따라 몰딩재가 효율적으로 주입되지 못할 수 있다. 이는, 몰딩재로 형성되는 몰딩막 내에 보이드(void)를 발생시켜 제품 신뢰성을 저하시키는 원인이 된다. 일례로, 몰딩막 내에 형성되는 보이드는 고온 공정에서 팽창하거나 이동되어 접속 부재(예를 들어, 제2 접속 부재(290)) 등에 크랙(crack)을 유발할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 패키지는, 인터포저 트렌치(200T)를 구비함으로써 제1 몰딩막(170) 내에 보이드가 발생하는 것을 억제할 수 있다. 구체적으로, 상술한 것처럼, 인터포저 트렌치(200T)는 인터포저(200)의 하면으로부터 인입될 수 있으므로, 제1 반도체 칩(110)과 인터포저(200) 사이에 추가적인 공간을 확보할 수 있다. 이는, 제1 몰딩막(170)을 형성하는 과정에서 제1 패키지 기판(100)과 인터포저(200) 사이 및 제1 반도체 칩(110)과 인터포저(200) 사이에 주입되는 몰딩재의 유동성(fluidity)을 증진시킬 수 있다. 따라서, 제1 몰딩막(170) 내의 보이드 발생이 억제되어 제품 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 패키지는, 인터포저 홀(200H)을 구비함으로써 제1 몰딩막(170) 내에 발생될 수 있는 보이드를 용이하게 배출시킬 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 몰딩막(170) 내에 보이드(V)가 발생될 수 있다. 그러나, 제1 몰딩막(170)은 인터포저(200)를 관통하는 관통부(174)를 구비할 수 있으므로, 보이드(V)는 관통부(174) 및/또는 덮개부(176)를 통해 외부로 용이하게 배출될 수 있다. 따라서, 접속 부재(예를 들어, 제2 접속 부재(290)) 등의 크랙(crack)이 방지되어 제품 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 5 내지 도 8은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 개략적인 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 인터포저(200)는 지지부(210)를 포함한다.
지지부(210)는 인터포저(200)의 하면으로부터 돌출될 수 있다. 예를 들어, 지지부(210)는 인터포저(200)의 하면으로부터 돌출되는 기둥형 구조체일 수 있다. 지지부(210)는 제1 반도체 칩(110) 상에 배치되는 인터포저(200)를 지지할 수 있다. 예를 들어, 지지부(210)는 제1 반도체 칩(110)의 상면과 접촉할 수 있다. 이에 따라, 인터포저(200)의 뒤틀림(warpage)이 개선될 수 있다.
몇몇 실시예에서, 복수의 지지부(210)들이 인터포저(200)의 하면으로부터 돌출될 수 있다. 도 5에서, 4개의 지지부(210)들이 제3 방향(X)을 따라 등간격으로 배열되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 지지부(210)들의 배치 또는 개수 등은 다양할 수 있음은 물론이다. 또한, 도 5에서, 복수의 지지부(210)들이 모두 제1 반도체 칩(110)의 상면과 접촉하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 접속 부재(290)의 크기에 따라, 복수의 지지부(210)들 중 적어도 일부는 제1 반도체 칩(110)으로부터 이격될 수도 있다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 패키지 기판(100)은 기판 트렌치(100T)를 포함한다.
기판 트렌치(100T)는 제1 패키지 기판(100)의 상면으로부터 인입되어 형성될 수 있다. 예를 들어, 기판 트렌치(100T)의 하면은 제1 패키지 기판(100)의 최상면보다 낮을 수 있다.
몇몇 실시예에서, 제1 반도체 칩(110)은 기판 트렌치(100T)의 하면 상에 실장될 수 있다. 예를 들어, 제1 칩 패드(106)는 기판 트렌치(100T)의 하면으로부터 노출될 수 있다. 또한, 제1 칩 범프(120)는 제1 칩 패드(106)와 제1 반도체 칩(110)을 전기적으로 연결할 수 있다. 이러한 경우에, 도시된 것처럼, 제1 반도체 칩(110)과 인터포저(200) 사이에 추가적인 공간이 확보되어 제1 반도체 칩(110)과 인터포저(200) 사이에 주입되는 몰딩재의 유동성(fluidity)을 증진시킬 수 있다. 이로 인해, 제품 신뢰성이 보다 향상된 반도체 패키지가 제공될 수 있다. 또는, 도시된 것과 달리, 제1 반도체 칩(110)과 인터포저(200)가 이격되는 거리가 축소될 수 있다. 이로 인해, 보다 소형화된 반도체 패키지가 제공될 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 회로 소자(140)는 제1 패키지 기판(100) 내에 배치된다.
예를 들어, 회로 소자(140)는 제1 하부 패드(102)와 제1 상부 패드(104) 사이의 영역 및/또는 제1 하부 패드(102)와 제1 칩 패드(106) 사이의 영역 내에 배치될 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 반도체 칩(110)은 와이어 본딩(wire bonding) 방식에 의해 제1 패키지 기판(100) 상에 실장된다.
예시적으로, 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이에 제1 부착막(112)이 형성될 수 있다. 제1 부착막(112)은 접착 수단을 이용하여 제1 반도체 칩(110)의 하면을 제1 패키지 기판(100)의 상면 상에 부착할 수 있다. 제1 부착막(112)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제1 패키지 기판(100)과 제1 반도체 칩(110)을 전기적으로 연결하는 제1 본딩 와이어(116)가 형성될 수 있다. 예시적으로, 제1 반도체 칩(110)의 상면 상에 제1 본딩 패드(114)가 형성될 수 있다. 제1 본딩 와이어(116)는 제1 본딩 패드(114)와 제1 칩 패드(106)를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제2 반도체 칩(310)은 와이어 본딩 방식에 의해 제2 패키지 기판(300) 상에 실장될 수 있다. 예시적으로, 제2 패키지 기판(300)과 제2 반도체 칩(310) 사이에 제2 부착막(312)이 형성될 수 있다. 제2 부착막(312)은 제1 부착막(112)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
또한, 제2 패키지 기판(300)과 제2 반도체 칩(310)을 전기적으로 연결하는 제2 본딩 와이어(316)가 형성될 수 있다. 예시적으로, 제2 반도체 칩(310)의 상면 상에 제2 본딩 패드(314)가 형성될 수 있다. 제2 본딩 와이어(316)는 제2 본딩 패드(314)와 제2 칩 패드(306)를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100) 또는 제2 패키지 기판(300) 상에 복수의 반도체 칩들이 적층될 수 있다. 예를 들어, 제2 반도체 칩(310) 상에 제3 반도체 칩(410)이 적층될 수 있다. 예시적으로, 제2 반도체 칩(310)과 제3 반도체 칩(410) 사이에 제3 부착막(412)이 형성될 수 있다. 제3 부착막(412)은 제1 부착막(112) 또는 제2 부착막(312)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
또한, 제2 패키지 기판(300)과 제3 반도체 칩(410)을 전기적으로 연결하는 제3 본딩 와이어(416)가 형성될 수 있다. 예시적으로, 제3 반도체 칩(410)의 상면 상에 제3 본딩 패드(414)가 형성될 수 있다. 제3 본딩 와이어(416)는 제3 본딩 패드(414)와 제2 칩 패드(306)를 전기적으로 연결할 수 있다.
도 9는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 레이아웃도이다. 도 10은 도 9의 B-B를 따라서 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 복수의 인터포저 홀(200H)들 중 적어도 일부는 인터포저 트렌치(200T)와 중첩되지 않는다.
예를 들어, 도시된 것처럼, 복수의 인터포저 홀(200H)들 중 일부는 인터포저 트렌치(200T) 내에 배치될 수 있고, 복수의 인터포저 홀(200H)들 중 다른 일부는 인터포저 트렌치(200T)로부터 이격될 수 있다.
인터포저 트렌치(200T)와 중첩되는 인터포저 홀(200H)은 인터포저 트렌치(200T)로부터 연장되어 인터포저(200)를 관통할 수 있다. 인터포저 트렌치(200T)와 중첩되지 않는 인터포저 홀(200H)은 인터포저(200)의 하면으로부터 인터포저(200)의 상면까지 연장되어 인터포저(200)를 관통할 수 있다.
5개의 인터포저 홀(200H)들이 제3 방향(X)을 따라 등간격으로 배열되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 인터포저 홀(200H)들의 배치 또는 개수 등은 다양할 수 있음은 물론이다.
도 11 및 도 12는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 예시적인 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 인터포저 트렌치(200T)는 제1 서브 트렌치(T1) 및 제2 서브 트렌치(T2)를 포함한다.
제1 서브 트렌치(T1) 및 제2 서브 트렌치(T2)는 서로 교차할 수 있다. 예시적으로, 제1 서브 트렌치(T1)는 제2 방향(Y)을 따라 길게 연장될 수 있고, 제2 서브 트렌치(T2)는 제3 방향(X)을 따라 길게 연장될 수 있다.
몇몇 실시예에서, 제1 서브 트렌치(T1)의 적어도 일부는 제2 방향(Y)으로 연장되는 제1 반도체 칩(110)의 가장자리와 중첩될 수 있고, 제2 서브 트렌치(T2)의 적어도 일부는 제3 방향(X)으로 연장되는 제1 반도체 칩(110)의 가장자리와 중첩될 수 있다.
인터포저 홀(200H)들은 제1 서브 트렌치(T1)와 중첩되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 인터포저 홀(200H)들 중 적어도 일부는 제2 서브 트렌치(T2)와 중첩될 수도 있음은 물론이다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 인터포저 트렌치(200T)는 인터포저(200)의 하면과 평행하며 제2 방향(Y) 및 제3 방향(X)과 다른 제4 방향(W)을 따라 길게 연장된다.
예를 들어, 제4 방향(W)은 제3 방향(X)과 예각(θ)을 이룰 수 있다. 예각(θ)은 0°보다 크고 90°보다 작을 수 있다. 예각(θ)은 제1 몰딩막(170)을 형성하기 위해 몰딩재를 주입하는 방향에 따라 다양할 수 있다.
이하에서, 도 1 내지 도 4, 도 13 내지 도 19를 참조하여, 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 13 내지 도 17은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 제1 패키지 기판(100)을 제공한다.
제1 패키지 기판(100)은 예를 들어, 인쇄 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 제1 패키지 기판(100)은 제1 하부 패드(102), 제1 상부 패드(104) 및 제1 칩 패드(106)를 포함할 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100) 상에 회로 소자(140)가 배치될 수 있다. 회로 소자(140)는 일례로, 커패시터일 수 있다.
도 14를 참조하면, 제1 패키지 기판(100) 상에 제1 반도체 칩(110)을 실장한다.
예를 들어, 제1 칩 범프(120)가 형성된 제1 반도체 칩(110)이 제공될 수 있다. 제1 칩 범프(120)는 제1 반도체 칩(110)의 하면 상에 형성될 수 있다. 이어서, 제1 칩 패드(106) 상에 제1 칩 범프(120)가 연결될 수 있다. 일례로, 제1 칩 범프(120)는 제1 필라층(122) 및 제1 솔더층(124)을 포함할 수 있다. 제1 솔더층(124)은 납땜 등에 의해 제1 칩 패드(106) 상에 부착될 수 있다. 이에 따라, 제1 패키지 기판(100)과 제1 반도체 칩(110)은 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 반도체 칩(110)은 어플리케이션 프로세서 칩일 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이에 언더필(130)이 더 형성될 수 있다. 언더필(130)은 제1 패키지 기판(100)과 제1 반도체 칩(110) 사이의 영역을 채울 수 있다.
도 15를 참조하면, 제1 패키지 기판(100)의 상면 및 제1 반도체 칩(110)의 상면 상에 인터포저(200)를 배치한다.
인터포저(200)는 제2 하부 패드(202) 및 제2 상부 패드(204)를 포함할 수 있다. 몇몇 실시예에서, 인터포저(200)는 관통 비아(208)를 더 포함할 수 있다.
인터포저(200)는 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 예시적으로, 제1 패키지 기판(100)과 인터포저(200) 사이에 제2 접속 부재(290)가 형성될 수 있다. 제2 접속 부재(290)는 납땜 등에 의해 제1 패키지 기판(100)의 제1 상부 패드(104) 및 인터포저(200)의 제2 하부 패드(202) 상에 부착될 수 있다. 이에 따라, 제2 접속 부재(290)는 제1 패키지 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다.
인터포저(200)는 인터포저 트렌치(200T) 및 인터포저 홀(200H)을 포함할 수 있다. 인터포저 트렌치(200T)는 인터포저(200)의 하면으로부터 인입되어 형성될 수 있다. 예를 들어, 인터포저 트렌치(200T)는 인터포저(200)의 하면으로부터 제1 방향(Z)으로 인입될 수 있다. 인터포저 홀(200H)은 인터포저(200)를 관통하도록 형성될 수 있다. 예를 들어, 인터포저 홀(200H)은 제1 방향(Z)으로 연장되어 인터포저(200)를 관통할 수 있다.
인터포저 트렌치(200T)의 적어도 일부 및 인터포저 홀(200H)의 적어도 일부는 각각 제1 반도체 칩(110)과 중첩될 수 있다. 몇몇 실시예에서, 인터포저 트렌치(200T)의 적어도 일부는 제1 반도체 칩(110)의 가장자리와 중첩되도록 배치될 수 있다. 몇몇 실시예에서, 복수의 인터포저 홀(200H)들 중 적어도 일부는 인터포저 트렌치(200T)와 중첩될 수 있다. 몇몇 실시예에서, 인터포저 홀(200H)의 폭은 인터포저 트렌치(200T)의 폭보다 작을 수 있다.
도 16을 참조하면, 제1 몰딩막(170)을 형성한다.
예를 들어, 제1 패키지 기판(100)과 인터포저(200) 사이에 유동성의 몰딩재가 주입될 수 있다. 상기 몰딩재는 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 패키지 기판(100)과 인터포저(200) 사이에 주입되어 유동하는 상기 몰딩재는 제1 패키지 기판(100)과 인터포저(200) 사이의 영역을 채울 수 있다. 유동하는 상기 몰딩재는 제1 반도체 칩(110)과 인터포저(200) 사이의 영역 및 인터포저 트렌치(200T)를 채울 수 있다. 이에 따라, 충진부(172)를 포함하는 제1 몰딩막(170)이 형성될 수 있다. 인터포저 트렌치(200T)는 인터포저(200)의 하면으로부터 인입될 수 있으므로, 제1 반도체 칩(110)과 인터포저(200) 사이에 추가적인 공간을 확보하여 상기 몰딩재의 유동성을 증진시킬 수 있다.
또한, 유동하는 상기 몰딩재는 인터포저 홀(200H)을 관통하여 인터포저(200)의 상면으로부터 배출될 수 있다. 배출된 상기 몰딩재는 인터포저(200)의 상면의 적어도 일부를 덮을 수 있다. 이에 따라, 관통부(174) 및 덮개부(176)를 포함하는 제1 몰딩막(170)이 형성될 수 있다. 몇몇 실시예에서, 덮개부(176)는 서로 이격되는 복수의 관통부(174)들을 연결할 수 있다.
몇몇 실시예에서, 상기 몰딩재는 인터포저 홀(200H)이 연장되는 방향을 따라 주입될 수 있다. 예시적으로, 인터포저 트렌치(200T)는 제2 방향(Y)을 따라 길게 연장될 수 있고, 상기 몰딩재는 제2 방향(Y)을 따라 유동되도록 주입될 수 있다.
도 17을 참조하면, 제1 패키지 기판(100) 및 인터포저(200)를 절단한다.
예를 들어, 제1 반도체 칩(110)을 중심으로 단위 패키지 영역을 정의하는 스크라이브 라인(도 16의 SL)이 제공될 수 있다. 제1 패키지 기판(100) 및 인터포저(200)는 스크라이브 라인(도 16의 SL)을 따라 절단될 수 있다. 이에 따라, 제1 반도체 칩(110)을 포함하는 단위 패키지 영역 별로 절단된 반도체 패키지가 제공될 수 있다.
제1 패키지 기판(100) 및 인터포저(200)는 제1 몰딩막(170)이 형성된 후에 절단되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 패키지 기판(100) 및 인터포저(200)가 절단된 후에, 제1 몰딩막(170)이 형성될 수도 있음은 물론이다.
이어서, 도 1 내지 도 4를 참조하면, 인터포저(200) 상에 제2 패키지 기판(300), 제2 반도체 칩(310) 및 제2 몰딩막(270)을 형성한다. 이에 따라, 제품 신뢰성이 향상된 반도체 패키지의 제조 방법이 제공될 수 있다.
도 18 및 도 19는 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 4, 도 13 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 18은 도 15 이후의 단계를 설명하기 위한 도면이다.
도 18을 참조하면, 인터포저(200)의 상면 상에 몰드(500)를 제공한다.
몰드(500)는 캐비티(500T)를 포함할 수 있다. 캐비티(500T)는 몰드(500)의 하면으로부터 인입될 수 있다. 인터포저(200)의 상면 상에 몰드(500)가 배치될 때, 캐비티(500T)는 인터포저 홀(200H)과 연결될 수 있다. 예를 들어, 캐비티(500T)는 제1 방향(Z)에서 복수의 인터포저 홀(200H)들과 중첩되도록 배치될 수 있다.
도 19를 참조하면, 몰드(500)를 이용하여 제1 몰딩막(170)을 형성한다.
예를 들어, 인터포저(200)의 상면 상에 몰드(500)가 배치된 후에, 제1 패키지 기판(100)과 인터포저(200) 사이에 유동성의 몰딩재가 주입될 수 있다. 유동하는 상기 몰딩재는 인터포저 홀(200H)을 관통하여 캐비티(500T)를 채울 수 있다. 이에 따라, 관통부(174) 및 덮개부(176)를 포함하는 제1 몰딩막(170)이 형성될 수 있다. 제1 몰딩막(170)이 형성된 후에, 몰드(500)는 제거될 수 있다.
이어서, 도 16 및 도 17, 도 1 내지 도 4를 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 제품 신뢰성이 향상된 반도체 패키지의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 패키지 기판 110: 제1 반도체 칩
120: 제1 칩 범프 130: 언더필
140: 회로 소자 170: 제1 몰딩막
172: 충진부 174: 관통부
176: 덮개부 190: 제1 접속 부재
200: 인터포저 200H: 인터포저 홀
200T: 인터포저 트렌치 270: 제2 몰딩막
290: 제2 접속 부재 300: 제2 패키지 기판
310: 제2 반도체 칩 320: 제2 칩 범프

Claims (20)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판의 상면 상에 실장되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상면 상에, 상기 제1 패키지 기판과 전기적으로 연결되는 인터포저; 및
    상기 제1 패키지 기판 및 상기 제1 반도체 칩을 덮는 몰딩막을 포함하되,
    상기 인터포저는, 상기 인터포저의 하면으로부터 인입되는 인터포저 트렌치와, 상기 인터포저를 관통하는 인터포저 홀을 포함하고,
    상기 몰딩막은, 상기 제1 패키지 기판과 상기 인터포저 사이를 채우는 충진부와, 상기 인터포저 홀을 채우는 관통부와, 상기 인터포저의 상면의 적어도 일부를 덮는 덮개부를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 인터포저는 상기 제1 반도체 칩의 상면으로부터 이격되고,
    상기 충진부는 상기 제1 반도체 칩과 상기 인터포저 사이를 채우는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 인터포저 트렌치 및 상기 인터포저 홀은, 평면적 관점에서 상기 제1 반도체 칩과 중첩되는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 인터포저 트렌치의 적어도 일부는, 평면적 관점에서 상기 제1 반도체 칩의 가장자리와 중첩되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 인터포저 트렌치는 상기 인터포저의 하면과 평행한 제1 방향을 따라 복수 개로 배열되는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 인터포저 트렌치는 상기 제1 패키지 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 충진부, 상기 관통부 및 상기 덮개부는 일체로 형성되는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 인터포저 홀은 상기 인터포저 트렌치로부터 연장되는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 인터포저는, 상기 인터포저의 하면으로부터 노출되는 하부 패드와, 상기 인터포저의 상면으로부터 노출되는 상부 패드와, 상기 인터포저를 관통하여 상기 하부 패드와 상기 상부 패드를 연결하는 관통 비아를 포함하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 패키지 기판의 상면 상에, 상기 제1 패키지 기판과 상기 인터포저를 전기적으로 연결하는 접속 부재를 더 포함하되,
    상기 몰딩막은 상기 접속 부재를 덮는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 인터포저의 상면 상에, 상기 인터포저와 전기적으로 연결되는 제2 패키지 기판과,
    상기 제2 패키지 기판의 상면 상에 실장되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판의 상면 상에 실장되는 반도체 칩; 및
    상기 반도체 칩의 상면 상에, 상기 반도체 칩으로부터 이격되며, 상기 패키지 기판과 전기적으로 연결되는 인터포저를 포함하되,
    상기 인터포저는,
    상기 인터포저의 하면으로부터 인입되며, 평면적 관점에서 상기 반도체 칩과 중첩되는 인터포저 트렌치와,
    상기 인터포저 트렌치로부터 연장되어 상기 인터포저를 관통하며, 상기 인터포저 트렌치보다 작은 폭을 갖는 인터포저 홀을 포함하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 인터포저 트렌치는 상기 패키지 기판의 상면과 평행한 제1 방향을 따라 연장되는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 패키지 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향에서, 상기 인터포저 홀의 폭은 상기 인터포저 트렌치의 폭보다 작은 반도체 패키지.
  15. 제 12항에 있어서,
    상기 인터포저 트렌치의 적어도 일부는, 평면적 관점에서 상기 반도체 칩의 가장자리와 중첩되는 반도체 패키지.
  16. 제 12항에 있어서,
    상기 패키지 기판 및 상기 반도체 칩을 덮고, 상기 인터포저 트렌치 및 상기 인터포저 홀을 채우는 몰딩막을 더 포함하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 몰딩막의 일부는 상기 인터포저의 상면의 적어도 일부를 덮는 반도체 패키지.
  18. 제1 패키지 기판;
    상기 제1 패키지 기판의 상면 상에 실장되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상면 상의 제2 패키지 기판;
    상기 제2 패키지 기판의 상면 상에 실장되는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 패키지 기판 사이에, 상기 제1 반도체 칩으로부터 이격되는 인터포저;
    상기 제1 패키지 기판과 상기 인터포저 사이에, 상기 제1 패키지 기판과 상기 인터포저를 전기적으로 연결하는 제1 접속 부재;
    상기 제1 패키지 기판의 상면 상에, 상기 제1 반도체 칩 및 상기 제1 접속 부재를 덮는 몰딩막; 및
    상기 인터포저와 상기 제2 패키지 기판 사이에, 상기 인터포저와 상기 제2 패키지 기판을 전기적으로 연결하는 제2 접속 부재를 포함하되,
    상기 인터포저는, 상기 인터포저의 하면으로부터 인입되는 인터포저 트렌치와, 상기 인터포저를 관통하는 인터포저 홀을 포함하고,
    상기 몰딩막은 상기 인터포저 트렌치 및 상기 인터포저 홀을 채우는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 몰딩막의 일부는 상기 인터포저의 상면의 적어도 일부를 덮는 반도체 패키지.
  20. 제1 패키지 기판을 제공하고,
    상기 제1 패키지 기판의 상면 상에 제1 반도체 칩을 실장하고,
    상기 제1 반도체 칩의 상면 상에 상기 제1 패키지 기판과 전기적으로 연결되는 인터포저를 배치하되, 상기 인터포저는 상기 인터포저의 하면으로부터 인입되는 인터포저 트렌치와 상기 인터포저를 관통하는 인터포저 홀을 포함하고,
    상기 제1 패키지 기판과 상기 인터포저 사이에 몰딩재를 주입하여, 상기 제1 패키지 기판 및 상기 제1 반도체 칩을 덮는 몰딩막을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
KR1020200159485A 2020-11-25 2020-11-25 반도체 패키지 및 그 제조 방법 KR20220072169A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200159485A KR20220072169A (ko) 2020-11-25 2020-11-25 반도체 패키지 및 그 제조 방법
US17/382,872 US11923283B2 (en) 2020-11-25 2021-07-22 Semiconductor package and method for fabricating the same
CN202111411622.XA CN114551415A (zh) 2020-11-25 2021-11-25 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200159485A KR20220072169A (ko) 2020-11-25 2020-11-25 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220072169A true KR20220072169A (ko) 2022-06-02

Family

ID=81658604

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200159485A KR20220072169A (ko) 2020-11-25 2020-11-25 반도체 패키지 및 그 제조 방법

Country Status (3)

Country Link
US (1) US11923283B2 (ko)
KR (1) KR20220072169A (ko)
CN (1) CN114551415A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116053251A (zh) * 2022-12-13 2023-05-02 海光信息技术股份有限公司 封装结构、芯片、电子设备及芯片封装方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504035A (en) 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
US5530288A (en) 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
JP4324773B2 (ja) 2003-09-24 2009-09-02 セイコーエプソン株式会社 半導体装置の製造方法
US7331796B2 (en) 2005-09-08 2008-02-19 International Business Machines Corporation Land grid array (LGA) interposer utilizing metal-on-elastomer hemi-torus and other multiple points of contact geometries
US9070679B2 (en) 2009-11-24 2015-06-30 Marvell World Trade Ltd. Semiconductor package with a semiconductor die embedded within substrates
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US20130147026A1 (en) 2011-12-12 2013-06-13 Ati Technologies Ulc Heatsink interposer
US9299650B1 (en) 2013-09-25 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with single metal layer interposer and method of manufacture thereof
KR102245770B1 (ko) 2013-10-29 2021-04-28 삼성전자주식회사 반도체 패키지 장치
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US10453785B2 (en) 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
KR101653563B1 (ko) 2015-06-11 2016-09-02 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 이의 제조 방법
KR102327548B1 (ko) * 2017-10-17 2021-11-16 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
CN114551415A (zh) 2022-05-27
US20220165651A1 (en) 2022-05-26
US11923283B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
US10734367B2 (en) Semiconductor package and method of fabricating the same
US10854551B2 (en) Semiconductor package and method of fabricating the same
JP6027966B2 (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US20170141043A1 (en) Semiconductor package and method of manufacturing the same
US20040262774A1 (en) Multi-chip packages having a plurality of flip chips and methods of manufacturing the same
KR102448248B1 (ko) Pop형 반도체 패키지 및 그 제조 방법
JP2009044110A (ja) 半導体装置及びその製造方法
CN110797321B (zh) 半导体封装件
US20240145346A1 (en) Semiconductor device with through-mold via
US20190295909A1 (en) Package substrate for semiconductor package, semiconductor package including the same and method of manufacturing the same
KR101237587B1 (ko) 반도체 패키지 및 그 제조 방법
US11923283B2 (en) Semiconductor package and method for fabricating the same
US7638365B2 (en) Stacked chip package and method for forming the same
US20220352130A1 (en) Semiconductor package and method of fabricating same
CN116454051A (zh) 半导体封装
KR101345035B1 (ko) 반도체 패키지 및 그 제조 방법
EP3182449A1 (en) Semiconductor package
TWI582905B (zh) 晶片封裝結構及其製作方法
KR20220042539A (ko) 반도체 패키지
US8039941B2 (en) Circuit board, lead frame, semiconductor device, and method for fabricating the same
US20230131730A1 (en) Package substrate and semiconductor package including the same
US20240145360A1 (en) Semiconductor package and method of manufacturing the semiconductor package
CN115700920A (zh) 包括堆叠芯片结构的半导体封装件
KR20240037530A (ko) 반도체 패키지
KR20230000725A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination