KR101345035B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제조 공정 및 비용을 절감할 수 있으며, 반도체 디바이스를 용이하게 적층할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 일면에 다수의 본드 패드가 형성된 반도체 다이; 상기 반도체 다이의 외주연에 형성되며, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드; 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하는 재배선층; 및 상기 재배선층에 부착된 솔더볼을 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and fabricating method thereof}
본 발명은 반도체 패키지 그 제조 방법에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
이러한 웨이퍼 레벨에서 반도체 패키지를 제조함에 있어서, 반도체 칩에 비아 홀을 형성한 다음, 그 비아 홀에 솔더를 매립하여 관통전극(Through Silicon Via, TSV)을 형성함으로써 적층되는 반도체 칩 간을 상호 연결할 수 있다. 그러나, 이러한 관통전극은 여러 공정을 거쳐서 형성되므로, 반도체 패키지의 제조 공정 및 비용을 증가시키는 원인이 된다.
본 발명은 제조 공정 및 비용을 절감할 수 있으며, 반도체 디바이스를 용이하게 적층할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 패키지는 일면에 다수의 본드 패드가 형성된 반도체 다이; 상기 반도체 다이의 외주연에 형성되며, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드; 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하는 재배선층; 및 상기 재배선층에 부착된 솔더볼을 포함한다.
상기 리드의 두께는 상기 반도체 다이의 두께와 동일하거나 상기 반도체 다이의 두께보다 더 두꺼울 수 있다. 상기 리드의 두께는 상기 제1면과 제2면 사이의 두께일 수 있다. 상기 리드의 제2면은 외부로 노출될 수 있다. 상기 리드의 가로 폭은 적어도 상기 솔더볼의 가로 폭보다 넓을 수 있다. 상기 리드는 반도체 패키지의 최외곽에 위치할 수 있다.
상기 반도체 다이의 상부에 적층되며, 외부 신호가 인가되는 솔더볼이 형성된 반도체 디바이스를 더 포함하고, 상기 반도체 디바이스의 솔더볼은 상기 리드에 전기적으로 연결될 수 있다.
상기 반도체 다이의 타면에는 다이 패들이 위치할 수 있다.
상기 인캡슐란트는 상기 리드의 제2면을 인캡슐레이션할 수 있다. 상기 인캡슐란트를 관통하며 상기 리드와 전기적으로 연결된 도전성 비아를 더 포함할 수 있다. 상기 도전성 비아는 상기 리드의 제2면에 형성될 수 있다.
상기 반도체 다이의 상부에 적층되며, 외부 신호가 인가되는 솔더볼이 형성된 반도체 디바이스를 더 포함하고, 상기 반도체 디바이스의 솔더볼은 상기 도전성 비아에 전기적으로 연결될 수 있다.
또한, 본 발명에 의한 반도체 패키지의 제조 방법은 일면에 다수의 본드 패드가 형성된 반도체 다이와, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드를 준비하는 반도체 다이 및 리드 준비 단계; 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하도록 재배선층을 형성하는 재배선층 형성 단계; 및 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.
상기 반도체 다이 및 리드 준비 단계에서는 상기 반도체 다이의 두께와 동일하거나 상기 반도체 다이의 두께보다 더 두꺼운 두께를 갖는 리드를 준비할 수 있다. 상기 리드의 두께는 상기 제1면과 제2면 사이의 두께일 수 있다. 상기 반도체 다이 및 리드 준비 단계에서는 상기 솔더볼의 가로 폭보다 넓은 가로 폭을 갖는 리드를 준비할 수 있다.
상기 인캡슐레이션 단계에서는 상기 리드의 제2면을 외부로 노출시킬 수 있다.
상기 솔더볼 부착 단계 후에는 상기 반도체 패키지 위에 솔더볼이 형성된 반도체 디바이스를 적층할 수 있다. 상기 반도체 디바이스의 솔더볼은 상기 리드의 제2면에 전기적으로 연결될 수 있다.
또한, 본 발명에 의한 반도체 패키지의 제조 방법은 일면에 다수의 본드 패드가 형성된 반도체 다이와, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드를 준비하는 반도체 다이 및 리드 준비 단계; 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하도록 재배선층을 형성하는 재배선층 형성 단계; 및 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계; 상기 인캡슐란트에 도전성 비아를 형성하는 도전성 비아 형성 단계를 포함한다.
상기 인캡슐레이션 단계에서는 상기 리드의 제2면을 인캡슐란트로 인캡슐레이션할 수 있다. 상기 도전성 비아 형성 단계에서는 상기 리드의 제2면에 형성된 인캡슐란트에 도전성 비아를 형성할 수 있다.
상기 도전성 비아 형성 단계 후에는 상기 반도체 패키지 위에 솔더볼이 형성된 반도체 디바이스를 적층할 수 있다. 상기 반도체 디바이스의 솔더볼은 상기 도전성 비아에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 반도체 다이와 재배선층으로 연결된 리드를 구비함으로써, 반도체 디바이스를 용이하게 적층할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 반도체 다이의 외주연에 반도체 디바이스와 전기적으로 연결되는 리드를 구비함으로써, 제조 공정을 줄이고 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 차트이다.
도 6a 내지 6h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 7d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 8는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 차트이다.
도 9a 내지 9c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 10a 내지 10c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110), 리드(120), 인캡슐란트(130), 재배선층(140) 및 솔더볼(150)을 포함한다.
상기 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(110)는 평평한 제1면(110a)과 상기 제1면(110a)의 반대면으로 평평한 제2면(110b)을 갖는다. 상기 반도체 다이(110)의 제1면(110a)에는 다수의 본드 패드(111)가 형성되고, 상기 본드 패드(111)의 외주연에는 절연층(112)이 형성된다. 상기 본드 패드(111)는 재배선층(140)을 통해서 리드(120)와 전기적으로 연결될 수 있다. 상기 반도체 다이(110)는 인캡슐란트(130)로 인캡슐레이션(encapsulation) 되고 이 때 반도체 다이(110)의 제2면(110b)은 외부로 노출된다.
상기 리드(120)는 상기 반도체 다이(110)의 외주연에 형성되며, 다수개가 형성될 수 있다. 이때, 상기 리드(120)는 상기 반도체 다이(110)의 외주연에 일정한 간격으로 배열될 수 있다. 본 발명에서는 한 열로 배열된 리드(120)를 도시하였지만, 상기 리드(120)는 2열로 배열될 수도 있으며, 여기서 그 개수를 한정하는 것은 아니다. 상기 리드(120)는 평평한 제1면(120a)과 상기 제1면(120a)의 반대면으로 제2면(120b)을 갖는다. 상기 리드(120)의 두께는 상기 반도체 다이(110)의 두께와 동일하게 형성된다. 여기서, 리드(120)의 두께는 제1면(120a)과 제2면(120b) 사이의 두께를 말한다. 또한, 상기 리드(120)는 반도체 패키지(100)의 최외곽에 위치하며, 상기 리드(120)의 제2면(120b)과 측면이 외부로 노출된다. 여기서, 상기 리드(120)의 제2면(120b)의 일측은 하프 에칭되고, 인캡슐란트(130)로 인캡슐레이션될 수 있다. 즉, 상기 리드(120)에서 실제적으로 적층되는 반도체 패키지의 솔더볼이 부착되는 부분만 외부로 노출된다. 상기 리드(120)의 제1면(120a)은 재배선층(140)을 통해 상기 반도체 다이(110)와 전기적으로 연결된다. 이와 같이, 상기 리드(120)는 제1면(120a)이 반도체 다이(110)와 연결되고 제2면(120b)이 외부로 노출됨으로써, 본 발명의 일 실시예에 따른 반도체 패기지(100)에 적층되는 다른 반도체 패키지와 반도체 다이(110)를 전기적으로 연결시킬 수 있다. 다시 말해, 상기 리드(120)는 일반적인 관통 전극과 같은 역할을 한다. 그러나, 상기 리드(120)는 관통 전극과 같이 별도의 공정을 통해 형성되는 것이 아니라, 상기 반도체 다이(110)의 외주연에 상기와 같은 리드(120)를 위치시킴으로써 관통 전극과 같은 역할을 할 수 있게 된다.
또한, 상기 리드(120)의 가로 폭은 적어도 솔더볼(150)의 가로 폭보다 넓게 형성된다. 따라서, 상기 리드(120)에는 재배선층(140)을 형성하거나, 다른 반도체 패키지를 적층하기 용이하다. 상기 리드(120)는 구리(Cu), 금(Au), 은(Ag)등과 같은 도전성 물질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 인캡슐란트(130)는 상기 반도체 다이(110)를 외부 환경으로부터 보호하기 위해 인캡슐레이션(encapsulation)한다. 이때, 상기 인캡슐란트(130)는 상기 반도체 다이(110)의 측면을 인캡슐레이션하여, 상기 반도체 다이(110)의 제2면(110b)을 외부로 노출시킨다. 또한, 상기 인캡슐란트(130)는 상기 리드(120)의 측면을 인캡슐레이션하여, 리드(120)의 제2면(120b)을 외부로 노출시킨다. 즉, 상기 인캡슐란트(130)는 상기 반도체 다이(110)의 제2면(110b) 및 상기 리드(120)의 제2면(120b)과 동일한 면을 이루게 된다. 또한, 상기 인캡슐란트(130)는 상기 반도체 다이(110) 및 상기 리드(120)와 동일한 두께로 형성된다. 상기 인캡슐란트(130)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다.
상기 재배선층(140)은 상기 반도체 다이(110)의 제1면(110a) 또는 상기 반도체 다이(110)의 제1면(110a)에서 상기 리드(120)의 제1면(120a)에 걸쳐서 형성된다. 여기서, 상기 재배선층(140)은 상기 반도체 다이(110)의 제1면(110a)에 형성된 본드 패드(111)에 전기적으로 연결된다. 즉, 상기 재배선층(140)은 상기 본드 패드(111)와 상기 리드(120)의 제1면(120a)에 걸쳐서 형성되어, 상기 반도체 다이(110)와 상기 리드(120)를 전기적으로 연결시킨다. 물론, 상기 재배선층(140)은 상기 본드 패드(111)에만 연결될 수도 있다. 상기 재배선층(140)은 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 재배선층(140)을 형성하기 전에, 상기 반도체 다이(110)의 제1면(110a) 및 상기 리드(120)의 제1면(120a)에 제1패시베이션층(141)을 형성한다. 상기 제1패시베이션층(141)은 본드 패드(111) 및 리드(120)의 제1면(120a)의 일부를 외부로 노출시킨다. 상기 제1패시베이션층(141)에 의해 노출된 본드 패드(111) 및 리드(120)의 제1면(120a)에 재배선층(140)이 형성된다. 그리고, 상기 재배선층(140)에는 제2패시베이션층(142)이 형성된다. 상기 제2패시베이션층(142)은 상기 재배선층(140)을 외부 환경으로부터 보호하며, 상기 재배선층(140)의 일부를 외부로 노출시킨다. 상기 제1패시베이션층(141) 및 제2패시베이션층(142)은 polyimide(PI), Benzo Cyclo Butene(BCB), Poly Benz Oxazole(PBO) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 솔더볼(150)은 상기 재배선층(140)에 부착된다. 이러한 솔더볼(150)은 반도체 다이(110)와 외부 회로 간의 전기적 신호 전달 역할을 한다. 상기 솔더볼(150)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 솔더볼(150)의 재질을 한정하는 것은 아니다.
상기와 같은 반도체 패키지(100)에는 다른 반도체 패키지가 적층될 수 있다. 이하에서는 본 발명의 반도체 패키지(100)와 구별하기 위해 상기 반도체 패키지 위에 적층되는 다른 반도체 패키지를 반도체 디바이스(10)라고 한다.
도 1을 참조하면, 상기 반도체 디바이스(10)는 서브스트레이트(11), 반도체 다이(12), 도전성 와이어(13), 인캡슐란트(14) 및 솔더볼(15)을 포함한다.
상기 서브스트레이트(11)는 절연층으로 형성된다. 상기 서브스트레이트(11)는 상면에 형성된 제1배선패턴(11a), 하면에 형성된 제2배선패턴(11b), 상면에 형성되어 상기 제1배선패턴(11a)의 일부를 노출시키는 제1패시베이션층(11c), 하면에 형성되어 제2배선패턴(11b)의 일부를 노출시키는 제2패시베이션층(11d) 및 상면에서 하면을 관통하는 관통 비아(11e)를 포함한다. 이러한 서브스트레이트(11)는 양면 또는 다층으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다. 상기 서브스트레이트(11)의 상부에는 반도체 다이(12)가 안착된다. 상기 반도체 다이(12)는 도전성 와이어(13)를 통해 상기 서브스트레이트(11)와 전기적으로 연결된다. 그리고, 상기 반도체 다이(12)와 도전성 와이어(13)는 인캡슐란트(14)로 인캡슐레이션되며, 상기 제2배선패턴(11b)에는 솔더볼(15)이 부착된다.
이러한 반도체 디바이스(10)는 상기 반도체 패키지(100) 위에 적층된다. 이때, 상기 반도체 디바이스(10)의 솔더볼(15)은 상기 리드(120)에 전기적으로 연결된다. 더욱이, 상기 솔더볼(15)은 제2배선패턴(11b), 관통 비아(11e), 제1배선패턴(11a) 및 도전성 와이어(13)를 통해 반도체 다이(12)와 연결되어 있고, 상기 리드(120)는 재배선층(140)을 통해 반도체 다이(110)와 연결되어 있다. 따라서, 상기 반도체 디바이스(10)와 상기 반도체 패키지(100)는 전기적으로 연결된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110)와 재배선층(140)으로 연결된 리드(120)를 구비함으로써, 반도체 디바이스(10)를 용이하게 적층할 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110)의 외주연에 반도체 디바이스(10)와 전기적으로 연결되는 리드(120)를 구비함으로써, 제조 공정을 줄이고 비용 및 시간을 절감할 수 있게 된다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2에 도시된 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(110), 리드 프레임(220), 인캡슐란트(230), 재배선층(140) 및 솔더볼(150)을 포함한다.
상기 리드 프레임(220)은 다이 패들(221)과 리드(222)를 포함한다. 상기 다이 패들(221)은 상기 반도체 다이(110)의 제2면(110b)과 접촉한다. 상기 다이 패들(221)은 상기 반도체 다이(110)의 크기보다 크게 형성된다. 또한, 상기 다이 패들(221)은 상기 반도체 다이(110)와 접촉하는 면의 반대면이 외부로 노출되어 상기 반도체 다이(110)에서 발생하는 열을 외부로 방출할 수 있다. 상기 다이 패들(221)은 리드(222)와 동일한 재질로 형성될 수 있다. 상기 리드(222)는 상기 다이 패들(221)의 외주연에 형성된다. 상기 리드(222)의 두께는 상기 반도체 다이(110)의 두께보다 두껍게 형성된다. 여기서, 상기 리드(222)의 두께는 상기 반도체 다이(110)의 두께 및 상기 다이 패들(221)의 두께를 합한 것과 동일하게 형성된다. 상기 리드(222)는 반도체 패키지(200)의 최외곽에 위치하며, 상기 리드(222)의 제2면(222b)과 측면이 외부로 노출된다. 상기 리드(222)의 제1면(222a)은 재배선층(140)을 통해 상기 반도체 다이(110)와 전기적으로 연결된다. 이와 같이, 상기 리드(222)는 제1면(222a)이 반도체 다이(110)와 연결되고 제2면(222b)이 외부로 노출됨으로써, 본 발명의 다른 실시예에 따른 반도체 패기지(200)에 적층되는 반도체 디바이스(10)와 상기 반도체 다이(110)를 전기적으로 연결시킬 수 있다. 다시 말해, 상기 리드(222)는 일반적인 관통 전극과 같은 역할을 한다. 그러나, 상기 리드(222)는 관통 전극과 같이 별도의 공정을 통해 형성되는 것이 아니라, 상기 반도체 다이(110)의 외주연에 상기와 같은 리드(222)를 위치시킴으로써 관통 전극과 같은 역할을 할 수 있게 된다.
상기 인캡슐란트(230)는 상기 반도체 다이(110)를 외부 환경으로부터 보호하기 위해 인캡슐레이션(encapsulation)한다. 이때, 상기 인캡슐란트(230)는 상기 반도체 다이(110)의 측면 및 다이 패들(221)의 측면을 인캡슐레이션하여, 상기 다이 패들(221)의 일면을 외부로 노출시킨다. 또한, 상기 인캡슐란트(230)는 상기 리드(222)의 측면을 인캡슐레이션하여, 리드(222)의 제2면(222b)을 외부로 노출시킨다. 즉, 상기 인캡슐란트(230)는 상기 다이 패들(221)의 일면 및 상기 리드(222)의 제2면(222a)과 동일한 면을 이루게 된다. 또한, 상기 인캡슐란트(230)는 상기 리드(222)와 동일한 두께로 형성된다. 상기 인캡슐란트(230)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)에 반도체 디바이스(10)가 적층된다. 이때, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 리드(222)에 전기적으로 연결된다. 더욱이, 상기 솔더볼(15)은 제2배선패턴(11b), 관통 비아(11e), 제1배선패턴(11a) 및 도전성 와이어(13)를 통해 반도체 다이(12)와 연결되어 있고, 상기 리드(222)는 재배선층(140)을 통해 반도체 다이(110)와 연결되어 있다. 따라서, 상기 반도체 디바이스(10)와 상기 반도체 패키지(200)는 전기적으로 연결된다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3에 도시된 반도체 패키지는 도 1에 도시된 반도체 패키지와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(300)는 반도체 다이(110), 리드(120), 인캡슐란트(330), 재배선층(140), 솔더볼(150) 및 도전성 비아(360)를 포함한다.
상기 인캡슐란트(330)는 상기 반도체 다이(110)를 외부 환경으로부터 보호하기 위해 인캡슐레이션(encapsulation)한다. 이때, 상기 인캡슐란트(330)는 상기 반도체 다이(110)의 제2면(110b) 및 상기 리드(120)의 제2면(120b)을 덮도록 형성된다. 즉, 상기 인캡슐란트(330)는 상기 반도체 다이(110) 및 상기 리드(120)보다 더 두꺼운 두께로 형성된다. 상기 인캡슐란트(330)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다.더불어, 상기 리드(120)는 상기 인캡슐란트(330)로 인캡슐레이션 되기 때문에, 별도의 하프 에칭이 이루어지지 않는다.
상기 도전성 비아(360)는 상기 인캡슐란트(330)를 관통하도록 형성된다. 구체적으로 상기 도전성 비아(360)는 상기 리드(120)의 제2면(120b)에 형성된 인캡슐란트(330)에 형성되어 상기 리드(120)와 전기적으로 연결된다. 따라서, 상기 도전성 비아(360)는 상기 리드(120) 및 재배선층(140)을 통해 상기 반도체 다이(110)와 전기적으로 연결된다. 상기 도전성 비아(360)는 상리 리드(120)의 가로 폭보다 좁은 형태로 형성된다. 상기 도전성 비아(360)는 구리(Cu), 금(Au), 은(Ag)등과 같은 도전성 물질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패기지(300)에 반도체 디바이스(10)가 적층된다. 이때, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 도전성 비아(360)에 전기적으로 연결된다. 더욱이, 상기 솔더볼(15)은 제2배선패턴(11b), 관통 비아(11e), 제1배선 패턴(11a) 및 도전성 와이어(13)를 통해 반도체 다이(12)와 연결되어 있고, 상기 도전성 비아(360)는 리드(120) 및 재배선층(140)을 통해 반도체 다이(110)와 연결되어 있다. 따라서, 상기 반도체 디바이스(10)와 상기 반도체 패키지(300)는 전기적으로 연결된다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4에 도시된 반도체 패키지(400)는 도 2에 도시된 반도체 패키지(200)와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 4을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 반도체 다이(110), 리드 프레임(220), 인캡슐란트(430), 재배선층(140), 솔더볼(150) 및 도전성 비아(460)를 포함한다.
상기 인캡슐란트(430)는 상기 반도체 다이(110)를 외부 환경으로부터 보호하기 위해 인캡슐레이션(encapsulation)한다. 이때, 상기 인캡슐란트(430)는 상기 반도체 다이(110)의 제2면(110b)에 형성된 다이 패들(221) 및 상기 리드(222)의 제2면(222b)을 덮도록 형성된다. 즉, 상기 인캡슐란트(430)는 상기 반도체 다이(110) 및 상기 리드(222)보다 더 두꺼운 두께로 형성된다. 상기 인캡슐란트(430)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다.
상기 도전성 비아(460)는 상기 인캡슐란트(430)를 관통하도록 형성된다. 구체적으로 상기 도전성 비아(460)는 상기 리드(222)의 제2면(222b)에 형성된 인캡슐란트(430)에 형성되어 상기 리드(222)와 전기적으로 연결된다. 따라서, 상기 도전성 비아(460)는 상기 리드(222) 및 재배선층(140)을 통해 상기 반도체 다이(110)와 전기적으로 연결된다. 상기 도전성 비아(460)는 상리 리드(222)의 가로 폭보다 좁은 형태로 형성된다. 상기 도전성 비아(460)는 구리(Cu), 금(Au), 은(Ag)등과 같은 도전성 물질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(400)에 반도체 디바이스(10)가 적층된다. 이때, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 도전성 비아(460)에 전기적으로 연결된다. 더욱이, 상기 솔더볼(15)은 제2배선패턴(11b), 관통 비아(11e), 제1배선 패턴(11a) 및 도전성 와이어(13)를 통해 반도체 다이(12)와 연결되어 있고, 상기 도전성 비아(460)는 리드(222) 및 재배선층(140)을 통해 반도체 다이(110)와 연결되어 있다. 따라서, 상기 반도체 디바이스(10)와 상기 반도체 패키지(400)는 전기적으로 연결된다.
다음은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 차트이다. 도 6a 내지 6h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 반도체 다이 및 리드 준비 단계(S1), 인캡슐레이션 단계(S2), 재배선층 형성 단계(S3), 솔더볼 부착 단계(S4) 및 쏘잉 단계(S5)를 포함한다. 이하에서는 도 5의 각 단계들을 도 6a 내지 도 6h를 참조하여 설명하도록 한다.
상기 반도체 다이 및 리드 준비 단계(S1)는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 기본이 되는 반도체 다이(110)와 리드(120)를 준비하는 단계이다.
도 6a를 참조하면, 상기 반도체 다이 및 리드 준비 단계(S1)에서는 먼저, 실리콘 재질로 구성되며, 평평한 제1면(110a) 및 상기 제1면(110a)의 반대면으로 평평한 제2면(110b)을 갖고 상기 제1면(110a)에는 다수의 본드 패드(111)가 형성되고 상기 본드 패드(111)의 외주연에 절연층(112)이 형성된 반도체 다이(110)를 준비한다. 다음으로, 평평한 제1면(120a)과 상기 제1면(120a)의 반대면으로 평평한 제2면(120b)을 갖으며, 상기 반도체 다이(110)의 두께와 동일한 두께를 갖는 리드(120)를 준비한다. 상기 리드(120)는 구리(Cu), 금(Au), 은(Ag)등과 같은 도전성 물질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 상기 반도체 다이(110)와 상기 리드(120)는 접착 부재(20)에 부착되며, 상기 리드(120)는 다수개가 부착될 수 있다. 상기 접착 부재(20)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 상기 반도체 다이(110)는 본드 패드(111)가 형성된 제1면(110a)이 상기 접착 부재(20)에 부착된다. 또한, 상기 리드(120)도 제1면(120a)이 상기 접착 부재(20)에 부착된다. 여기서, 상기 리드(120)는 상기 반도체 다이(110)의 외주연에 일정한 간격으로 배열될 수 있다. 본 발명에서는 한 열로 배열된 리드(120)를 도시하였지만, 상기 리드(120)는 2열로 배열될 수 도 있으며, 여기서 그 개수를 한정하는 것은 아니다. 또한, 상기 리드(120)의 제2면(120b)의 일부는 하프 에칭된다. 즉, 상기 리드(120)의 제2면(120b)에서 실제적으로 적층되는 부분을 제외한 부분은 하프 에칭되어 외부로 노출되지 않게 된다.
상기 인캡슐레이션 단계(S2)는 상기 반도체 다이(110)를 인캡슐란트(130)로 인캡슐레이션하는 단계이다.
도 6b를 참조하면, 상기 인캡슐레이션 단계(S2)에서는 상기 반도체 다이(110)의 측면 및 리드(120)의 측면을 인캡슐란트(130)로 인캡슐레이션 한다. 즉, 상기 인캡슐란트(130)는 상기 반도체 다이(110)의 제2면(110b) 및 상기 리드(120)의 제2면(120b)이 외부로 노출되도록 인캡슐레이션 한다. 따라서, 상기 인캡슐란트(130)의 두께는 상기 반도체 다이(110) 및 리드(120)의 두께와 동일하게 형성된다. 상기 인캡슐란트(130)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성될 수 있다.
상기 재배선층 형성 단계(S3)는 상기 반도체 다이(110)의 제1면(110a) 및 상기 리드(120)의 제1면(120a)에 재배선층(140)을 형성하는 단계이다.
먼저, 도 6c를 참조하면, 상기 반도체 다이(110) 및 리드(120)가 부착되었던 접착 부재(20)를 제거한다. 그리고 나서, 상기 반도체 다이(110)의 제1면(110a) 및 상기 리드(120)의 제1면(120a)에 제1패시베이션층(141)을 형성한다. 상기 제1패시베이션층(141)은 상기 본드 패드(111) 및 리드(120)의 제2면(120b)의 일부를 외부로 노출시킨다. 상기 제1패시베이션층(141)은 polyimide(PI), Benzo Cyclo Butene(BCB), Poly Benz Oxazole(PBO) 또는 그 등가물로 형성될 수 있다.
다음으로, 도 6d를 참조하면, 상기 제1패시베이션층(141) 위에 재배선층(140)을 형성한다. 상기 재배선층(140)은 상기 본드 패드(111)와 상기 리드(120)를 연결하도록 형성된다. 즉, 상기 재배선층(140)은 상기 반도체 다이(110)와 상기 리드(120)를 전기적으로 연결시키는 역할을 한다. 또한, 상기 재배선층(140)은 상기 본드 패드(111)에만 연결될 수도 있다.
마지막으로, 도 6e를 참조하면, 상기 재배선층(140)을 덮도록 제2패시베이션층(142)을 형성한다. 이때, 상기 제2패시베이션층(142)은 상기 재배선층(140)의 일부를 외부로 노출시킨다. 상기 제2패시베이션층(142)은 상기 제1패시베이션층(141)과 동일한 물질로 형성될 수 있다.
상기 솔더볼 부착 단계(S4)는 상기 재배선층(140)에 솔더볼(150)을 부착하는 단계이다.
도 6f를 참조하면, 상기 솔더볼 부착 단계(S4)에서는 상기 제2패시베이션층(142)에 의해 외부로 노출된 재배선층(140)에 솔더볼(150)을 부착한다. 상기 솔더볼(150)은 열융착으로 상기 재배선층(140)에 부착될 수 있다. 상기 솔더볼(150)은 반도체 다이(110)와 외부 회로 간의 전기적 신호 전달 역할을 한다. 상기 솔더볼(150)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 쏘잉 단계(S5)는 상기 다수의 반도체 다이(110)를 쏘잉하여 하나의 반도체 패키지(100)를 완성하는 단계이다.
도 6g를 참조하면, 상기 쏘잉 단계(S5)에서는 각각의 반도체 다이(110)를 다이아몬드 휠 또는 레이저 빔과 같은 쏘잉 툴을 이용하여 낱개의 반도체 패키지(100)로 쏘잉(sawing)한다. 예를 들면, 쏘잉 툴로 상기 리드(120)의 일정 영역을 쏘잉함으로써, 낱개의 반도체 패키지(100)를 완성하게 된다.
상기와 같은 제조 방법으로 형성된 반도체 패키지(100)는 반도체 다이(110), 리드(120), 인캡슐란트(130), 재배선층(140) 및 솔더볼(150)을 포함한다. 또한, 완성된 반도체 패키지(100)에 반도체 디바이스(10)를 적층하여 3D WLFO(wafer level fan-out)구조를 갖는 반도체 패키지를 만들 수 있다. 도 6h를 참조하면, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 반도체 패키지(100)의 리드(120)에 전기적으로 연결된다. 즉, 일반적으로 관통 비아를 형성하고 그 위에 반도체 디바이스를 적층하는 패키지에 비해 본 발명에 따른 반도체 패키지(100)는 리드(120)를 구비함으로써, 공정 시간 및 비용을 절감할 수 있게 된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 반도체 다이(110)와 재배선층(140)으로 연결된 리드(120)를 구비함으로써, 반도체 디바이스(10)를 용이하게 적층할 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 반도체 다이(110)의 외주연에 반도체 디바이스(10)와 전기적으로 연결되는 리드(120)를 구비함으로써, 제조 공정을 줄이고 비용 및 시간을 절감할 수 있게 된다.
도 7a 내지 7d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 도 6a 내지 도 6h에 도시된 반도체 패키지의 제조 방법에서 반도체 다이 및 리드 준비 단계(S1) 및 인캡슐레이션 단계(S2)를 제외하고 동일하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 7a를 참조하면, 상기 반도체 다이 및 리드 준비 단계(S1)에서는 도 6a의 리드(120) 대신 리드 프레임(220)을 준비한다. 그리고 나서, 접착 부재(20)에 반도체 다이(110)와 리드 프레임(220)을 부착한다. 여기서, 상기 리드 프레임(220)은 다이 패들(221)과 상기 다이 패들(221)의 외주연에 형성된 리드(222)를 포함한다. 상기 다이 패들(221)에는 반도체 다이(110)가 안착되며, 상기 리드(222)는 상기 반도체 다이(110)의 외주연에 위치하게 된다. 상기 다이 패들(221)은 상기 반도체 다이(110)가 안착될 수 있도록 적어도 반도체 다이(110)의 크기보다는 크게 형성된다. 처음에 상기 다이 패들(221)과 리드(222)는 하나의 프레임으로 동일한 두께로 이루어져 있었으나, 상기 반도체 다이(110)가 안착될 수 있는 공간을 형성하기 위해 상기 다이 패들(221)을 에칭한다. 따라서, 상기 다이 패들(221)은 상기 리드(222)보다 두께가 얇게 형성된다. 또한, 상기 리드(222)의 두께는 상기 반도체 다이(110)의 두께와 다이 패들(221)의 두께를 합한 것과 동일하다. 또한, 상기 다이 패들(221)은 상기 리드(222)와 동일한 물질로 형성될 수 있다.
도 7b를 참조하면, 상기 인캡슐레이션 단계(S2)에서는 상기 반도체 다이(110)의 측면 및 리드 프레임(220)의 측면을 인캡슐란트(230)로 인캡슐레이션한다. 즉, 상기 인캡슐란트(230)는 상기 반도체 다이(110)의 측면뿐만 아니라, 상기 다이 패들(221)의 측면과 리드(222)의 측면을 동시에 인캡슐레이션한다. 또한, 상기 인캡슐란트(230)는 상기 다이 패들(221)의 일면과 리드(222)의 제2면(222b)이 외부로 노출되도록 인캡슐레이션한다. 여기서, 상기 다이 패들(221)은 반도체 다이(110)가 부착된 면의 반대면이 외부로 노출된다. 따라서, 상기 인캡슐란트(230)의 두께는 상기 반도체 다이(110)와 다이 패들(221)의 두께를 합한 것과 동일한 두께로 형성되며, 상기 인캡슐란트(230), 다이 패들(221) 및 리드(222)는 동일한 평면을 이루게 된다.
다음으로, 도 6c 내지 도 6f에 도시된 것과 동일하게 재배선층(140)을 형성하고 솔더볼(150)을 부착한다. 그리고 나서, 도 7c 및 도 7d에 도시된 바와 같이, 쏘잉 단계를 거쳐서 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 완성하게 된다. 상기 반도체 패키지(200)는 반도체 다이(110), 리드 프레임(220), 인캡슐란트(230), 재배선층(140) 및 솔더볼(150)을 포함한다. 또한, 상기 반도체 패키지(200)에는 반도체 디바이스(10)가 적층될 수 있다. 여기서, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 반도체 패키지(100)의 리드(222)에 전기적으로 연결된다. 즉, 일반적으로 관통 비아를 형성하고 그 위에 반도체 디바이스를 적층하는 패키지에 비해 본 발명에 따른 반도체 패키지(200)는 리드 프레임(220)를 구비함으로써, 공정 시간 및 비용을 절감할 수 있게 된다.
다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.
도 8는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 차트이다. 도 9a 내지 9c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 8를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은 반도체 다이 및 리드 준비 단계(S11), 인캡슐레이션 단계(S12), 재배선층 형성 단계(S13), 도전성 비아 형성 단계(S14), 솔더볼 부착 단계(S15) 및 쏘잉 단계(S16)를 포함한다. 즉, 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은 도 5에 도시된 제조 방법에서 도전성 비아 형성 단계(S14)를 더 포함하는 것이다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 9a를 참조하면, 상기 인캡슐레이션 단계(S12)에서는 상기 반도체 다이(110) 및 리드(120)를 덮도록 인캡슐란트(330)로 인캡슐레이션한다. 즉, 상기 인캡슐란트(330)는 상기 반도체 다이(110)의 제2면(110b) 및 상기 리드(120)의 제2면(120b)을 인캡슐레이션한다. 따라서, 상기 인캡슐란트(330)의 두께는 상기 반도체 다이(110) 및 리드(120)의 두께보다도 두껍게 형성된다. 더불어, 상기 리드(120)는 인캡슐란트(330)로 인캡슐레이션 되기 때문에, 상기 반도체 다이 및 리드 준비 단계(S11)에서 하프 에칭이 이루어지지 않는다.
도 9b를 참조하면, 상기 도전성 비아 형성 단계(S14)에서는 상기 인캡슐란트(330)를 관통하는 도전성 비아(360)를 형성한다. 상기 도전성 비아(360)는 상기 리드(120)의 제2면(120b)을 덮는 인캡슐란트(330)에 형성되어, 상기 리드(120)와 전기적으로 연결된다. 따라서, 상기 도전성 비아(360)는 상기 리드(120) 및 재배선층(140)을 통해 상기 반도체 다이(110)와 전기적으로 연결된다. 상기 도전성 비아(360)는 상리 리드(120)의 가로 폭보다 좁은 형태로 형성된다. 상기 도전성 비아(360)는 구리(Cu), 금(Au), 은(Ag)등과 같은 도전성 물질로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
그리고 나서, 도 9c에 도시된 바와 같이, 쏘잉 단계(S16)를 거쳐서 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)를 완성하게 된다. 상기 반도체 패키지(300)는 반도체 다이(110), 리드(120), 인캡슐란트(330), 재배선층(140), 솔더볼(150) 및 도전성 비아(360)을 포함한다. 또한, 상기 반도체 패키지(300)에는 반도체 디바이스(10)가 적층될 수 있다. 여기서, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 반도체 패키지(300)의 도전성 비아(360)에 전기적으로 연결된다. 따라서, 상기 반도체 디바이스(10)는 도전성 비아(360), 리드(120) 및 재배선층(140)을 통해서 반도체 다이(110)와 전기적으로 연결된다.
도 10a 내지 10c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 도 9a 내지 도 9c에 도시된 반도체 패키지의 제조 방법에서 반도체 다이 및 리드 준비 단계(S11)를 제외하고 동일하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 10a를 참조하면, 상기 반도체 다이 및 리드 준비 단계(S11)에서는 도 9a의 리드(120) 대신 리드 프레임(220)을 준비한다. 그리고 나서, 접착 부재(20)에 반도체 다이(110)와 리드 프레임(220)을 부착한다. 여기서, 상기 리드 프레임(220)은 다이 패들(221)과 상기 다이 패들(221)의 외주연에 형성된 리드(222)를 포함한다. 상기 다이 패들(221)에는 반도체 다이(110)가 안착되며, 상기 리드(222)는 상기 반도체 다이(110)의 외주연에 위치하게 된다. 상기 다이 패들(221)은 상기 반도체 다이(110)가 안착될 수 있도록 적어도 반도체 다이(110)의 크기보다는 크게 형성된다. 처음에 상기 다이 패들(221)과 리드(222)는 하나의 프레임으로 동일한 두께로 이루어져 있었으나, 상기 반도체 다이(110)가 안착될 수 있는 공간을 형성하기 위해 상기 다이 패들(221)을 에칭한다. 따라서, 상기 다이 패들(221)은 상기 리드(222)보다 두께가 얇게 형성된다. 또한, 상기 리드(222)의 두께는 상기 반도체 다이(110)의 두께와 다이 패들(221)의 두께를 합한 것과 동일하다. 또한, 상기 다이 패들(221)은 상기 리드(222)와 동일한 물질로 형성될 수 있다.그리고 나서, 상기 반도체 다이(110) 및 다이 프레임(220)을 덮도록 인캡슐란트(460)로 인캡슐레이션한다.
다음으로, 도 10b에 도시된 바와 같이, 재배선층(140)을 형성하고 솔더볼(150)을 부착한다. 또한, 상기 리드(222)의 제2면(222b)을 덮는 인캡슐란트(430)에 도전성 비아(460)를 형성한다. 상기 도전성 비아(460)는 상기 인캡슐란트(430)를 관통하여, 상기 리드(222)와 전기적으로 연결된다. 따라서, 상기 도전성 비아(460)는 상기 리드(222) 및 재배선층(140)을 통해 상기 반도체 다이(110)와 전기적으로 연결된다. 마지막으로, 쏘잉 단계(S16)를 거쳐서 본 발명의 다른 실시예에 따른 반도체 패키지(400)를 완성하게 된다. 상기 반도체 패키지(400)는 반도체 다이(110), 리드 프레임(220), 인캡슐란트(430), 재배선층(140), 솔더볼(150) 및 도전성 비아(460)를 포함한다. 또한, 상기 반도체 패키지(400)에는 반도체 디바이스(10)가 적층될 수 있다. 여기서, 상기 반도체 디바이스(10)의 솔더볼(15)이 상기 반도체 패키지(400)의 도전성 비아(460)에 전기적으로 연결된다. 따라서, 상기 반도체 디바이스(10)는 도전성 비아(460), 리드(222) 및 재배선층(140)을 통해서 반도체 다이(110)와 전기적으로 연결된다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
10: 반도체 디바이스 100,200,300,400: 반도체 패키지
110: 반도체 다이 111: 본드 패드
112: 절연층 120: 리드
220: 리드 프레임 130,230,330,430: 인캡슐란트
140: 재배선층 141: 제1패시베이션층
142: 제2패시베이션층 150: 솔더볼
360,460: 도전성 비아

Claims (24)

  1. 일면에 다수의 본드 패드가 형성된 반도체 다이;
    상기 반도체 다이의 외주연에 형성되며, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드;
    상기 반도체 다이를 인캡슐레이션하는 인캡슐란트;
    상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하는 재배선층; 및
    상기 재배선층에 부착된 솔더볼을 포함하고,
    상기 리드의 두께는 상기 반도체 다이의 두께와 동일한 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 리드의 두께는 상기 제1면과 제2면 사이의 두께인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리드의 제2면은 외부로 노출된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 리드의 가로 폭은 적어도 상기 솔더볼의 가로 폭보다 넓은 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 리드는 반도체 패키지의 최외곽에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 다이의 상부에 적층되며, 외부 신호가 인가되는 솔더볼이 형성된 반도체 디바이스를 더 포함하고,
    상기 반도체 디바이스의 솔더볼은 상기 리드에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 다이의 타면에는 다이 패들이 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 인캡슐란트는 상기 리드의 제2면을 인캡슐레이션하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 인캡슐란트를 관통하며 상기 리드와 전기적으로 연결된 도전성 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 도전성 비아는 상기 리드의 제2면에 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 반도체 다이의 상부에 적층되며, 외부 신호가 인가되는 솔더볼이 형성된 반도체 디바이스를 더 포함하고,
    상기 반도체 디바이스의 솔더볼은 상기 도전성 비아에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  13. 일면에 다수의 본드 패드가 형성된 반도체 다이와, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드를 준비하는 반도체 다이 및 리드 준비 단계;
    상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
    상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하도록 재배선층을 형성하는 재배선층 형성 단계; 및
    상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하고,
    상기 반도체 다이 및 리드 준비 단계에서는 상기 반도체 다이의 두께와 동일한 두께를 갖는 리드를 준비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 리드의 두께는 상기 제1면과 제2면 사이의 두께인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 13 항에 있어서,
    상기 반도체 다이 및 리드 준비 단계에서는 상기 솔더볼의 가로 폭보다 넓은 가로 폭을 갖는 리드를 준비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 13 항에 있어서,
    상기 인캡슐레이션 단계에서는 상기 리드의 제2면을 외부로 노출시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 13 항에 있어서,
    상기 솔더볼 부착 단계 후에는 상기 반도체 패키지 위에 솔더볼이 형성된 반도체 디바이스를 적층하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서,
    상기 반도체 디바이스의 솔더볼은 상기 리드의 제2면에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 일면에 다수의 본드 패드가 형성된 반도체 다이와, 평평한 제1면과 상기 제1면의 반대면인 제2면을 포함하는 리드를 준비하는 반도체 다이 및 리드 준비 단계;
    상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
    상기 본드 패드와 상기 리드의 제1면을 전기적으로 연결하도록 재배선층을 형성하는 재배선층 형성 단계; 및
    상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계;
    상기 인캡슐란트에 도전성 비아를 형성하는 도전성 비아 형성 단계를 포함하고,
    상기 반도체 다이 및 리드 준비 단계에서는 상기 반도체 다이의 두께와 동일한 두께를 갖는 리드를 준비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 20 항에 있어서,
    상기 인캡슐레이션 단계에서는 상기 리드의 제2면을 인캡슐란트로 인캡슐레이션하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 21 항에 있어서,
    상기 도전성 비아 형성 단계에서는 상기 리드의 제2면에 형성된 인캡슐란트에 도전성 비아를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제 20 항에 있어서,
    상기 도전성 비아 형성 단계 후에는 상기 반도체 패키지 위에 솔더볼이 형성된 반도체 디바이스를 적층하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 23 항에 있어서,
    상기 반도체 디바이스의 솔더볼은 상기 도전성 비아에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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