KR101672641B1 - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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김병진
정지영
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Abstract

본 발명은 파인 피치(fine pitch)를 갖는 MLF(Micro Lead Frame)를 구현할 수 있는 반도체 패키지의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일례로, 메인 프레임을 준비하고 상기 메인 프레임의 상부를 하프 에칭하여, 프레임과 프레임으로부터 돌출된 복수의 리드를 형성하는 하프 에칭 단계; 상기 리드를 제 1 인캡슐란트로 인캡슐레이션 하고, 상기 제 1 인캡슐란트의 상부를 그라인딩 하여 상기 리드를 외부로 노출시키는 제 1 인캡슐레이션 단계; 상기 메인 프레임의 상부에 상기 리드와 전기적으로 연결되는 제 1 패턴층을 형성하는 제 1 패턴층 형성 단계; 상기 제 1 패턴층의 상부에 상기 제 1 패턴층과 전기적으로 연결되는 비아를 형성하는 비아 형성 단계; 상기 비아와 제 1 패턴층을 제 2 인캡슐란트로 인캡슐레이션 하고, 상기 제 2 인캡슐란트의 상부를 그라인딩 하여 상기 비아를 외부로 노출시키는 제 2 인캡슐레이션 단계; 상기 비아의 상부에 상기 비아와 전기적으로 연결되는 제 2 패턴층을 형성하는 제 2 패턴층 형성 단계; 상기 메인 프레임의 하면을 백그라인딩 하여 상기 프레임을 제거하고, 상기 리드의 하면과 제 1 인캡슐란트의 하면을 외부로 노출시키는 백그라인딩 단계; 상기 리드 또는 상기 제 1 인캡슐란트의 하면을 에칭하는 에칭 단계; 및 상기 메인 프레임의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계를 포함하는 반도체 패키지의 제조 방법을 개시한다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}
본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일반적으로 반도체 패키지에 적용되는 리드프레임은 금속 스트립을 기계적 스탬핑 또는 화학적 에칭에 의해 제조한 것으로, 그 역할은 반도체 다이와 외부 회로를 연결해 주는 전선 역할과, 반도체 패키지를 외부 장치에 고정 시켜주는 프레임 역할을 동시에 수행한다.
이러한 리드프레임은 반도체 다이의 고밀도화, 고집적화 및 부품 실장의 방법 등에 따라 다양한 형상을 가질 수 있다. 이와 같은 반도체 패키지는 반도체 다이와 리드프레임을 전기적으로 접속시키기 위해서, 반도체 다이의 본드패드와 리드프레임 사이를 도전성 범프로 연결하는 구조를 갖는다. 상기 리드프레임은 프레임(또는 다이패드)과 리드로 분리되고, 반도체 다이는 리드에 연결되어 전기적인 신호를 주고 받는다.
미국 특허출원공개공보 US2013/0230947호(2013.09.05) 공개특허공보 제10-2003-0058917호(2003.07.07)
본 발명은 메인 프레임에 멀티 레이어(Multi-Layer)를 미리 형성하여 파인 피치(fine pitch)를 갖는 MLF(Molded Lead Frame)를 구현할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명에 의한 반도체 패키지는 복수의 리드가 서로 이격되도록 배치된 메인 프레임과, 상기 복수의 리드 사이에 형성된 제 1 인캡슐란트와, 상기 복수의 리드에 전기적으로 연결되며 상기 제 1 인캡슐란트의 상부로 연장된 제 1 패턴층과, 상기 제 1 패턴층의 상부에 형성된 비아와, 상기 제 1 패턴층 및 상기 비아를 인캡슐레이션하는 제 2 인캡슐란트와 상기 비아와 전기적으로 연결되며 상기 제 2 인캡슐란트의 상부로 연장된 제 2 패턴층을 포함하는 기판; 상기 제 2 패턴층에 전기적으로 접속된 반도체 다이; 및 상기 기판의 상부에서 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 한다.
상기 제 1 인캡슐란트의 하면은 상기 복수의 리드의 하면 보다 상기 기판의 하부로 더 돌출될 수 있다.
상기 복수의 리드의 하면은 상기 제 1 인캡슐란트의 하면 보다 상기 기판의 하부로 더 돌출될 수 있다.
상기 제 2 패턴층의 상부에 형성된 도전성 포스트와, 상기 제 2 패턴층 및 상기 도전성 포스트를 인캡슐레이션하는 제 3 인캡슐레이션을 더 포함할 수 있다.
상기 반도체 다이의 하부에는 복수의 범프 패드가 형성되고, 상기 복수의 범프 패드는 상기 도전성 포스트에 전기적으로 접속될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 메인 프레임을 준비하고 상기 메인 프레임의 상부를 하프 에칭하여, 프레임과 프레임으로부터 돌출된 복수의 리드를 형성하는 하프 에칭 단계; 상기 리드를 제 1 인캡슐란트로 인캡슐레이션 하고, 상기 제 1 인캡슐란트의 상부를 그라인딩 하여 상기 리드를 외부로 노출시키는 제 1 인캡슐레이션 단계; 상기 메인 프레임의 상부에 상기 리드와 전기적으로 연결되는 제 1 패턴층을 형성하는 제 1 패턴층 형성 단계; 상기 제 1 패턴층의 상부에 상기 제 1 패턴층과 전기적으로 연결되는 비아를 형성하는 비아 형성 단계; 상기 비아와 제 1 패턴층을 제 2 인캡슐란트로 인캡슐레이션 하고, 상기 제 2 인캡슐란트의 상부를 그라인딩 하여 상기 비아를 외부로 노출시키는 제 2 인캡슐레이션 단계; 상기 비아의 상부에 상기 비아와 전기적으로 연결되는 제 2 패턴층을 형성하는 제 2 패턴층 형성 단계; 상기 메인 프레임의 하면을 백그라인딩 하여 상기 프레임을 제거하고, 상기 리드의 하면과 제 1 인캡슐란트의 하면을 외부로 노출시키는 백그라인딩 단계; 상기 리드 또는 상기 제 1 인캡슐란트의 하면을 에칭하는 에칭 단계; 및 상기 메인 프레임의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계를 포함하는 것을 특징으로 한다.
상기 제 1 패턴층은 상기 리드의 상부에서 상기 제 1 인캡슐란트의 상부로 연장되어 형성될 수 있다.
상기 비아는 상기 제 1 인캡슐란트의 상부에 위치한 제 1 패턴층에 형성될 수 있다.
상기 에칭 단계에서는 상기 리드의 하면을 에칭하여 상기 제 1 인캡슐란트가 상기 리드에 비해 하부로 돌출되도록 하고, 상기 리드에는 솔더볼이 부착될 수 있다.
상기 에칭 단계에서는 상기 제 1 인캡슐란트의 하면을 에칭하여 상기 리드가 상기 제 1 인캡슐란트에 비해 하부로 돌출되도록 하고, 상기 리드는 외부 회로에 직접적으로 연결될 수 있다.
상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 하면에 형성된 도전성 범프가 상기 제 2 패턴층에 접속되고, 상기 반도체 다이는 인캡슐란트로 인캡슐레이션 될 수 있다.
상기 하프 에칭 단계에서 상기 메인 프레임은 캐리어 위에 안착될 수 있다.
상기 캐리어는 상기 백그라인딩 단계에서 메인 프레임의 하면을 백그라인딩 하기 전에 제거 될 수 있다.
상기 제 2 패턴층 형성 단계 이후에 상기 제 2 패턴층에 도전성 포스트를 형성하는 도전성 포스트 형성 단계와, 상기 도전성 포스트를 제 3 인캡슐란트로 인캡슐레이션 하고, 상기 제 3 인캡슐란트의 상부를 그라인딩 하여 상기 도전성 포스트를 외부로 노출시키는 제 3 인캡슐레이션 단계를 더 포함할 수 있다.
상기 제 3 인캡슐레이션 단계에서는 외부로 노출된 상기 도전성 포스트에 범프 패드를 형성할 수 있다.
상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 하면에 형성된 도전성 범프가 상기 범프 패드에 접속되고, 상기 반도체 다이는 인캡슐란트로 인캡슐레이션 될 수 있다.
더불어, 본 발명에 의한 반도체 패키지의 제조 방법은 메인 프레임을 준비하고 상기 메인 프레임의 상부를 하프 에칭하여, 프레임과 프레임으로부터 돌출된 복수의 리드를 형성하는 하프 에칭 단계; 상기 리드를 제 1 인캡슐란트로 인캡슐레이션 하고, 상기 제 1 인캡슐란트의 상부를 그라인딩 하여 상기 리드를 외부로 노출시키는 제 1 인캡슐레이션 단계; 상기 메인 프레임의 하면을 백그라인딩 하여 상기 프레임을 제거하고, 상기 리드와 제 1 인캡슐란트의 일면을 외부로 노출시키는 제 1 백그라인딩 단계; 상기 제 1 백그라인딩 단계에 의해 외부로 노출된 리드의 일면이 위로 놓이도록 뒤집고, 상기 리드의 상부에 상기 리드와 전기적으로 연결되는 제 1 패턴층을 형성하는 제 1 패턴층 형성 단계; 상기 제 1 패턴층의 상부에 상기 제 1 패턴층과 전기적으로 연결되는 비아를 형성하는 비아 형성 단계; 상기 비아와 제 1 패턴층을 제 2 인캡슐란트로 인캡슐레이션 하고, 상기 제 2 인캡슐란트의 상부를 그라인딩 하여 상기 비아를 외부로 노출시키는 제 2 인캡슐레이션 단계; 상기 비아의 상부에 상기 비아와 전기적으로 연결되는 제 2 패턴층을 형성하는 제 2 패턴층 형성 단계; 상기 제 1 인캡슐란트의 하면을 백그라인딩 하여 상기 리드를 외부로 노출시키는 제 2 백그라인딩 단계; 상기 리드 또는 상기 제 1 인캡슐란트의 하면을 에칭하는 에칭 단계; 및 상기 메인 프레임의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계를 포함하는 것을 특징으로 한다.
상기 에칭 단계에서는 상기 리드의 하면을 에칭하여 상기 제 1 인캡슐란트가 상기 리드에 비해 하부로 돌출되도록 하고, 상기 리드에는 솔더볼이 부착될 수 있다.
상기 에칭 단계에서는 상기 제 1 인캡슐란트의 하면을 에칭하여 상기 리드가 상기 제 1 인캡슐란트에 비해 하부로 돌출되도록 하고, 상기 리드는 외부 회로에 직접적으로 연결될 수 있다.
상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 하면에 형성된 도전성 범프가 상기 제 2 패턴층에 접속되고, 상기 반도체 다이는 인캡슐란트로 인캡슐레이션 될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 메인 프레임 위에 제 1 패턴층, 비아 및 제 2 패턴층을 미리 형성함으로써, 파인 피치(fine pitch)를 갖는 MLF(Micro Lead Frame)를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3m은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 5a 내지 도 5m은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 7a 내지 도 7g은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 하프 에칭 단계(S1), 제 1 인캡슐레이션 단계(S2), 제 1 패턴층 형성 단계(S3), 비아 형성 단계(S4), 제 2 인캡슐레이션 단계(S5), 제 2 패턴층 형성 단계(S6), 백그라인딩 단계(S7), 에칭 단계(S8) 및 반도체 다이 부착 단계(S9)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2m을 참조하여 설명하기로 한다.
상기 하프 에칭 단계(S1)는 메인 프레임(110)을 준비하고, 상기 메인 프레임(110)의 상부를 하프 에칭하는 단계이다.
먼저, 도 2a에 도시된 바와 같이, 상기 하프 에칭 단계(S1)에서는 평평한 제1면(상면)과 상기 제1면의 반대면인 평평한 제2면(하면)을 갖는 메인 프레임(110)을 준비한다. 여기서, 상기 메인 프레임(110)은 금속으로 이루어질 수 있으며, 예를 들어, 구리(Cu)로 형성될 수 있다. 다음으로, 도 2b에 도시된 바와 같이, 상기 하프 에칭 단계(S1)에서는 상기 메인 프레임(110)의 제1면을 하프 에칭하여 리드(112)를 형성한다. 예를 들어, 상기 에칭 단계(S1)에서는 상기 메인 프레임(110)의 제1면에 포토 레지스트를 형성하고, 포토 레지스트가 형성되지 않는 부분을 하프 에칭하여 리드(112)를 형성할 수 있다. 이에 따라, 상기 메인 프레임(110)은 대략 판 형상의 프레임(111)과 상기 프레임(111)으로부터 상부로 돌출된 복수의 리드(112)로 이루어진다.
상기 제 1 인캡슐레이션 단계(S2)는 상기 메인 프레임(110)의 상부를 제 1 인캡슐란트(120)로 인캡슐레이션 하고, 상기 제 1 인캡슐란트(120)의 상부를 그라인딩 하는 단계이다.
도 2c에 도시된 바와 같이, 상기 제 1 인캡슐레이션 단계(S2)에서는 상기 메인 프레임(110)의 복수의 리드(115)를 덮도록, 상기 메인 프레임(110)의 상부를 제 1 인캡슐란트(120)로 인캡슐레이션 한다. 그리고 나서, 도 2d에 도시된 바와 같이, 상기 제 1 인캡슐레이션 단계(S2)에서는 상기 제 1 인캡슐란트(120)를 그라인딩 하여, 상기 복수의 리드(112)를 외부로 노출시킨다. 여기서, 그라인딩 된 제 1 인캡슐란트(120')의 상면은 리드(112)의 상면과 동일한 평면을 이룬다.
상기 제 1 패턴층 형성 단계(S3)는 상기 메인 프레임(110)의 상부에 제 1 패턴층(130)을 형성하는 단계이다.
도 2e에 도시된 바와 같이, 상기 제 1 패턴층 형성 단계(S3)에서는 상기 메인 프레임(110)의 리드(112)의 상부에 제 1 패턴층(130)을 형성한다. 즉, 상기 제 1 패턴층 형성 단계(S3)에서는 상기 리드(112)와 전기적으로 연결되는 제 1 패턴층(130)을 형성한다. 상기 제 1 패턴층(130)은 상기 리드(112)의 상부에서 상기 제 1 인캡슐란트(120')의 상면까지 연장되어 형성될 수 있다. 상기 제 1 패턴층(130)은 도금 공정을 통해 형성될 수 있다. 또한, 상기 제 1 패턴층(130)은 상기 메인 프레임(110)과 동일한 구리로 형성될 수 있다.
상기 비아 형성 단계(S4)는 상기 제 1 패턴층(130)에 비아(140)를 형성하는 단계이다.
도 2f에 도시된 바와 같이, 상기 비아 형성 단계(S4)에서는 도금 공정을 통해 상기 제 1 패턴층(130)에 비아(140)를 형성한다. 상기 제 1 패턴층(130)은 상기 제 1 인캡슐란트(120')의 상면으로 연장된 부분의 제 1 패턴층(130)에 형성될 수 있다. 따라서, 상기 비아(140)는 제 1 패턴층(130)을 통해 상기 메인 프레임(110)의 리드(112)와 전기적으로 연결된다. 상기 비아(140)는 상기 메인 프레임(110) 및 상기 제 1 패턴층(130)과 동일한 구리로 형성될 수 있다.
상기 제 2 인캡슐레이션 단계(S5)는 상기 비아(140) 및 제 1 패턴층(130)을 제 2 인캡슐란트(150)로 인캡슐레이션 하고, 상기 제 2 인캡슐란트(150)의 상부를 그라인딩 하는 단계이다.
도 2g에 도시된 바와 같이, 상기 제 2 인캡슐레이션 단계(S5)에서는 상기 비아(140) 및 제 1 패턴층(130)을 덮도록, 상기 메인 프레임(110)의 상부를 제 2 인캡슐란트(150)로 인캡슐레이션 한다. 이때, 상기 제 2 인캡슐란트(150)는 상기 제 1 인캡슐란트(120')의 상부에 형성된다. 그리고 나서, 도 2h에 도시된 바와 같이, 상기 제 2 인캡슐레이션 단계(S5)에서는 상기 제 2 인캡슐란트(150)를 그라인딩 하여, 상기 비아(140)를 외부로 노출시킨다. 여기서, 그라인딩 된 제 2 인캡슐란트(150')의 상면은 비아(140)의 상면과 동일한 평면을 이룬다.
상기 제 2 패턴층 형성 단계(S6)는 상기 비아(140)의 상부에 제 2 패턴층(160)을 형성하는 단계이다.
도 2i에 도시된 바와 같이, 상기 제 2 패턴층 형성 단계(S6)에서는 상기 비아(140)의 상부에 제 2 패턴층(160)을 형성한다. 즉, 상기 제 2 패턴층 형성 단계(S6)에서는 상기 비아(140)와 전기적으로 연결되는 제 2 패턴층(160)을 형성한다. 상기 제 2 패턴층(160)은 상기 비아(140)의 상부에서 상기 제 2 인캡슐란트(150')의 상면까지 연장되어 형성될 수 있다. 상기 제 2 패턴층(160)은 상기 비아(140)를 통해 상기 제 1 패턴층(130) 및 상기 메인 프레임(110)의 리드(112)와 전기적으로 연결된다. 상기 제 2 패턴층(160)은 도금 공정을 통해 형성될 수 있다. 또한, 상기 제 2 패턴층(160)은 상기 제 1 패턴층(130) 및 메인 프레임(110)과 동일한 구리로 형성될 수 있다.
상기 백그라인딩 단계(S7)는 상기 메인 프레임(110)의 제2면을 백그라인딩 하는 단계이다.
도 2j에 도시된 바와 같이, 상기 백그라인딩 단계(S7)에서는 상기 메인 프레임(110)의 제2면을 백그라인딩 하여 프레임(111)을 제거한다. 이에 따라, 상기 백그라인딩 단계(S7)에서는 상기 제 1 인캡슐란트(120')와 리드(112)가 외부로 노출된다. 또한, 상기 제 1 인캡슐란트(120')와 리드(112)의 하면은 동일한 평면을 이룬다.
상기 에칭 단계(S8)는 상기 백그라인딩 단계(S7)에 의해 외부로 노출된 제 1 인캡슐란트(120') 또는 리드(112)를 에칭하는 단계이다.
먼저, 도 2k에 도시된 바와 같이, 상기 에칭 단계(S8)에서는 상기 리드(112)의 하면을 에칭할 수 있다. 이에 따라, 상기 제 1 인캡슐란트(120')는 에칭된 리드(112')에 비해 상대적으로 하부로 돌출되게 된다. 상기 에칭 단계(S8)에 의해 하면이 에칭된 리드(112')에는 후술되는 솔더볼이 부착될 수 있다.
상기 반도체 다이 부착 단계(S9)는 상기 제 2 패턴층(160)의 상부에 반도체 다이(170)를 부착하는 단계이다.
도 2l에 도시된 바와 같이, 상기 반도체 다이 부착 단계(S9)에서는 반도체 다이(170)를 제 2 패턴층(160)에 부착시킨다. 상기 반도체 다이(170)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(170)의 하면에는 다수의 도전성 패드(171)가 형성되고, 상기 도전성 패드(171)에는 도전성 범프(172)가 형성된다. 상기 반도체 다이 부착 단계(S9)에서는 상기 도전성 범프(172)가 상기 제 2 패턴층(160)에 접속된다. 따라서, 상기 반도체 다이(170)는 제 2 패턴층(160), 비아(140), 제 1 패턴층(130) 및 리드(112')에 전기적으로 연결된다. 또한, 상기 반도체 다이 부착 단계(S9)에서는 상기 반도체 다이(170)를 부착하고 나서, 상기 반도체 다이(170)를 인캡슐란트(180)로 인캡슐레이션 한다. 또한, 상기 에칭 단계(S8)에서 하면이 에칭된 리드(112')에 솔더볼(190)을 부착한다. 상기와 같은 제조 방법에 의해 본 발명의 일 실시예에 따른 반도체 패키지(100)가 완성된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 메인 프레임(110) 위에 제 1 패턴층(130), 비아(140) 및 제 2 패턴층(160)을 미리 형성함으로써, 파인 피치(fine pitch)를 갖는 MLF(Micro Lead Frame)를 구현할 수 있게 된다.
또한, 도 2m에 도시된 바와 같이, 상기 에칭 단계(S8)에서는 상기 제 1 인캡슐란트(120')를 에칭할 수 있다. 이에 따라, 상기 리드(112)는 에칭된 제 1 인캡슐란트(120'')에 비해 상대적으로 하부로 돌출되게 된다. 이러한 리드(112)는 별도의 솔더볼 없이 외부 회로에 직접적으로 부착되는 패드 역할을 하게 된다. 상기 리드(112) 위에는 도 2l에 도시된 반도체 다이(170)가 부착되고, 상기 반도체 다이(170)를 인캡슐란트(180)로 인캡슐레이션 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 완성할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 메인 프레임(110)의 리드(112)가 패드 역할을 하여 별도의 솔더볼이 필요 없으므로, 비용을 절감할 수 있고 패키지의 크기를 줄일 수 있게 된다.
도 3a 내지 도 3m은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 도 1에 도시된 바와 같이, 하프 에칭 단계(S1), 제 1 인캡슐레이션 단계(S2), 제 1 패턴층 형성 단계(S3), 비아 형성 단계(S4), 제 2 인캡슐레이션 단계(S5), 제 2 패턴층 형성 단계(S6), 백그라인딩 단계(S7), 에칭 단계(S8) 및 반도체 다이 부착 단계(S9)를 포함한다.
도 3a 내지 도 3m에 도시된 반도체 패키지의 제조 방법은 도 2a 내지 도 2m에 도시된 반도체 패키지의 제조 방법과 유사하다. 다만, 도 3a에 도시된 바와 같이, 본 발명의 또 다른 반도체 패키지의 제조 방법은 메인 프레임(110)이 캐리어(10)에 부착된 채로 제조 공정이 이루어진다. 상기 캐리어(10)는 구리(Cu), 글래스(Glass), 실리콘(Si) 등과 같은 물질로 이루어질 수 있다. 상기 캐리어(10)는 상기 메인 프레임(110)을 후속 공정으로 용이하게 이동시킬 수 있다. 상기 캐리어(10)는 도 3a 내지 도 3i에 도시된 바와 같이, 하프 에칭 단계(S1), 제 1 인캡슐레이션 단계(S2), 제 1 패턴층 형성 단계(S3), 비아 형성 단계(S4), 제 2 인캡슐레이션 단계(S5) 및 제 2 패턴층 형성 단계(S6)의 공정까지 메인 프레임(110)을 이동시키는 역할을 한다. 이러한 캐리어(10)는 도 3j에 도시된 바와 같이, 백그라인딩 단계(S7)에서 상기 메인 프레임(110)의 하면을 백그라인딩 하기 전에 제거된다.
이와 같이, 본 발명의 또 다른 반도체 패키지의 제조 방법은 메인 프레임(110)이 캐리어(10)에 부착되어 이동되는 것 외에는, 도 2a 내지 도 2m에 도시된 반도체 패키지의 제조 방법과 동일하므로, 이에 따른 상세한 설명은 생략하기로 한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 5a 내지 도 5m은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은 하프 에칭 단계(S11), 제 1 인캡슐레이션 단계(S12), 제 1 백그라인딩 단계(S13), 제 1 패턴층 형성 단계(S14), 비아 형성 단계(S15), 제 2 인캡슐레이션 단계(S16), 제 2 패턴층 형성 단계(S17), 제 2 백그라인딩 단계(S18), 에칭 단계(S19) 및 반도체 다이 부착 단계(S20)를 포함한다. 이하에서는 도 4의 각 단계들을 도 5a 내지 도 5m을 참조하여 설명하기로 한다.
상기 하프 에칭 단계(S11)는 메인 프레임(310)을 준비하고, 상기 메인 프레임(310)의 상부를 하프 에칭하는 단계이다.
먼저, 도 5a에 도시된 바와 같이, 상기 하프 에칭 단계(S11)에서는 평평한 제1면(상면)과 상기 제1면의 반대면인 평평한 제2면(하면)을 갖는 메인 프레임(310)을 준비한다. 여기서, 상기 메인 프레임(310)은 금속으로 이루어질 수 있으며, 예를 들어, 구리(Cu)로 형성될 수 있다. 다음으로, 도 5b에 도시된 바와 같이, 상기 하프 에칭 단계(S11)에서는 상기 메인 프레임(110)의 제1면을 하프 에칭하여 리드(312)를 형성한다. 이에 따라, 상기 메인 프레임(310)은 대략 판 형상의 프레임(311)과 상기 프레임(311)으로부터 상부로 돌출된 복수의 리드(312)로 이루어진다.
상기 제 1 인캡슐레이션 단계(S12)는 상기 메인 프레임(310)의 상부를 제 1 인캡슐란트(320)로 인캡슐레이션 하는 단계이다.
도 5c에 도시된 바와 같이, 상기 제 1 인캡슐레이션 단계(S12)에서는 상기 메인 프레임(310)의 복수의 리드(312)를 덮도록, 상기 메인 프레임(310)의 상부를 제 1 인캡슐란트(320)로 인캡슐레이션 한다.
상기 제 1 백그라인딩 단계(S13)는 상기 메인 프레임(310)의 제2면을 백그라인딩 하는 단계이다.
도 5d에 도시된 바와 같이, 상기 제 1 백그라인딩 단계(S13)에서는 상기 메인 프레임(310)의 제2면을 백그라인딩 하여 프레임(311)을 제거한다. 이에 따라, 상기 백그라인딩 단계(S13)에서는 상기 제 1 인캡슐란트(320)와 리드(312)가 외부로 노출된다. 또한, 상기 백그라인딩 단계(S13)에서는 메인 프레임(310)의 제2면을 그라인딩 하므로, 상기 제 1 인캡슐란트(320)와 리드(312)는 동일한 평면을 이룬다.
상기 제 1 패턴층 형성 단계(S14)는 상기 리드(312)의 상부에 제 1 패턴층(330)을 형성하는 단계이다.
먼저, 도 5e에 도시된 바와 같이, 상기 제 1 패턴층 형성 단계(S14)에서는 상기 백그라인딩 단계(S13)에서 외부로 노출된 리드(312)의 일면이 위로 올라오도록 메인 프레임(310)을 뒤집는다. 이에 따라, 상기 리드(312)는 외부로 노출된 일면이 위를 향하게 된다. 그리고 나서, 상기 리드(312)의 상부에 제 1 패턴층(330)을 형성한다. 즉, 상기 제 1 패턴층 형성 단계(S14)에서는 상기 리드(312)와 전기적으로 연결되는 제 1 패턴층(330)을 형성한다. 상기 제 1 패턴층(330)은 상기 리드(312)의 상부에서 상기 제 1 인캡슐란트(320)의 상부까지 연장되어 형성될 수 있다. 상기 제 1 패턴층(330)은 도금 공정을 통해 형성될 수 있다. 또한, 상기 제 1 패턴층(330)은 상기 메인 프레임(310)과 동일한 구리로 형성될 수 있다.
상기 비아 형성 단계(S15)는 상기 제 1 패턴층(330)에 비아(340)를 형성하는 단계이다.
도 5f에 도시된 바와 같이, 상기 비아 형성 단계(S15)에서는 도금 공정을 통해 상기 제 1 패턴층(330)에 비아(340)를 형성한다. 상기 제 1 패턴층(330)은 상기 제 1 인캡슐란트(320)의 상부로 연장된 부분의 제 1 패턴층(330)에 형성될 수 있다. 따라서, 상기 비아(340)는 제 1 패턴층(330)을 통해 상기 메인 프레임(310)의 리드(312)와 전기적으로 연결된다. 상기 비아(340)는 상기 메인 프레임(310) 및 상기 제 1 패턴층(330)과 동일한 구리로 형성될 수 있다.
상기 제 2 인캡슐레이션 단계(S16)는 상기 비아(340) 및 제 1 패턴층(330)을 제 2 인캡슐란트(350)로 인캡슐레이션 하고, 상기 제 2 인캡슐란트(350)의 상부를 그라인딩 하는 단계이다.
도 5g에 도시된 바와 같이, 상기 제 2 인캡슐레이션 단계(S16)에서는 상기 비아(340) 및 제 1 패턴층(330)을 덮도록, 상기 리드(312)의 상부를 제 2 인캡슐란트(350)로 인캡슐레이션 한다. 이때, 상기 제 2 인캡슐란트(350)는 상기 제 1 인캡슐란트(320)의 상부에 형성된다. 그리고 나서, 도 5h에 도시된 바와 같이, 상기 제 2 인캡슐레이션 단계(S16)에서는 상기 제 2 인캡슐란트(350)를 그라인딩 하여, 상기 비아(340)를 외부로 노출시킨다. 여기서, 그라인딩 된 제 2 인캡슐란트(350')의 상면은 비아(340)의 상면과 동일한 평면을 이룬다.
상기 제 2 패턴층 형성 단계(S17)는 상기 비아(340)의 상부에 제 2 패턴층(360)을 형성하는 단계이다.
도 5i에 도시된 바와 같이, 상기 제 2 패턴층 형성 단계(S17)에서는 상기 비아(340)의 상부에 제 2 패턴층(360)을 형성한다. 즉, 상기 제 2 패턴층 형성 단계(S17)에서는 상기 비아(340)와 전기적으로 연결되는 제 2 패턴층(360)을 형성한다. 상기 제 2 패턴층(360)은 상기 비아(340)의 상부에서 상기 제 2 인캡슐란트(350')의 상면까지 연장되어 형성될 수 있다. 상기 제 2 패턴층(360)은 상기 비아(340)를 통해 상기 제 1 패턴층(330) 및 상기 리드(312)와 전기적으로 연결된다. 상기 제 2 패턴층(360)은 도금 공정을 통해 형성될 수 있다. 또한, 상기 제 2 패턴층(360)은 상기 제 1 패턴층(330) 및 메인 프레임(310)과 동일한 구리로 형성될 수 있다.
상기 제 2 백그라인딩 단계(S18)는 상기 제 1 인캡슐란트(320)의 하면을 백그라인딩 하는 단계이다.
도 5j에 도시된 바와 같이, 상기 제 2 백그라인딩 단계(S18)에서는 상기 제 1 인캡슐란트(320)의 하면을 백그라인딩 하여, 상기 리드(312)를 외부로 노출시킨다. 또한, 백그라인딩 된 제 1 인캡슐란트(320')의 하면과 리드(312)의 하면은 동일한 평면을 이룬다.
상기 에칭 단계(S19)는 상기 백그라인딩 단계(S18)에 의해 외부로 노출된 제 1 인캡슐란트(320') 또는 리드(312)를 에칭하는 단계이다.
먼저, 도 5k에 도시된 바와 같이, 상기 에칭 단계(S19)에서는 상기 리드(312)의 하면을 에칭할 수 있다. 이에 따라, 상기 제 1 인캡슐란트(320')는 에칭된 리드(312')에 비해 상대적으로 하부로 돌출되게 된다. 상기 에칭 단계(S18)에 의해 하면이 에칭된 리드(312')에는 후술되는 솔더볼이 부착될 수 있다.
상기 반도체 다이 부착 단계(S20)는 상기 제 2 패턴층(360)의 상부에 반도체 다이(170)를 부착하는 단계이다.
도 5l에 도시된 바와 같이, 상기 반도체 다이 부착 단계(S20)에서는 반도체 다이(170)를 제 2 패턴층(360)에 부착시킨다. 상기 반도체 다이(170)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(170)의 하면에는 다수의 도전성 패드(171)가 형성되고, 상기 도전성 패드(171)에는 도전성 범프(172)가 형성된다. 상기 반도체 다이 부착 단계(S20)에서는 상기 도전성 범프(172)가 상기 제 2 패턴층(360)에 접속된다. 따라서, 상기 반도체 다이(170)는 제 2 패턴층(360), 비아(340), 제 1 패턴층(330) 및 리드(312')에 전기적으로 연결된다. 또한, 상기 반도체 다이 부착 단계(S20)에서는 상기 반도체 다이(170)를 부착하고 나서, 상기 반도체 다이(170)를 인캡슐란트(180)로 인캡슐레이션 한다. 또한, 상기 에칭 단계(S20)에서 하면이 에칭된 리드(312')에 솔더볼(390)을 부착한다. 상기와 같은 제조 방법에 의해 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)가 완성된다.
또한, 도 5m에 도시된 바와 같이, 상기 에칭 단계(S19)에서는 상기 제 1 인캡슐란트(320')를 에칭할 수 있다. 따라서, 상기 리드(312)는 에칭된 제 1 인캡슐란트(320'')에 비해 상대적으로 하부로 돌출되게 된다. 이러한 리드(312)는 별도의 솔더볼 없이 외부 회로에 직접적으로 부착되는 패드 역할을 하게 된다. 상기 리드(312) 위에는 도 5l에 도시된 반도체 다이(170)가 부착되고, 상기 반도체 다이(170)를 인캡슐란트로 인캡슐레이션 하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)를 완성할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 7a 내지 도 7g은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은 하프 에칭 단계(S1), 제 1 인캡슐레이션 단계(S2), 제 1 패턴층 형성 단계(S3), 비아 형성 단계(S4), 제 2 인캡슐레이션 단계(S5), 제 2 패턴층 형성 단계(S6), 도전성 포스트 형성 단계(S27), 제 3 인캡슐레이션 단계(S28), 백그라인딩 단계(S29), 에칭 단계(S30) 및 반도체 다이 부착 단계(S31)를 포함한다. 이하에서는 도 6의 각 단계들을 도 7a 내지 도 7g를 참조하여 설명하기로 한다.
여기서, 상기 하프 에칭 단계(S1), 제 1 인캡슐레이션 단계(S2), 제 1 패턴층 형성 단계(S3), 비아 형성 단계(S4), 제 2 인캡슐레이션 단계(S5) 및 제 2 패턴층 형성 단계(S6)는 도 1 및 도 2a 내지 2i에 도시된 바와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 도전성 포스트 형성 단계(S27)는 상기 제 2 패턴층(160)의 상부에 도전성 포스트(510)를 형성하는 단계이다.
도 7a에 도시된 바와 같이, 상기 도전성 포스트 형성 단계(S27)에서는 도금 공정을 통해 상기 제 2 패턴층(160)에 도전성 포스트(510)를 형성한다. 상기 도전성 포스트(510)는 제 2 인캡슐란트(150')의 상면으로 연장된 부분의 제 2 패턴층(160)에 형성될 수 있다. 따라서, 상기 도전성 포스트(510)는 제 2 패턴층(160), 비아(150) 및 제 1 패턴층(130)을 통해 리드(112)와 전기적으로 연결된다. 상기 도전성 포스트(510)는 구리(Cu) 포스트로 형성될 수 있다.
상기 제 3 인캡슐레이션 단계(S28)는 상기 도전성 포스트(510) 및 상기 제 2 패턴층(160)을 제 3 인캡슐란트(520)로 인캡슐레이션하고, 상기 제 3 인캡슐란트(520)의 상부를 그라인딩 하는 단계이다.
도 7b에 도시된 바와 같이, 상기 제 3 인캡슐레이션 단계(S28)에서는 상기 도전성 포스트(510) 및 제 2 패턴층(160)을 덮도록, 상기 제 2 인캡슐란트(150')의 상부를 제 3 인캡슐란트(520)로 인캡슐레이션 한다. 그리고 나서, 도 7c에 도시된 바와 같이, 상기 제 3 인캡슐레이션 단계(S28)에서는 상기 제 3 인캡슐란트(520)를 그라인딩 하여, 상기 도전성 포스트(510)를 외부로 노출시킨다. 여기서, 그라인딩 된 제 3 인캡슐란트(520')의 상면은 도전성 포스트(510)의 상면과 동일한 평면을 이룬다. 또한, 도 7d에 도시된 바와 같이, 상기 제 3 인캡슐레이션 단계(S28)에서는 그라인딩에 의해 외부로 노출된 도전성 포스트(510)의 상면에 범프 패드(511)를 형성한다.
상기 백그라인딩 단계(S29)는 상기 메인 프레임(110)의 하면을 백그라인딩 하는 단계이다.
도 7e에 도시된 바와 같이, 상기 백그라인딩 단계(S29)에서는 상기 메인 프레임(110)의 하면을 백그라인딩 하여 프레임(111)을 제거한다. 이에 따라, 상기 백그라인딩 단계(S29)에서는 제 1 인캡슐란트(120')와 리드(112)가 외부로 노출된다. 또한, 상기 제 1 인캡슐란트(120')와 리드(112)의 하면은 동일한 평면을 이룬다.
상기 에칭 단계(S30)는 상기 백그라인딩 단계(S29)에 의해 외부로 노출된 제 1 인캡슐란트(120') 또는 리드(112)를 에칭하는 단계이다.
먼저, 도 7f에 도시된 바와 같이, 상기 에칭 단계(S30)에서는 상기 리드(112)의 하면을 에칭할 수 있다. 따라서, 상기 제 1 인캡슐란트(120')는 에칭된 리드(112')에 비해 상대적으로 하부로 돌출되게 된다. 상기 에칭 단계(S30)에 의해 하면이 에칭된 리드(112')에는 후술되는 솔더볼이 부착될 수 있다.
상기 반도체 다이 부착 단계(S31)는 상기 제 2 패턴층(160)의 상부에 반도체 다이(170)를 부착하는 단계이다.
도 7g에 도시된 바와 같이, 상기 반도체 다이 부착 단계(S31)에서는 반도체 다이(170)를 도전성 포스트(510)에 부착시킨다. 상기 반도체 다이(170)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(170)의 하면에는 다수의 도전성 패드(171)가 형성되고, 상기 도전성 패드(171)에는 도전성 범프(172)가 형성된다. 즉, 상기 반도체 다이 부착 단계(S31)에서는 상기 도전성 범프(172)가 상기 도전성 포스트(510)에 형성된 범프 패드(511)에 접속된다. 따라서, 상기 반도체 다이(170)는 도전성 포스트(510), 제 2 패턴층(160), 비아(140), 제 1 패턴층(130) 및 리드(112')에 전기적으로 연결된다. 또한, 상기 반도체 다이 부착 단계(S31)에서는 상기 반도체 다이(170)를 부착하고 나서, 상기 반도체 다이(170)를 인캡슐란트(180)로 인캡슐레이션 한다. 또한, 상기 에칭 단계(S30)에서 하면이 에칭된 리드(112')에 솔더볼(190)을 부착한다. 상기와 같은 제조 방법에 의해 본 발명의 또 다른 실시예에 따른 반도체 패키지(500)가 완성된다.
또한, 도 7h에 도시된 바와 같이, 상기 에칭 단계(S30)에서는 상기 제 1 인캡슐란트(120')를 에칭할 수 있다. 따라서, 상기 리드(112)는 에칭된 제 1 인캡슐란트(120'')에 비해 상대적으로 하부로 돌출되게 된다. 이러한 리드(112)는 별도의 솔더볼 없이 외부 회로에 직접적으로 부착되는 패드 역할을 하게 된다. 상기 리드(112) 위에는 도 7g에 도시된 반도체 다이(170)가 부착되고, 상기 반도체 다이(170)를 인캡슐란트(180)로 인캡슐레이션 하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지(600)를 완성할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: 메인 프레임 111: 프레임
112: 리드 120: 제 1 인캡슐란트
130: 제 1 패턴층 140: 비아
150: 제 2 인캡슐란트 160: 제 2 패턴층
170: 반도체 다이 180: 인캡슐란트
190: 솔더볼

Claims (20)

  1. 복수의 리드가 서로 이격되도록 배치된 메인 프레임과, 상기 복수의 리드 사이에 형성된 제 1 인캡슐란트와, 상기 복수의 리드에 전기적으로 연결되며 상기 제 1 인캡슐란트의 상면으로 연장되어 제 1 인캡슐란트와 접촉하는 제 1 패턴층과, 상기 제 1 패턴층의 상부에 형성된 비아와, 상기 제 1 패턴층 및 상기 비아를 인캡슐레이션하고 상기 비아의 상면을 노출시키는 제 2 인캡슐란트와 상기 비아와 전기적으로 연결되며 상기 제 2 인캡슐란트의 상면으로 연장되어 상기 제 2 인캡슐란트와 접촉하는 제 2 패턴층을 포함하는 기판;
    상기 제 2 패턴층에 전기적으로 접속된 반도체 다이; 및
    상기 기판의 상부에서 상기 반도체 다이 및 상기 제 2 패턴층을 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 인캡슐란트의 하면은 상기 복수의 리드의 하면 보다 상기 기판의 하부로 더 돌출된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 복수의 리드의 하면은 상기 제 1 인캡슐란트의 하면 보다 상기 기판의 하부로 더 돌출된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 패턴층의 상부에 형성된 도전성 포스트와, 상기 제 2 패턴층 및 상기 도전성 포스트를 인캡슐레이션하는 제 3 인캡슐레이션을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 반도체 다이의 하부에는 복수의 범프 패드가 형성되고, 상기 복수의 범프 패드는 상기 도전성 포스트에 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  6. 메인 프레임을 준비하고 상기 메인 프레임의 상부를 하프 에칭하여, 프레임과 프레임으로부터 돌출된 복수의 리드를 형성하는 하프 에칭 단계;
    상기 리드를 제 1 인캡슐란트로 인캡슐레이션 하고, 상기 제 1 인캡슐란트의 상부를 그라인딩 하여 상기 리드를 외부로 노출시키는 제 1 인캡슐레이션 단계;
    상기 메인 프레임의 상부에 상기 리드와 전기적으로 연결되는 제 1 패턴층을 형성하는 제 1 패턴층 형성 단계;
    상기 제 1 패턴층의 상부에 상기 제 1 패턴층과 전기적으로 연결되는 비아를 형성하는 비아 형성 단계;
    상기 비아와 제 1 패턴층을 제 2 인캡슐란트로 인캡슐레이션 하고, 상기 제 2 인캡슐란트의 상부를 그라인딩 하여 상기 비아를 외부로 노출시키는 제 2 인캡슐레이션 단계;
    상기 비아의 상부에 상기 비아와 전기적으로 연결되는 제 2 패턴층을 형성하는 제 2 패턴층 형성 단계;
    상기 메인 프레임의 하면을 백그라인딩 하여 상기 프레임을 제거하고, 상기 리드의 하면과 제 1 인캡슐란트의 하면을 외부로 노출시키는 백그라인딩 단계;
    상기 리드 또는 상기 제 1 인캡슐란트의 하면을 에칭하는 에칭 단계; 및
    상기 메인 프레임의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 패턴층은 상기 리드의 상부에서 상기 제 1 인캡슐란트의 상부로 연장되어 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 비아는 상기 제 1 인캡슐란트의 상부에 위치한 제 1 패턴층에 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 6 항에 있어서,
    상기 에칭 단계에서는 상기 리드의 하면을 에칭하여 상기 제 1 인캡슐란트가 상기 리드에 비해 하부로 돌출되도록 하고, 상기 리드에는 솔더볼이 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 6 항에 있어서,
    상기 에칭 단계에서는 상기 제 1 인캡슐란트의 하면을 에칭하여 상기 리드가 상기 제 1 인캡슐란트에 비해 하부로 돌출되도록 하고, 상기 리드는 외부 회로에 직접적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 6 항에 있어서,
    상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 하면에 형성된 도전성 범프가 상기 제 2 패턴층에 접속되고, 상기 반도체 다이는 인캡슐란트로 인캡슐레이션 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 6 항에 있어서,
    상기 하프 에칭 단계에서 상기 메인 프레임은 캐리어 위에 안착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 캐리어는 상기 백그라인딩 단계에서 메인 프레임의 하면을 백그라인딩 하기 전에 제거 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 6 항에 있어서,
    상기 제 2 패턴층 형성 단계 이후에 상기 제 2 패턴층에 도전성 포스트를 형성하는 도전성 포스트 형성 단계와,
    상기 도전성 포스트를 제 3 인캡슐란트로 인캡슐레이션 하고, 상기 제 3 인캡슐란트의 상부를 그라인딩 하여 상기 도전성 포스트를 외부로 노출시키는 제 3 인캡슐레이션 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 3 인캡슐레이션 단계에서는 외부로 노출된 상기 도전성 포스트에 범프 패드를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 하면에 형성된 도전성 범프가 상기 범프 패드에 접속되고, 상기 반도체 다이는 인캡슐란트로 인캡슐레이션 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 메인 프레임을 준비하고 상기 메인 프레임의 상부를 하프 에칭하여, 프레임과 프레임으로부터 돌출된 복수의 리드를 형성하는 하프 에칭 단계;
    상기 리드를 제 1 인캡슐란트로 인캡슐레이션 하고, 상기 제 1 인캡슐란트의 상부를 그라인딩 하여 상기 리드를 외부로 노출시키는 제 1 인캡슐레이션 단계;
    상기 메인 프레임의 하면을 백그라인딩 하여 상기 프레임을 제거하고, 상기 리드와 제 1 인캡슐란트의 일면을 외부로 노출시키는 제 1 백그라인딩 단계;
    상기 제 1 백그라인딩 단계에 의해 외부로 노출된 리드의 일면이 위로 놓이도록 뒤집고, 상기 리드의 상부에 상기 리드와 전기적으로 연결되며, 상기 제 1 인캡슐란트의 상면으로 연장되어 제 1 인캡슐란트와 접촉하도록 제 1 패턴층을 형성하는 제 1 패턴층 형성 단계;
    상기 제 1 패턴층의 상부에 상기 제 1 패턴층과 전기적으로 연결되는 비아를 형성하는 비아 형성 단계;
    상기 비아와 제 1 패턴층을 제 2 인캡슐란트로 인캡슐레이션 하고, 상기 제 2 인캡슐란트의 상부를 그라인딩 하여 상기 비아를 외부로 노출시키는 제 2 인캡슐레이션 단계;
    상기 비아의 상부에 상기 비아와 전기적으로 연결되며, 상기 제 2 인캡슐란트의 상면으로 연장되어 상기 제 2 인캡슐란트와 접촉하도록 제 2 패턴층을 형성하는 제 2 패턴층 형성 단계;
    상기 제 1 인캡슐란트의 하면을 백그라인딩 하여 상기 리드를 외부로 노출시키는 제 2 백그라인딩 단계;
    상기 리드 또는 상기 제 1 인캡슐란트의 하면을 에칭하는 에칭 단계; 및
    상기 메인 프레임의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 에칭 단계에서는 상기 리드의 하면을 에칭하여 상기 제 1 인캡슐란트가 상기 리드에 비해 하부로 돌출되도록 하고, 상기 리드에는 솔더볼이 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상기 에칭 단계에서는 상기 제 1 인캡슐란트의 하면을 에칭하여 상기 리드가 상기 제 1 인캡슐란트에 비해 하부로 돌출되도록 하고, 상기 리드는 외부 회로에 직접적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 하면에 형성된 도전성 범프가 상기 제 2 패턴층에 접속되고, 상기 반도체 다이는 인캡슐란트로 인캡슐레이션 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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