CN117673003A - 电子组件封装件及其制造方法 - Google Patents

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CN117673003A CN202211020943.1A CN202211020943A CN117673003A CN 117673003 A CN117673003 A CN 117673003A CN 202211020943 A CN202211020943 A CN 202211020943A CN 117673003 A CN117673003 A CN 117673003A
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Abstract

本发明系关于电子组件封装件及其制造方法。在一实施例中，所述电子组件封装件包括：第一金属层、高压晶体管半导体裸片、第一模塑料层、第二金属层、第一垂直连接结构、第二垂直连接结构、控制电路裸芯片及第二模塑料层。本发明的电子组件封装件使用金属层及垂直连接结构取代引线框架及电引线，使芯片电连接的位置更有弹性，且散热效果更好。相较于引线框架及电引线，本公开的电子组件封装件更适合封装高压或大电流的芯片。

Description

电子组件封装件及其制造方法
技术领域
本发明系关于电子组件封装件及其制造方法，更具体而言，是关于具有高压晶体管半导体裸片及控制电路裸芯片的电子组件封装件。
背景技术
在电子组件(例如芯片或集成电路(IC))封装件中，可使用引线框架(lead frame)封装技术并透过电引线(wire)提供芯片端点电连接。随着封装技术不断地高密度化与微型化，封装件的输入输出(input/output,I/O)连接脚数及其中的内连线(interconnection)将增加且变得更复杂。由于引线框架仅能提供一层布线，使得芯片电连接的位置受限，此空间上的限制成为多芯片封装的技术瓶颈。此外，散热问题亦可能变得严重而影响芯片的性能。
覆晶(flip-chip)封装技术亦可实现多芯片封装，然而其将芯片以面朝下的方式透过封装基板(package substrate)互相连接。相较于使用引线框架，覆晶封装技术的制造成本可能会增加，且由于制程较复杂，其产率(throughput)亦可能降低。
发明内容
本公开的实施例涉及一种电子组件封装件。所述电子组件封装件包括：第一金属层，其包含互相不直接接触的第一外部端子、第二外部端子以及第三外部端子；高压晶体管半导体裸片，其具有闸极，源极及漏极，其中所述漏极位于所述高压晶体管半导体裸片的一侧，所述闸极和所述源极位于所述高压晶体管半导体裸片的相对另一侧，且所述高压晶体管半导体裸片设置于所述第一金属层上，且所述漏极耦接所述第二外部端子；第一模塑料层，其具有彼此相对的第一侧以及第二侧，所述第一模塑料层包覆所述高压晶体管半导体裸片，所述第一模塑料层还包覆所述第一金属层的至少一部分，其中所述第一外部端子、所述第二外部端子以及所述第三外部端子从所述第一模塑料层的所述第一侧曝露出来；第二金属层，其包含互相不直接接触的第一金属层部分以及第二金属层部分，其中所述第二金属层安置于所述第一模塑料层的所述第二侧上；第一垂直连接结构，其穿过所述第一模塑料层并将所述第一金属层部分耦接至所述第一外部端子；第二垂直连接结构，其穿过所述第一模塑料层的一部分并将所述第二金属层部分耦接至所述高压晶体管半导体裸片的所述闸极；控制电路裸芯片，其具有有源面面对所述高压晶体管半导体裸片的所述闸极及所述源极，所述有源面上包括第一控制端子以及第二控制端子对应地耦接所述第一金属层部分以及所述第二金属层部分；及第二模塑料层，具有彼此相对的第一侧以及第二侧，所述第二模塑料层设置在所述第一模塑料层上，且所述第二模塑料层的所述第一侧贴合所述第一模塑料层的所述第二侧，使所述第二模塑料层包覆所述控制电路裸芯片以及所述第二金属层；其中所述控制电路裸芯片的所述第一控制端子通过所述第一金属层部分及所述第一垂直连接结构耦接至所述第一外部端子；其中所述控制电路裸芯片的所述第二控制端子通过所述第二金属层部分及所述第二垂直连接结构耦接至所述高压晶体管半导体裸片的所述闸极；及其中所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子。
本公开的实施例涉及一种电子组件封装件之制造方法。所述方法包括：提供临时载体；在所述临时载体上形成第一金属层，其包含互相不直接接触的第一外部端子、第二外部端子以及第三外部端子；在所述第一金属层上设置高压晶体管半导体裸片，其中所述高压晶体管半导体裸片具有闸极，源极及漏极，其中所述漏极位于所述高压晶体管半导体裸片的一侧並耦接所述第二外部端子，所述闸极和所述源极位于所述高压晶体管半导体裸片的相对另一侧；在所述临时载体上形成第一模塑料层以包覆所述高压晶体管半导体裸片及所述第一金属层的至少一部分，其中所述第一模塑料层具有彼此相对的第一侧以及第二侧；在所述第一模塑料层的所述第二侧上形成第二金属层，其包含互相不直接接触的第一金属层部分以及第二金属层部分；将所述第一金属层部分耦接至所述第一外部端子；将所述第二金属层部分耦接至所述高压晶体管半导体裸片的所述闸极；在所述第一模塑料上设置控制电路裸芯片，其具有有源面面对所述高压晶体管半导体裸片的所述闸极及所述源极，所述有源面上包括第一控制端子以及第二控制端子对应地耦接所述第一金属层部分以及所述第二金属层部分；在所述第一模塑料层上形成第二模塑料层，其具有彼此相对的第一侧以及第二侧，且所述第二模塑料层的所述第一侧贴合所述第一模塑料层的所述第二侧以包覆所述控制电路裸芯片以及所述第二金属层；将所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子；及移除所述临时载体以使所述第一外部端子、所述第二外部端子以及所述第三外部端子从所述第一模塑料层的所述第一侧曝露出来。
附图说明
当结合附图阅读以下的详细描述时，本公开之若干实施例的态样可被最佳地理解。应注意，各种结构可不按比例绘制。实际上，为了论述清楚起见，各种结构的尺寸可任意放大或缩小。
图1A所示为根据本案的某些实施例的电子组件封装件的剖面图；
图1B所示为根据本案的某些实施例的电子组件封装件的立体图；
图1C所示为根据本案的某些实施例的电子组件封装件的立体图；
图2所示为根据本案的某些实施例的电子组件封装件的剖面图；
图3所示为根据本案的某些实施例的电子组件封装件的剖面图；
图4A至4F所示为根据本案的某些实施例的电子组件封装件的制造方法中的一或者更多阶段；
图5A至5F所示为根据本案的某些实施例的电子组件封装件的制造方法中的一或者更多阶段；及
图6A至6F所示为根据本案的某些实施例的电子组件封装件的制造方法中的一或者更多阶段。
相同或类似的组件在图式和详细描述中使用同样的参考标号来标示。从以下的详细描述并结合附图，本公开之若干实施例将可被立即地理解。
具体实施方式
以下公开提供了用于实施所提供标的的不同特征的许多不同实施例或范例。下文描述了组件和配置的具体实例。当然，这些仅为范例且不欲为限制性的。在本公开中，对在第二特征上方或之上形成第一特征的引用可以包含将第一特征和第二特征形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰起见并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
本公开提供一种电子组件封装件及其制造方法。本公开的电子组件封装件整合了高压晶体管半导体裸片及控制电路裸芯片于一个封装体中，可满足微型化的需求并减少印刷电路板(printed circuit board,PCB)或模板上的电路布线面积。此外，本公开的电子组件封装件使用金属层(例如重布线层(redistribution layer,RDL))及垂直连接结构(例如传导柱(conductive pillar)或传导通孔(conductive via))取代引线框架及电引线，使芯片电连接的位置更有弹性，且散热效果更好。相较于引线框架及电引线，本公开的电子组件封装件更适合封装高压或大电流的芯片。再者，由于本公开的芯片的有源面(或有源区)可面对面地透过金属层对接，芯片之间的传讯路径可缩短，而使传讯速率提高。
参照图1A，图1A所示为根据本案的某些实施例的电子组件封装件1的剖面图。电子组件封装件1可包括电子组件10及12、囊封物(encapsulant)11、13、第一金属层(包括外部端子m11、m12及m13)及第二金属层(包括金属层部分m21、m22及m23)。
第一金属层的外部端子m11、m12及m13可互相不直接接触。例如，外部端子m11、m12及m13可透过囊封物11而彼此隔开。例如，外部端子m11、m12及m13可彼此不直接相连。外部端子m12可位于外部端子m11及m13之间。
外部端子m11、m12及m13的尺寸(例如，宽度、厚度、面积等)可彼此相同或不同。如图1A所示，外部端子m12的宽度可大于外部端子m11或m13的宽度。在一些实施例中，外部端子m12的面积可约为电子组件10的面积(例如，表面积)的1至2倍。此外，如图1A所示，外部端子m11、m12及m13的厚度可彼此相同。外部端子m11、m12及m13可各包括金属或金属合金等导电材料。导电材料的实例可包括金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、其它金属或合金，或其中的两个或更多个的组合。外部端子m11、m12及m13可提供电子组件封装件1与外部装置(例如PCB、其他封装件或其他电子组件)之间的电连接。
电子组件10可包括半导体芯片(或裸片)。芯片可包括晶体管、电阻器、电容器和互连结构等电路组件以形成集成电路(IC)。在一些实施例中，电子组件10可包括金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，例如(但不限于)NMOS、PMOS、CMOS、电压反馈器件及/或开关。
在一些实施例中，电子组件10可包括高压晶体管，其具有较高的击穿电压(或耐压)，且可应用于高输入电压及/或高输出电压的电路。進一步而言，电子组件10可包括任何类型的集成电路，例如存储器装置(memory device)，包含动态随机存取存储器(dynamicrandom access memory,DRAM)、静态随机存取存储器(static random access memory,SRAM)以及各种类型的非易失性存储器(包含可编程只读存储器(programmable read-onlymemory,PROM)和快闪存储器(flash memory))；光电装置(optoelectronic device)；逻辑装置(logic device)；通信装置(communication device)以及其他类型的装置。
电子组件10可具有表面101、与表面101相对的表面102及延伸于表面101及表面102之间的表面(或侧表面)103。一或多个电性端子(electrical terminals)可从电子组件10的表面101及/或表面102暴露出来。例如，电子组件10的闸极(gate)与源极(source)可位于电子组件10的同一侧而漏极(drain)位于相对的另一侧。电子组件10的漏极可位于表面101，且闸极与源极可位于表面102。
电子组件10可位于第一金属层上。电子组件10的漏极可耦接(或电连接)第一金属层的外部端子m12。电子组件10的漏极可接触第一金属层的外部端子m12。漏极的漏极金属层(即外部端子m12)可位于表面101，闸极的闸极金属层10e1及源极的源极金属层10e2可位于表面102。
囊封物11可包覆电子组件10及第一金属层的至少一部份。囊封物11可包括模塑料(molding compound)(例如，环氧树脂(epoxy)模塑料)或其他适当的材料，包括(但不限于)环氧树脂(epoxy resins)、酚醛树脂(phenolic resins)、含硅树脂(silicon-containingresins)等或其组合。
囊封物11可具有表面111及与表面111相对的表面112。第一金属层的外部端子m11、m12及m13可从表面111曝露出来。在一些实施例中，第一金属层的外部端子m11、m12及m13可各与表面111齐平或共平面。
第二金属层的金属层部分m21、m22及m23可位于囊封物11的表面112。换句话说，第一金属层与第二金属层位于囊封物11的相对侧。第一金属层可部分地内埋于囊封物11中，而第二金属层可从囊封物11的表面112凸出。
第二金属层的金属层部分m21、m22及m23可互相不直接接触。例如，金属层部分m21、m22及m23可透过囊封物13而彼此隔开。例如，金属层部分m21、m22及m23可彼此不直接相连。金属层部分m22可位于金属层部分m21及m23之间。
金属层部分m21、m22及m23的尺寸(例如，宽度、厚度、面积等)可彼此相同或不同。如图1A所示，金属层部分m23的宽度可大于金属层部分m21或金属层部分m22的宽度。此外，如图1A所示，金属层部分m21、m22及m23的厚度可彼此相同。金属层部分m21、m22及m23可各包括金属或金属合金等导电材料。导电材料的实例可包括金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、其它金属或合金，或其中的两个或更多个的组合。
第二金属层可被包封于囊封物11及13之间。第二金属层可做为电子组件封装件1的内部互连结构(interconnect structure)的一部份。第二金属层可包括重布线层。第二金属层可提供电子组件10与12之间的电连接、提供电子组件10与第一金属层之间的电连接且提供电子组件12与第一金属层之间的电连接。
在一些实施例中，金属层部分m21可提供电子组件12与外部端子m11之间的电连接。例如，金属层部分m21可透过穿过囊封物11的至少一部份的垂直连接结构而耦接至外部端子m11。如图1A所示，垂直连接结构可包括传导通孔v1及传导柱p1。传导柱p1可安置于外部端子m11与传导通孔v1之间。传导柱p1可从传导通孔v1的一侧(例如其底部)往囊封物11的表面111延伸而接触外部端子m11。传导柱p1可包括接触外部端子m11的第一侧(例如其底部)与接触传导通孔v1的第二侧(例如其顶部)。传导柱p1的直径可从第二侧往第一侧保持不变。例如，传导柱p1的顶部直径与底部直径相等。传导通孔v1可安置于传导柱p1与金属层部分m21之间。传导通孔v1可包括与传导柱p1接触的第一侧(例如其底部)及与金属层部分m21接触的第二侧(例如其顶部)。传导通孔v1的直径可从第二侧往第一侧缩小。例如，传导通孔v1的直径在靠近金属层部分m21的一侧大于靠近传导柱p1的一侧。例如，传导通孔v1的顶部直径大于底部直径。传导通孔v1可从囊封物11的表面112往表面111延伸。传导通孔v1的第一侧(例如其底部)与表面111可不共平面，而传导通孔v1的第二侧(例如其顶部)与表面112可共平面。
在一些实施例中，金属层部分m22可提供电子组件10与12之间的电连接。例如，金属层部分m22可透过穿过囊封物11的至少一部份的垂直连接结构而耦接至电子组件10的闸极的闸极金属层10e1。如图1A所示，垂直连接结构可包括传导通孔v2。传导通孔v2可安置于闸极金属层10e1与金属层部分m22之间。传导通孔v2可包括与闸极金属层10e1接触的第一侧(例如其底部)及与金属层部分m22接触的第二侧(例如其顶部)。传导通孔v2的直径可从第二侧往第一侧缩小。例如，传导通孔v2的直径在靠近金属层部分m22的一侧大于靠近闸极金属层10e1的一侧。例如，传导通孔v2的顶部直径大于底部直径。传导通孔v2可从囊封物11的表面112往表面111延伸。传导通孔v2的第一侧(例如其底部)与表面111可不共平面，而传导通孔v2的第二侧(例如其顶部)与表面112可共平面。
在一些实施例中，金属层部分m23可提供电子组件10与外部端子m13之间的电连接。例如，金属层部分m23可透过穿过囊封物11的至少一部份的垂直连接结构而耦接至电子组件10的源极的源极金属层10e2。如图1A所示，垂直连接结构可包括传导通孔v3。传导通孔v3可安置于源极金属层10e2与金属层部分m23之间。传导通孔v3可包括与源极金属层10e2接触的第一侧(例如其底部)及与金属层部分m23接触的第二侧(例如其顶部)。传导通孔v3的直径可从第二侧往第一侧缩小。例如，传导通孔v3的直径在靠近金属层部分m23的一侧大于靠近源极金属层10e2的一侧。例如，传导通孔v3的顶部直径大于底部直径。传导通孔v3可从囊封物11的表面112往表面111延伸。传导通孔v3的第一侧(例如其底部)与表面111可不共平面，而传导通孔v3的第二侧(例如其顶部)与表面112可共平面。
在一些实施例中，金属层部分m23可透过穿过囊封物11的至少一部份的垂直连接结构而耦接至外部端子m13。如图1A所示，垂直连接结构可包括传导通孔v4及传导柱p2。传导柱p2可安置于外部端子m13与传导通孔v4之间。传导柱p2可从传导通孔v4的一侧(例如其底部)往囊封物11的表面111延伸而接触外部端子m13。传导柱p2可包括接触外部端子m13的第一侧(例如其底部)与接触传导通孔v4的第二侧(例如其顶部)。传导柱p2的直径可从第二侧往第一侧保持不变。例如，传导柱p2的顶部直径与底部直径相等。传导通孔v4可安置于传导柱p2与金属层部分m23之间。传导通孔v4可包括与传导柱p2接触的第一侧(例如其底部)及与金属层部分m23接触的第二侧(例如其顶部)。传导通孔v4的直径可从第二侧往第一侧缩小。例如，传导通孔v4的直径在靠近金属层部分m23的一侧大于靠近传导柱p2的一侧。例如，传导通孔v4的顶部直径大于底部直径。传导通孔v4可从囊封物11的表面112往表面111延伸。传导通孔v4的第一侧(例如其底部)与表面111可不共平面，而传导通孔v4的第二侧(例如其顶部)与表面112可共平面。
在一些实施例中，传导柱p1的高度p1h与传导柱p2的高度p2h可相等。传导柱p1的接触外部端子m11的第一侧(例如其底部)与传导柱p2的接触外部端子m13的第一侧(例如其底部)可共平面。传导柱p1的接触传导通孔v1的第二侧(例如其顶部)与传导柱p2的接触传导通孔v4的第二侧(例如其顶部)可共平面。在一些实施例中，传导柱p1的接触传导通孔v1的第二侧(例如其顶部)与闸极金属层10e1(或源极金属层10e2)的一表面可共平面。在一些实施例中，传导柱p2的接触传导通孔v4的第二侧(例如其顶部)与闸极金属层10e1(或源极金属层10e2)的一表面可共平面。
在一些实施例中，传导通孔v1的高度v1h、传导通孔v2的高度v2h、传导通孔v3的高度v3h及传导通孔v4的高度v4h可相等。传导通孔v1的与传导柱p1接触的第一侧(例如其底部)、传导通孔v2的与闸极金属层10e1接触的第一侧(例如其底部)、传导通孔v3的与源极金属层10e2接触的第一侧(例如其底部)及传导通孔v4的与传导柱p2接触的第一侧(例如其底部)可共平面。传导通孔v1的与金属层部分m21接触的第二侧(例如其顶部)、传导通孔v2的与金属层部分m22接触的第二侧(例如其顶部)、传导通孔v3的与金属层部分m23接触的第二侧(例如其顶部)及传导通孔v4的与金属层部分m23接触的第二侧(例如其顶部)可共平面。
电子组件12可位于囊封物11的表面112上。电子组件12可位于第二金属层上。电子组件12可包括半导体芯片(或裸片)。芯片可包括晶体管、电阻器、电容器和互连结构等电路组件以形成集成电路(IC)。在一些实施例中，电子组件11可包括控制電路。進一步而言，电子组件11可包括任何类型的控制電路，例如中央处理单元(central processing unit,CPU)、图形处理单元(graphics processing unit,GPU)、微处理器单元(micro processingunit,MPU)、专用集成电路(Application-specific integrated circuit,ASIC)、现场可编程门阵列(field-programmable gate or grid array,FPGA)、微控制器(microcontroller)、芯片上系统(system-on-chip,SoC)等。电子组件12可耦接至电子组件10以控制电子组件10。
电子组件12可具有表面121及与表面121相对的表面122。表面121可包括有源面(active surface)或主动面，表面122可包括无源面或背侧(backside surface)。电子组件12的表面121可面对电子组件10的表面102。电子组件12的表面121可面对电子组件10的闸极与源极。一或多个控制端子(或电性端子)可从电子组件12的表面121暴露出来。例如，控制端子(或电性端子)的金属层12e1及12e2可位于表面121。
金属层12e1可透过电连接件12s1耦接至第二金属层的金属层部分m21，进而耦接至外部端子m11。金属层12e2可透过电连接件12s2耦接至第二金属层的金属层部分m22，进而耦接至电子组件10的闸极的闸极金属层10e1。
在一些实施例中，电连接件12s1及12s2可各包括焊料球(solder balls)，例如可控塌陷芯片连接凸块(controlled collapse chip connection(C4)bump)、球状栅格阵列(ball grid array,BGA)或连接盘栅格阵列(land grid array,LGA)。
囊封物13可包覆电子组件12、电连接件12s1及12s2及第二金属层的至少一部份。囊封物13可贴合于囊封物11的表面112上。在一些实施例中，囊封物13可包括如针对囊封物11所列举的材料。在一些实施例中，囊封物13与囊封物11之间可具有交界面。然而在其他实施例中，囊封物13与囊封物11之间可不具有交界面。
图1B所示为根据本案的某些实施例的电子组件封装件的立体图。在一些实施例中，图1B所示之电子组件封装件可具有如图1A所示之剖面图。图1B为简洁之缘故省略了囊封物11及13。图1B所示之电子组件封装件与图1A所示之电子组件封装件1相同或相似的元件以相同的符号标示，相同或相似的元件的详细描述将不再赘述。
图1B所示之电子组件封装件放置在临时载体40上。临时载体40可包括衬底，例如陶瓷衬底、半导体衬底、电介质衬底、玻璃衬底等。临时载体40可具有導電性，例如包括金屬襯底或其上具有金屬層或導電層。第一金属层安置在临时载体40上。
第一金属层可包括复数个外部端子m11及复数个外部端子m13。复数个外部端子m11可沿着电子组件10的一侧面排列。尽管图1B中描绘五个外部端子m11，但外部端子m11的数目不限于此。在一些实施例中，取决于设计要求，可存在任何数目的外部端子m11。例如，外部端子m11的数目可对应于电子组件12的表面121上的控制端子的数目。例如，复数个电连接件12s1、复数个金属层部分m21、复数个垂直连接结构(各包括传导通孔v1及传导柱p1)可安置在对应的外部端子m11上，以将对应的控制端子耦接至对应的外部端子m11。
复数个外部端子m13可沿着电子组件10的另一侧面(例如表面103)排列。尽管图1B中描绘五个外部端子m13，但外部端子m13的数目不限于此，且与外部端子m11的数目可不同。在一些实施例中，取决于设计要求，可存在任何数目的外部端子m13。例如，当电子组件10的源极的电流愈大，外部端子m13及其上方的垂直连接结构(各包括传导通孔v4及传导柱p2)可愈多，以提供更多的电流路径并提高散热效益。
在一些实施例中，可省略传导柱p1及p2，而传导通孔v1可直接耦接至外部端子m11且传导通孔v4可直接耦接至外部端子m13，如图2所示。然而使用传导柱加上传导通孔作为外部端子m11与外部端子m13上的垂直连接结构，相较于仅使用传导通孔，可提高电性传导性。
第一金属层可包括单一层外部端子m12，其位于电子组件10的表面101而接触漏极。因此在本揭露中，外部端子m12亦可称为电子组件10的漏极金属层。如前述，外部端子m12的面积可约为电子组件10的面积(例如，表面积)的1至2倍。复数个外部端子m11及复数个外部端子m13可分别位于外部端子m12的相对侧。
电子组件10可包括复数个闸极与复数个闸极金属层10e1。在一些实施例中，电子组件10可包括单一个源极与单一层源极金属层10e2。然而电子组件10的闸极或源极的数目不限于此。例如，电子组件10的闸极的数目可对应于电子组件12的表面121上的控制端子的数目。例如，复数个电连接件12s2、复数个金属层部分m22及复数个传导通孔v2可安置在对应的闸极金属层10e1上，以将对应的控制端子耦接至对应的闸极。
第二金属层可包括复数个金属层部分m21及复数个金属层部分m22。如前述，金属层部分m21及m22的数目可对应于电子组件12的表面121上的控制端子的数目。金属层部分m21可各位在一个电连接件12s1及一个传导通孔v1之间。金属层部分m22可各位在一个电连接件12s2及一个传导通孔v2之间。
第二金属层可包括单一层金属层部分m23。金属层部分m23可将电子组件10的源极耦接至复数个外部端子m13。然而金属层部分m23的数目不限于此。例如，当电子组件10包括复数个源极，可透过复数个金属层部分m23将源极耦接至对应的外部端子m13。
图1C所示为根据本案的某些实施例的电子组件封装件的立体图。在一些实施例中，图1C所示之电子组件封装件可具有如图1A所示之剖面图。图1C为简洁之缘故省略了囊封物11及13。图1C所示之电子组件封装件类似于图1B所示之电子组件封装件，以下描述其间的差异。
复数个外部端子m13及其上方的垂直连接结构(各包括传导通孔v4及传导柱p2)可沿着电子组件10的三个侧面排列。例如，复数个外部端子m13及其上方的垂直连接结构可围绕电子组件10的三个侧面。金属层部分m23可覆盖在电子组件10并延伸超出电子组件10的三个侧面。如前述，当电子组件10的源极的电流愈大，外部端子m13及其上方的垂直连接结构可愈多，以提供更多的电流路径并提高散热效益。
图2所示为根据本案的某些实施例的电子组件封装件2的剖面图。图2所示之电子组件封装件2类似于图1A所示之电子组件封装件1，相同或相似的组件以相同的符号标示，相同或相似的组件的详细描述将不再赘述，以下描述其间的差异。
电子组件封装件2省略传导柱p1及p2，而传导通孔v1直接耦接至(或接触)外部端子m11且传导通孔v4直接耦接至(或接触)外部端子m13。传导通孔v1的高度v1h及传导通孔v4的高度v4h可相等。传导通孔v1的高度v1h及传导通孔v4的高度v4h可各大于传导通孔v2的高度v2h或传导通孔v3的高度v3h。
在一些实施例中，传导通孔v2的宽度(例如最大宽度)v2w可小于传导通孔v1的宽度v1w、传导通孔v3的宽度v3w及传导通孔v4的宽度v4w中的任一者。传导通孔v2的宽度v2w可界于约50至200微米(μm)之间。在一些实施例中，传导通孔v4的宽度(例如最大宽度)v4w可大于传导通孔v1的宽度v1w、传导通孔v2的宽度v2w及传导通孔v3的宽度v3w中的任一者。
在一些实施例中，由于省略传导柱p1及p2，电子组件封装件2的制程步骤可较少。且相较于使用传导柱，仅使用传导通孔可较容易依据电流大小来调整垂直连接结构的尺寸。例如，当电流愈大，可透过将传导通孔加宽以传递大电流。
图3所示为根据本案的某些实施例的电子组件封装件3的剖面图。图3所示之电子组件封装件3类似于图2所示之电子组件封装件2，相同或相似的组件以相同的符号标示，相同或相似的组件的详细描述将不再赘述，以下描述其间的差异。
电子组件封装件3使用一体式传导件30取代传导通孔v3、金属层部分m23及传导通孔v4将源极金属层10e2耦接至外部端子m13。一体式传导件30可具有一端与源极金属层10e2重迭且朝电子组件10之外延伸，例如延伸超出表面103。例如，一体式传导件30可具有从源极金属层10e2朝外水平延伸的部分301。水平延伸的部分301可具有一端与源极金属层10e2重迭及另一端与源极金属层10e2不重迭。此外，一体式传导件30可具有另一部分302将水平延伸的部分301耦接至外部端子m13。部分302可以非垂直以及非水平的方式延伸在部分301的一端与外部端子m13之间。在一些实施例中，一体式传导件30可被囊封物13包覆。
在一些实施例中，相较于电子组件封装件2，电子组件封装件3的制程步骤可更少。且相较于使用传导柱或传导通孔将源极金属层10e2耦接至外部端子m13，电子组件封装件3的电流路径可较短。在一些实施例中，若包括复数个外部端子m13(如图1B所示)，一体式传导件30可将电子组件10的源极(无论一个或复数个)耦接至复数个外部端子m13。
参照图4A至4F，图4A至4F所示为根据本案的某些实施例的电子组件封装件的制造方法中的一或者更多阶段。这些附图中的至少一些附图已经简化，俾便更好地理解本公开的态样。
参照图4A，所述制造方法包括提供临时载体40。临时载体40可包括衬底，例如陶瓷衬底、半导体衬底、电介质衬底、玻璃衬底等。临时载体40可具有导电性，例如包括金属衬底或其上具有金属层或导电层。
所述制造方法包括将第一金属层安置在临时载体40上。第一金属层可透过电镀或化学气相沉积(chemical vapor deposition,CVD)而形成。第一金属层可经图案化以形成外部端子m11、m12及m13。
接下来，将传导柱p1、电子组件10及传导柱p2分别安置在外部端子m11、m12及m13上。电子组件10的漏极可朝下接触外部端子m12。闸极的闸极金属层10e1及源极的源极金属层10e2可位于表面102。在一些实施例中，传导柱p1的高度p1h与传导柱p2的高度p2h可相等。在一些实施例中，传导柱p1的顶部与闸极金属层10e1(或源极金属层10e2)的一表面可共平面。在一些实施例中，传导柱p2的顶部与闸极金属层10e1(或源极金属层10e2)的一表面可共平面。
参照图4B，在临时载体40上形成囊封物11以包覆传导柱p1、电子组件10、传导柱p2及第一金属层的至少一部份。在一些实施例中，囊封物11通过例如转移模制(transfermolding)或压缩模制(compression molding)等模制技术形成。
接下来，可去除囊封物11的一部分以形成开口11t1、11t2、11t3及11t4。开口11t1、11t2、11t3及11t4分别曝露传导柱p1、闸极金属层10e1、源极金属层10e2及传导柱p2的一部分。
在一些实施例中，开口11t1、11t2、11t3及11t4可具有不同斜率的上部部分和下部部分。上部部分可比下部部分更宽。上部部分可朝向下部部分逐渐变窄。上部部分可朝向临时载体40逐渐变窄。在一些实施例中，开口11t1、11t2、11t3及11t4可通过激光钻孔操作(laser drilling process)形成。
参照图4C，可在开口11t1、11t2、11t3及11t4中形成导电材料以形成传导通孔v1、v2、v3及v4。在一些实施例中，导电材料可通过物理气相沉积(physical vapordeposition,PVD)，例如溅镀或喷涂来形成。在一些实施例中，导电材料可通过电镀或CVD来形成。在一些实施例中，可透过平坦化操作、研磨操作或另一合适的移除操作使传导通孔v1、v2、v3及v4的顶部共平面。
参照图4D，将第二金属层安置在囊封物11的表面112上。第二金属层可透过电镀或CVD而形成。第二金属层可经图案化以形成金属层部分m21、m22及m23。
参照图4E，将电子组件12安置在第二金属层上。控制端子(或电性端子)的金属层12e1可透过电连接件12s1耦接至第二金属层的金属层部分m21。控制端子的金属层12e2可透过电连接件12s2耦接至第二金属层的金属层部分m22。
参照图4F，在囊封物11上形成囊封物13以包覆电子组件12、电连接件12s1及12s2及第二金属层的至少一部份。在一些实施例中，囊封物13通过例如转移模制或压缩模制等模制技术形成。之后，移除临时载体40以曝露外部端子m11、m12及m13。
经以上步骤形成的半导体结构可与图1A所示的电子组件封装件1相同。
参照图5A至5F，图5A至5F所示为根据本案的某些实施例的电子组件封装件的制造方法中的一或者更多阶段。这些附图中的至少一些附图已经简化，俾便更好地理解本公开的态样。
参照图5A，所述制造方法包括提供临时载体40。临时载体40可包括衬底，例如陶瓷衬底、半导体衬底、电介质衬底、玻璃衬底等。临时载体40可具有导电性，例如包括金属衬底或其上具有金属层或导电层。
所述制造方法包括将第一金属层安置在临时载体40上。第一金属层可透过电镀或CVD而形成。第一金属层可经图案化以形成外部端子m11、m12及m13。
接下来，将电子组件10安置在外部端子m12上。电子组件10的漏极可朝下接触外部端子m12。闸极的闸极金属层10e1及源极的源极金属层10e2可位于表面102。
参照图5B，在临时载体40上形成囊封物11以包覆电子组件10及第一金属层的至少一部份。在一些实施例中，囊封物11通过例如转移模制或压缩模制等模制技术形成。
接下来，可去除囊封物11的一部分以形成开口11t1、11t2、11t3及11t4。开口11t1、11t2、11t3及11t4分别曝露外部端子m11、闸极金属层10e1、源极金属层10e2及外部端子m13的一部分。
在一些实施例中，开口11t1、11t2、11t3及11t4可具有不同斜率的上部部分和下部部分。上部部分可比下部部分更宽。上部部分可朝向下部部分逐渐变窄。上部部分可朝向临时载体40逐渐变窄。在一些实施例中，开口11t1、11t2、11t3及11t4可通过激光钻孔操作形成。
参照图5C，可在开口11t1、11t2、11t3及11t4中形成导电材料以形成传导通孔v1、v2、v3及v4。在一些实施例中，导电材料可通过PVD，例如溅镀或喷涂来形成。在一些实施例中，导电材料可通过电镀或CVD来形成。在一些实施例中，可透过平坦化操作、研磨操作或另一合适的移除操作使传导通孔v1、v2、v3及v4的顶部共平面。
图5D至图5F的步骤与图4D至图4F相同，在此不再赘述。之后，移除临时载体40以曝露外部端子m11、m12及m13。
经以上步骤形成的半导体结构可与图2所示的电子组件封装件2相同。
参照图6A至6F，图6A至6F所示为根据本案的某些实施例的电子组件封装件的制造方法中的一或者更多阶段。这些附图中的至少一些附图已经简化，俾便更好地理解本公开的态样。
参照图6A，所述制造方法包括提供临时载体40。临时载体40可包括衬底，例如陶瓷衬底、半导体衬底、电介质衬底、玻璃衬底等。临时载体40可具有导电性，例如包括金属衬底或其上具有金属层或导电层。
所述制造方法包括将第一金属层安置在临时载体40上。第一金属层可透过电镀或CVD而形成。第一金属层可经图案化以形成外部端子m11、m12及m13。将电子组件10安置在外部端子m12上。电子组件10的漏极可朝下接触外部端子m12。闸极的闸极金属层10e1及源极的源极金属层10e2可位于表面102。
接下来，以一体式传导件30将源极金属层10e2耦接至外部端子m13。
接下来，在临时载体40上形成囊封物11以包覆电子组件10、一体式传导件30及第一金属层的至少一部份。
参照图6B，可去除囊封物11的一部分以形成开口11t1及11t2。开口11t1及11t2分别曝露外部端子m11及闸极金属层10e1的一部分。
在一些实施例中，开口11t1及11t2可具有不同斜率的上部部分和下部部分。上部部分可比下部部分更宽。上部部分可朝向下部部分逐渐变窄。上部部分可朝向临时载体40逐渐变窄。在一些实施例中，开口11t1及11t2可通过激光钻孔操作形成。
参照图6C，可在开口11t1及11t2中形成导电材料以形成传导通孔v1及v2。在一些实施例中，导电材料可通过PVD，例如溅镀或喷涂来形成。在一些实施例中，导电材料可通过电镀或CVD来形成。在一些实施例中，可透过平坦化操作、研磨操作或另一合适的移除操作使传导通孔v1及v2的顶部共平面。
图6D至图6F的步骤与图6D至图6F相同，在此不再赘述。之后，移除临时载体40以曝露外部端子m11、m12及m13。
经以上步骤形成的半导体结构可与图3所示的电子组件封装件3相同。
在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个组件或特征与另一或多个组件或特征的关系。除了在附图中描绘的定向之外，空间相对术语还旨在涵盖装置在使用时或运行时的不同定向。可以以其它方式定向装置(旋转90度或处于其它定向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当组件被称为“连接到”或“耦接到”另一组件时，其可以直接连接到或耦接到另一组件，或者可以存在中间组件。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (27)

1.一种电子组件封装件，其特征在于，包括：
第一金属层，其包含互相不直接接触的第一外部端子、第二外部端子以及第三外部端子；
高压晶体管半导体裸片，其具有闸极，源极及漏极，其中所述漏极位于所述高压晶体管半导体裸片的一侧，所述闸极和所述源极位于所述高压晶体管半导体裸片的相对另一侧，且所述高压晶体管半导体裸片设置于所述第一金属层上，且所述漏极耦接所述第二外部端子；
第一模塑料层，其具有彼此相对的第一侧以及第二侧，所述第一模塑料层包覆所述高压晶体管半导体裸片，所述第一模塑料层还包覆所述第一金属层的至少一部分，其中所述第一外部端子、所述第二外部端子以及所述第三外部端子从所述第一模塑料层的所述第一侧曝露出来；
第二金属层，其包含互相不直接接触的第一金属层部分以及第二金属层部分，其中所述第二金属层安置于所述第一模塑料层的所述第二侧上；
第一垂直连接结构，其穿过所述第一模塑料层并将所述第一金属层部分耦接至所述第一外部端子；
第二垂直连接结构，其穿过所述第一模塑料层的一部分并将所述第二金属层部分耦接至所述高压晶体管半导体裸片的所述闸极；
控制电路裸芯片，其具有有源面面对所述高压晶体管半导体裸片的所述闸极及所述源极，所述有源面上包括第一控制端子以及第二控制端子对应地耦接所述第一金属层部分以及所述第二金属层部分；及
第二模塑料层，具有彼此相对的第一侧以及第二侧，所述第二模塑料层设置在所述第一模塑料层上，且所述第二模塑料层的所述第一侧贴合所述第一模塑料层的所述第二侧，使所述第二模塑料层包覆所述控制电路裸芯片以及所述第二金属层；
其中所述控制电路裸芯片的所述第一控制端子通过所述第一金属层部分及所述第一垂直连接结构耦接至所述第一外部端子；
其中所述控制电路裸芯片的所述第二控制端子通过所述第二金属层部分及所述第二垂直连接结构耦接至所述高压晶体管半导体裸片的所述闸极；及
其中所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子。
2.根据权利要求1所述的电子组件封装件，其中所述第一垂直连接结构包括第一传导通孔，且所述第二垂直连接结构包括第二传导通孔，其中所述第一传导通孔包含第一侧与第二侧，所述第二传导通孔包含第一侧与第二侧，且所述第一传导通孔的直径从所述第一传导通孔的所述第二侧往所述第一传导通孔的所述第一侧缩小，以及所述第二传导通孔的直径从所述第二传导通孔的所述第二侧往所述第二传导通孔的所述第一侧缩小。
3.根据权利要求2所述的电子组件封装件，其中所述第二传导通孔从所述第一模塑料层的所述第二侧往所述第一模塑料层的所述第一侧延伸，且所述第二传导通孔的所述第二侧和所述第一模塑料层的所述第二侧共平面，以及所述第二传导通孔的所述第一侧接触所述高压晶体管半导体裸片的所述闸极的闸极金属层。
4.根据权利要求3所述的电子组件封装件，其中所述第一传导通孔从所述第一模塑料层的所述第二侧往所述第一模塑料层的所述第一侧延伸，且所述第一传导通孔的所述第二侧和所述第一模塑料层的所述第二侧共平面，以及所述第一传导通孔的所述第一侧和所述第一模塑料层的所述第一侧不共平面。
5.根据权利要求4所述的电子组件封装件，其中所述第一传导通孔的所述第一侧接触所述第一外部端子。
6.根据权利要求4所述的电子组件封装件，其中所述第一垂直连接结构进一步包括第一传导柱，其安置于所述第一传导通孔与所述第一外部端子之间，所述第一传导柱包含第一侧与第二侧，且所述第一传导柱的直径从所述第一传导柱的所述第二侧往所述第一传导柱的所述第一侧保持不变，其中所述第一传导通孔的所述第一侧接触所述第一传导柱的所述第二侧，所述第一传导柱从所述第一传导通孔的所述第一侧往所述第一模塑料层的所述第一侧延伸，使所述第一传导柱的所述第一侧接触所述第一外部端子。
7.根据权利要求6所述的电子组件封装件，其中所述第一传导通孔的所述第一侧与所述第二传导通孔的所述第一侧共平面。
8.根据权利要求1所述的电子组件封装件，其中所述第二金属层进一步包括第三金属层部分，其不直接接触所述第一金属层部分及所述第二金属层部分，且其中所述第二金属层部分位於所述第一金属层部分及所述第三金属层部分之间。
9.根据权利要求8所述的电子组件封装件，其进一步包括：
第三垂直连接结构，其穿过所述第一模塑料层的一部分并将所述第三金属层部分耦接至所述高压晶体管半导体裸片的所述源极；及
第四垂直连接结构，其穿过所述第一模塑料层并将所述第三金属层部分耦接至所述第三外部端子，使所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子。
10.根据权利要求9所述的电子组件封装件，其中所述第三垂直连接结构包括第三传导通孔，且所述第四垂直连接结构包括第四传导通孔，其中所述第三传导通孔包含第一侧与第二侧，所述第四传导通孔包含第一侧与第二侧，且所述第三传导通孔的直径从所述第三传导通孔的所述第二侧往所述第三传导通孔的所述第一侧缩小，以及所述第四传导通孔的直径从所述第四传导通孔的所述第二侧往所述第四传导通孔的所述第一侧缩小。
11.根据权利要求10所述的电子组件封装件，其中所述第三传导通孔从所述第一模塑料层的所述第二侧往所述第一模塑料层的所述第一侧延伸，且所述第三传导通孔的所述第二侧和所述第一模塑料层的所述第二侧共平面，以及所述第三传导通孔的所述第一侧接触所述高压晶体管半导体裸片的所述源极的源极金属层。
12.根据权利要求11所述的电子组件封装件，其中所述第四传导通孔从所述第一模塑料层的所述第二侧往所述第一模塑料层的所述第一侧延伸，且所述第四传导通孔的所述第二侧和所述第一模塑料层的所述第二侧共平面，以及所述第四传导通孔的所述第一侧和所述第一模塑料层的所述第一侧不共平面。
13.根据权利要求12所述的电子组件封装件，其中所述第四传导通孔的所述第一侧接触所述第三外部端子。
14.根据权利要求12所述的电子组件封装件，其中所述第四垂直连接结构进一步包括第二传导柱，其安置于所述第四传导通孔与所述第三外部端子之间，所述第二传导柱包含第一侧与第二侧，且所述第二传导柱的直径从所述第二传导柱的所述第二侧往所述第二传导柱的所述第一侧保持不变，其中所述第四传导通孔的所述第一侧接触所述第二传导柱的所述第二侧，所述第二传导柱从所述第四传导通孔的所述第一侧往所述第一模塑料层的所述第一侧延伸，使所述第二传导柱的所述第一侧接触所述第三外部端子。
15.根据权利要求14所述的电子组件封装件，其中所述第四传导通孔的所述第一侧与所述第三传导通孔的所述第一侧共平面。
16.根据权利要求1所述的电子组件封装件，其进一步包括：
一体式传导件，其具有：
第一部分，设置于所述高压晶体管半导体裸片的所述源极的源极金属层上，从俯视图看，所述一体式传导件的所述第一部分由所述源极的所述源极金属层往所述高压晶体管半导体裸片之外延伸，使所述一体式传导件的所述第一部分的第一端重叠所述高压晶体管半导体裸片，以及所述一体式传导件的所述第一部分的第二端不重叠所述高压晶体管半导体裸片；以及
第二部分，以非垂直以及非水平的方式耦接于所述一体式传导件的所述第一部分的所述第二端及所述第三外部端子之间。
17.根据权利要求16所述的电子组件封装件，其中所述单一传导件被所述第一模塑料层包覆。
18.根据权利要求1所述的电子组件封装件，其进一步包括：
第一焊料球，其安置于所述第一金属层部分上并将所述控制电路裸芯片的所述第一控制端子上的金属层耦接至所述第一金属层部分；及
第二焊料球，其安置于所述第二金属层部分上并将所述控制电路裸芯片的所述第二控制端子上的金属层耦接至所述第二金属层部分。
19.根据权利要求18所述的电子组件封装件，其中所述第二模塑料层包覆所述第一焊料球及所述第二焊料球。
20.一种电子组件封装件之制造方法，其特征在于，包括：
提供临时载体；
在所述临时载体上形成第一金属层，其包含互相不直接接触的第一外部端子、第二外部端子以及第三外部端子；
在所述第一金属层上设置高压晶体管半导体裸片，其中所述高压晶体管半导体裸片具有闸极，源极及漏极，其中所述漏极位于所述高压晶体管半导体裸片的一侧並耦接所述第二外部端子，所述闸极和所述源极位于所述高压晶体管半导体裸片的相对另一侧；
在所述临时载体上形成第一模塑料层以包覆所述高压晶体管半导体裸片及所述第一金属层的至少一部分，其中所述第一模塑料层具有彼此相对的第一侧以及第二侧；
在所述第一模塑料层的所述第二侧上形成第二金属层，其包含互相不直接接触的第一金属层部分以及第二金属层部分；
将所述第一金属层部分耦接至所述第一外部端子；
将所述第二金属层部分耦接至所述高压晶体管半导体裸片的所述闸极；
在所述第一模塑料上设置控制电路裸芯片，其具有有源面面对所述高压晶体管半导体裸片的所述闸极及所述源极，所述有源面上包括第一控制端子以及第二控制端子对应地耦接所述第一金属层部分以及所述第二金属层部分；
在所述第一模塑料层上形成第二模塑料层，其具有彼此相对的第一侧以及第二侧，且所述第二模塑料层的所述第一侧贴合所述第一模塑料层的所述第二侧以包覆所述控制电路裸芯片以及所述第二金属层；
将所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子；及
移除所述临时载体以使所述第一外部端子、所述第二外部端子以及所述第三外部端子从所述第一模塑料层的所述第一侧曝露出来。
21.根据权利要求20所述的制造方法，其进一步包括：
在所述第一外部端子上安置第一传导柱，其包含第一侧与第二侧，所述第一传导柱的所述第一侧接触所述第一外部端子，且所述第一传导柱的直径从所述第一传导柱的所述第二侧往所述第一传导柱的所述第一侧保持不变；
在所述三外部端子上安置第二传导柱，其包含第一侧与第二侧，所述第二传导柱的所述第一侧接触所述第三外部端子，且所述第二传导柱的直径从所述第二传导柱的所述第二侧往所述第二传导柱的所述第一侧保持不变；
在所述临时载体上形成所述第一模塑料层以覆盖所述第一传导柱及所述第二传导柱；及
在所述第一模塑料中形成复数个开口以曝露所述第一传导柱的一部分、所述第二传导柱的一部分、所述闸极的闸极金属层的一部分及所述源极的源极金属层的一部分。
22.根据权利要求21所述的制造方法，其进一步包括：
在所述第一传导柱上形成第一传导通孔，其包含第一侧与第二侧，所述第一传导通孔的所述第一侧接触所述第一传导柱的所述第二侧，且所述第一传导通孔的直径从所述第一传导通孔的所述第二侧往所述第一传导通孔的所述第一侧缩小；
在所述闸极金属层上形成第二传导通孔，其包含第一侧与第二侧，所述第二传导通孔的所述第一侧接触所述闸极金属层，且所述第二传导通孔的直径从所述第二传导通孔的所述第二侧往所述第二传导通孔的所述第一侧缩小；
在所述源极金属层上形成第三传导通孔，其包含第一侧与第二侧，所述第三传导通孔的所述第一侧接触所述源极金属层，且所述第三传导通孔的直径从所述第三传导通孔的所述第二侧往所述第三传导通孔的所述第一侧缩小；
在所述第二传导柱上形成第四传导通孔，其包含第一侧与第二侧，所述第四传导通孔的所述第一侧接触所述第二传导柱的所述第二侧，且所述第四传导通孔的直径从所述第四传导通孔的所述第二侧往所述第四传导通孔的所述第一侧缩小；及
在所述第一模塑料层上形成第三金属层部分，其不直接接触所述第一金属层部分及所述第二金属层部分，其中所述第二金属层部分位於所述第一金属层部分及所述第三金属层部分之间，且其中所述第三金属层部分耦接至所述第三传导通孔及所述第四传导通孔，使所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子。
23.根据权利要求22所述的制造方法，其中所述第一传导通孔的所述第二侧、所述第二传导通孔的所述第二侧、所述第三传导通孔的所述第二侧、所述第四传导通孔的所述第二侧和所述第一模塑料层的所述第二侧共平面。
24.根据权利要求22所述的制造方法，其中所述第一传导通孔的所述第一侧、所述第二传导通孔的所述第一侧、所述第三传导通孔的所述第一侧、所述第四传导通孔的所述第一侧和所述第一模塑料层的所述第一侧不共平面。
25.根据权利要求22所述的制造方法，其中所述第一传导通孔的所述第一侧、所述第二传导通孔的所述第一侧、所述第三传导通孔的所述第一侧及所述第四传导通孔的所述第一侧共平面。
26.根据权利要求20所述的制造方法，其进一步包括：
在所述临时载体上形成所述第一模塑料层以覆盖所述第一外部端子及所述第三外部端子；
在所述第一模塑料层中形成复数个开口以曝露所述第一外部端子的一部分、所述第三外部端子的一部分、所述闸极的闸极金属层的一部分及所述源极的源极金属层的一部分；
在所述第一外部端子上形成第一传导通孔，其包含第一侧与第二侧，所述第一传导通孔的所述第一侧接触所述第一外部端子，且所述第一传导通孔的直径从所述第一传导通孔的所述第二侧往所述第一传导通孔的所述第一侧缩小；
在所述闸极金属层上形成第二传导通孔，其包含第一侧与第二侧，所述第二传导通孔的所述第一侧接触所述闸极金属层，且所述第二传导通孔的直径从所述第二传导通孔的所述第二侧往所述第二传导通孔的所述第一侧缩小；
在所述源极金属层上形成第三传导通孔，其包含第一侧与第二侧，所述第三传导通孔的所述第一侧接触所述源极金属层，且所述第三传导通孔的直径从所述第三传导通孔的所述第二侧往所述第三传导通孔的所述第一侧缩小；
在所述第三外部端子上形成第四传导通孔，其包含第一侧与第二侧，所述第四传导通孔的所述第一侧接触所述第三外部端子，且所述第四传导通孔的直径从所述第四传导通孔的所述第二侧往所述第四传导通孔的所述第一侧缩小；及
在所述第一模塑料层上形成第三金属层部分，其不直接接触所述第一金属层部分及所述第二金属层部分，其中所述第二金属层部分位於所述第一金属层部分及所述第三金属层部分之间，且其中所述第三金属层部分耦接至所述第三传导通孔及所述第四传导通孔，使所述高压晶体管半导体裸片的所述源极耦接至所述第三外部端子。
27.根据权利要求20所述的制造方法，其进一步包括：
形成一体式传导件，其具有：
第一部分，设置于所述高压晶体管半导体裸片的所述源极的源极金属层上，从俯视图看，所述一体式传导件的所述第一部分由所述源极的所述源极金属层往所述高压晶体管半导体裸片之外延伸，使所述一体式传导件的所述第一部分的第一端重叠所述高压晶体管半导体裸片，以及所述一体式传导件的所述第一部分的第二端不重叠所述高压晶体管半导体裸片；以及
第二部分，以非垂直以及非水平的方式耦接于所述一体式传导件的所述第一部分的所述第二端及所述第三外部端子之间；
在所述临时载体上形成所述第一模塑料层以包覆所述一体式传导件及所述源极金属层的一部分；
在所述第一模塑料层中形成复数个开口以曝露所述第一外部端子的一部分及所述闸极的闸极金属层的一部分；
在所述第一外部端子上形成第一传导通孔，其包含第一侧与第二侧，所述第一传导通孔的所述第一侧接触所述第一外部端子，且所述第一传导通孔的直径从所述第一传导通孔的所述第二侧往所述第一传导通孔的所述第一侧缩小；
在所述闸极金属层上形成第二传导通孔，其包含第一侧与第二侧，所述第二传导通孔的所述第一侧接触所述闸极金属层，且所述第二传导通孔的直径从所述第二传导通孔的所述第二侧往所述第二传导通孔的所述第一侧缩小。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740631B (zh) * 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
US8946784B2 (en) * 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9059155B2 (en) * 2013-03-14 2015-06-16 Infineon Technologies Austria Ag Chip package and method for manufacturing the same
CN103441124B (zh) * 2013-08-27 2016-01-06 矽力杰半导体技术(杭州)有限公司 电压调节器的叠层封装方法及相应的叠层封装装置
US9196510B2 (en) * 2013-11-12 2015-11-24 Infineon Technologies Ag Semiconductor package comprising two semiconductor modules and laterally extending connectors
KR101672641B1 (ko) * 2015-07-01 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US10163751B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Heat transfer structures and methods for IC packages
US11251157B2 (en) * 2017-11-01 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure with hybrid bonding structure and method of fabricating the same and package
US11494682B2 (en) * 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
US10504873B1 (en) * 2018-06-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure with protective structure and method of fabricating the same and package
US11562982B2 (en) * 2019-04-29 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
US11158580B2 (en) * 2019-10-18 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power distribution network and frontside through silicon via
US11929261B2 (en) * 2020-05-01 2024-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
EP3975225A1 (en) * 2020-09-24 2022-03-30 Infineon Technologies Austria AG Semiconductor module
KR102534448B1 (ko) * 2020-12-15 2023-05-19 (주)파트론 배터리 보호 모듈
US20220199546A1 (en) * 2020-12-18 2022-06-23 Intel Corporation Shield structures in microelectronic assemblies having direct bonding
US20220216295A1 (en) * 2021-01-07 2022-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor, semiconductor device including the same, and manufacturing method thereof
DE102021100717A1 (de) * 2021-01-15 2022-07-21 Infineon Technologies Ag Package mit eingekapselter elektronischer Komponente zwischen einem Laminat und einem thermisch leitfähigen Träger
CN115295500A (zh) * 2022-09-28 2022-11-04 艾科微电子(深圳)有限公司 转换器、电子设备及转换器的封装方法

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