TWI570820B - 半導體元件和在晶粒及互連結構之間形成應力減輕層之方法 - Google Patents

半導體元件和在晶粒及互連結構之間形成應力減輕層之方法 Download PDF

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Description

半導體元件和在晶粒及互連結構之間形成應力減輕層之方法
本發明基本上有關於半導體元件，特別是關於形成應力減輕絕緣層於半導體晶粒及增層互連結構之間的半導體元件及方法。
半導體元件普遍見於近代電子產品之中。不同半導體元件內含電氣組件的數目和密度各有所差異。獨件式半導體元件通常包含一種電氣組件，例如，發光二極體(light emitting diode；LED)、小信號電晶體、電阻器、電容器、電感器以及功率型金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)。整合式半導體元件則基本上內含數百到數百萬個電氣組件。整合式半導體元件的實例包含微控制器(microcontroller)、微處理器(microprocessor)、電荷耦合元件(charged-coupled device；CCD)、太陽能電池(solar cell)以及數位微鏡元件(digital micro-mirror device；DMD)。
半導體元件執行種類繁多的功能，諸如高速計算、傳送及接收電磁信號、控制電子裝置、將太陽光轉換成電力以及產生電視顯示器之視覺投映。半導體元件應用於娛樂、通信、功率轉換、網路、電腦以及消費性產品等領域。半導體元件亦可見於軍事應用、航空、汽車、工業控制器以及辦公室設備。
半導體元件利用半導體材料之電氣特性。半導體材料之原子結構使得其導電性可以應用電場或經由摻雜(doping)程序加以控制。摻雜係將雜質掺入半導體材料以操縱及控制半導體元件之導電性。
半導體元件包含主動式(active)及被動式(passive)電氣結構。主動式結構，包含雙載子及場效式電晶體，控制電流的流動。藉由改變摻雜的程度和施加電場或基極電流，對電晶體中的電流流動加以提升或抑制。被動式結構，包含電阻器、電容器、和電感器，建立特定之電壓和電流間的關係以實現各種電氣功能。被動式和主動式結構彼此電性連接以構成電路，其致使半導體元件可以執行高速計算以及其他有有用的功能。
半導體元件的生產一般而言係利用二個複雜的製程，意即，前端產製和後端產製，其各自均可能包含數百個步驟。前端產製包含在一半導體晶圓(semiconductor wafer)的表面上形成複數個晶粒(die)。每一晶粒基本上彼此相同且包含藉由電性連接主動式和被動式組件所構成的電路。後端產製包含自完成的晶圓單片化個別晶粒並封裝晶粒以提供結構上的支承及環境隔絕。
半導體產製的目標之一係生產較小型的半導體元件。較小型的元件通常耗用較少之電力、具有較高之效能且可以更有效率地生產。此外，較小型的半導體元件具有較小的覆佔面積，為小型產品所必須。較小型的晶粒尺寸可以藉由改善前端製程達成，其產生具有較小型而較高密度主動式和被動式組件之晶粒。後端製程藉由電氣互連及封裝材料上的改善可以產生具有較小覆佔面積的半導體元件封裝。
疊層式半導體晶粒間的電性互連可以經由導電性的矽通孔(through silicon vias；TSV)或導穿孔(through hole vias；THV)以及中介的增層互連層達成。為了形成TSV或THV，其在半導體材料或環繞半導體晶粒的周邊區域切穿一穿孔。該穿孔接著被填充以電性傳導物質，例如，經由一電鍍製程之銅質沉積(deposition)。介於半導體晶粒之熱膨脹係數(coefficient of thermal expansion；CTE)和固定板或中介增層互連層間的潛在性不匹配將產生可能導致THV或TSV接合失敗以及晶粒自相鄰互連結構疊層分離的應力。此等元件失效降低良率並增加製造成本。
其有需要針對疊層式半導體元件提出一種具有較低故障率之垂直互連結構。有鑑於此，在一實施例中，本發明係一種製造半導體元件的方法，其步驟包含提供一暫時性載體、形成一第一導電層於該暫時性載體上、形成一導電柱狀結構於該第一導電層上以及以一黏著層(adhesive layer)將一半導體晶粒之一主動表面(active surface)固定至該暫時性載體。該半導體晶粒藉由該黏著層垂直偏移自該第一導電層。此方法之步驟更包含沉積一封裝劑(encapsulant)於該半導體晶粒上及該導電柱狀結構周圍、移除該暫時性載體及黏著層、以及形成一應力減輕絕緣層(stress relief insulating layer)於該半導體晶粒之該主動表面及該封裝劑之一第一表面上。該應力減輕絕緣層在該半導體晶粒上具有一第一厚度，且在該封裝劑上具有一小於該第一厚度之第二厚度。此方法之步驟更包含形成一第一互連結構於該應力減輕絕緣層上，以及形成一第二互連結構於該第一互連結構對側之封裝劑之一第二表面上。上述之第一及第二互連結構透過該導電柱狀結構彼此電性連接。
在另一實施例中，本發明係一種製造半導體元件的方法，其步驟包含提供一第一載體、形成一導電柱狀結構於該第一載體上、將一半導體組件固定至該第一載體、沉積一封裝劑於該半導體組件上及該導電柱狀結構周圍、移除該第一載體以及形成一應力減輕絕緣層於該半導體組件及該封裝劑之一第一表面上。該應力減輕絕緣層在該半導體組件上具有一第一厚度，且在該封裝劑上具有一小於該第一厚度之第二厚度。此方法之步驟更包含形成一第一互連結構於該應力減輕絕緣層上，以及形成一第二互連結構於該第一互連結構對側之封裝劑之一第二表面上。上述之第一及第二互連結構透過該導電柱狀結構彼此電性連接。
在另一實施例中，本發明係一種製造半導體元件的方法，其步驟包含提供一第一載體、形成一導電柱狀結構於該第一載體上、將一半導體組件固定至該第一載體、沉積一封裝劑於該半導體組件上及該導電柱狀結構周圍、移除該第一載體、形成一應力減輕絕緣層於該半導體組件及該封裝劑之一第一表面上以及形成一第一互連結構於該應力減輕絕緣層上。上述之第一互連結構電性連接至該導電柱狀結構。
在另一實施例中，本發明係一種包含半導體組件及導電柱狀結構之半導體元件，該導電柱狀結構形成於該半導體組件周圍。一封裝劑沉積於該半導體組件上及該導電柱狀結構周圍。一應力減輕絕緣層形成於該半導體組件及該封裝劑之一第一表面上。一第一互連結構形成於該應力減輕絕緣層上。一第二互連結構形成於該第一互連結構對側之封裝劑之一第二表面上。上述之第一及第二互連結構透過該導電柱狀結構彼此電性連接。
以下透過配合圖式之實施例說明本發明之細節，圖式中相同之標號代表相同或類似之構件。雖然本發明之說明係呈現達成其目標之最佳模式，但習於斯藝之人士應能了解，其涵蓋後附申請專利範圍所界定之本發明之精神和範疇所包含之替代、修改及等效結構或方法，以及以下揭示和圖式所支持之等效結構或方法。
半導體元件的生產一般而言係利用二個複雜的製程：前端產製和後端產製。前端產製包含在一半導體晶圓的表面上形成複數個晶粒。晶圓上的每一晶粒包含主動式及被動式電氣組件，其彼此電性連接以形成功能性之電路。諸如電晶體和二極體之主動式電氣組件具有控制電流流動之能力。諸如電容器、電感器、電阻器和變壓器之被動式電氣組件建立實現各種電路功能所需之特定電壓和電流間的關係。
藉由一連串包含摻雜、沉積、光學微影術(photolithography)、蝕刻(etching)及平面化(planarization)之製程步驟，被動式和主動式組件形成於半導體晶圓之表面上。摻雜程序藉由諸如離子植入(ion implantation)或熱擴散(thermal diffusion)等技術將雜質掺入半導體材料之中。摻雜處理修改主動元件中半導體材料之導電性、將半導體材料轉換成絕緣體、導體或者因應電場或基極電流動態地改變半導體材料導電性。電晶體包含依據所需配置之不同型態和摻雜程度之區域，使電晶體依據施加之電場或基極電流而能夠對電流之流動加以提升或抑制。
主動式和被動式組件係藉由具有不同電氣特性之材料疊層所形成。此等疊層之形成可以藉由各種沉積技術，該等技術在某種程度上係決定於被沉積之材料種類。例如，薄膜沉積可以包含化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、電解式電鍍(electrolytic plating)、以及無電式電鍍(electroless plating)製程。每一疊層通常被圖案化(patterned)以形成主動式組件、被動式組件或介於組件間的電性連接部分。
疊層可以利用光學微影技術加以圖案化，該技術包含例如光阻劑之感光物質沉積於待圖案化的疊層之上。圖案利用光被自一光罩(photomask)轉移至光阻劑。其使用溶劑移除耐光之光阻劑圖案部分，以露出下層待圖案化的部分。剩餘之光阻劑移除之後，餘留一圖案化之疊層。或者，某些材料之圖案化係藉由直接沉積材料至利用諸如無電式及電解式電鍍等技術由一先前之沉積/蝕刻製程形成之區域或空間上。
沉積一薄膜材料於一現有之圖案上可以擴大其下之圖案並產生一不均勻之平坦表面。其需要一均勻之平坦表面以產生較小且結構密集之主動式和被動式組件。其可以使用平面化製程以自晶圓表面移除材料並產生一均勻之平坦表面。平面化包含以一研磨墊磨平晶圓之表面。磨平期間，磨蝕材料和腐蝕性化學藥品被加入晶圓之表面。磨蝕材料之機械主動結合化學藥品之腐蝕主動移除任何不規則之表面凹凸，進而產生一均勻之平坦表面。
後端產製包含將完成的晶圓切割或單片化成個別之晶粒，接著並封裝晶粒以提供結構上的支承及環境隔絕。就單片化晶粒而言，晶圓被標劃刻線且沿著晶圓上被稱為鋸道或鋸線之非功能性區域切斷。晶圓之單片化係利用一雷射切割工具或鋸片。單片化之後，個別晶粒被固定至一封裝基板，該基板包含用以與其他系統組件互連之接腳(pin)或接墊(contact pad)。形成於半導體晶粒上的接墊接著被連接至封裝內部之接墊。此電性連接可以藉由銲錫凸塊(solder bump)、凸柱凸塊(stud bump)、導電膠(conductive paste)或打線接合(wirebond)而達成。一封裝劑或其他模封材料沉積於封裝上以提供實體之支持和電性之絕緣。完成之封裝插入電氣系統中，使得該半導體元件之功能可以為其他系統組件所用。
圖1例示一電子裝置50，具有一晶片載體基板或PCB 52，複數個半導體封裝固定於其表面之上。取決於其應用，電子裝置50可以具有一種半導體封裝，或者多種型態之半導體封裝。基於例示之目的，圖1顯示不同種類之半導體封裝。
電子裝置50可以是一獨立系統，其使用該等半導體封裝執行一或多種電性功能。或者，電子裝置50可以是一更大系統中的一個次組件。舉例而言，電子裝置50可以是一繪圖卡、網路介面卡、或其他可以插入電腦中的信號處理卡。半導體封裝可以包含微處理器、記憶體、特定用途積體電路(application specific integrated circuit；ASIC)、邏輯電路、類比電路、RF電路、獨立元件或者其他半導體晶粒或電氣組件。
在圖1之中，PCB 52提供一公用基板做為結構上的支承以及與固定於PCB上的半導體封裝之電性互連。導電信號走線54利用蒸鍍(evaporation)、電解式電鍍、無電式電鍍、網印(screen printing)、或其他適當之金屬沉積製程形成於PCB 52之一表面或疊層內。信號走線54提供半導體封裝、固定組件、及其他外部系統組件間的電性通信。走線54同時亦提供電源及接地連接至每一半導體封裝。
在一些實施例之中，一半導體元件具有二封裝層級。第一層級封裝係一用以機械性及電性裝配半導體晶粒至一中介載體之技術。第二層級封裝包含機械性及電性裝配該中介載體至PCB。在其他實施例中，一半導體元件可以僅具有第一層級封裝，其中晶粒被以機械性及電性方式直接固定至PCB。
為了例示之目的，許多第一層級封裝之型態，包括打線接合封裝56以及覆晶(flip chip)58，均顯示於PCB 52之上。此外，多種型態之第二層級封裝，包括球柵陣列(ball grid array；BGA)60、凸塊晶片載體(bump chip carrier；BCC)62、雙排型封裝(dual in-line package；DIP)64、地柵格陣列(land grid array；LGA)66、多晶片模組(multi-chip module；MCM)68、四側無引腳扁平封裝(quad flat non-leaded package；QFN)70以及四面扁平封裝(quad flat package)72，均顯示固定於PCB 52之上。取決於系統需求，半導體封裝的任何組合，配置成第一及第二層級封裝形式的任何組合，以及其他電子組件，均可以連接至PCB 52。在一些實施例之中，電子裝置50包含一單一裝配之半導體封裝，而其他實施例可能需要多個互連之封裝。藉由結合一或多個半導體封裝於單一基板上，生產者可以將組件成品加入電子裝置及系統之中。由於半導體封裝包含複雜之功能，電子裝置之生產可以利用價格較低廉之組件以及一流動產線式的製程。由此產出之裝置較不易故障且生產代價較不昂貴，使得對消費者的成本較低。
圖2a-2c顯示示範性半導體封裝。圖2a例示固定於PCB 52上的DIP 64之進一步細節。半導體晶粒74包含一主動區域，其包含實施為主動元件、被動元件、導電層、及介電層之類比或數位電路形成於該晶粒之內，且依據該晶粒之電氣設計彼此電性互連。例如，該電路可以包含一或多個電晶體、二極體、電感、電容、電阻器，以及形成於半導體晶粒74之主動區域內的其他電路構件。接墊76係一或多層導電材料，諸如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)，其電性連接至形成於半導體晶粒74內之電路構件。在DIP 64的組配期間，半導體晶粒74利用一金矽共熔層(gold-silicon eutectic layer)或諸如熱環氧樹脂(thermal epoxy)之黏著材料固定至一中介載體78。封裝主體包含一諸如聚合物(polymer)或陶瓷(ceramic)之絕緣封裝材料。導體引線80和打線接合82提供半導體晶粒74和PCB 52之間的電性互連。封裝劑84沉積於封裝上，藉由防止溼氣和微粒進入封裝污染晶粒74或打線接合82而達到環境防護之目的。
圖2b例示固定於PCB 52上的BCC 62之進一步細節。半導體晶粒88利用一底部填充或環氧合成樹脂黏著材料92被固定於載體90之上。打線接合94提供接墊96和98間的第一層級封裝互連。模封材料(molding compound)或封裝劑100沉積於半導體晶粒88及打線接合94之上以提供該元件實體之支持和電性之絕緣。接墊102利用一諸如電解式電鍍或無電式電鍍之適當金屬沉積形成於PCB 52之一表面上以防止氧化。接墊102電性連接至PCB 52中的一或多條導電信號走線54。凸塊104形成於BCC 62的接墊98和PCB 52的接墊102之間。
在圖2c之中，半導體晶粒58以一覆晶形式第一層級封裝面朝下地固定至中介載體106。半導體晶粒58之主動區域108包含實施為主動元件、被動元件、導電層、及介電層之類比或數位電路依據該晶粒之電氣設計形成。例如，該電路可以包含一或多個電晶體、二極體、電感、電容、電阻器，以及主動區域108內的其他電路構件。半導體晶粒58經由凸塊110電性且機械性地連接至載體106。
BGA 60利用凸塊112以一BGA形式第二層級封裝電性且機械性地連接至PCB 52。半導體晶粒58透過凸塊110、信號線114以及凸塊112電性連接至PCB 52中的導電信號走線54。一模封材料或封裝劑116沉積於半導體晶粒58及載體106之上以提供該元件實體之支持和電性之絕緣。此覆晶式半導體元件提供一條從半導體晶粒58上的主動元件到PCB 52上的導電走線間的極短電性傳導路徑，以降低信號傳播距離、減少電容、並增進整體電路效能。在另一實施例中，半導體晶粒58可以利用覆晶式第一層級封裝不經由中介載體106即電性且機械性地直接連接至PCB 52。
圖3a-3m例示形成一垂直互連結構之製程，該垂直互連結構具有介於半導體晶粒和增層互連結構間之導電柱狀結構及應力減輕層。在圖3a之中，一犧牲或暫時基板或載體120包含一基座材料，諸如矽、聚合物、聚合式合成物、金屬箔片、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹(beryllium oxide)、膠帶或其他用以結構性支承之適當低價、堅固材料。一選擇性介面層122可以形成於載體120上做為一蝕刻終止層。一電性傳導層124利用圖案化配合PVD、CVD、濺鍍(sputtering)、電解式電鍍、無電式電鍍製程、或其他適當之金屬沉積製程形成於載體120上。導電層124可以是一或多層由鋁、銅、錫、鎳、金、銀、鎢、多晶矽(poly-silicon)或其他適當電性傳導物質構成之疊層。導電層124包含可濕性接墊(wettable contact pad)以利後續導電柱狀結構之形成。在一實施例中，導電層124之可濕性接墊係預先電鍍於載體120之上。
在圖3b之中，複數個導電柱狀結構或杆狀結構128形成於導電層124之可濕性接墊上。在一實施例中，導電柱狀結構128之形成係藉由沉積一或多層光阻劑於介面層122或載體120上。導電層124上的光阻劑部分經由一蝕刻顯影製程被曝光並移除。導電材料利用一選擇性電鍍製程被沉積於該光阻層之被移除部分。光阻層被剝離而留下個別之導電柱狀結構128。導電柱狀結構128可以是銅、鋁、鎢(W)、金、焊錫或其他適當之電性傳導物質。導電柱狀結構128具有之高度範圍係2-120微米(μm)。在另一實施例中，導電柱狀結構128可以形成為凸柱凸塊或堆疊凸塊。
複數個半導體晶粒或組件130經由保護黏著層132以覆晶配置方式固定至介面層122。接墊134及主動表面136方位朝下而位於介面層122和載體120上。保護黏著層132可以是一或多層紫外線(UV)可固化且熱穩定之黏著膠帶。保護黏著層132在主動表面136和導電層124之間建立一垂直偏移。
半導體晶粒130包含一主動表面136，其包含實施為主動元件、被動元件、導電層、及介電層之類比或數位電路形成於該晶粒之內，且依據該晶粒之電氣設計及功能彼此電性互連。舉例而言，該電路可以包含一或多個電晶體、二極體、以及其他電路構件形成於主動表面136內以實施基頻類比電路或數位電路，諸如數位信號處理器(digital signal processor；DSP)、ASIC、記憶體或其他信號處理電路。半導體晶粒130亦可以包含IPD(integrated passive device；整合式被動元件)，諸如用於RF信號處理之電感、電容和電阻器。在另一實施例中，一獨立半導體組件可以被固定至介面層122或載體120。導電柱狀結構128配置於半導體晶粒130周圍。
圖3d顯示一封裝劑或模封材料138利用膏劑印刷(paste printing)、壓縮模封(compressive molding)、轉注模封(transfer molding)、液態封裝劑模封(liquid encapsulant molding)、真空層壓(vacuum lamination)、或其他適當之塗佈機制沉積於半導體晶粒130及導電柱狀結構128上。封裝劑138可以是聚合物合成材料，諸如具有填充劑(filler)之環氧合成樹脂(epoxy resin)、具有填充劑之環氧丙烯酸酯(epoxy acrylate)或是具有適當填充劑之聚合物。封裝劑138係非導電性的，且能在環境上保護半導體元件免於外部構件之影響及污染。保護黏著層132防止封裝劑138流入主動表面136。
在圖3e之中，載體120、介面層122和保護黏著層132被以化學濕式蝕刻(chemical wet etching)、電漿乾式蝕刻(plasma dry etching)、機械剝除(mechanical peel-off)、CMP、機械研磨(mechanical grinding)、熱烘(thermal bake)、雷射掃描(laser scanning)或濕式剝離(wet stripping)加以移除。在移除載體120之後，封裝劑138提供結構上的支承予半導體晶粒130。隨著載體120、介面層122、和保護黏著層132之移除，導電層124和半導體晶粒130之接墊134被暴露出來。
在圖3f之中，上述之結構被倒置且一應力減輕絕緣層140利用PVD、CVD、印刷(printing)、旋轉塗佈(spin coating)、噴霧塗佈(spray coating)、燒結(sintering)、或熱氧化(thermal oxidation)形成於封裝劑138、導電層124和主動表面136上。上述之應力減輕絕緣層140可以是一或多層由二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化鉭(Ta2O5)、氧化鋁(Al3O3)、或其他具有類似絕緣和結構特性之材料所構成之疊層。由於保護黏著層132之垂直偏移，絕緣層140在主動區域136上比在封裝劑138及導電層124上更厚，以提供半導體晶粒130額外之應力減輕。在一實施例中，絕緣層140在主動區域136上的部分的厚度範圍係5-100 μm，而絕緣層140在封裝劑138上的部分的厚度範圍係2-50 μm。一部分絕緣層140被一圖案化及蝕刻製程移除以暴露出導電層124及接墊134，如圖3g所示。
在圖3h中，一底側增層互連結構142形成於絕緣層140上。一電性傳導層144利用圖案化配合PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程、或其他適當之金屬沉積製程形成於絕緣層140、導電層124、和接墊134之上。導電層144可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。部分之導電層144電性連接至導電柱狀結構128、導電層124以及接墊134。其他部分之導電層144可以是彼此電性相通或電性絕緣，取決於該半導體元件之設計及功能。例如，導電層144之部分145係充當一重新分佈層(redistribution layer；RDL)或者滑槽(runner)以延伸導電柱狀結構128及導電層124之導電性。
在圖3i之中，一絕緣或鈍化層(passivation layer)146利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、燒結、或熱氧化形成於絕緣層140和導電層144之上。鈍化層146可以是一或多層由SiO2、Si3N4、SiON、Ta2O5、Al2O3、或其他具有類似絕緣及結構特性之材料構成之疊層。一部分鈍化層146藉由一蝕刻製程被移除以暴露出導電層144。
一電性傳導層148利用圖案化配合PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程或其他適當之金屬沉積製程形成於鈍化層146和導電層144之上。導電層148可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。導電層148電性連接至導電層144。導電層148係一與導電層144和導電柱狀結構128電性接觸之凸塊下金屬層(under bump metallization；UBM)。UBM 148可以是一具有黏著層、阻障層(barrier layer)以及晶種或潤濕層(wetting layer)之多重金屬堆疊。該黏著層形成於導電層144之上，且可以由鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、鋁或鉻(Cr)構成。該阻障層形成於該黏著層之上，且可以由鎳、鎳釩(NiV)、鉑(Pt)、鈀(Pd)、鈦鎢或鉻銅(CrCu)構成。該阻障層阻止銅擴散入晶粒之主動區域。該晶種層(seed layer)可以是銅、鎳、鎳釩、金或鋁。該晶種層形成於該阻障層之上，且充當一介於導電層144及後續銲錫凸塊或其他互連結構間之中介導電層。UBM 148提供一通往導電層144之低電阻連接，以及一焊錫擴散之阻障和焊錫濕潤性之晶種層。
在圖3j之中，封裝劑138接受研磨或電漿蝕刻平面化其表面以備頂部增層互連結構之形成。該研磨動作暴露導電柱狀結構128之一表面。一選擇性製程載體150，諸如背研磨膠帶(backgrinding tape)，可以透過黏著層152固定至鈍化層146和導電層148以在研磨動作期間增加結構支承。
在圖3k之中，該結構被倒置而一頂部增層互連結構154形成於封裝劑138及導電柱狀結構128之上。一絕緣或鈍化層156利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、燒結或熱氧化形成於封裝劑138和導電柱狀結構128之上。鈍化層156可以是一或多層由SiO2、Si3N4、SiON、Ta2O5、Al2O3或其他具有類似絕緣及結構特性之材料構成之疊層。一部分鈍化層156藉由一蝕刻製程被移除以暴露出導電柱狀結構128。
一電性傳導層158利用圖案化配合PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程或其他適當之金屬沉積製程形成於鈍化層156和導電柱狀結構128之上。導電層158可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。一部分導電層158電性連接至導電柱狀結構128。其他部分之導電層158可以是彼此電性相通或電性絕緣，取決於該半導體元件之設計及功能。例如，導電層158之部分159係充當一RDL或者滑槽以延伸導電柱狀結構128之導電性。
在圖31之中，一絕緣或鈍化層160利用PVD、CVD、印刷、旋轉塗佈、噴霧塗佈、燒結或熱氧化形成於鈍化層156和導電層158之上。鈍化層160可以是一或多層由SiO2、Si3N4、SiON、Ta2O5、Al2O3或其他具有類似絕緣及結構特性之材料構成之疊層。一部分鈍化層160藉由一蝕刻製程被移除以暴露出導電層158。
一電性傳導層162利用圖案化配合PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程或其他適當之金屬沉積製程形成於鈍化層160和導電層158之上。導電層162可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。導電層162係一與導電層158和導電柱狀結構128電性接觸之UBM。UBM 162可以是一具有黏著層、阻障層以及晶種或潤濕層之多重金屬堆疊。該黏著層形成於導電層158之上，且可以由鈦、氮化鈦、鈦鎢、鋁、或鉻構成。該阻障層形成於該黏著層之上，且可以由鎳、鎳釩、鉑、鈀、鈦鎢或鉻銅構成。該阻障層阻止銅擴散入晶粒之主動區域。該晶種層可以是銅、鎳、鎳釩、金或鋁。該晶種層形成於該阻障層之上，且充當一介於導電層158及後續銲錫凸塊或其他互連結構之中介導電層。UBM 162提供一通往導電層158之低電阻連接，以及一焊錫擴散之阻障和焊錫濕潤性之晶種層。
在圖3m之中，載體150和黏著層152被以化學濕式蝕刻、電漿乾式蝕刻、機械剝除、CMP、機械研磨、熱烘、雷射掃描或濕式剝離加以移除。底側增層互連結構142包含導電層144、鈍化層146以及UBM 148。頂部增層互連結構154包含鈍化層156、導電層158、鈍化層160、以及UBM 162。
一導電凸塊材料利用蒸鍍、電解式電鍍、無電式電鍍、錫球投入(ball drop)或網印製程沉積於UBM 148之上。凸塊材料可以是鋁、錫、鎳、金、銀、鈀(Pb)、鉍(Bi)、銅、焊錫以及前述項目之組合，外加一選擇性之助熔劑。舉例而言，凸塊材料可以是共熔錫/鈀、高鉛焊錫或無鉛焊錫。凸塊材料利用一適當之黏附或接合製程黏接至UBM 148。在一實施例中，凸塊材料藉由將該材料加熱至其熔點以上以形成球狀的錫球或凸塊164而進行回流(reflow)。在一些應用之中，凸塊164被第二次回流以增進與UBM 148之電性接觸。凸塊亦可以被壓接(compression bond)至UBM 148。凸塊164代表可以形成於UBM 148上的一種互連結構類型。該互連結構亦可以使用接線、導電膠、凸柱凸塊、微凸塊(micro bump)或其他電性連接。
半導體晶粒130係以鋸片或雷射切割工具被單片化成個別的半導體元件168。單片化之後，個別半導體元件168可以被堆疊，如圖4所示。導電柱狀結構128提供頂側增層互連層154和底側增層互連層142間的垂直z方向互連。導電層158經由導電柱狀結構128電性連接至每一半導體元件168之導電層124及接墊134。
配置於主動表面136上的厚保護性絕緣層140降低了由半導體晶粒130和底側增層互連結構142間的CTE不匹配所產生的應力。絕緣層140所提供的應力緩衝減少導電柱狀結構128的接合故障率以及半導體晶粒130和增層互連結構142間的疊層分離。
圖5顯示圖3j製程流程之一變異。封裝劑138和導電柱狀結構128接受研磨或電漿蝕刻對封裝劑表面進行平面化以利頂側增層互連層154之形成。該研磨動作暴露出半導體晶粒130之一背側表面，其與導電柱狀結構128之暴露表面共平面。此製程的其餘部分同圖3k-3m之說明。
圖6例示具有多個IPD形成於頂側互連結構中之垂直互連結構之實施例。類似圖3a-3m所述之製程，半導體元件170使用具有一選擇性介面層之犧牲或暫時基板或載體，其係做為一蝕刻終止層。一電性傳導層172利用圖案化配合PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程、或其他適當之金屬沉積製程形成於載體之上。導電層172可以是一或多層由鋁、銅、錫、鎳、金、銀、鎢、多晶矽或其他適當電性傳導物質構成之疊層。導電層172包含可濕性接墊以利後續導電柱狀結構之形成。
複數個導電柱狀結構或杆狀結構178形成於導電層172之可濕性接墊上。在一實施例中，導電柱狀結構178之形成係藉由沉積一或多層光阻劑於載體及介面層上。導電層172上的光阻劑部分經由一蝕刻顯影製程被曝光並移除。導電材料利用一選擇性電鍍製程被沉積於該光阻層之被移除部分。光阻層被剝離而留下個別之導電柱狀結構178。導電柱狀結構178可以是銅、鋁、鎢、金、焊錫或其他適當之電性傳導物質。導電柱狀結構178具有之高度範圍係2-120μm。在另一實施例中，導電柱狀結構178可以形成為凸柱凸塊或堆疊凸塊。
複數個半導體晶粒或組件180經由保護黏著層以覆晶配置方式固定至介面層。接墊184及主動表面186方位朝下而位於介面層和載體上。保護黏著層可以是一或多層UV可固化且熱穩定之黏著膠帶。保護黏著層在主動表面186和導電層172之間產生一垂直偏移。半導體晶粒180包含一主動表面186，其包含實施為主動元件、被動元件、導電層及介電層之類比或數位電路形成於該晶粒之內，且依據該晶粒之電氣設計及功能彼此電性互連。舉例而言，該電路可以包含一或多個電晶體、二極體以及其他電路構件形成於主動表面186內以實施基頻類比電路或數位電路，諸如DSP、ASIC、記憶體或其他信號處理電路。半導體晶粒180亦可以包含IPD，諸如用於RF信號處理之電感、電容和電阻器。在另一實施例中，一獨立半導體組件可以被固定至介面層或載體。
一封裝劑或模封材料188利用膏劑印刷、壓縮模封、轉注模封、液態封裝劑模封、真空層壓或其他適當之塗佈機制沉積於半導體晶粒180及導電柱狀結構178上。封裝劑188可以是聚合物合成材料，諸如具有填充劑之環氧合成樹脂、具有填充劑之環氧丙烯酸酯、或是具有適當填充劑之聚合物。封裝劑188係非導電性的，且能在環境上保護半導體元件免於外部構件之影響及污染。
載體、介面層和保護黏著層被以化學濕式蝕刻、電漿乾式蝕刻、機械剝除、CMP、機械研磨、熱烘、雷射掃描或濕式剝離加以移除。在載體移除之後，封裝劑188提供結構上的支承予半導體晶粒180。隨著載體和介面層之移除，導電層172和半導體晶粒180之接墊184被暴露出來。
該結構被倒置而一絕緣層190形成於封裝劑188、導電層172及主動表面186之上由於保護黏著層之垂直偏移，絕緣層190在主動區域186上比在封裝劑188及導電層172上更厚。一部分絕緣層190被一圖案化及蝕刻製程移除以暴露出導電層172及接墊184。
一底側增層互連結構192形成於絕緣層190上。底側增層互連結構192包含導電層194、絕緣或鈍化層196以及UBM 198。
封裝劑188接受研磨或電漿蝕刻進行表面平面化以利頂部增層互連結構之形成。該研磨動作暴露出導電柱狀結構178之頂部表面以及，選擇性地，半導體晶粒180之背側表面，如圖5所述。一選擇性製程載體可以固定至鈍化層196和導電層198以在研磨動作期間增加結構支承。
該結構被倒置而一頂部增層互連結構200形成於封裝劑188及導電柱狀結構178之上。增層互連結構200包含一或多個IPD。一絕緣或鈍化層202利用旋轉塗佈、PVD、CVD、印刷、燒結或熱氧化形成於封裝劑188和導電柱狀結構178之上。鈍化層202可以是一或多層由SiO2、Si3N4、SiON、Ta2O5、Al2O3或其他具有適當絕緣特性之材料構成之疊層。一部分鈍化層202被移除以暴露出導電柱狀結構178。
一電性傳導層204利用圖案化配合PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程或其他適當之金屬沉積製程形成於絕緣層202之上，以形成個別之部份或區塊。導電層204之個別部分可以是彼此電性相通或電性絕緣，取決於個別半導體晶粒之連接。導電層204可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。一部分導電層204電性連接至導電柱狀結構178。其他部分之導電層204可以是彼此電性相通或電性絕緣，取決於該半導體元件之設計及功能。
一電阻層206a-206b利用PVD或CVD分別圖案化及沉積於導電層204和絕緣層202之上。電阻層206係矽化鉭(tantalum silicide；TaxSiy)或其他金屬矽化物、氮化鉭(TaN)、鎳鉻(nickel chromium；NiCr)、氮化鈦(TiN)或掺入雜質之多晶矽，其電阻率介於5和100 ohm/sq之間。一絕緣層208利用PVD、CVD、印刷、燒結或熱氧化形成於電阻層206a之上。絕緣層208可以是一或多層由Si3N4、SiO2、SiON、Ta2O5、ZnO、ZrO2、Al2O3、聚醯亞胺(polyimide)、BCB、PBO或其他適當介電材質構成之疊層。電阻層206和絕緣層208可以以同一光罩形成並同時進行蝕刻。或者，電阻層206和絕緣層208可以以不同光罩進行圖案化及蝕刻。
一絕緣或鈍化層210利用旋轉塗佈、PVD、CVD、印刷、燒結或熱氧化形成於鈍化層202、導電層204、電阻層206和絕緣層208之上。鈍化層210可以是一或多層由SiO2、Si3N4、SiON、Ta2O5、Al2O3或其他具有適當絕緣特性之材料構成之疊層。一部分鈍化層210被移除以暴露出導電層204、電阻層206和絕緣層208。
一電性傳導層212被圖案化並利用PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程或其他適當之金屬沉積製程沉積於鈍化層210、導電層204、電阻層206及絕緣層208之上，以形成個別之部份或區段並得到進一步的互連性。導電層212之個別部分可以是彼此電性相通或電性絕緣，取決於個別半導體晶粒之連接性。導電層212可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。
一絕緣或鈍化層214利用旋轉塗佈、PVD、CVD、印刷、燒結或熱氧化形成於導電層212和鈍化層210之上。鈍化層214可以是一或多層由SiO2、Si3N4、SiON、Ta2O5、Al2O3或其他具有適當絕緣特性之材料構成之疊層。一部分鈍化層214被移除以暴露出導電層212。
一電性傳導層216被圖案化並利用PVD、CVD、濺鍍、電解式電鍍、無電式電鍍製程或其他適當之金屬沉積製程沉積於鈍化層214和導電層212之上。導電層216可以是一或多層由鋁、銅、錫、鎳、金、銀或其他適當之電性傳導物質構成之疊層。導電層216係一與導電層212和204以及導電柱狀結構178電性接觸之UBM。
描述於增層互連結構200中之結構構成一或多個被動式電路構件或IPD。在一實施例中，導電層204、電阻層206a、絕緣層208以及導電層212係一金屬-絕緣體-金屬(metal-insulator-metal；MIM)式電容。電阻層206b係該被動式電路中之一電阻構件。導電層212之個別區段可以在平面上被纏繞或捲成線圈以產生或展現一電感器應有之性質。
上述之IPD架構提供諸如諧振器(resonator)、高通濾波器(high-pass filter)、低通濾波器(low-pass filter)、帶通濾波器(band-pass filter)、對稱Hi-Q諧振變壓器(symmetric Hi-Q resonant transformer)、匹配網路(matching network)以及調諧電容器(tuning capacitor)等高頻應用所需之電氣特性。該等IPD可以充當前端無線RF組件，可以置於天線(antenna)和收發器(transceiver)之間。電感可以是一hi-Q貝楞(balun；即平衡-不平衡轉換器)、變壓器或線圈，運作頻率上達100GHz(Gigahertz；十億兆赫)。在一些應用之中，多個貝楞形成於同一基板之上，使其可以進行多頻帶運作。例如，二或多個貝楞使用於行動電話或其他全球行動系統(global system for mobile；GSM)通信中負責四頻帶，每一貝楞專用於該四頻帶裝置中一個頻帶之運作。一典型RF系統在一或多個半導體封裝中需要多個IPD以及其他高頻電路以執行所需的電氣功能。
該等IPD可以形成於頂側增層連結架構和底側增層互連結構中之一或二者。
鈍化層196和UBM 198上的選擇性載體和黏著層被以化學濕式蝕刻、電漿乾式蝕刻、機械剝除、CMP、機械研磨、熱烘、雷射掃描或濕式剝離加以移除。一導電凸塊材料利用蒸鍍、電解式電鍍、無電式電鍍、錫球投入、或網印製程沉積於UBM 198之上。凸塊材料可以是鋁、錫、鎳、金、銀、鈀、鉍、銅、焊錫以及前述項目之組合，外加一選擇性之助熔劑。舉例而言，凸塊材料可以是共熔錫/鈀、高鉛焊錫或無鉛焊錫。凸塊材料利用一適當之黏附或接合製程黏接至UBM 198。在一實施例中，凸塊材料藉由將該材料加熱至其熔點以上以形成球狀的錫球或凸塊218。在一些應用之中，凸塊218被第二次回流以增進與UBM 198之電性接觸。凸塊亦可以被壓接至UBM 198。凸塊218代表一種可以形成於UBM 198上的互連結構。該互連結構亦可以使用接線、導電膠、凸柱凸塊、微凸塊或其他電性連接。
導電柱狀結構178提供頂部增層互連層200和底部增層互連層192間的垂直z方向互連。導電層204和212經由導電柱狀結構178電性連接至導電層172及半導體晶粒180之接墊184。
配置於主動表面186上的厚保護性絕緣層190降低了由半導體晶粒180和底側增層互連結構192間的CTE不匹配所產生的應力。絕緣層190所提供的應力緩衝減少導電柱狀結構178的接合故障率以及半導體晶粒180和增層互連結構192間的疊層分離。
雖然本發明之一或多個實施例詳細例示如上，但習於斯藝者應理解該等實施例可以在未脫離本發明以下申請專利範圍所界定之範疇下進行修改及調整。
50．．．電子裝置
52．．．PCB
54．．．走線
56．．．打線接合封裝
58．．．覆晶
60．．．球柵陣列
62．．．凸塊晶片載體
64．．．雙排型封裝
66．．．基板柵格陣列
68．．．多晶片模組
70．．．四側無引腳扁平封裝
72．．．四面扁平封裝
74．．．半導體晶粒
76．．．接墊
78．．．中介載體
80．．．導體引線
82．．．打線接合
84．．．封裝劑
88．．．半導體晶粒
90．．．載體
92．．．底部填充或環氧合成樹脂黏著材料
94．．．打線接合
96．．．接墊
98．．．接墊
100．．．模封材料或封裝劑
102．．．接墊
104．．．凸塊
106．．．載體
108．．．主動區域
110．．．焊錫凸塊或錫球
112．．．焊錫凸塊或錫球
114．．．信號線
116．．．模封材料或封裝劑
120．．．載體
122．．．介面層
124．．．導電層
128．．．導電柱狀結構
130．．．半導體晶粒或組件
132．．．保護性黏著層
134．．．接墊
136．．．主動表面
138．．．封裝劑或模封材料
140．．．絕緣層
142．．．底側增層互連結構
144．．．導電層
145．．．導電層之部分
146．．．絕緣或鈍化層
148．．．導電層
150．．．載體
152．．．黏著層
154．．．頂側增層互連結構
156．．．絕緣或鈍化層
158．．．導電層
159．．．導電層之部分
160．．．絕緣或鈍化層
162．．．導電層
164．．．凸塊
168．．．半導體元件
170．．．半導體元件
172．．．導電層
178．．．導電柱狀結構
180．．．半導體晶粒或組件
184．．．接墊
186．．．主動表面
188．．．封裝劑或模封材料
190．．．絕緣層
192．．．底側增層互連結構
194．．．導電層
196．．．絕緣或鈍化層
198．．．UBM
200．．．頂側增層互連結構
202．．．絕緣或鈍化層
204．．．導電層
206a、b．．．電阻層
208．．．絕緣層
210．．．絕緣或鈍化層
212．．．導電層
214．．．絕緣或鈍化層
216．．．導電層
圖1例示一PCB，具有不同型態之封裝固定至其表面；
圖2a-2c例示固定至上述PCB之代表性半導體封裝之進一步細節；
圖3a-3m例示利用介於晶粒和增層互連結構間之導電柱狀結構及應力減輕層形成一垂直互連結構之製程；
圖4例示與該導電柱狀結構電性互連之疊層式半導體元件；
圖5例示與該導電柱狀結構之一表面共面之半導體晶粒之一背側表面；以及
圖6例示具有IPD形成於一頂側互連結構中之半導體元件。
124．．．導電層
128．．．導電柱狀結構
130．．．半導體晶粒或組件
134．．．接墊
136．．．主動表面
138．．．封裝劑或模封材料
140．．．絕緣層
142．．．底側增層互連結構
144．．．導電層
145．．．導電層之部分
146．．．絕緣或鈍化層
148．．．導電層
150．．．載體
152．．．黏著層
154．．．頂側增層互連結構
156．．．絕緣或鈍化層
158．．．導電層
159．．．導電層之部分
160．．．絕緣或鈍化層
162．．．導電層
164．．．凸塊
168．．．半導體元件

Claims (15)

  1. 一種製造半導體元件的方法，包含：提供一第一載體；形成一導電柱狀結構於該第一載體上；配置一半導體組件於該第一載體上；沉積一封裝劑於該半導體組件上及該導電柱狀結構周圍；移除該第一載體；形成一應力減輕絕緣層接觸該半導體組件且於該封裝劑之一第一表面上；以及形成一第一互連結構於該應力減輕絕緣層上，該第一互連結構電性連接至該導電柱狀結構。
  2. 如申請專利範圍第1項所述之方法，更包含形成一第二互連結構於該第一互連結構對側之該封裝劑之一第二表面上，該第一及第二互連結構透過該導電柱狀結構彼此電性連接。
  3. 如申請專利範圍第1項所述之方法，其中該半導體組件垂直偏移自該第一載體。
  4. 如申請專利範圍第1項所述之方法，更包含移除一部分之該封裝劑以為該第一互連結構形成一平整表面。
  5. 如申請專利範圍第2項所述之方法，更包含在形成該第二互連結構之前將一第二載體配置於該第一互連結構上。
  6. 如申請專利範圍第1項所述之方法，更包含： 堆疊複數個該半導體元件；以及經由該導電柱狀結構電性連接該複數個半導體元件。
  7. 一種製造半導體元件的方法，包含：提供一載體；形成一導電柱狀結構於該載體上；配置一半導體組件於該載體上；沉積一封裝劑於該半導體組件上及該導電柱狀結構周圍；移除該載體；形成一應力減輕絕緣層於該半導體組件上且於該封裝劑之一第一表面上；以及形成一第一互連結構於該應力減輕絕緣層上，該第一互連結構電性連接至該導電柱狀結構。
  8. 如申請專利範圍第7項所述之方法，更包含形成一第二互連結構於該第一互連結構對側之該封裝劑之一第二表面上，該第一及第二互連結構透過該導電柱狀結構彼此電性連接。
  9. 如申請專利範圍第8項所述之方法，其中該第二互連結構包括電性連接至該導電柱狀結構的一整合式被動元件。
  10. 如申請專利範圍第7項所述之方法，其中該應力減輕絕緣層在該半導體組件上具有一第一厚度，且在該封裝劑上具有一小於該第一厚度之第二厚度。
  11. 如申請專利範圍第7項所述之方法，其中形成該第 一互連結構包括：形成一第一導電層在該應力減輕絕緣層上，該第一導電層電性連接至該導電柱狀結構；形成一絕緣層在該應力減輕絕緣層和該第一導電層上；以及形成一第二導電層在該第一導電層上，該第二導電層電性連接至該導電柱狀結構。
  12. 一種半導體元件，包含：一半導體晶粒；複數個導電柱狀結構，形成於該半導體晶粒周圍；一應力減輕絕緣層，形成於該半導體晶粒及該複數個導電柱狀結構上，該應力減輕絕緣層包含在該半導體晶粒上的一第一厚度以及在該複數個導電柱狀結構上的一小於該第一厚度之第二厚度；一封裝劑，沉積於該半導體晶粒上及該複數個導電柱狀結構周圍；以及一第一互連結構，形成於該應力減輕絕緣層上。
  13. 如申請專利範圍第12項所述之半導體元件，更包含：一第二互連結構，形成於該應力減輕絕緣層對側之該封裝劑上；以及一整合式被動元件，形成於該第二互連結構上。
  14. 如申請專利範圍第12項所述之半導體元件，其中該半導體晶粒的一第二表面對側之該半導體晶粒的一第一 表面與該應力減輕絕緣層對側之該複數個導電柱狀結構中的第一導電柱狀結構之一表面共平面。
  15. 如申請專利範圍第12項所述之半導體元件，更包含：一第二互連結構，形成在該應力減輕絕緣層對側之該封裝劑上，並且透過該複數個導電柱狀結構電性連接至該第一互連結構。
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