CN220585231U - 封装结构 - Google Patents
封装结构 Download PDFInfo
- Publication number
- CN220585231U CN220585231U CN202322191005.4U CN202322191005U CN220585231U CN 220585231 U CN220585231 U CN 220585231U CN 202322191005 U CN202322191005 U CN 202322191005U CN 220585231 U CN220585231 U CN 220585231U
- Authority
- CN
- China
- Prior art keywords
- package structure
- layer
- conductive
- circuit
- interposer body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims description 11
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 29
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 65
- 230000008569 process Effects 0.000 description 18
- 238000005538 encapsulation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
一种封装结构，其主要将中介板本体内部的导电柱凸出该中介板本体的转接侧，再将一有机介电层形成于该中介板本体的转接侧并覆盖该导电柱的凸出部分，且外露该多个导电柱的端面，故可省略平坦化制程，以降低制作成本。
Description
技术领域
本申请有关一种半导体封装件，尤指一种具硅中介板的封装结构。
背景技术
目前高阶产品，如高效能运算(High Performance Computing，简称HPC)产品、人工智能(AI)产品、5G通讯产品、汽车(Automotive)等，除了走向更高门槛的硅节点(Si-node)外，先进封装制程也是目前的主流趋势。
目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(Chip ScalePackage，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模块封装(Multi-Chip Module，简称MCM)等覆晶型态的封装模块，或将芯片立体堆叠化整合为2.5D芯片堆叠技术等。
但是，现有2.5D芯片堆叠的封装结构中，于露出导电硅穿孔后，通常以无机介电层作为电性阻隔层，故需进一步对该无机介电层进行平坦化制程，因而增加制程时间，导致制作成本增加。
因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的课题。
实用新型内容
有鉴于现有技术的问题，本申请提供一种封装结构，包括：中介板本体，其具有相对的第一侧与第二侧，该中介板本体的该第一侧具有多个凸出该中介板本体的导电柱；有机介电层，其设于该中介板本体的该第一侧并覆盖该多个导电柱的凸出部分且外露该多个导电柱的端面；线路重布层及整合式被动元件，其配置于该有机介电层中并电性导通该多个导电柱；以及电子元件，其设于该中介板本的该第二侧并电性导通该多个导电柱。
前述的封装结构中，该中介板本体包含一板体及结合于该板体上的线路部，以令该线路部作为该中介板本体的置晶侧，且令该板体作为该中介板本体的转接侧，使该多个导电柱形成于该板体中，并于移除该中介板本体的转接侧的部分材料后，该多个导电柱凸出该板体的表面。
前述的封装结构中，该线路部具有至少一绝缘层与至少一线路层，该多个导电柱电性连接该至少一线路层。
前述的封装结构中，该电子元件设于该线路部上，并电性连接该线路部。
前述的封装结构中，该板体为半导体基板，另各该导电柱包含有金属柱及设于该金属柱周围的钝化层。
前述的封装结构中，还包括配置多个导电元件于该有机介电层上，以令该多个导电元件电性导通该线路重布层及该多个导电柱。
前述的封装结构中，还包括设于该中介板本体的另一侧以包覆该电子元件的封装层。
由上可知，本申请的封装结构，主要经由将该导电柱凸出该中介板本体，以令该有机介电层作为电性阻隔层，故相比于现有技术，本申请可省略平坦化制程，以减少制程工序，因而能有效缩短制程时间，进而降低制作成本。
附图说明
图1A至图1F为本申请的封装结构的制造方法的第一实施例的剖面示意图。
图2A至图2F为本申请的封装结构的制造方法的第二实施例的剖面示意图。
附图标记说明
2:封装结构
2a:中介板本体
20:板体
20a:第一表面
20b:第二表面
200:导电柱
200a:端面
201:钝化层
21:线路部
210:绝缘层
211:线路层
22:电子元件
220:导电凸块
23:封装层
24:布线部
240:有机介电层
241:线路重布层
25:整合式被动元件
26:导电元件
7:第一承载件
8:第二承载件
80,90:离型膜
81:粘胶层
9:承载件。
具体实施方式
以下经由特定的具体实施例说明本申请的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本申请的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本申请可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本申请可实施的范畴。
图1A至图1F为本申请的封装结构2的制造方法的第一实施例的剖面示意图。
如图1A所示，提供一内部具有多个导电柱200的中介板本体2a，其具有相对的置晶侧与转接侧。
于本实施例中，该中介板本体2a包含一板体20及一结合于该板体20上的线路部21，以令该线路部21作为该中介板本体2a的置晶侧，且令该板体20作为该中介板本体2a的转接侧。例如，该板体20具有相对的第一表面20a与第二表面20b，使该多个导电柱200形成于该板体20中并连通该第一表面20a。
再者，该板体20为半导体基板，例如，硅晶圆或玻璃基板等的含硅板体，且经由线路重布层(Redistribution layer，简称RDL)制程，于该板体20的第一表面20a上制作出该线路部21。例如，该线路部21具有至少一绝缘层210与至少一线路层211。
另外，该多个导电柱200经由穿孔镀铜制程制作以形成导电硅穿孔(Through-silicon via，简称TSV)，其电性连接该线路层211。例如，该穿孔中先形成钝化层201，再填入铜材，以形成包含有金属柱及设于该金属柱周围的钝化层的导电柱200。
如图1B所示，设置至少一电子元件22(图示为显示两电子元件22)于该线路部21上，且令该电子元件22电性连接该线路部21。接着，形成一封装层23于该线路部21上，以令该封装层23包覆该电子元件22。
于本实施例中，该电子元件22为主动元件、被动元件或其组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。例如，该电子元件22为半导体芯片，其经由多个如焊锡材料、金属柱(pillar)或其它等的导电凸块220以覆晶方式设于该线路部21上并电性连接该线路层211；或者，该电子元件22可经由多个焊线(图未示)以打线方式电性连接该线路层211；亦或，该电子元件22可直接接触该线路层211。因此，可于该线路部21上接置所需类型及数量的电子元件，以提升其电性功能，且有关电子元件22电性连接线路部21的方式繁多，并不限于上述。
再者，该封装层23为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)。例如，该封装层23的制程可选择液态封胶(liquid compound)、喷涂(injection)、压合(lamination)或模压(compression molding)等方式形成于该线路部21上。
如图1C所示，将该封装层23结合于一承载件9上，以将整体结构上下翻转。
于本实施例中，该承载件9例如为金属材、绝缘材或半导体材料(如硅或玻璃)的硬质板，其上以例如涂布方式形成有一离型膜90，以令该封装层23结合该离型膜90。
如图1D所示，移除该板体20的第二表面20b的部分材料，以令各该导电柱200连通该板体20的第二表面20b，并使各该导电柱200凸出该板体20。
于本实施例中，可先以研磨方式移除该板体20的第二表面20b的部分材料，以薄化该板体20的第二表面20b，再采用蚀刻方式移除部份的该板体20，使各该导电柱200凸出蚀刻后的板体20。
如图1E所示，移除该导电柱200的端面200a上的钝化层201，以露出该导电柱200的端面200a，再形成一布线部24于该板体20的第二表面20b与该导电柱200上，使该导电柱200电性连接该布线部24。
于本实施例中，该布线部24包括至少一有机介电层240及设于该有机介电层240上的线路重布层(redistribution layer，简称RDL)241。例如，该有机介电层240覆盖该导电柱200的凸出部分，故可经由雷射方式于该有机介电层240上形成开孔，以露出各该导电柱200的端面200a，使该线路重布层241形成于该开孔中而电性连接该导电柱200。
再者，该布线部24中可嵌埋至少一整合式被动元件(Integrated PassiveDevice，简称IPD)25。例如，于制作该线路重布层241时，可一并制作线路化的整合式被动元件25，如电感、电容、电阻或其它等。
如图1F所示，形成多个如焊锡凸块的导电元件26于该布线部24上，以令该多个导电元件26电性连接该布线部24的线路重布层241。之后，移除该承载件9及离型膜90。
于本实施例中，于移除该承载件9及离型膜90后，可依需求进行切单制程，且于后续制程中，该封装结构2可经由该多个导电元件26接置一封装基板(图略)或电路板(图略)。
因此，本申请的封装结构2的制造方法中，于各该导电柱200凸出该中介板本体2a而外露后，以该有机介电层240作为电性阻隔层，故相比于现有技术，本申请的封装结构可省略平坦化制程，借以减少制程工序，因而能有效缩短制程时间，以利于降低制作成本。
图2A至图2F为本申请的封装结构2的制造方法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于置晶侧与转接侧的制作先后顺序不同，其它制程与结构大致相同，故以下不再赘述相同处。
如图2A所示，提供一中介板本体2a，其包含一具有多个导电柱200的板体20及线路部21，且将该中介板本体2a以其线路部21结合于一第一承载件7上，使该板体20的第二表面20b朝外。
于本实施例中，该第一承载件7例如为金属材、绝缘材或半导体材料(如硅或玻璃)的硬质板。
如图2B所示，移除该板体20的第二表面20b的部分材料，以令各该导电柱200连通该板体20的第二表面20b，并使各该导电柱200凸出该板体20的第二表面20b。
如图2C所示，移除该多个导电柱200的端面200a上的钝化层201，以露出该多个导电柱200的端面200a，再形成一布线部24于该板体20的第二表面20b与该多个导电柱200上，该布线部24中可嵌埋至少一整合式被动元件(IPD)25。例如，于制作该线路重布层241时，可一并制作线路化的整合式被动元件25，如电感、电容、电阻等。的后形成多个如焊锡凸块的导电元件26于该布线部24上。
如图2D所示，将该布线部24结合于一第二承载件8上，以将整体结构上下翻转。的后，移除该第一承载件7，以露出该线路部21。
于本实施例中，该第二承载件8上依序具有一离型膜80及一粘胶层81，以令该布线部24贴合该粘胶层81，使该多个导电元件26埋入该粘胶层81中。
如图2E所示，设置至少一电子元件22于该线路部21上，以令该电子元件22电性连接该线路层211。接着，形成一封装层23于该线路部21上，以令该封装层23包覆该电子元件22。
如图2F所示，先移除该第二承载件8及离型膜80，再清除该粘胶层81，以露出该些导电元件26。
于本实施例中，于移除该第二承载件8、离型膜80及粘胶层81后，可依需求进行切单制程，以制得封装结构2，且于后续制程中，该封装结构2可经由该多个导电元件26接置一封装基板(图略)或电路板(图略)。
因此，本申请的封装结构2的制造方法中，于各该导电柱200凸出该中介板本体2a而外露后，以该布线部24的有机介电层240作为电性阻隔层，故相比于现有技术，本申请的封装结构可省略平坦化制程，借以减少制程工序，因而能有效缩短制程时间，以利于降低制作成本。
本申请提供一种封装结构2，包括：一中介板本体2a、一有机介电层240、至少一电子元件22以及一封装层23。
所述的中介板本体2a具有多个凸出该中介板本体2a的导电柱200。
所述的有机介电层240设于该中介板本体2a的转接侧并覆盖该多个导电柱200的凸出部分且外露该多个导电柱200的端面200a。
所述的电子元件22设于该中介板本体2a的置晶侧并电性导通该多个导电柱200。
所述的封装层23设于该中介板本体2a的置晶侧以包覆该电子元件22。
于一实施例中，该中介板本体2a包含一板体20及结合于该板体20上的线路部21，且该板体20具有相对的第一表面20a与第二表面20b，以令该线路部21结合于该第一表面20a上，使该多个导电柱200连通该第一表面20a并凸出该第二表面20b。
于一实施例中，该有机介电层240中配置有线路重布层241。
于一实施例中，该有机介电层240中嵌埋有至少一整合式被动元件25，其中，该线路重布层241及该整合式被动元件25电性连接该多个导电柱200。
于一实施例中，所述的封装结构2还包括配置于该有机介电层240上的多个导电元件26，以令该多个导电元件26电性导通该导电柱200。
综上所述，本申请的封装结构，主要经由将该导电柱凸出该中介板本体，以令该有机介电层作为电性阻隔层，故本申请能省略平坦化制程，以减少制程工序，因而能有效缩短制程时间，进而降低制作成本。
上述实施例仅用以例示性说明本申请的原理及其功效，而非用于限制本申请。任何本领域技术人员均可在不违背本申请的精神及范畴下，对上述实施例进行修改。因此本申请的权利保护范围，应如权利要求书所列。
Claims (10)
1.一种封装结构，其特征在于，包括：
中介板本体，其具有相对的第一侧与第二侧，该中介板本体的该第一侧具有凸出该中介板本体的多个导电柱；
有机介电层，其设于该中介板本体的该第一侧并覆盖该多个导电柱的凸出部分且外露该多个导电柱的端面；
线路重布层及整合式被动元件，其配置于该有机介电层中并电性导通该多个导电柱；以及
电子元件，其设于该中介板本体的该第二侧，并电性导通该多个导电柱。
2.如权利要求1所述的封装结构，其特征在于，该中介板本体包含一板体及结合于该板体上的线路部。
3.如权利要求2所述的封装结构，其特征在于，该板体具有相对的第一表面与第二表面，以令该线路部结合于该第一表面上，使该多个导电柱设于该板体中并连通该第一表面的该线路部且凸出该第二表面。
4.如权利要求2所述的封装结构，其特征在于，该线路部具有至少一绝缘层与至少一线路层。
5.如权利要求4所述的封装结构，其特征在于，该多个导电柱电性连接该至少一线路层。
6.如权利要求2所述的封装结构，其特征在于，该电子元件设于该线路部上，并电性连接该线路部。
7.如权利要求2所述的封装结构，其特征在于，该封装结构还包括设于该中介板本体的另一侧以包覆该电子元件的封装层。
8.如权利要求2所述的封装结构，其特征在于，该板体为半导体基板。
9.如权利要求1所述的封装结构，其特征在于，该封装结构还包括配置于该有机介电层上的多个导电元件，以令该多个导电元件电性导通该线路重布层及该多个导电柱。
10.如权利要求1所述的封装结构，其特征在于，各该导电柱包含有金属柱及设于该金属柱周围的钝化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322191005.4U CN220585231U (zh) | 2023-08-15 | 2023-08-15 | 封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322191005.4U CN220585231U (zh) | 2023-08-15 | 2023-08-15 | 封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220585231U true CN220585231U (zh) | 2024-03-12 |
Family
ID=90119718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202322191005.4U Active CN220585231U (zh) | 2023-08-15 | 2023-08-15 | 封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220585231U (zh) |
-
2023
- 2023-08-15 CN CN202322191005.4U patent/CN220585231U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10777502B2 (en) | Semiconductor chip, package structure, and pacakge-on-package structure | |
| US11373969B2 (en) | Semiconductor package and method of forming the same | |
| US11289346B2 (en) | Method for fabricating electronic package | |
| US10867897B2 (en) | PoP device | |
| US10431549B2 (en) | Semiconductor package and manufacturing method thereof | |
| CN112117248B (zh) | 电子封装件及其制法 | |
| US11088100B2 (en) | Semiconductor package and manufacturing method thereof | |
| US11742296B2 (en) | Electronic package and manufacturing method thereof | |
| CN111952274A (zh) | 电子封装件及其制法 | |
| TW202109784A (zh) | 封裝結構及製作所述封裝結構的方法 | |
| CN111987048A (zh) | 电子封装件及其制法 | |
| TWI692819B (zh) | 半導體封裝及其製造方法 | |
| CN114628340A (zh) | 电子封装件及其制法 | |
| CN217062063U (zh) | 堆叠封装体 | |
| CN110660752A (zh) | 半导体装置封装体及其制造方法 | |
| CN118039572A (zh) | 电子封装件及其制法 | |
| CN220585231U (zh) | 封装结构 | |
| US11201142B2 (en) | Semiconductor package, package on package structure and method of froming package on package structure | |
| US12113004B2 (en) | Electronic package and manufacturing method thereof | |
| US11984393B2 (en) | Electronic package, manufacturing method for the same, and electronic structure | |
| US20240178086A1 (en) | Package, package structure and method of manufacturing package structure | |
| CN111354686A (zh) | 电子封装件及其制法暨封装用基板及其制法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |