CN114628340A - 电子封装件及其制法 - Google Patents

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Abstract

本发明涉及一种电子封装件及其制法，包括一包覆层、至少一嵌埋于该包覆层中且具有多个导电穿孔的电子中介块、多个嵌埋于该包覆层中的导电柱以及至少一设于该包覆层上的电子元件，以通过将导电柱与该电子元件分开制作，以提升该电子封装件的可靠性。

Description

电子封装件及其制法
技术领域
本发明有关一种半导体装置，尤指一种电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。例如，集成稳压器(IVR)嵌入高性能处理器中，以提高效率，如开关频率、降低功耗，且可提高可靠性，甚至降低制作成本。此外，目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模块封装(Multi-Chip Module，简称MCM)等覆晶型态的封装模块。
此外，目前封装结构随着终端产品的电性功能越加发达，故接置于硅中介板(Through Silicon interposer，简称TSI)上的半导体芯片越来越多，使该硅中介板的结合面积也会越来越大，因而该硅中介板的导电硅穿孔(Through-silicon via，简称TSV)的布设数量也会增多，导致于制程上会产生多种制程上的缺陷，造成该封装结构的良率下降。
业界遂将单一硅中介板切割成多个较小的硅中介块，以降低制程难度。
图1A至图1D为现有半导体封装结构1的制法的剖面示意图。
如图1A所示，先于一承载板9的离型层90上设置半导体元件10，如逻辑芯片(Logicdie)，再于该半导体元件10上形成一线路部18，且该线路部18包括多个绝缘层180及多个线路重布层(Redistribution layer，简称RDL)181，并于该线路重布层181上形成多个铜凸块19。接着，于该线路部18上形成一导电晶种层(seed layer)130，以经由该导电晶种层(seedlayer)130将多个铜柱13电镀形成于该线路重布层181上。
如图1B所示，移除未为该铜柱13所覆盖的导电晶种层130，再将多个具有导电穿孔110的硅中介块11经由导电体12与底胶14固设于该线路部18上，并使该导电穿孔110经由该导电体12电性连接该铜凸块19。接着，以包覆层15包覆该些硅中介块11、底胶14与该些铜柱13。
如图1C所示，进行整平制程，以经由研磨方式，移除该铜柱13的部分材料、该硅中介块11的部分材料与该包覆层15的部分材料，使该铜柱13的端面及该导电穿孔110的端面外露于该包覆层15的表面15a。
如图1D所示，形成一线路结构16于该包覆层15的表面15a上，且该线路结构16电性连接该些铜柱13与该硅中介块11的导电穿孔110。之后，移除该承载板9及其上的离型层90，以外露该半导体元件10，再进行切单制程。
前述制程中，主要以较大尺寸的铜柱13取代传统TSV，以减少制作制程难度高的导电穿孔110，亦即，只需制作少量硅中介块11，而无需制作大面积的传统TSI，因而有利于降低终端产品的生产成本。
于后续制程中，该半导体封装结构1可于该线路结构16上形成多个焊球17，以接置于一封装基板(图略)或电路板(图略)上。
然而，现有半导体封装结构1的制法中，需经由该导电晶种层130将较大尺寸的铜柱13电镀于该线路部18上，故于电镀过程中，如图1A所示，制作该铜柱13的底部铜材会经由该导电晶种层130渗镀至邻近该铜柱13的铜凸块19，导致当移除该铜柱13以外的导电晶种层130后，部分铜材会连通该铜柱13与该铜凸块19，因而造成短路发生。
此外，于进行整平制程时，如图1C所示，因同时研磨该铜柱13的部分材料与该硅中介块11的部分材料，故于研磨过程中，较大端面面积的铜柱13的铜离子(或铜颗粒)会随研磨器具迁移(migration)至该导电穿孔110的端面，导致于形成该线路结构16后，部分铜离子(或铜颗粒)会导通该铜柱13与该导电穿孔110，因而造成短路或漏电等问题。
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，提升产品可靠性。
本发明的电子封装件，包括：一包覆层；至少一电子中介块，其嵌埋于该包覆层中且具有多个导电穿孔；多个导电柱，其嵌埋于该包覆层中且于端处具有导电块体，其中，该导电块体的宽度小于该导电柱的宽度；以及至少一电子元件，其设于该包覆层及该导电块体上且电性连接该导电柱与该导电穿孔。
本发明还提供一种电子封装件的制法，包括：提供至少一电子元件及一具有多个导电柱的承载板，其中，该导电柱于端处具有导电块体，且该导电块体的宽度小于该导电柱的宽度；将至少一电子中介块结合于该电子元件上，以形成电子结构，其中，该中介板具有多个电性连接该电子元件的导电穿孔；将该电子结构经由该多个导电柱堆叠于该承载板上，以令该多个导电柱支撑该电子元件，且令该电子元件电性连接该导电块体与该导电穿孔，其中，该电子中介块位于该电子元件与该承载板之间；形成包覆层于该承载板与该电子元件之间，以令该包覆层包覆该电子中介块与该多个导电柱；以及移除该承载板。
前述的电子封装件及其制法中，该包覆层的表面齐平该电子中介块的表面。
前述的电子封装件及其制法中，该包覆层的表面齐平该导电柱的端面。
前述的电子封装件及其制法中，该导电穿孔外露于该包覆层的表面。
前述的电子封装件及其制法中，该导电柱的端面外露于该包覆层的表面。
前述的电子封装件及其制法中，该电子元件经由线路部电性连接该导电块体与该导电穿孔。
前述的电子封装件及其制法中，该电子元件具有多个导电凸块，以令该多个导电凸块电性连接该导电穿孔及/或该导电块体。
前述的电子封装件及其制法中，该电子元件经由导电体电性连接该导电穿孔，且该导电体未连接该导电块体。
前述的电子封装件及其制法中，还包括形成线路结构于该包覆层上，且该线路结构电性连接该导电柱与该导电穿孔。
前述的电子封装件及其制法中，还包括形成于该包覆层上的多个导电元件，且该多个导电元件电性连接该导电柱与该导电穿孔。
由上可知，本发明的电子封装件及其制法中，主要经由将该导电柱制作于该承载板上，而于该电子元件上无需电镀该导电柱，以于制作该导电柱的过程中，制作该导电柱的金属材不会渗镀至该电子元件上，因而于制作完成该导电柱后，该导电柱的金属材不会连通该导电柱与该电子元件，故相比于现有技术，本发明的电子结构堆叠于该承载板上后，该导电柱不会电性导通该电子中介块的导电穿孔，因而不会造成短路发生。
此外，本发明的制法中采用堆叠方式结合该电子结构与该导电柱，以将该包覆层填入该承载板与该电子元件之间，即可包覆该电子中介块与该些导电柱，因而于移除该承载板后，该包覆层的表面已齐平该导电柱的端面与该电子中介块及导电穿孔的端面，故相比于现有技术，本发明的制法于形成该包覆层之后，无需针对该包覆层进行整平制程，因而较大端面面积的导电柱的铜离子(或铜颗粒)不会迁移至该导电穿孔的端面，进而能避免于形成该线路结构后，该导电柱的铜离子(或铜颗粒)导通该导电柱与该导电穿孔的问题，以有效避免短路或漏电等问题。
附图说明
图1A至图1D为现有半导体封装结构的制法的剖视示意图。
图2A至图2G为本发明的电子封装件的制法的剖视示意图。
图2A’为对应图2A的其它实施例的剖视示意图。
图2H为图2G的后续制程的剖视示意图。
图2H'为图2H的另一实施例的剖视示意图。
附图标记说明
1:半导体封装结构
10:半导体元件
11:硅中介块
110,210:导电穿孔
12,22:导电体
13:铜柱
130:导电晶种层
14:底胶
15,25:包覆层
15a:表面
16,26:线路结构
17:焊球
18,28:线路部
180:绝缘层
181,261:线路重布层
19:铜凸块
2,2’:电子封装件
2a:整版面晶圆体
2b:电子结构
20:电子元件
20a:作用面
20b:非作用面
200:电极垫
21:电子中介块
21a:第一侧
21b:第二侧
210a:垫部
23:导电柱
23b:端面
230:导电块体
24:结合层
25a:第一表面
25b:第二表面
260:介电层
27:导电元件
28a:线路层
28b:钝化层
28c:绝缘膜
280,280’:开孔
29,29’:导电凸块
8:布线板件
9,9’:承载板
90,90’:离型层
91’:粘着层
d1,d2:宽度
L,S:切割路径。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2G为本发明的电子封装件2的制法的第一实施例的剖面示意图。
如图2A所示，提供一整版面晶圆体2a，其包含多个阵列排列的电子元件20，且单一该电子元件20具有多个导电凸块29。
于本实施例中，该电子元件20为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。例如，该电子元件20为半导体芯片，如逻辑(logic)芯片，其具有相对的作用面20a与非作用面20b，且其作用面20a上具有多个电极垫200。
此外，该电子元件20可于该作用面20a上形成线路部28，该线路部28包含有多个钝化层28b及设于该钝化层28b上并电性连接各该电极垫200的多个线路层28a，最外侧的钝化层28b具有多个外露部分该线路层28a的开孔280,280’，以令该导电凸块29设于其中一部分开孔280中的线路层28a上，使该导电凸块29电性连接该电极垫200。或者，如图2A’所示，可省略该线路部28的配置，使该导电凸块29,29’直接设于所有该电极垫200上，并以绝缘膜28c包覆该些导电凸块29,29’以保护该些导电凸块29,29’。
另外，该导电凸块29,29'为如导电线路、焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)导电件，但不限于上述，其材料可为焊接金属，如钛/铜、铜、金、纳米双晶铜(Nano twin Cu)或其它材料等。
如图2B所示，接续图2A的制程，将至少一电子中介块21设于该电子元件20的导电凸块29上，且该电子中介块21具有相对的第一侧21a与第二侧21b。
于本实施例中，该电子中介块21为硅中介板(Through Silicon interposer，简称TSI)结构，其具有多个外露于该第一侧21a与第二侧21b的导电穿孔210，如导电硅穿孔(Through-silicon via，简称TSV)。例如，该导电穿孔210于第一侧21a的端处具有垫部210a，以经由多个导电体22结合至该些导电凸块29上而电性连接该电子元件20，其中，该垫部210a为焊接金属，如铜、金、镍或其它材料。进一步，可依需求以如底胶的结合层24包覆该些导电体22。
此外，该导电穿孔210的另一端面外露于该第二侧21b。例如，经由整平制程，如研磨方式，使该电子中介块21的第二侧21b的表面齐平该导电穿孔210的另一端面。
另外，该导电体22为焊接金属，如钛/铜、铜、金、镍、锡银(SnAg)或其它焊锡材料，以焊接该垫部210a与该导电凸块29。例如，该导电体22可先形成于该电子中介块21于第一侧21a的垫部210a上；或者，该导电体22也可先形成于该导电凸块29上，如图2A’所示，再将该电子中介块21以该导电穿孔210的垫部210a结合该导电体22。进一步，若该导电体22先形成于该导电凸块29上时，该导电体22仅形成于部分导电凸块29上而未形成于全部导电凸块29,29’上，如图2A’所示。
另外，该导电体22并未形成于该电子元件20上的另一部分开孔280’处，如图2B所示。
如图2C所示，沿如图2B所示的切割路径L进行切单制程，以获取多个电子结构2b。
如图2D至2E所示，将该电子结构2b设于一具有多个导电柱23的承载板9’上，其中，该多个导电柱23用以支撑该电子元件20，以令该电子结构2b经由该些导电柱23堆叠于该承载板9’上，并使该电子元件20电性连接该些导电柱23，且该电子中介块21位于该电子元件20与该承载板9'之间。接着，形成一包覆层25于该承载板9’与该电子元件20的作用面20a之间，以令该包覆层25包覆该电子中介块21、结合层24与该些导电柱23，其中，该包覆层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合至该电子元件20的作用面20a(或该线路部28)上。
于本实施例中，该导电柱23以如电镀、蚀刻、沉积等方式于该承载板9’上进行图案化制程所制而成的如钛/铜、铜或其它金属材的金属柱或焊锡柱，且该承载板9’例如为半导体材料(如硅或玻璃)的板体，其上以涂布方式依序形成有一离型层90’与一粘着层91’，以供配置该些导电柱23与该电子中介块21。
此外，该导电柱23接置于该电子元件20的作用面20a上。例如，该导电柱23插入该电子元件20的另一部分开孔280’中，以电性连接该线路部28的线路层28a，且该导电柱23于顶端处可形成有一对应该开孔280’的导电块体230，以令该导电柱23经由该导电块体230补足该开孔280’中的作为导电凸块29的空间，其中，该导电块体230为焊接金属，如铜、纳米双晶铜或其它材料。应可理解地，若接续图2A’的制程，该导电柱23的导电块体230可补足作为该导电体22的空间。
另外，该导电块体230的宽度d2小于该导电柱23的宽度d1，且该导电块体230与该导电柱23可分开制作或一体成形制作。例如，该导电块体230与该导电柱23的材料可相同(如铜材)或不相同。
另外，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用填充或模封(molding)的方式形成于该承载板9’与该电子元件20的作用面20a之间。
如图2F所示，移除该承载板9’及其上的离型层90’与粘着层91’，以外露该包覆层25的第二表面25b，使该电子中介块21的第二侧21b与导电穿孔210及导电柱23外露于该包覆层25的第二表面25b。
于本实施例中，该包覆层25的第二表面25b齐平该导电柱23的端面23b与该电子中介块21的第二侧21b及导电穿孔210的端面。
如图2G所示，形成一线路结构26于该包覆层25的第二表面25b上，且令该线路结构26电性连接该些导电柱23与该电子中介块21的导电穿孔210。之后，沿如图2F所示的切割路径S进行切单制程，以获取该电子封装件2。
于本实施例中，该线路结构26包括多个介电层260及设于该多个介电层260上的多个线路重布层(RDL)261，且最外层的介电层260可作为防焊层，以令最外层的线路重布层261部分外露出该防焊层。或者，该线路结构26也可仅包括单一介电层260及单一线路重布层261。
此外，形成该线路重布层261的材料为铜，且形成该介电层260的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)或其它等的介电材。
如图2H所示，于最外层的线路重布层261上形成多个如焊球的导电元件27，以令该多个导电元件27电性连接该导电柱23及/或该导电穿孔210。
于本实施例中，该线路结构26为扇入(fan-in)型配置，使该些导电元件27的布设范围不会超过该电子元件20的作用面20a的面积。
此外，于后续制程中，可经由该些导电元件27接置于一布线板件8上侧，如有机材板体(如具有核心层与线路部的封装基板(substrate)或具有线路部的无核心层式(coreless)封装基板)或无机材板体(如硅板材)，且该布线板件8下侧可接置于一如电路板的电子装置(图未示)上。
另外，若接续图2A'所示的制程，将获取如图2H'所示的电子封装件2'。
因此，本发明的制法，主要经由将该些导电柱23制作于该承载板9'上，而于该电子元件20上无需电镀该些大尺寸铜柱的导电柱23，即该导电柱23与该电子结构2b分开制作，以于制作该导电柱23的过程中，如图2D所示，制作该导电柱23的金属材不会渗镀至该电子元件20上的导电凸块29，因而于制作完成该导电柱23后，该导电柱23的金属材不会连通该导电柱23与该电子元件20用以对接该导电穿孔210的导电凸块29，故相比于现有技术，本发明的电子结构2b堆叠于该承载板9'上后，如图2E所示，单一该导电柱23会导接其所对应的电极垫210，而不会直接电性导接该电子中介块21的导电穿孔210(或该导电体22)，因而不会造成短路发生。
此外，本发明的制法中采用堆叠方式结合该电子结构2b与该导电柱23，如图2D所示，以将该包覆层25填入该承载板9'与该电子元件20之间，如图2E所示，即可包覆该电子中介块21与该些导电柱23，因而于移除该承载板9'后，该包覆层25的第二表面25b已齐平该导电柱23的端面23b与该电子中介块21的第二侧21b及导电穿孔210的端面，故相比于现有技术，本发明的制法于形成该包覆层25之后，无需针对该包覆层25进行整平制程，如图2F所示，因而较大端面23b面积的导电柱23的铜离子(或铜颗粒)不会迁移(migration)至该导电穿孔210的端面，进而能避免于形成该线路结构26后，该导电柱23的铜离子(或铜颗粒)导通该导电柱23与该导电穿孔210的问题，以有效避免短路或漏电等问题。
本发明还提供一种电子封装件2,2’，包括：一包覆层25、一电子元件20、多个导电柱23以及至少一电子中介块21。
所述的包覆层25具有相对的第一表面25a与第二表面25b。
所述的电子中介块21嵌埋于该包覆层25中且具有多个导电穿孔210。
所述的导电柱23形成于该包覆层25中且于端处具有一导电块体230，其中，该导电块体230的宽度d2小于该导电柱23的宽度d1。
所述的电子元件20设于该包覆层25的第一表面25a及该导电块体230上且电性连接该导电柱23与该导电穿孔210。
于一实施例中，该包覆层25的第二表面25b齐平该电子中介块21的第二侧21b的表面。
于一实施例中，该包覆层25的第二表面25b齐平该导电柱23的端面23b。
于一实施例中，该导电穿孔210外露于该包覆层25的第二表面25b。
于一实施例中，该导电柱23的端面23b外露于该包覆层25的第二表面25b。
于一实施例中，该电子元件20经由一线路部28电性连接该导电块体230与该导电穿孔210。
于一实施例中，该电子元件20具有多个导电凸块29,29’，以令该多个导电凸块29,29’电性连接该导电穿孔210及/或该导电块体230。
于一实施例中，该电子元件20经由导电体22电性连接该导电穿孔210，且该导电体22未接触该导电块体230。
于一实施例中，所述的电子封装件2,2’复包括一线路结构26，其形成于该包覆层25的第二表面25b上且电性连接该导电柱23与该导电穿孔210。
于一实施例中，所述的电子封装件2,2’复包括多个导电元件27，其形成于该包覆层25的第二表面25b上，且该多个导电元件27直接电性连接(或经由该线路结构26间接电性连接)该导电柱23与该导电穿孔210。
综上所述，本发明的电子封装件及其制法，经由将该导电柱制作于该承载板上，而于该电子元件上无需电镀该导电柱，以于制作该导电柱的过程中，制作该导电柱的金属材不会渗镀至该电子元件上，因而于制作完成该导电柱后，该导电柱的金属材不会连通该导电柱与该电子元件，故本发明的电子结构堆叠于该承载板上后，该导电柱不会直接电性导通该电子中介块的导电穿孔，因而不会造成短路发生。
此外，本发明的制法中采用堆叠方式结合该电子结构与该导电柱，以将该包覆层填入该承载板与该电子元件之间，即可包覆该电子中介块与该些导电柱，因而于移除该承载板后，该包覆层的表面已齐平该导电柱的端面与该电子中介块及导电穿孔的端面，故本发明的制法于形成该包覆层之后，无需针对该包覆层进行整平制程，因而较大端面面积的导电柱的铜离子(或铜颗粒)不会迁移至该导电穿孔的端面，进而能避免于形成该线路结构后，该导电柱的铜离子(或铜颗粒)导通该导电柱与该导电穿孔的问题，以有效避免短路或漏电等问题。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，其特征在于，包括：
一包覆层；
至少一电子中介块，其嵌埋于该包覆层中且具有多个导电穿孔；
多个导电柱，其嵌埋于该包覆层中且于端处具有导电块体，其中，该导电块体的宽度小于该导电柱的宽度；以及
至少一电子元件，其设于该包覆层及该导电块体上且电性连接该导电柱与该导电穿孔。
2.如权利要求1所述的电子封装件，其特征在于，该包覆层的表面齐平该电子中介块的表面。
3.如权利要求1所述的电子封装件，其特征在于，该包覆层的表面齐平该导电柱的端面。
4.如权利要求1所述的电子封装件，其特征在于，该导电穿孔外露于该包覆层的表面。
5.如权利要求1所述的电子封装件，其特征在于，该导电柱的端面外露于该包覆层的表面。
6.如权利要求1所述的电子封装件，其特征在于，该电子元件经由线路部电性连接该导电块体与该导电穿孔。
7.如权利要求1所述的电子封装件，其特征在于，该电子元件具有多个导电凸块，以令该多个导电凸块电性连接该导电穿孔及/或该导电块体。
8.如权利要求1所述的电子封装件，其特征在于，该电子元件经由导电体电性连接该导电穿孔，且该导电体未接触该导电块体。
9.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层上且电性连接该导电柱与该导电穿孔的线路结构。
10.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层上的多个导电元件，且该多个导电元件电性连接该导电柱与该导电穿孔。
11.一种电子封装件的制法，其特征在于，包括：
提供至少一电子元件及一具有多个导电柱的承载板，其中，该导电柱于端处具有导电块体，且该导电块体的宽度小于该导电柱的宽度；
将至少一电子中介块结合于该电子元件上，以形成电子结构，其中，该中介板具有多个电性连接该电子元件的导电穿孔；
将该电子结构经由该多个导电柱堆叠于该承载板上，以令该多个导电柱支撑该电子元件，且令该电子元件电性连接该导电块体与该导电穿孔，其中，该电子中介块位于该电子元件与该承载板之间；
形成包覆层于该承载板与该电子元件之间，以令该包覆层包覆该电子中介块与该多个导电柱；以及
移除该承载板。
12.如权利要求11所述的电子封装件的制法，其特征在于，该包覆层的表面齐平该电子中介块的表面。
13.如权利要求11所述的电子封装件的制法，其特征在于，该包覆层的表面齐平该导电柱的端面。
14.如权利要求11所述的电子封装件的制法，其特征在于，该导电穿孔外露于该包覆层的表面。
15.如权利要求11所述的电子封装件的制法，其特征在于，该导电柱的端面外露于该包覆层的表面。
16.如权利要求11所述的电子封装件的制法，其特征在于，该电子元件经由线路部电性连接该导电块体与该导电穿孔。
17.如权利要求11所述的电子封装件的制法，其特征在于，该电子元件具有多个导电凸块，以令该多个导电凸块电性连接该导电穿孔及/或该导电块体。
18.如权利要求11所述的电子封装件的制法，其特征在于，该电子元件经由导电体电性连接该导电穿孔，且该导电体未连接该导电块体。
19.如权利要求11所述的电子封装件的制法，其特征在于，该制法还包括形成线路结构于该包覆层上，且该线路结构电性连接该导电柱与该导电穿孔。
20.如权利要求11所述的电子封装件的制法，其特征在于，该制法还包括形成于该包覆层上的多个导电元件，且该多个导电元件电性连接该导电柱与该导电穿孔。
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