TWI810079B - 具有混合接合墊的半導體結構 - Google Patents

Abstract

本揭露提供一種半導體結構及該半導體結構的製備方法。該半導體結構包括一第一半導體基底、一第一導電墊以及一第一混合接合墊。該第一導電墊設置在該第一半導體基底上。該第一混合接合墊設置在該第一導電墊上。該第一混合接合墊包括奈米雙晶銅。該第一混合接合墊的一厚度小於該第一導電墊的一厚度。

Description

具有混合接合墊的半導體結構

本申請案主張美國第17/839,806及17/840,081號專利申請案之優先權(即優先權日為「2022年6月14日」)，其內容以全文引用之方式併入本文中。

本揭露係關於一種半導體結構。特別是有關於一種具有一或多個混合接合墊的半導體結構。

半導體元件對於許多現代應用來說是必不可少的。隨著電子技術的進步，半導體元件的尺寸變得越來越小，同時具有更多的功能以及更多的積體電路。由於半導體元件的小型化，晶片上晶片技術現在被廣泛用於製造半導體封裝。

在一種方法中，堆疊至少兩個晶片(或晶粒)以形成3D封裝，以便包括更大量的積體電路。一堆疊封裝可提供改善的安裝密度以及安裝面積利用效率。由於這些優點，已經加速堆疊封裝技術的研究與開發。

半導體元件的製造也變得越來越複雜。一或多個半導體元件可與包括具有不同熱特性之各種材料的多個積體組件進行組裝。由於將 不同材料的各種元件組合在一個封裝中，因此增加半導體元件的製造操作的複雜性。因此，持續需要改善半導體元件的製造程序並解決上述複雜性。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一半導體基底、一第一導電墊以及一第一混合接合墊。該第一導電墊設置在該第一半導體基底上。該第一混合接合墊設置在該第一導電墊。該第一混合接合墊包括奈米雙晶銅。該第一混合接合墊的一厚度小於該第一導電墊的一厚度。

本揭露之另一實施例提供一種半導體結構。該半導體結構包括一第一半導體元件、一第一導電墊以及一第一奈米雙晶銅墊。該第一導電墊，設置在該第一半導體元件上並電性連接到該第一半導體元件。該第一奈米雙晶銅墊設置在該第一導電墊上。該第一奈米雙晶銅墊的一厚度小於該第一導電墊的一厚度。

本揭露之再另一實施例提供一種半導體結構的製備方法。該製備方法包括提供一第一半導體基底。該製備方法亦包括形成一第一導電墊在該第一半導體基底上。該製備方法還包括形成一第一混合接合墊在該第一導電墊上，其中該第一混合接合墊包括奈米雙晶銅，且該第一混合接合墊的一厚度小於該第一導電墊的一厚度。

在該半導體結構中，包括奈米雙晶銅之[111]晶面該等混合 接合墊之該等接合表面的設計，由於銅原子沿[111]晶面的表面擴散明顯快於沿[100]或[110]晶面的表面擴散，因此這種特定的[111]奈米雙晶的晶面可增加銅原子跨經在該等混合接合墊之間的一接合界面的擴散速率，以便形成相對穩定的金屬對金屬接合在一混合接合結構中。因此，可減少接合時間，可降低混合接合製成的退火溫度，可提高該混合接合結構的穩定性，據此提高接合強度。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

1:半導體結構

2:半導體結構

3:半導體結構

4:半導體結構

10:製備方法

110:半導體基底

112:元件區

120:互連結構

121:連接線

122:介電層

123:連接通孔

130:導電墊

132:介電層

132A:介電層

132T:溝槽

140:混合接合墊

140a:上表面

142:介電層

142A:介電層

142T:溝槽

144:虛擬墊

144a:上表面

144T:溝槽

210:半導體基底

212:元件區

220:互連結構

221:連接線

222:介電層

223:連接通孔

230:導電墊

232:介電層

232T:溝槽

240:混合接合墊

240a:上表面

242:介電層

242T:溝槽

244:虛擬墊

244a:上表面

244T:溝槽

S11:步驟

S12:步驟

S13:步驟

T1:厚度

T2:厚度

T3:厚度

T4:厚度

W1:剖面寬度

W2:剖面寬度

W3:剖面寬度

W4:剖面寬度

當結合圖式考慮時，可藉由參考詳細描述以及申請專利範圍請求項來獲得對本揭露之更完整的理解，其中相同的元件編號在整個圖式中表示類似的元件，並且：圖1是剖視示意圖，例示本揭露一些實施例的半導體結構。

圖2是剖視示意圖，例示本揭露一些實施例的半導體結構。

圖3是剖視示意圖，例示本揭露一些實施例的半導體結構。

圖4是剖視示意圖，例示本揭露一些實施例的半導體結構。

圖5A是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5B是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5C是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5D是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5E是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5F是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5G是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖5H是剖視示意圖，例示本揭露一些實施例之半導體結構的製備方法的一或多個階段。

圖6是流程示意圖，例示本揭露一些實施例之半導體結構的製備方法。

現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。

應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

圖1是剖視示意圖，例示本揭露一些實施例的半導體結構1。半導體結構1包括一半導體基底110、一互連結構120、介電層132與142、一或多個導電墊130、一個或多個混合接合墊140、以及一或多個虛擬墊144。

舉例來說，半導體基底110可包含或包括矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或I-VI族半導體材料。

在一些實施例中，半導體基底110包括一元件區112，而元 件區112包括一或多個半導體元件。在一些實施例中，一或多個半導體元件包括電晶體、電容器、電阻器、二極體或類似物。在一些實施例中，一或多個半導體元件可形成一加速處理單元(APU)、一中央處理單元(CPU)、一圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位訊號處理器(DSP)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體或類似物。

互連結構120可設置在半導體基底110上。在一些實施例中，互連結構120包括設置在多個介電層122中的多條連接線121以及多個連接通孔123。在一些實施例中，多條連接線121藉由多個連接通孔123而電性連接。此外，上述元件區112可電性連接到互連結構120。多條連接線121以及多個連接通孔123可包括鋁(Al)、銅(Cu)或鎢(W)，但本揭露並不以此為限。在一些實施例中，舉例來說，例如氮化鈦(TiN)或氮化鉭(TaN)的一擴散阻障層(圖未示)可設置在多個連接線/連接通孔121/123以及多個介電層122之間，但並不以此為限。舉例來說，多個介電層122可為氧化矽(SiO_x)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)或一低介電常數(k)材料，例如氟矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)，或其組合，但並不以此為限。

介電層132可設置在半導體基底110上。在一些實施例中，介電層132設置在互連結構120上。在一些實施例中，介電層132具有一個或多個溝槽132T。該等溝槽132T可為開口或穿孔。在一些實施例中，該等溝槽132T穿透介電層132以暴露互連結構120的一些部分。在一些實施例中，藉由該等溝槽132T而暴露最上面之連接線121的一些部分。介電層132可包含或包括一介電材料，例如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧 化矽(SiO_xN_y)、碳氮化矽(SiC_xN_y)或其組合。在一些實施例中，介電層132包括氧化矽。

導電墊130可設置在半導體基底110上。導電墊130可稱為導電通孔或導電柱。在一些實施例中，導電墊130設置在互連結構120上。在一些實施例中，導電墊130設置在半導體基底110之元件區112的一或多個半導體元件上並且電性連接到一或多個半導體元件。導電墊130可包括鋁、銅、鎢、鈷或其組合。在一些實施例中，導電墊130包括銅。在一些實施例中，導電墊130包括奈米雙晶銅。

在一些實施例中，導電墊130嵌入介電層132中。在一些實施例中，導電墊130的一上表面從介電層132而暴露。在一些實施例中，導電墊130設置在溝槽132T中並直接接觸介電層132。在一些實施例中，互連結構120設置於導電墊130與半導體基底110之間。在一些實施例中，互連結構120將導電墊130電性連接到半導體基底110之元件區112的一或多個半導體元件。

在一些實施例中，導電墊130具有一厚度T1，而厚度T1等於或大於大約200nm。在一些實施例中，導電墊130的厚度T1為大約200nm到大約800nm、大約300nm到大約700nm、大約400nm到大約600nm或是大約500nm。在一些實施例中，導電墊130的上表面與介電層132的一上表面大致呈共面。在一些實施例中，介電層132具有一厚度，其與導電墊130的厚度T1大致上相同。

介電層142可設置在導電墊130上。在一些實施例中，介電層142設置在介電層132上。在一些實施例中，介電層142具有一或多個溝槽142T以及一或多個溝槽144T。溝槽142T與144T可為開口或穿孔。在一 些實施例中，一或多個溝槽142T穿透介電層142以暴露一或多個導電墊130的一些部分。在一些實施例中，一或多個溝槽144T穿透介電層142以暴露介電層132的一些部分。介電層142可包含或包括一介電材料，例如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)、碳氮化矽(SiCxN_y)或其組合。在一些實施例中，介電層142包括碳氮化矽。

混合接合墊140可設置導電墊130上。在一些實施例中，混合接合墊140電性連接到導電墊130。在一些實施例中，混合接合墊140直接接觸導電墊130。在一些實施例中，混合接合墊140包括奈米雙晶銅。混合接合墊140可稱為一奈米雙晶銅墊。

在一些實施例中，混合接合墊140嵌入介電層142中。在一些實施例中，混合接合墊140的一上表面140a(亦稱為「一混合接合面」)是從介電層142而暴露。在一些實施例中，混合接合墊140設置在溝槽142T中並直接接觸介電層142。在一些實施例中，導電墊130將混合接合墊140電性連接至互連結構120。

在一些實施例中，混合接合墊140具有一厚度T2，而厚度T2等於或小於大約100nm。在一些實施例中，混合接合墊140的厚度T2等於或小於大約80nm。在一些實施例中，混合接合墊140的厚度T2為大約20nm到大約100nm、大約30nm到大約70nm、大約40nm到大約60nm、或是大約50nm。在一些實施例中，混合接合墊140的厚度T2小於導電墊130的厚度T1。在一些實施例中，厚度T2與厚度T1的比率(T2/T1)等於或小於大約0.5、等於或小於大約0.3、等於或小於大約0.2、或是等於或小於大約0.1。在一些實施例中，混合接合墊140的上表面140a(或混合接合面)與介電層142的一上表面大致呈共面。在一些實施例中，介電層142具有一厚 度，其與混合接合墊140的厚度T2大致上相同。

在一些實施例中，混合接合墊140的一尺寸可等於或大於導電墊130的一尺寸。舉例來說，混合接合墊140的一剖面寬度可等於或大於導電墊130的一剖面寬度。在一些實施例中，混合接合墊140的一剖面寬度W2大致上等於導電墊130的一剖面寬度W1。

在一些實施例中，混合接合墊140的上表面140a(或混合接合面)包括一[111]晶面。在一些實施例中，混合接合墊140的上表面140a(或混合接合表面)包括奈米雙晶銅的一[111]晶面。在一些實施例中，混合接合墊140之上表面140a(或混合接合面)的表面積的至少80%是奈米雙晶銅的一[111]晶面。在一些實施例中，混合接合墊140之上表面140a(或混合接合面)的表面積的至少85%、90%、95%或98%是奈米雙晶銅的[111]晶面。

虛擬墊144可設置在介電層132上。在一些實施例中，虛擬墊144直接接觸介電層132。在一些實施例中，虛擬墊144與導電墊130為電性絕緣。在一些實施例中，虛擬墊144包括奈米雙晶銅。

在一些實施例中，虛擬墊144嵌入介電層142中。在一些實施例中，虛擬墊144的一上表面144a(亦稱為「混合接合面」)是從介電層142而暴露。在一些實施例中，虛擬墊144設置在溝槽144T中並直接接觸介電層142。

在一些實施例中，虛擬墊144的厚度小於導電墊130的厚度T1。在一些實施例中，虛擬墊144具有一厚度，其與混合接合墊140的厚度T2大致上相同。在一些實施例中，虛擬墊144的上表面144a(或混合接合面)與介電層142的一上表面大致呈共面。在一些實施例中，介電層142 具有一厚度，其與虛擬墊144的厚度大致上相同。

依據本揭露的一些實施例，混合接合墊140之接合表面的設計包括奈米雙晶銅的一[111]晶面，由於銅原子沿[111]晶面的表面擴散明顯快於沿[100]或[110]晶面的表面擴散，所以這種特定的[111]奈米雙晶銅的晶面可提高銅原子在一接合界面上的擴散速率，以便在一混合接合結構中形成相對穩定的金屬對金屬接合。因此，可減少接合時間，可降低混合接合製程的退火溫度，可增加混合接合結構的穩定性，以及據此可相對應提高接合強度。

圖2是剖視示意圖，例示本揭露一些實施例的半導體結構2。半導體結構2與圖1所示的半導體結構1類似，不同之處如下。省略類似元件的描述。

在一些實施例中，半導體結構2包括半導體基底110與210、互連結構220、介電層132、142、232與242、一或多個導電墊130與230、一或多個混合接合墊140與240、以及一或多個虛擬墊144與244。

舉例來說，半導體基底210可包含或包括矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或I-VI族半導體材料。

在一些實施例中，半導體基底210包括一元件區212，而元件區212包括一或多個半導體元件。在一些實施例中，一或多個半導體元件包括電晶體、電容器、電阻器、二極體或類似物。在一些實施例中，一或多個半導體元件可形成一加速處理單元(APU)、一中央處理單元 (CPU)、一圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位訊號處理器(DSP)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體或類似物。

互連結構220可設置在半導體基底210上。在一些實施例中，互連結構220包括設置在多個介電層222中的多條連接線221以及多個連接通孔223。在一些實施例中，多條連接線221藉由多個連接通孔223而電性連接。此外，上述元件區212可電性連接到互連結構220。多條連接線221以及多個連接通孔223可包括鋁(Al)、銅(Cu)或鎢(W)，但本揭露並不以此為限。在一些實施例中，舉例來說，例如氮化鈦(TiN)或氮化鉭(TaN)的一擴散阻障層(圖未示)可設置在多個連接線/連接通孔221/223以及多個介電層222之間，但並不以此為限。舉例來說，多個介電層222可為氧化矽(SiO_x)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)或一低介電常數(k)材料，例如氟矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)，或其組合，但並不以此為限。

介電層232可設置在半導體基底210上。在一些實施例中，介電層232設置在互連結構220上。在一些實施例中，介電層232具有一或多個溝槽232T。溝槽232T可為開口或穿孔。在一些實施例中，溝槽232T穿透介電層232以暴露互連結構220的一些部分。在一些實施例中，藉由溝槽232T而暴露最上面之連接線221的一些部分。介電層232可包含或包括一介電材料，例如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)、碳氮化矽(SiC_xN_y)或其組合。在一些實施例中，介電層232包括氧化矽。

導電墊230可設置在半導體基底210上。導電墊230可稱為導電通孔或導電柱。在一些實施例中，導電墊230設置在互連結構220 上。在一些實施例中，導電墊230設置在半導體基底210之元件區212的一或多個半導體元件上並且電性連接到一或多個半導體元件。導電墊230可包括鋁、銅、鎢、鈷或其組合。在一些實施例中，導電墊230包括銅。在一些實施例中，導電墊230包括奈米雙晶銅。

在一些實施例中，導電墊230嵌入介電層232中。在一些實施例中，導電墊230的一上表面從介電層232而暴露。在一些實施例中，導電墊230設置在溝槽232T中並直接接觸介電層232。在一些實施例中，互連結構220設置於導電墊230與半導體基底210之間。在一些實施例中，互連結構220將導電墊230電性連接到半導體基底210之元件區212的一或多個半導體元件。

在一些實施例中，導電墊230具有一厚度T3，而厚度T3等於或大於大約200nm。在一些實施例中，導電墊230的厚度T2為大約200nm到大約800nm、大約300nm到大約700nm、大約400nm到大約600nm或是大約500nm。在一些實施例中，導電墊230的上表面與介電層232的一上表面大致呈共面。在一些實施例中，介電層232具有一厚度，其與導電墊230的厚度T2大致上相同。

介電層242可設置在導電墊230上。在一些實施例中，介電層242設置在介電層232上。在一些實施例中，介電層242具有一或多個溝槽242T以及一或多個溝槽244T。溝槽242T與244T可為開口或穿孔。在一些實施例中，一或多個溝槽242T穿透介電層242以暴露一或多個導電墊230的一些部分。在一些實施例中，一或多個溝槽244T穿透介電層242以暴露介電層232的一些部分。介電層242可包含或包括一介電材料，例如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)、碳氮化矽(SiCxN_y)或 其組合。在一些實施例中，介電層242包括碳氮化矽。

混合接合墊240可設置導電墊230上。在一些實施例中，混合接合墊240電性連接到導電墊230。在一些實施例中，混合接合墊240直接接觸導電墊230。在一些實施例中，混合接合墊240包括奈米雙晶銅。混合接合墊240可稱為一奈米雙晶銅墊。

在一些實施例中，混合接合墊240嵌入介電層242中。在一些實施例中，混合接合墊240的一上表面240a(亦稱為「一混合接合面」)是從介電層242而暴露。在一些實施例中，混合接合墊240設置在溝槽242T中並直接接觸介電層242。在一些實施例中，導電墊230將混合接合墊240電性連接至互連結構220。

在一些實施例中，混合接合墊240具有一厚度T4，而厚度T4等於或小於大約100nm。在一些實施例中，混合接合墊240的厚度T4等於或小於大約80nm。在一些實施例中，混合接合墊240的厚度T4為大約20nm到大約100nm、大約30nm到大約70nm、大約40nm到大約60nm、或是大約50nm。在一些實施例中，混合接合墊240的厚度T4小於導電墊230的厚度T3。在一些實施例中，厚度T4與厚度T3的比率(T4/T3)等於或小於大約0.5、等於或小於大約0.3、等於或小於大約0.2、或是等於或小於大約0.1。在一些實施例中，混合接合墊240的上表面240a(或混合接合面)與介電層242的一上表面大致呈共面。在一些實施例中，介電層242具有一厚度，其與混合接合墊240的厚度T4大致上相同。

在一些實施例中，混合接合墊240的一尺寸可等於或大於導電墊230的一尺寸。舉例來說，混合接合墊240的一剖面寬度可等於或大於導電墊230的一剖面寬度。在一些實施例中，混合接合墊240的一剖 面寬度W4大致上等於導電墊230的一剖面寬度W3。

在一些實施例中，混合接合墊240的上表面240a(或混合接合面)包括一[111]晶面。在一些實施例中，混合接合墊240的上表面240a(或混合接合表面)包括奈米雙晶銅的一[111]晶面。在一些實施例中，混合接合墊240之上表面240a(或混合接合面)的表面積的至少80%是奈米雙晶銅的一[111]晶面。在一些實施例中，混合接合墊240之上表面240a(或混合接合面)的表面積的至少85%、90%、95%或98%是奈米雙晶銅的[111]晶面。

虛擬墊244可設置在介電層232上。在一些實施例中，虛擬墊244直接接觸介電層232。在一些實施例中，虛擬墊244與導電墊230為電性絕緣。在一些實施例中，虛擬墊244包括奈米雙晶銅。

在一些實施例中，虛擬墊244嵌入介電層242中。在一些實施例中，虛擬墊244的一上表面244a(亦稱為「混合接合面」)是從介電層242而暴露。在一些實施例中，虛擬墊244設置在溝槽244T中並直接接觸介電層242。

在一些實施例中，虛擬墊244的厚度小於導電墊230的厚度T3。在一些實施例中，虛擬墊244具有一厚度，其與混合接合墊240的厚度T4大致上相同。在一些實施例中，虛擬墊244的上表面244a(或混合接合面)與介電層242的一上表面大致呈共面。在一些實施例中，介電層242具有一厚度，其與虛擬墊244的厚度大致上相同。

在一些實施例中，混合接合墊140(或奈米雙晶銅墊)接合到混合接合墊240(或奈米雙晶銅墊)。在一些實施例中，混合接合墊140的上表面140a(或混合接合面)接合到混合接合墊240的上表面240a(或混合接合 面)。在一些實施例中，混合接合墊140(或奈米雙晶銅墊)之上表面140a的[111]晶面接合到混合接合墊240之上表面240a的[111]晶面(或奈米雙晶銅墊)。

在一些實施例中，虛擬墊144(或奈米雙晶銅墊)接合到虛擬墊244(或奈米雙晶銅墊)。在一些實施例中，虛擬墊144的上表面144a(或混合接合面)接合到虛擬墊244的上表面244a(或混合接合面)。在一些實施例中，虛擬墊144(或奈米雙晶銅墊)之上表面144a的[111]晶面接合到虛擬墊244(或奈米雙晶銅墊)之上表面244a的[111]晶面(或奈米雙晶銅墊)。

在一些實施例中，介電層142接合到介電層242。在一些實施例中，混合接合墊140、240以及介電層142、242形成一混合接合結構，而混合接合結構將半導體基底110接合到半導體基底210。在一些實施例中，混合接合墊140與240、虛擬墊144與244以及介電層142與242形成將半導體基底110接合到半導體基底210的一混合接合結構。

依據本揭露的一些實施例，混合接合墊140與240之接合表面的設計包括奈米雙晶銅的一[111]晶面，由於銅原子沿[111]晶面的表面擴散明顯快於沿[100]或[110]晶面的表面擴散，所以這種特定的[111]奈米雙晶銅的晶面可提高銅原子在跨經混合接合墊140與240之間的一接合界面上的擴散速率，以便在一混合接合結構中形成相對穩定的金屬對金屬接合。因此，可減少接合時間，可降低混合接合製程的退火溫度，可增加混合接合結構的穩定性，以及據此可相對應提高接合強度。

圖3是剖視示意圖，例示本揭露一些實施例的半導體結構3。半導體結構3與圖1所示的半導體結構1類似，不同之處如下。省略類似元件的描述。

在一些實施例中，混合接合墊140的一尺寸可大於導電墊130的一尺寸。在一些實施例中，混合接合墊140的一剖面寬度W2大於導電墊130的一剖面寬度W1。

根據本揭露的一些實施例，由於混合接合墊140之尺寸設計大於導電墊130的尺寸，所以可擴大混合結合結構內之接觸通孔的尺寸。因此，可降低電阻，提高電性效能。

圖4是剖視示意圖，例示本揭露一些實施例的半導體結構4。半導體結構4與圖3所示的半導體結構3類似，不同之處如下。省略類似元件的描述。

在一些實施例中，混合接合墊240的一尺寸可大於導電墊230的一尺寸。在一些實施例中，混合接合墊240的一剖面寬度W4大於導電墊230的一剖面寬度W3。

根據本揭露的一些實施例，由於混合接合墊140的尺寸設計大於導電墊130的尺寸且混合接合墊240的尺寸大於導電墊230的尺寸，所以可擴大混合結合結構內之接觸通孔的尺寸。因此，可降低電阻，提高電性效能。

圖5A至圖5H顯示依據本揭露一些實施例之製造半導體結構4的方法的各個階段。

請參考圖5A，可提供一半導體基底110，以及一互連結構120可形成在半導體基底110上。在一些實施例中，半導體基底110包括一元件區112，而元件區112包括一或多個半導體元件。在一些實施例中，互連結構120包括設置在多個介電層122中的多條連接線121以及多個連接通孔123。

請參考圖5B，一介電層132A可形成在半導體基底110上。在一些實施例中，介電層132A藉由沉積而形成在互連結構120上。介電層132A可包含或包括一介電材料，例如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)、碳氮化矽(SiC_xN_y)或其組合。在一些實施例中，介電層132A包括氧化矽。

請參考圖5C，一或多個溝槽132T可形成在介電層132中。在一些實施例中，溝槽132T的製作技術包含形成一圖案化光阻在介電層132A上，蝕刻介電層132A以移除介電層132A藉由圖案化光阻而暴露的一些部分以形成具有溝槽132T的介電層132，以及移除圖案化光阻。

請參考圖5D，一或多個導電墊130可形成在半導體基底110上。在一些實施例中，一或多個導電墊130形成在互連結構120上。在一些實施例中，一導電材料沉積在溝槽132T中，並可執行例如化學機械研磨(CMP)的平坦化製程以移除導電材料的一部分以及可選地移除介電層132的一部分。在一些實施例中，導電材料可藉由電化學沉積(ECD)而沉積在溝槽132T中。導電材料可包括銅。在一些實施例中，導電墊130的一厚度T1與溝槽132T的一深度大致相同。

請參考圖5E，介電層142A可形成在介電層132與導電墊130上。在一些實施例中，介電層142A的製作技術包含沉積。介電層142A可包含或包括一介電材料，例如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)、碳氮化矽(SiC_xN_y)或其組合。在一些實施例中，介電層142A包括碳氮化矽。

請參考圖5F，一或多個溝槽142T可形成在介電層132中。在一些實施例中，溝槽142T穿透介電層142以暴露導電墊130。在一些實 施例中，溝槽142T的一深度小於溝槽132T的一深度。在一些實施例中，溝槽142T的製作技術包含形成一圖案化光阻在介電層142A上，蝕刻介電層142A以移除由圖案化光阻所暴露之介電層142A的一些部分而形成具有溝槽142T的介電層142，以及移除圖案化光阻。

請參考圖5G，一個或多個混合接合墊140可形成在導電墊130上。在一些實施例中，一或多個虛擬墊144形成在介電層132上。在一些實施例中，一導電材料沉積在溝槽142T與144T中，並可執行例如化學機械研磨(CMP)的平坦化製程以移除導電材料的一部分以及可選地移除介電層142的一部分。在一些實施例中，可藉由例如物理氣相沉積(PVD)或電化學沉積(ECD)的沉積而將導電材料沉積在溝槽142T與144T中。混合接合墊140以及虛擬墊144可包括奈米雙晶銅。在一些實施例中，混合接合墊140的一厚度T2與溝槽142T的一深度大致相同。在一些實施例中，虛擬墊144的一厚度與溝槽142T的一深度大致相同。如此，即形成半導體結構3。

在一些實施例中，混合接合墊140的厚度T2小於導電墊130的厚度T1。在一些實施例中，混合接合墊140的一混合接合面(意即上表面140a)包括一[111]晶面。在一些實施例中，接合墊140的製作技術可包含形成一奈米雙晶銅在溝槽142T中。在一些實施例中，混合接合墊140之混合接合面(意即上表面140a)的表面積的至少80%是一[111]晶面。

參考圖5H，可執行類似於圖5A到圖5G中所示的該等操作以提供半導體機底210，形成一或多個導電墊230在半導體基底210上，以及形成一或多個混合接合墊240在導電墊230上。在一些實施例中，混合接合墊240包括奈米雙晶銅。

接下來，仍請參考圖5H，可藉由將混合接合墊140接合到混合接合墊240以將半導體基底110連接到半導體基底210。在一些實施例中，混合接合墊240的一混合接合面(意即上表面240a)包括一[111]晶面，以及混合接合墊240的一厚度T4小於導電墊230的一厚度T3。在一些實施例中，介電層142還接合到介電層242以將半導體基底110連接到半導體基底210。在一些實施例中，虛擬墊144還接合到虛擬墊244以將半導體基底110連接到半導體基底210。在一些實施例中，接合是藉由退火製程所執行。退火製程的溫度可大約150℃到大約350℃、大約150℃到大約50℃或是大約200℃。

在一些實施例中，混合接合墊140與240以及介電層142與242形成將半導體基底110連接或組裝到半導體基底210的一混合接合結構。在一些實施例中，混合接合墊140與240、虛擬墊144與244以及介電層142與242形成將半導體基底110連接或組裝到半導體基底210的一混合接合結構。如此，形成半導體結構4。

根據本揭露的一些實施例，藉由接合混合接合墊140與240的[111]奈米雙晶面，由於銅原子沿[111]晶面的表面擴散明顯快於沿[100]或[110]晶面的表面擴散，因此這種特定的[111]奈米雙晶面可增加銅原子跨經接合界面的擴散速率以形成相對穩定的金屬對金屬接合。因此，可減少接合時間，可降低混合接合製程的退火溫度，可增加混合接合結構的穩定性，據此提高接合強度。

此外，依據本揭露的一些實施例，藉由虛擬墊144及/或244的配置，可減輕或防止由CMP製程所引起的凹陷效應。因此，可減少平坦化結構的翹曲，混合接合表面(意即虛擬墊144與244、混合接合墊 140與240以及介電層142與242的上表面)可相對平坦化，藉此可增加所形成之混合接合結構的強度與穩定性。

此外，較佳地，雖然奈米雙晶銅層的一[111]奈米雙晶面朝向垂直於奈米雙晶銅層之沉積表面的一方向，但形成在一傾斜表面上的奈米雙晶銅層會具有一[111]奈米雙晶面朝向一傾斜方向而不是垂直向上(即接合方向)。因此，當一奈米雙晶銅層形成在具有傾斜側面之相對較深的溝槽或凹槽中時，奈米雙晶銅層可一上表面，而上表面具有一相對較小部分的一[111]奈米雙晶面。相比之下，依據本揭露的一些實施例，利用用於形成混合接合墊140/240之溝槽142T及/或242T的設計具有一相對較小的深度，混合接合墊140/240的沉積表面具有一相對小的傾斜部分。因此，所形成之混合接合墊140/240的混合接合表面可具有一相對較大的部分是奈米雙晶銅的[111]晶面。因此，可進一步減少混合接合工製程的退火時間與退火溫度，可進一步提高混化接合結構的穩定性，據此進一步提高接合強度。

此外，依據本揭露的一些實施例，具有用於形成混合接合墊140/240之溝槽142T及/或242T的設計具有一相對較小的深度以獲得作為奈米雙晶銅之[111]晶面的接合表面的一相對較大部分，沉積技術的選擇增加且靈活。舉例來說，可以省略一晶種層，及/或可使用各種沉積技術將奈米雙晶銅沉積在相對淺的溝槽中。因此，簡化製造程序且亦更加靈活。

圖6是流程示意圖，例示本揭露一些實施例之半導體結構的製備方法10。

製備方法10以步驟S11開始，其為提供一第一半導體基 底。

製備方法10以步驟S12繼續，其中一第一導電墊形成在該第一半導體基底上。

製備方法10以步驟S13繼續，其中一第一混合接合墊形成在該第一導電墊上。在一些實施例中，該第一混合接合墊包括奈米雙晶銅，並且該第一混合接合墊的一厚度小於該第一導電墊的一厚度。

製備方法10僅是一例子，並且不意旨在將本揭露限制在申請專利範圍請求項中明確記載的範圍之外。可在製備方法10的每一個步驟之前、期間或之後提供附加步驟，並且對於該製備方法的其他實施例，可替換、移除或移動所描述的一些步驟。在一些實施例中，製備方法10可包括圖6中未描述的其他步驟。在一些實施例中，製備方法10可包括圖6中所描述的一或多個步驟。

本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一半導體基底、一第一導電墊以及一第一混合接合墊。該第一導電墊設置在該第一半導體基底上。該第一混合接合墊設置在該第一導電墊。該第一混合接合墊包括奈米雙晶銅。該第一混合接合墊的一厚度小於該第一導電墊的一厚度。

本揭露之另一實施例提供一種半導體結構。該半導體結構包括一第一半導體元件、一第一導電墊以及一第一奈米雙晶銅墊。該第一導電墊，設置在該第一半導體元件上並電性連接到該第一半導體元件。該第一奈米雙晶銅墊設置在該第一導電墊上。該第一奈米雙晶銅墊的一厚度小於該第一導電墊的一厚度。

本揭露之再另一實施例提供一種半導體結構的製備方法。 該製備方法包括提供一第一半導體基底。該製備方法亦包括形成一第一導電墊在該第一半導體基底上。該製備方法還包括形成一第一混合接合墊在該第一導電墊上，其中該第一混合接合墊包括奈米雙晶銅，且該第一混合接合墊的一厚度小於該第一導電墊的一厚度。

在該半導體結構中，包括奈米雙晶銅之[111]晶面該等混合接合墊之該等接合表面的設計，由於銅原子沿[111]晶面的表面擴散明顯快於沿[100]或[110]晶面的表面擴散，因此這種特定的[111]奈米雙晶的晶面可增加銅原子跨經在該等混合接合墊之間的一接合界面的擴散速率，以便形成相對穩定的金屬對金屬接合在一混合接合結構中。因此，可減少接合時間，可降低混合接合製成的退火溫度，可提高該混合接合結構的穩定性，據此提高接合強度。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可依據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1:半導體結構

110:半導體基底

112:元件區

120:互連結構

121:連接線

122:介電層

123:連接通孔

130:導電墊

132:介電層

132T:溝槽

140:混合接合墊

140a:上表面

142:介電層

142T:溝槽

144:虛擬墊

144a:上表面

144T:溝槽

T1:厚度

T2:厚度

W1:剖面寬度

W2:剖面寬度

Claims (18)

1. 一種半導體結構，包括：一第一半導體基底；一第一導電墊，設置在該第一半導體基底上；一第一混合接合墊，設置在該第一導電墊上，其中該第一混合接合墊包括奈米雙晶銅，且該第一混合接合墊的一厚度小於該第一導電墊的一厚度；一第二半導體基底；一第二導電墊，設置在該第二半導體基底上；以及一第二混合接合墊，設置在該第二導電墊上，其中該第二混合接合墊包括奈米雙晶銅並接合到該第一混合接合墊，且該第二混合接合墊的一厚度小於該第二導電墊的一厚度。
2. 如請求項1所述之半導體結構，其中該第一混合接合墊的一混合接合表面包括一[111]晶面。
3. 如請求項2所述之半導體結構，其中該第一混合接合墊之一混合接合表面的一表面積至少80%的是一[111]晶面。
4. 如請求項1所述之半導體結構，其中該第一混合接合墊直接接觸該第一導電墊。
5. 如請求項1所述之半導體結構，還包括一第一介電層，設置在該第一半導體基底上，其中該第一介電層具有一溝槽，且該第一導電墊設置在該溝槽中並直接接觸該第一介電層。
6. 如請求項1所述之半導體結構，其中該第一混合接合墊的該厚度等於或小於大約100nm。
7. 如請求項1所述之半導體結構，其中該第一混合接合墊的一尺寸等於或大於該第一導電墊的一尺寸。
8. 如請求項1所述之半導體結構，還包括一第一互連結構，設置在該第一導電墊與該第一半導體基底之間。
9. 如請求項1所述之半導體結構，其中該第二混合接合墊的一混合接合表面包括一[111]晶面。
10. 一種半導體結構，包括：一第一半導體元件；一第一導電墊，設置在該第一半導體元件上並電性連接到該第一半導體元件；一第一奈米雙晶銅墊，設置在該第一導電墊上，其中該第一奈米雙晶銅墊的一厚度小於該第一導電墊的一厚度；以及一第一介電層，設置在該第一導電墊上，其中該第一奈米雙晶銅 墊嵌入在該第一介電層中，並具有從該第一介電層而暴露的一上表面。
11. 如請求項10所述之半導體結構，其中該第一奈米雙晶銅墊的該上表面包括一[111]晶面。
12. 如請求項10所述之半導體結構，還包括一第一虛擬墊，嵌入在該第一介電層中，並具有從該第一介電層而暴露的的一上表面。
13. 如請求項12所述之半導體結構，還包括：一第二半導體元件；以及一第二虛擬墊，嵌入在一第二介電層中並具有從該第二介電層而暴露的一上表面，其中該第二虛擬墊的該上表面接合到該第一虛擬墊的該上表面。
14. 如請求項10所述之半導體結構，還包括：一第二半導體元件；以及一第二奈米雙晶銅墊，設置在該第二半導體元件上並電性連接到該第二半導體元件，其中該第二奈米雙晶銅接合到該第一奈米雙晶銅墊。
15. 如請求項14所述之半導體結構，其中該第二奈米雙晶銅墊的一上表面包括一[111]晶面並接合到該第一奈米雙晶銅墊。
16. 如請求項10所述之半導體結構，其中該第一奈米雙晶銅墊的該厚度等於或小於大約50nm。
17. 如請求項10所述之半導體結構，其中該第一奈米雙晶銅墊的一剖面寬度等於或大於該第一導電墊的一剖面寬度。
18. 如請求項10所述之半導體結構，還包括一互連結構，將該第一導電墊電性連接到該第一半導體元件。