CN106486466A - 三维集成电路结构及其制造方法 - Google Patents

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陈怡秀
杨固峰
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Abstract

本发明公开了一种三维集成电路结构和及其制造方法。三维集成电路结构包括第一芯片和第二芯片。第一芯片在接合界面处接合至第二芯片。第一芯片的通孔和第二芯片的接合焊盘电连接，并且通孔的扩散阻挡层在接合界面处接触接合焊盘。本发明实施例涉及三维集成电路结构及其制造方法。

Description

三维集成电路结构及其制造方法
技术领域
本发明实施例涉及三维集成电路结构及其制造方法。
背景技术
通过最小部件尺寸的不断减小，半导体工业不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度。这允许更多部件集成在给定面积中。在一些应用中，这些更小的电子元件也需要比现有封装件利用更小的面积的封装件。
三维集成电路(3DIC)是半导体封装中的最近发展，其中多个半导体管芯彼此堆叠，诸如叠层封装件(PoP)和封装件中系统(SiP)封装技术。通过在半导体晶圆层级上的管芯上方放置管芯来制备一些3DIC。3DIC具有，例如，在堆叠管芯之间的互连件的减小的长度，并且因此提供了提高的集成密度和其他优势，诸如更快的速度和更高的带宽。然而，有很多涉及3DIC的挑战。
发明内容
根据本发明的一个实施例，提供了一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盘电连接，并且所述通孔的扩散阻挡层在所述接合界面处接触所述接合焊盘。
在上述三维集成电路结构中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层。
在上述三维集成电路结构中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。
在上述三维集成电路结构中，所述通孔穿透所述第一芯片。
在上述三维集成电路结构中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘位于所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。
在上述三维集成电路结构中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。
在上述三维集成电路结构中，所述通孔是多阶梯形状的。
根据本发明的另一实施例，还提供了一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔在所述接合界面处接触所述第二芯片的接合焊盘，所述通孔穿透所述第一芯片，并且所述通孔在所述接合界面处的尺寸与所述接合焊盘在所述接合界面处的尺寸不同。
在所述三维集成电路结构中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层，并且所述扩散阻挡层在所述接合界面处接触所述接合焊盘。
在所述三维集成电路结构中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。
在所述三维集成电路结构中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘在所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。
在所述三维集成电路结构中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。
在所述三维集成电路结构中，所述通孔在所述接合界面处的尺寸大于所述接合焊盘在所述接合界面处的尺寸。
在所述三维集成电路结构中，所述通孔在所述接合界面处的尺寸小于所述接合焊盘在所述接合界面处的尺寸。
根据本发明的又一实施例，还提供了一种三维集成电路结构的制造方法，所述制造方法包括：提供第一芯片和第二芯片，其中，所述第一芯片包括第一衬底和第一介电层，所述第一介电层中具有第一开口，并且所述第二芯片包括第二衬底和第二介电层，所述第二介电层中具有接合焊盘；通过所述第一介电层和所述第二介电层接合所述第一芯片和所述第二芯片，其中，所述第一开口暴露所述接合焊盘；穿过所述第一衬底形成第二开口，其中，所述第二开口连接至所述第一开口以形成通孔开口；以及在所述通孔开口中形成通孔。
附图说明
图1是根据一些实施例的示出封装结构的制造方法的流程图。
图2A至图2J是根据一些实施例的示出三维集成电路结构的制造方法的示意图。
图3A至图3C是根据一些实施例的示出三维集成电路结构的制造方法的示意图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
图1是根据一些实施例的示出三维集成电路结构的制造方法的流程图。图2A至图2J是根据一些实施例的示出三维集成电路结构的制造方法的示意图。
参考图1，在步骤S10中，提供了第一芯片100和第二芯片200。参考图2A，第一芯片100包括第一衬底102和介电层132。在一些实施例中，第一衬底102包括诸如硅或锗的元素半导体和/或诸如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟的化合物半导体。
第一芯片100还包括器件104、金属化结构120和介电层130。器件104形成在前段制程(FEOL)中，但不限于此。器件104包括，例如，在介电层112中的栅极结构106、源极/漏极区域114和隔离结构116，其中隔离结构116可以是浅沟槽隔离(STI)结构。栅极结构106包括，例如，栅极介电层108和栅电极110。在可选的实施例中，栅极结构106还可以包括在栅电极110上的间隔件(未显示)。
在一些实施例中，器件104可以是N-型金属氧化物半导体(NMOS)或P-型金属氧化物半导体(PMOS)器件，诸如晶体管、存储器等。在可选的实施例中，电容器、电阻器、二极管、光电二极管、熔丝等也可以形成在第一衬底102上方。
在一些实施例中，金属化结构120形成在第一衬底102上方。例如，金属化结构120可以形成在器件104上方。在一些实施例中，金属化结构120可以形成在后段制程(BEOL)中，但不限于此。金属化结构120包括互连结构，诸如接触塞122和导电器件124。在一些实施例中，导电结构124在介电层126中，并且导电器件124可以是导电线，导电层等。在一些实施例中，介电层126包括单层介电层或多层介电层。介电层126包括，例如，低介电常数(低K)的材料，诸如二氧化硅(SiO2)、氮化硅(SiNx)等。
在一些实施例中，介电层130形成在介电层126上方。与介电层126相比，介电层130可以具有高蚀刻选择性。在一些实施例中，介电层130是，例如，氮化物(诸如氮化硅(SiNx))、碳化物(诸如碳化硅(SiC))、氮碳化物(诸如氮碳化硅(SiCN))、氮氧化物(诸如氮氧化硅(SiOxNy))或合适的介电材料。可以通过使用化学汽相沉积(CVD)、等离子体化学汽相沉积(PECVD)、物理汽相沉积(PVD)、旋转涂覆或任意合适的工艺形成介电层130。
介电层132形成在介电层130上方。在一些实施例中，第一介电层132由聚合物材料制成，诸如苯并环丁烯(BCB)聚合物、聚酰亚胺(PI)或聚苯并恶唑(PBO)。在可选的实施例中，第一介电层132包括硅、氮化硅(SiNx)、诸如SiO2的氧化硅(SiOx)、氮氧化硅(SiOxNy)或碳化硅(SiC)。在一些实施例中，第一介电层132通过沉积或旋涂形成。在可选的实施例中，诸如接触焊盘或接合焊盘的导电结构，可以形成在第一介电层132中。
参考图2A，在一些实施例中，第二芯片200包括第二衬底202和第二介电层232。第二芯片200类似于第一芯片100。第二芯片200包括第二衬底202和第二介电层232。第二衬底202类似于第一衬底102。第二介电层232类似于第一介电层132。
在一些实施例中，第二芯片200还包括器件204、金属化结构220和介电层230。器件204类似于器件104并且包括在介电层212中的栅极结构206、源极/漏极区域214和隔离结构216。栅极结构206类似于栅极结构106并且包括栅极介电层208、栅电极210和在栅电极210上的间隔件(未显示)。栅极介电层208类似于栅极介电层108，并且栅电极210类似于栅电极110。此外，在器件204中的源极/漏极区域214类似于源极/漏极区域114，并且在器件204中的隔离结构216类似于隔离结构116。
在一些实施例中，金属化结构220类似于金属化结构120并且包括介电层226中的接触塞222和导电器件224。接触塞222类似于接触塞122，并且介电层226类似于介电层126。导电器件224类似于导电器件124，并且介电层226可以类似于介电层126。介电层230类似于介电层130。
在一些实施例中，第二芯片200还包括在第二介电层232中的接合焊盘234。接合焊盘234可以电连接至导电器件224。接合焊盘234包括，例如，扩散阻挡层236和导电层238，其中扩散阻挡层236在导电层238的一侧。扩散阻挡层236用于防止导电材料层238扩散至其他层，并且由，例如，氮化硅(SiN)、氮氧化硅(SiON)、氮化钛(TiN)、氮化钽(TaN)或氮化铝(AlN)制成。在可选的实施例中，扩散阻挡层236可以是双层，诸如TaN/Ta或TiN/Ti。导电层238由导电材料，诸如铜(Cu)、铜合金、铝(Al)、铝合金或它们的组合制成。
参考图2B，第一开口134形成在第一介电层132中。在一些实施例中，通过干蚀刻或湿蚀刻工艺去除第一介电层132的部分。在一些实施例中，第一开口134穿透第一介电层132，并且还延伸至介电层130、介电层126和介电层112中，而没有延伸至第一衬底102内。在可选的实施例中，第一开口134可以穿透第一介电层132并且没有延伸至介电层130、126和112内。换句话说，用于第一开口134的蚀刻工艺可以从第一介电层132的表面至第一介电层132、介电层130、介电层126或介电层112的不同深度执行。在一些实施例中，第一开口134的深度大约是8-10μm，这取决于第一介电层132的厚度，并且第一开口134的尺寸d1可以与接合焊盘234的尺寸d不同。
参考图1和图2C，在步骤S20，第一芯片100和第二芯片200通过第一介电层132和第二介电232接合，其中第一开口134暴露接合焊盘234。在一些实施例中，第一开口134对准接合焊盘234，并且第一开口134暴露接合焊盘234的至少部分。在一些实施例中，第一芯片100被翻转并且第一芯片100和第二芯片200被面对面对准地接合，其中第一芯片100的前侧(例如，第一介电层132侧)对着第二芯片200的前侧(例如，第二介电层232侧)。例如，第一介电层132通过直接表面接合工艺与第二介电层232形成接合界面135，其中第一介电层132接触第二介电层232。在可选的实施例中，第一芯片100和第二芯片200通过混合接合(hybridebonding)或任意的合适的接合工艺接合。直接表面接合工艺通过清洗和/或表面激活工艺和之后应用压力、热和/或其他接合工艺步骤产生诸如氧化物与氧化物接合的接合以连接界面。可选的，接合可以包括使用应用到第二芯片200的诸如BCB或聚酰亚胺的胶粘剂的胶粘剂接合，其中胶粘剂层可以通过使用旋涂或化学汽相沉积形成。
参考图1和图2D至图2H，在步骤S30中，第二开口136穿过第一衬底102形成，其中第二开口136连接至第一开口134以形成通孔开口150(在图2G到图2H中用粗线示出)。在一些实施例中，如图2D所示，去除第一衬底102的部分直到暴露介电层112的部分，并且穿过第一衬底102形成第二开口136。通过干蚀刻或湿蚀刻工艺去除第一衬底102的部分。例如，在第一衬底102是硅的情况下，可以用诸如氯气(Cl2)的基于氯的蚀刻剂的被干等离子蚀刻第一衬底102或用氢氧化钾(KOH)或硝酸/氢氟酸(HNO3/HF)的混合物湿蚀刻第一衬底102。在一些实施例中，第二开口136的尺寸d2比第一开口134的尺寸d1大。例如，第二开口136的尺寸d2小于10μm。
接着，如图2E所示，衬垫材料层138形成在第一衬底102和介电层112的暴露部分的上方。衬垫材料层138可以共形地沉积在第一衬底102的表面和介电层112的暴露部分的表面上方。在一些实施例中，衬垫材料层138的材料包括氧化硅(SiOx)、氮化硅(SiNx)或合适的介电材料，其可通过诸如PVD、CVD或PECVD的沉积工艺形成。衬垫材料层138可以是单层或多层。在一些实施例中，衬垫材料层138可以具有在约至约范围中的厚度。
在一些实施例中，如图2F所示，掩模140形成在衬垫材料层138的上方，并且图案化掩模140以在第一开口134的上方形成暴露衬垫材料层138的部分的开口142。在一些实施例中，掩模140是沉积、曝光和显影的光刻胶。掩模140中的开口142在第一开口134上方对准。
在一些实施例中，如图2G所示，通过使用掩模140去除衬垫材料层138的部分和在衬垫材料层138下的介电层112的部分以加深第二开口136。衬垫材料层138的部分和介电层112的部分通过，例如干蚀刻工艺或湿蚀刻工艺去除。在一些实施例中，介电层126的材料类似于介电层112和衬垫材料层138的材料，因此介电层126的部分也可以通过蚀刻工艺去除。在一些实施例中，介电层126和介电层130中的导电器件124可以作为蚀刻停止层。相应地，第二开口136连接至第一开口134以形成通孔开口150，并且通孔开口150暴露接合焊盘234的表面。在一些实施例中，通孔开口150还可以暴露介电层126的导电器件124的部分。通孔开口150穿透第一芯片100。应当注意，在可选的实施例中，导电器件124可以不邻近通孔开口，并且因此不会被通过通孔开口150暴露。
然后，如图2H所示，去除掩模140。在一些实施例中，在去除掩模140之后，衬垫材料层138保留在第一衬底102的表面上。
参考图1和图2I，在步骤S40中，通孔160形成在通孔开口150中。在一些实施例中，通孔160包括衬垫层138a、扩散阻挡层162和导电层164，其中扩散阻挡层162在导电层164的一边。衬垫层138a作为隔离层使得导电层164和第一衬底102不会直接彼此接触。扩散阻挡层162用于防止导电层164扩散至器件104。通孔160是，例如，通过如下操作形成的。再次参考图2H，扩散阻挡层(未显示)共形地形成在通孔开口150的侧壁上并且在沉积在位于第一衬底102的顶面上的剩余的衬垫材料层138上方。然后，导电材料层(未显示)形成在阻挡扩散材料层上并且填充在通孔开口150中。然后，通过研磨、化学机械抛光(CMP)、抛光、腐蚀或其他减小工艺同时去除位于通孔开口150上方的多余的材料。相应地，通孔160的顶面基本与第一衬底102的顶面共面。
在一些实施例中，扩散阻挡层162由钴(Co)、钽(Ta)、钨(W)、钛(Ti)、钽氮化物(TaN)、氮化钛(TiN)，钴钨(CoW)或任何合适的导电材料制成。在可选的实施例中，扩散阻挡层162包括诸如TaN/Ta或TiN/Ti的双层。在一些实施例中，扩散阻挡层162通过CVD、PVD、PECVD或任意的合适的工艺形成。在一些实施例中，导电层164由铜(Cu)、铝(Al)、铝铜(AlCu)、金、钛、钴、合金或任意合适的导电材料制成。导电层164通过，例如，电化学镀(ECP)、电镀、化学镀或合适的工艺形成。
在一些实施例中，在通孔开口150形成之前形成衬垫材料层138。因此，衬垫层138a仅仅形成在通孔开口150的上部上，并且衬垫层138a在第一衬底102和扩散阻挡层162之间。然而，在可选的实施例中，衬垫层(未示出)可以在通孔开口150形成之后形成，并且衬垫层是，例如形成在通孔开口的侧壁上。此外，在可选的实施例中，可以通过在蚀刻工艺中同时去除第一衬底102的部分、介电层112的部分和介电层126的部分来形成连接第一开口134的第二开口136。
在一些实施例中，通孔160是多个阶梯形状。即，不具有垂直侧壁和固定尺寸，通孔160具有诸如四个阶梯ST1、ST2、ST3和ST4的多个阶梯，并且通孔160具有诸如四个尺寸d1、d2、d3和d4的不同的尺寸。在一些实施例中，尺寸d2大于尺寸d1并且大于或等于尺寸d3，并且尺寸d3大于或等于尺寸d4，并且尺寸d4大于或等于尺寸d1。
如图2J所示，在一些实施例中，形成在钝化层174中的导电元件172形成在第一芯片100的表面(背侧)上方。导电元件172电连接至通孔160。在一些实施例中，钝化层174的材料是PBO、氧化硅，聚酰亚胺或任何合适的绝缘材料。在一些实施例中，导电元件172由具有低电阻的导电材料制成，诸如铜、铝、铜合金、铝合金或合适的材料。
在一些实施例中，凸块下金属件(UBM)层176形成在导电元件172的上方，并且连接件178形成在UBM层176上方。UBM层176可以包括粘附层和/或润湿层。在一些实施例中，UBM层176由钛、氮化钛、氮化钽、钽等制成。在一些实施例中，UBM层176还包括铜晶种层。在一些实施例中，连接件178是焊料球、柱、导电凸块或合适的导电连接件。连接件178由低电阻导电材料制成，诸如焊料或焊料合金。包括在焊料合金中的示例性元素包括Sn、Pb、Ag、Cu、Ni、Bi或它们的组合。如图2J所示，形成三维集成电路结构300。三维集成电路结构300可以通过连接件178附加至另一衬底，诸如印刷电路板(PCB)，高密度互连件、硅衬底、有机衬底、陶瓷基片、介质基片、压板、另一半导体封装结构等。相应地，从三维集成电路结构300的第一芯片100一侧形成位于第二芯片200和外部器件或连接件之间的连接。类似的，可以通过至外部器件的通孔160从第一芯片100或第二芯片200提供功率或数据连接。
在一些实施例中，第一芯片100的通孔160穿透第一芯片以在接合界面135处直接接触第二芯片200的接合焊盘234。通孔160设置在接合焊盘234上而没有延伸至第二芯片200内。扩散阻挡层162在导电层164和接合焊盘234之间，并且在接合界面135接触接合焊盘234。在一些实施例中，通孔160的在接合界面135处的尺寸d1与接合界面135的接合焊盘的尺寸不同。在一些实施例中，通孔160的在接合界面135处的尺寸d1大于或小于接合焊盘234的在接合界面135处的尺寸d。
与通过从第一衬底和第一介电层至第二芯片的第二介电层蚀刻形成的通孔开口相比，在一些实施例中，通过顺序形成第一开口134和第二开口136并且连接第一开口134和第二开口136形成通孔开口150。由于每个第一开口134和第二开口136的每个的深宽比小，因此相比于具有高的深宽比的通孔，减小了蚀刻通孔开口的挑战。此外，在混合接合中，两个芯片的接合焊盘接合并且因此要求接合焊盘的形状和平整度，并且接合焊盘的表面的诸如铜氧化的金属氧化可能在接合期间发生。在一些实施例中，形成第一芯片100的通孔160以在第一芯片100和第二芯片200接合之后直接接触第二芯片的接合焊盘234，并且因此降低了通孔160和接合焊盘234的形状和平整度的要求，并且防止形成金属氧化的发生。相应地，提高了在第一芯片100和第二芯片200之间的电连接，并且优化了电连接件和三维集成电路结构300的可靠性。
另外地，以上公开的实施例不限于以上所描述的步骤的顺序和结构。图3A至图3C是根据本发明的一些实施例的示出三维集成电路结构的制造方法的示意图。
参考图2E和图3A，如上所述，接合第一芯片100和第二芯片200，并且形成第二开口136和衬垫材料层138。在一些实施例中，通过使用第一衬底102作为掩模蚀刻衬垫材料层138。例如，通过诸如干蚀刻工艺的各向异性蚀刻工艺去除在第一衬底102的顶面上和在介电层112上方的衬垫材料层138，并且保留第一衬底102的侧面上的衬垫材料层138(在图3A中显示为衬垫层138a)。此外，由于介电层112和126和衬垫层138的材料是类似的，因此在蚀刻工艺期间也去除了介电层112和126的部分。因此，连接第一开口134和第二开口136以形成通孔开口150。
参考图2E和图3B，在一些实施例中，如上所述，通孔160，例如，通过形成扩散阻挡材料层(未显示)和导电材料层(未显示)形成。然后，通过研磨、CMP、抛光、蚀刻或其他减少工艺去除扩散阻挡材料层和导电材料层的在通孔开口150上方和在第一衬底102的顶面上方延伸的的多余的材料，以形成扩散阻挡层162和导电层164。在一些实施例中，通孔160包括衬垫层138a、扩散阻挡层162和导电层164，其中衬垫层138a是保留的衬垫材料层138。在一些实施例中，通孔160是多阶梯的形状并且具有诸如四个阶梯ST1、ST2、ST3和ST4的多个阶梯形状，并且通孔160具有诸如四个尺寸d1、d2、d3和d4的不同的尺寸。
参考图3C，类似于图2J，导电元件172形成在钝化层174中，UBM层176和连接件178顺序形成在第一衬底102的背侧上方，例如，如上所述。相应地，三维集成电路结构300a形成并且可以通过连接件178附加至另一衬底上、另一半导体封装结构等。
在一些实施例中，第一衬底102用作掩模，并且因此省略了掩模的形成和去除。相应地，可以减少用于三维集成电路结构300a的制造方法的成本和时间。
应当注意，在所述实施例中，尽管第一芯片和第二芯片被堆叠并且接合以形成芯片上芯片的配置，但是这样的配置并不旨在以任何形式限制本发明的实施例。在一些实施例中，堆叠件可以具有晶圆上芯片(COW)接合配置或晶圆与晶圆接合配置。
在以上实施例中，通过在接合第一芯片和第二芯片之前在第一介电层中形成第一开口，在接合之后在第一芯片的第一衬底中形成第二开口以及连接第一开口和第二开口来形成通孔开口。通孔开口形成为穿过第一芯片而没有延伸至第二芯片内。由于用于第一和第二开口的每个的深宽比小，因此减小了穿过芯片蚀刻通孔开口的挑战。穿透第一芯片的通孔设置在第二芯片的接合焊盘上并且在接合界面处直接接触第二芯片。扩散阻挡层在导电层和接合焊盘之间并且在接合界面直接接触接合焊盘。由于通孔在接合之后形成，因此降低了通孔和接合焊盘的形状和平整度的要求并且防止了金属氧化的发生。相应地，提高了第一芯片和第二芯片之间的电连接，并且优化了三维集成电路结构的电连接和可靠性。
一种三维集成电路包括第一芯片和第二芯片。第一芯片在接合界面处接合至第二芯片。第一芯片的通孔和第二芯片的接合焊盘电连接，并且通孔的扩散阻挡层在接合界面处接触接合焊盘。
一种三维集成电路包括第一芯片和第二芯片。第一芯片在接合界面接处合至第二芯片。第一芯片的通孔在接合界面处接触第二芯片的接合焊盘，通孔穿透第一芯片，并且通孔在接合界面处的尺寸与接合焊盘在接合界面处的尺寸不同。
一种三维集成电路结构的制造方法包括如下操作。提供第一芯片和第二芯片，其中第一芯片包括第一衬底和第一介电层，第一介电层中具有第一开口，并且第二芯片包括第二衬底和第二介电层，第二介电层中具有接合焊盘。通过第一介电层和第二介电层接合第一芯片和第二芯片，其中第一开口暴露接合焊盘。第二开口形成为穿过第一衬底，其中第二开口连接至第一开口以形成通孔开口。在通孔开口中形成通孔。
根据本发明的一个实施例，提供了一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔和所述第二芯片的接合焊盘电连接，并且所述通孔的扩散阻挡层在所述接合界面处接触所述接合焊盘。
在上述三维集成电路结构中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层。
在上述三维集成电路结构中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。
在上述三维集成电路结构中，所述通孔穿透所述第一芯片。
在上述三维集成电路结构中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘位于所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。
在上述三维集成电路结构中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。
在上述三维集成电路结构中，所述通孔是多阶梯形状的。
根据本发明的另一实施例，还提供了一种三维集成电路结构，包括：第一芯片，在接合界面处接合至第二芯片，其中，所述第一芯片的通孔在所述接合界面处接触所述第二芯片的接合焊盘，所述通孔穿透所述第一芯片，并且所述通孔在所述接合界面处的尺寸与所述接合焊盘在所述接合界面处的尺寸不同。
在所述三维集成电路结构中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层，并且所述扩散阻挡层在所述接合界面处接触所述接合焊盘。
在所述三维集成电路结构中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。
在所述三维集成电路结构中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘在所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。
在所述三维集成电路结构中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。
在所述三维集成电路结构中，所述通孔在所述接合界面处的尺寸大于所述接合焊盘在所述接合界面处的尺寸。
在所述三维集成电路结构中，所述通孔在所述接合界面处的尺寸小于所述接合焊盘在所述接合界面处的尺寸。
根据本发明的又一实施例，还提供了一种三维集成电路结构的制造方法，所述制造方法包括：提供第一芯片和第二芯片，其中，所述第一芯片包括第一衬底和第一介电层，所述第一介电层中具有第一开口，并且所述第二芯片包括第二衬底和第二介电层，所述第二介电层中具有接合焊盘；通过所述第一介电层和所述第二介电层接合所述第一芯片和所述第二芯片，其中，所述第一开口暴露所述接合焊盘；穿过所述第一衬底形成第二开口，其中，所述第二开口连接至所述第一开口以形成通孔开口；以及在所述通孔开口中形成通孔。
在所述三维集成电路结构的制造方法中，所述第一芯片还包括位于所述第一衬底和所述第一介电层之间的第三介电层，并且所述第一开口还延伸至所述第三介电层内。
在所述三维集成电路结构的制造方法中，形成所述第二开口的步骤包括去除所述第三介电层的部分。
在所述三维集成电路结构的制造方法中，形成所述第二开口的步骤包括：去除所述第一衬底的部分直到暴露所述第三介电层的部分；在所述第一衬底上方和所述第三介电层的暴露部分上方形成衬垫材料层；并且去除所述衬垫材料层的部分和所述第三介电层的另一部分以形成所述第二开口。
在所述三维集成电路结构的制造方法中，去除所述衬垫材料层的所述部分和所述第三介电层的另一部分的步骤包括：通过使用所述第一衬底作为掩模来蚀刻所述衬垫材料层和所述第三介电层。
在所述三维集成电路结构的制造方法中，所述第二开口的尺寸与所述第一开口的尺寸不同。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应当理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应当意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种三维集成电路结构，包括：
第一芯片，在接合界面处接合至第二芯片，
其中，所述第一芯片的通孔和所述第二芯片的接合焊盘电连接，并且所述通孔的扩散阻挡层在所述接合界面处接触所述接合焊盘。
2.根据权利要求1所述的三维集成电路结构，其中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层。
3.根据权利要求2所述的三维集成电路结构，其中，所述通孔还包括衬垫层，并且所述扩散阻挡层位于所述衬垫层和所述导电层之间。
4.根据权利要求1所述的三维集成电路结构，其中，所述通孔穿透所述第一芯片。
5.根据权利要求1所述的三维集成电路结构，其中，所述通孔穿透所述第一芯片的第一衬底和第一介电层，所述接合焊盘位于所述第二芯片的第二介电层中，并且所述第一介电层接合至所述第二介电层。
6.根据权利要求5所述的三维集成电路结构，其中，所述通孔包括导电层、位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的所述扩散阻挡层以及位于所述第一衬底和所述扩散阻挡层之间的衬垫层。
7.根据权利要求1所述的三维集成电路结构，其中，所述通孔是多阶梯形状的。
8.一种三维集成电路结构，包括：
第一芯片，在接合界面处接合至第二芯片，
其中，所述第一芯片的通孔在所述接合界面处接触所述第二芯片的接合焊盘，所述通孔穿透所述第一芯片，并且所述通孔在所述接合界面处的尺寸与所述接合焊盘在所述接合界面处的尺寸不同。
9.根据权利要求8所述的三维集成电路结构，其中，所述通孔包括导电层以及位于所述导电层旁边且位于所述导电层和所述接合焊盘之间的扩散阻挡层，并且所述扩散阻挡层在所述接合界面处接触所述接合焊盘。
10.一种三维集成电路结构的制造方法，所述制造方法包括：
提供第一芯片和第二芯片，其中，所述第一芯片包括第一衬底和第一介电层，所述第一介电层中具有第一开口，并且所述第二芯片包括第二衬底和第二介电层，所述第二介电层中具有接合焊盘；
通过所述第一介电层和所述第二介电层接合所述第一芯片和所述第二芯片，其中，所述第一开口暴露所述接合焊盘；
穿过所述第一衬底形成第二开口，其中，所述第二开口连接至所述第一开口以形成通孔开口；以及
在所述通孔开口中形成通孔。
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