CN109148361B - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制作方法。在所述半导体器件中，隔离层至少覆盖第一开孔的侧面，一方面，隔离层在干法刻蚀以暴露第一金属层和第二金属层的工艺中，防止过刻蚀反溅的第一金属层和第二金属层扩散到第一衬底；另一方面，隔离层作为阻挡层，防止互连层扩散到第一衬底中。进一步的，隔离层包含氮化硅层，氮化硅层比较致密，有利于防止金属层例如是铜反溅扩散到第一衬底的侧壁。再进一步的，隔离层还包括第一氧化硅层和第二氧化硅层，第二氧化硅层用以保护氮化硅层不被刻蚀消耗；第一氧化硅层，用于提高氮化硅层和第一衬底之间的粘合力，同时缓解氮化硅层的应力，防止由于氮化硅层应力过大可能导致的晶圆上的芯片断裂。

Description

半导体器件及其制作方法
技术领域
本发明属于集成电路制造技术领域，具体涉及半导体器件及其制作方法。
背景技术
TSV(Through Silicon Via，硅通孔)技术是通过在芯片与芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的新技术，其能在三维方向使得堆叠密度更大。
TSV技术中常采用一种由三个纵向相通的开孔组合形成的TSV嵌套孔结构，通过TSV嵌套孔分别连接两晶圆的金属层实现互连，这种TSV嵌套孔结构能在很大程度上满足了键合后的金属互连的需求。
但是，发明人发现，这种TSV嵌套孔结构在实际应用中的局限性也日益突出。具体而言，第一开孔贯穿第一晶圆的第一衬底，并位于两晶圆的金属层上方，第二开孔位于第二晶圆的第二金属层的上方，在执行干法刻蚀以暴露第一金属层和第二金属层的工艺过程中，如果不进行一定程度的过刻蚀，容易导致第一金属层和第二金属层暴露不充分，但如果进行过刻蚀，容易存在金属反溅到第一衬底，进而导致金属扩散污染第一晶圆。
发明内容
本发明的目的在于解决金属扩散污染晶圆的问题。
为解决上述技术问题，本发明提供半导体器件，包括：
第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底正面上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；
第一开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，所述第一开孔位于所述第一金属层和所述第二金属层上方；
第二开孔，所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；
隔离层，所述隔离层至少覆盖所述第一开孔的侧面，所述隔离层包含氮化硅层；
第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；
互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，
引出层，所述引出层与所述互连层电连接。
进一步的，所述隔离层还包括第一氧化硅层，所述第一氧化硅层至少覆盖所述第一开孔的侧面，所述氮化硅层覆盖所述第一氧化硅层。
进一步的，所述隔离层还包括第二氧化硅层，所述第二氧化硅层覆盖所述氮化硅层。
进一步的，所述第一金属层和所述第二金属层的材质为铜或铜合金。
进一步的，所述隔离层还位于所述第二开孔的侧面。
进一步的，所述隔离层还覆盖所述第一衬底的背面。
本发明还提供一种半导体器件的制作方法，包括：
提供键合后的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；
形成第一开孔和第二开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，并位于所述第一金属层和所述第二金属层上方；所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；
执行干法刻蚀工艺，以暴露所述第一金属层和所述第二金属层并形成第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；
形成互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，
形成引出层，所述引出层与所述互连层电连接；
所述制作方法还包括：
执行干法刻蚀工艺之前形成隔离层，所述隔离层至少覆盖所述第一开孔的表面，在执行干法刻蚀工艺时去除部分所述第一开孔底面的所述隔离层。
本发明提供半导体器件，一方面，隔离层在干法刻蚀以暴露第一金属层和第二金属层的工艺中，防止过刻蚀反溅的第一金属层和第二金属层扩散到第一衬底；另一方面，隔离层作为阻挡层，防止互连层扩散到第一衬底中。进一步的，所述隔离层包含氮化硅层，所述氮化硅层比较致密，有利于防止第一金属层和第二金属层例如是铜反溅扩散到第一衬底的侧壁。再进一步的，所述隔离层还包括第一氧化硅层和第二氧化硅层，第二氧化硅层用以保护氮化硅层不被刻蚀消耗；第一氧化硅层，致密性好，表面覆盖性好，用于提高氮化硅层和第一衬底之间的粘合力，同时缓解氮化硅层的应力，防止由于氮化硅层应力过大可能导致的晶圆上的芯片断裂。
附图说明
图1为一种TSV嵌套孔结构形成方法中干法刻蚀工艺暴露第一金属层和第二金属层后的剖面示意图；
图2为本发明一实施例中隔离层覆盖第一开孔的半导体器件的剖面示意图；
图3为本发明另一实施例中隔离层覆盖第一开孔和第二开孔的半导体器件的剖面示意图；
图4为本发明一实施例中半导体器件的制作方法的流程图；
图5为本发明一实施例中键合后的第一晶圆和第二晶圆的剖面示意图；
图6为本发明一实施例中形成第一开孔后的剖面示意图；
图7为本发明一实施例中形成第二开孔后的剖面示意图；
图8为本发明一实施例中形成隔离层后的剖面示意图；
图9为本发明一实施例中形成填充层后的剖面示意图；
图10为本发明一实施例中回刻蚀填充层后的剖面示意图；
图11为本发明一实施例中涂覆光刻胶后的剖面示意图；
图12为本发明一实施例中图形化光刻胶后的剖面示意图；
图13为本发明一实施例中形成第三浅槽后的剖面示意图；
图14为本发明一实施例中去除光刻胶和填充层后的剖面示意图；
图15为本发明一实施例中暴露第一金属层和第二金属层后的剖面示意图；
图16为本发明一实施例中形成互连层后的剖面示意图；
图17为本发明另一实施例中在第一开孔之后形成隔离层后的剖面示意图；
图18为本发明另一实施例中形成第二开孔之后的剖面示意图。
其中，附图标记如下：
10-第一晶圆；
101-第一衬底；102-第一介质层；103-第一金属层；
20-第二晶圆；
201-第二衬底；202-第二介质层；203-第二金属层；
41-第一开孔；42-第二开孔；43-第三开孔；80-键合界面；
30-第一晶圆；
301-第一衬底；302-第一介质层；302a-第一介质层第一部分；302b-第一介质层第二部分；303-第一金属层；304-第一刻蚀停止层；305-钝化层；
306-隔离层；306a-第一氧化硅层；306b-氮化硅层；306c-第二氧化硅层；
307-互连层；308-绝缘层；309-引出层；
40-第二晶圆；
401-第二衬底；402-第二介质层；402a-第二介质层第一部分；402b-第二介质层第二部分；403-第二金属层；404-第二刻蚀停止层；
50-键合界面；
51-第一开孔；52-第二开孔；53’-第三浅槽；53-第三开孔。
60-填充层；70-光刻胶。
具体实施方式
如背景所述，TSV嵌套孔结构能在很大程度上满足了键合后的金属互连的需求。然而，发明人发现，目前的TSV嵌套孔结构实现金属互连在实际应用中存在局限性。究其原因，在执行干法刻蚀以暴露第一金属层和第二金属层的工艺过程中，如果不进行一定程度的过刻蚀，容易导致第一金属层和第二金属层暴露不充分，但如果进行过刻蚀，容易存在金属反溅到第一衬底，进而导致金属扩散污染第一晶圆。
具体而言，如图1所示，第一晶圆10和第二晶圆20相互键合，所述第一晶圆10包括第一衬底101、位于所述第一衬底101上的第一介质层102和嵌设于第一介质层102中的第一金属层103，第二晶圆20包括第二衬底201、位于第二衬底201上的第二介质层202和嵌设于第二介质层202中的第二金属层203，第一介质层102面向第二介质层202，形成键合界面80；第一开孔41贯穿第一衬底101和部分第一介质层102，并位于第一金属层103和第二金属层203的上方。第二开孔42贯穿第一晶圆10和部分第二介质层202并位于第二金属层203的上方。执行干法刻蚀工艺暴露第一金属层103的过程中形成第三开孔43。
然而，在执行干法刻蚀工艺以暴露第一金属层103和第二金属层203过程中，如果不进行一定程度的过刻蚀，容易导致第一金属层103和第二金属层203暴露不充分，但如果进行过刻蚀，干法刻蚀过程利用电场对等离子体进行引导和加速，当高能量的等离子体轰击第一金属层103和第二金属层203表面的被刻蚀物(即第一介质层102和第二介质层202)时，将被刻蚀物材料的原子击出，实现刻蚀的目的，为了暴露充分，过刻蚀的过程中第一金属层103和第二金属层203的表面也被高能量的等离子体轰击，存在金属反溅，第一金属层103和第二金属层203的材质例如是铜，这样反溅的铜很容易扩散到第一衬底101的侧壁(图中圈内所示)，进而污染了第一晶圆10。
基于上述研究，本发明实施例提供了一种半导体器件及其制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件，如图2和图15所示，包括：
第一晶圆30和第二晶圆40，所述第一晶圆30包括第一衬底301、位于所述第一衬底301正面上的第一介质层302和嵌设于所述第一介质层302中的第一金属层303，所述第二晶圆40包括第二衬底401、位于所述第二衬底401正面上的第二介质层402和嵌设于所述第二介质层402中的第二金属层403，所述第一介质层302面向所述第二介质层402；
第一开孔51，所述第一开孔51贯穿所述第一衬底301和部分所述第一介质层302，所述第一开孔51位于所述第一金属层303和所述第二金属层403上方；
第二开孔52，所述第二开孔52贯穿所述第一晶圆30和部分所述第二介质层402并位于所述第二金属层403上方，所述第二开孔52与所述第一开孔51连通；
隔离层306，所述隔离层306至少覆盖所述第一开孔51的侧面，所述隔离层306包含氮化硅层306b；
第三开孔53，所述第三开孔53位于所述第一开孔51和所述第二开孔52之间并与所述第一开孔51和所述第二开孔52连通，所述第三开孔53的横截面宽度大于所述第二开孔52的横截面宽度且小于所述第一开孔51的横截面宽度，所述第三开孔53暴露出所述第一金属层303；
互连层307，所述互连层307通过所述第一开孔51、所述第三开孔53和所述第二开孔52与所述第一金属层303和第二金属层403电连接；以及，
引出层309，所述引出层309与所述互连层307电连接。
进一步的，第一金属层303和第二金属层403的材质为铜或铜合金。
进一步的，所述隔离层306还包括第一氧化硅层306a，所述第一氧化硅层306a至少覆盖所述第一开孔51的侧面，所述氮化硅层306b覆盖所述第一氧化硅层306a。
更进一步的，所述隔离层306还包括第二氧化硅层306c，所述第二氧化硅层306c覆盖所述氮化硅层306b。
第二氧化硅层306c，用于起主要的隔离作用，同时作为后续干法刻蚀的保护层，保护氮化硅层306b不被刻蚀消耗；氮化硅层306b，作为隔离层，防止第一金属层303和第二金属层403例如是铜溅射后扩散到第一衬底301的侧壁，进而影响第一晶圆30的性能；第一氧化硅层306a，致密性好，表面覆盖性好，用于提高氮化硅层306b和第一衬底301之间的粘合力，同时缓解氮化硅层306b的应力，防止由于氮化硅层306b应力过大可能导致的晶圆上的芯片断裂。
进一步的，互连层307为导电材料，可以为铜或铜合金，可采用电镀工艺填充形成。此处，隔离层306作为阻挡层，防止互连层307扩散到第一衬底301中。
优选的，所述引出层309可以为铝层。
优选的，所述第一衬底301背面还分布有钝化层305，隔离层306还覆盖钝化层305的表面。
优选的，所述隔离层306还覆盖所述第二开孔52的侧面，如图3所示。
本发明实施例提供的半导体器件中,隔离层306的作用在于，在干法刻蚀以暴露第一金属层303和第二金属层403的工艺中，防止过刻蚀反溅的第一金属层303和第二金属层403(例如材质为铜)扩散到第一衬底301；隔离层306的另一作用在于，作为阻挡层，防止互连层307(例如材质为铜)扩散到第一衬底301中。
本发明实施例还提供了一种半导体器件的制作方法，如图4所示，包括：
提供键合后的第一晶圆30和第二晶圆40，所述第一晶圆30包括第一衬底301、位于所述第一衬底301正面上的第一介质层302和嵌设于所述第一介质层302中的第一金属层303，所述第二晶圆40包括第二衬底401、位于所述第二衬底401上的第二介质层402和嵌设于所述第二介质层402中的第二金属层403，所述第一介质层302面向所述第二介质层402；
形成第一开孔51和第二开孔52，所述第一开孔51贯穿所述第一衬底301和部分所述第一介质层302，并位于所述第一金属层303和所述第二金属层403上方；所述第二开孔52贯穿所述第一晶圆10和部分所述第二介质层402并位于所述第二金属层403上方，所述第二开孔52与所述第一开孔51连通；
执行干法刻蚀工艺，以暴露所述第一金属层303和所述第二金属层403并形成第三开孔53，所述第三开孔53位于所述第一开孔51和所述第二开孔52之间并与所述第一开孔51和所述第二开孔52连通，所述第三开孔53的横截面宽度大于所述第二开孔52的横截面宽度且小于所述第一开孔51的横截面宽度，所述第三开孔53暴露出所述第一金属层303；
形成互连层307，所述互连层307通过所述第一开孔51、所述第三开孔53和所述第二开孔52与所述第一金属层303和第二金属层304电连接；
形成引出层309，所述引出层309与所述互连层307电连接；
所述制作方法还包括：
执行干法刻蚀工艺之前形成隔离层306，所述隔离层306至少覆盖所述第一开孔51的表面，在执行干法刻蚀工艺时去除部分所述第一开孔51底面的所述隔离层306。
需说明的是，在两个晶圆堆叠时总有一个晶圆处于上部，一个晶圆处于下部，但本发明并不限定第一晶圆和第二晶圆哪个晶圆必须要放在上方/下方，而是可以互换上下晶圆的位置。在本文中，为了描述简单、方便，只示出了这两个晶圆的一种位置关系，而本领域技术人员均能理解，在本文中描述的所有技术内容也同样适用于“第一晶圆”与“第二晶圆”的位置上下颠倒的情况，此时堆叠式半导体装置的各层的位置关系也相应地上下颠倒。在一些情况下，优选地，在对两个晶圆进行键合处理期间，将晶圆弯曲度(bow)比较大的晶圆放在下面。但是，在这种情况下，在晶圆键合结束后，也可以根据实际需求来决定是否上下颠倒，从而确定最终哪个晶圆在上面、哪个晶圆在下面。
应理解，在本文中，“第一”、“第二”、“第三”、“第四”等编号只是为了对具有相同名称的各个不同部件或工艺进行区分之用，并不意味着顺序或位置关系等。另外，对于具有相同名称的各个不同部件，例如“第一衬底”和“第二衬底”、“第一介质层”和“第二介质层”等等，并不意味着它们都具有相同的结构或部件。例如，尽管图中未示出，但是在绝大部分情况下，“第一衬底”和“第二衬底”中形成的部件都不一样，衬底的结构也可能不一样。在一些实施方式中，衬底可以为半导体衬底，由适合于半导体装置的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有各种装置(不限于半导体装置)构件(图中未示出)。衬底还可以已经形成有其他层或构件，例如：栅极结构、接触孔、介质层、金属连线和通孔等等。
下面结合图3、图5至图16所示，详细介绍本实施例提供的一种半导体器件的制作方法。
如图5所示，提供键合后的第一晶圆30和第二晶圆40,所述第一晶圆30包括第一衬底301、位于所述第一衬底301正面上的第一介质层302和嵌设于所述第一介质层302中的第一金属层303，所述第二晶圆40包括第二衬底401、位于所述第二衬底401上的第二介质层402和嵌设于所述第二介质层402中的第二金属层403，所述第一介质层302面向所述第二介质层402，形成键合界面50；
优选的，两晶圆键合后，还对第一晶圆30和/或第二晶圆40进行减薄。
进一步的，第一介质层302包括第一介质层第一部分302a和第一介质层第二部分302b，所述第一金属层303嵌设于所述第一介质层第一部分302a和第一介质层第二部分302b之间；第二介质层402包括第二介质层第一部分402a和第二介质层第二部分402b，所述第二金属层403嵌设于所述第二介质层第一部分402a和第二介质层第二部分402b之间。
更进一步的，第一晶圆30还包括第一刻蚀停止层304，所述第一刻蚀停止层304位于所述第一金属层303与第一介质层第二部分302b之间；第二晶圆40还包括第二刻蚀停止层404，所述第二刻蚀停止层404位于所述第二金属层403与第二介质层第二部分402b之间。
进一步的，第一金属层303和第二金属层403的材质例如是铜。
进一步的，所述第一衬底301背面还分布有钝化层305，所钝化层305例如是氧化硅层，用于保护第一晶圆30表面。
接着，如图6所示，形成第一开孔51；刻蚀工艺终止于第一介质层第一部分302a，形成第一开孔51，第一开孔51贯穿所述第一衬底301和部分第一介质层第一部分302a，并位于第一金属层303和第二金属层403上方。
接着，如图7所示，形成第二开孔52；刻蚀工艺终止于第二刻蚀停止层404，形成第二开孔52；第二开孔52贯穿第一晶圆30和第二介质层第二部分402b并位于所述第二金属层403上方，所述第二开孔52与所述第一开孔51连通。
接着，如图8所示，形成第一氧化硅层306a，第一氧化硅层306a覆盖钝化层305的表面、第一开孔51表面和第二开孔52表面；形成氮化硅层306b，氮化硅层306b覆盖第一氧化硅层306a表面；形成第二氧化硅层306c，第二氧化硅层306c覆盖氮化硅层306b表面。第一氧化硅层306a、氮化硅层306b和第二氧化硅层306c组成隔离层306。
第二氧化硅层306c，用于起主要的隔离作用，同时作为后续干法刻蚀的保护层，保护氮化硅层306b不被刻蚀消耗；氮化硅层306b作为隔离层，防止第一金属层303和第二金属层403例如是铜溅射后扩散到第一衬底301的侧壁，进而影响第一晶圆30的性能；第一氧化硅层306a致密性好，表面覆盖性好，用于提高氮化硅层306b和第一衬底301之间的粘合力，同时缓解氮化硅层306b的应力，防止由于氮化硅层306b应力过大可能导致的晶圆上的芯片断裂。
接着，如图9所示，形成填充层60，所述填充层60填充第一开孔51和第二开孔52，并覆盖隔离层306的表面。所述填充层60采用流动性好的BARC(Bottom Anti ReflectiveCoating，底部抗反射涂层)。
接着，如图10所示，回刻蚀去除隔离层306表面和第一开孔51中的BARC，剩余的BARC顶面与第一开孔51底部的第二氧化硅层306c表面齐平。
接着，如图11所示，在第一开孔51中涂覆光刻胶70，所述光刻胶70还覆盖隔离层306的顶层表面。
接着，如图12所示，形成图形化的光刻胶70，所述图形化的光刻胶70覆盖隔离层306的顶层表面以及第一开孔51侧壁的隔离层306，所述图形化的光刻胶70具有光刻胶开口70’，所述光刻胶开口70’的横截面宽度大于所述第二开孔52的横截面宽度且小于所述第一开孔51的横截面宽度。
接着，如图13所示，形成第三浅槽53’，利用图形化的光刻胶70作掩膜，执行刻蚀工艺，刻蚀去除位于第一金属层303上方的被光刻胶开口70’暴露出的隔离层306及其下方的部分厚度的第一介质层302以形成第三浅槽53’。
接着，如图14所示，去除光刻胶70以及第二开孔52中的BARC。
接着，如图15所示，执行干法刻蚀工艺，以暴露第一金属层303和第二金属层403；去除钝化层305上方和第一开孔51底部的隔离层306，还去除位于第一金属层303上方的被第三浅槽53’暴露出的第一介质层第一部分302a，暴露出部分第一金属层303的同时形成第三开孔53；并去除第二开孔52底部的隔离层306及其正下方的第二刻蚀停止层204，暴露出部分第二金属层403。此步骤形成由第一开孔51、第二开孔52和第三开孔53组成的TSV嵌套孔结构。
接着，如图16所示，形成互连层307，互连层307填充第一开孔51、第二开孔52和第三开孔53并与第一金属层303和第二金属层403电连接，互连层307还覆盖所述隔离层306表面；之后，执行化学机械研磨工艺，去除隔离层306表面的互连层307以及使第一开孔51中的互连层307平坦化。
互连层307为导电材料，可以为铜或铜合金，可采用电镀工艺填充形成。
本发明中隔离层306的作用在于，在干法刻蚀以暴露第一金属层303和第二金属层403的工艺中，防止过刻蚀反溅的第一金属层303和第二金属层403(例如材质为铜)扩散到第一衬底301；隔离层306的另一作用在于，作为阻挡层，防止互连层307(例如材质为铜)扩散到第一衬底301中。
隔离层306中氮化硅层306b的厚度可以根据互连层307(例如材质为铜)的填充量和干法刻蚀过程的可控性共同决定。
最后，继续参照图3所示，形成引出层309，引出层309与互连层307电连接。具体实施时，形成引出层309的步骤包括：首先，形成绝缘层308，绝缘层308位于隔离层306和互连层307表面；接着，形成连接孔，所述连接孔贯穿绝缘层308并位于互连层307上方；再接着，形成引出层309，所述引出层309通过连接孔与互连层307电连接。所述引出层309可以为铝层，通过在绝缘层308表面整体沉积铝，之后反刻蚀形成，最终形成如图3所示的半导体器件。
在图5至图16中，在形成第一开孔51和第二开孔52之后形成隔离层306，这样隔离层306同时覆盖第一开孔51和第二开孔52的侧面，可以较为有效保护侧面。但应理解，也可以选择在形成第一开孔51之后，即形成隔离层306。
具体如图6所示，形成第一开孔51之后，接着参见图17、图18和图2详细介绍另一种实施例方法。
如图17所示，形成隔离层306；首先，形成第一氧化硅层306a，第一氧化硅层306a覆盖钝化层305的表面和第一开孔51表面；接着，形成氮化硅层306b，氮化硅层306b覆盖第一氧化硅层306a表面；最后，形成第二氧化硅层306c，第二氧化硅层306c覆盖氮化硅层306b表面。第一氧化硅层306a、氮化硅层306b和第二氧化硅层306c组成隔离层306。
接着，如图18所示，形成第二开孔52；刻蚀工艺终止于第二刻蚀停止层404，形成第二开孔52；第二开孔52位于第二金属层403上方，第二开孔52贯穿部分第一开孔51底部的隔离层306及其下方的第一介质层302和第二介质层第二部分402b。
接下来，半导体器件的制作方法和图9至图16介绍方法相似，最后形成如2所示的半导体器件。
综上所述，一方面，隔离层306在干法刻蚀以暴露第一金属层303和第二金属层403的工艺中，防止过刻蚀反溅的第一金属层303和第二金属层403扩散到第一衬底301；另一方面，隔离层306作为阻挡层，防止互连层307扩散到第一衬底301中，进而有效保护晶圆。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的器件而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：
第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底正面上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；
第一开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，所述第一开孔位于所述第一金属层和所述第二金属层上方；
第二开孔，所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；
隔离层，所述隔离层至少覆盖所述第一开孔的侧面，所述隔离层包含氮化硅层；
第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；
互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，
引出层，所述引出层与所述互连层电连接，
其中，所述隔离层未覆盖所述第三开孔。
2.如权利要求1所述的一种半导体器件，其特征在于，所述隔离层还包括第一氧化硅层，所述第一氧化硅层至少覆盖所述第一开孔的侧面，所述氮化硅层覆盖所述第一氧化硅层。
3.如权利要求2所述的一种半导体器件，其特征在于，所述隔离层还包括第二氧化硅层，所述第二氧化硅层覆盖所述氮化硅层。
4.如权利要求1所述的一种半导体器件，其特征在于，所述第一金属层和所述第二金属层的材质为铜或铜合金。
5.如权利要求1至4中任一项所述的一种半导体器件，其特征在于，所述隔离层还覆盖所述第二开孔的侧面。
6.如权利要求1至4中任一项所述的一种半导体器件，其特征在于，所述隔离层还覆盖所述第一衬底的背面。
7.如权利要求1至4中任一项所述的半导体器件的制作方法，其特征在于，包括：
提供键合后的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底正面上的第一介质层和嵌设于所述第一介质层中的第一金属层，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层，所述第一介质层面向所述第二介质层；
形成第一开孔和第二开孔，所述第一开孔贯穿所述第一衬底和部分所述第一介质层，并位于所述第一金属层和所述第二金属层上方；所述第二开孔贯穿所述第一晶圆和部分所述第二介质层并位于所述第二金属层上方，所述第二开孔与所述第一开孔连通；
执行干法刻蚀工艺，以暴露所述第一金属层和所述第二金属层并形成第三开孔，所述第三开孔位于所述第一开孔和所述第二开孔之间并与所述第一开孔和所述第二开孔连通，所述第三开孔的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度，所述第三开孔暴露出所述第一金属层；
形成互连层，所述互连层通过所述第一开孔、所述第三开孔和所述第二开孔与所述第一金属层和第二金属层电连接；以及，
形成引出层，所述引出层与所述互连层电连接；
所述制作方法还包括：
执行干法刻蚀工艺之前形成隔离层，所述隔离层至少覆盖所述第一开孔的表面，在执行干法刻蚀工艺时去除部分所述第一开孔底面的所述隔离层，
其中，所述隔离层未覆盖所述第三开孔。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，形成第一开孔之后形成所述隔离层。
9.如权利要求7所述的半导体器件的制作方法，其特征在于，形成第二开孔之后形成所述隔离层，所述隔离层还覆盖所述第二开孔的表面，执行干法刻蚀工艺时，刻蚀部分所述第一开孔底部的隔离层及其下方的所述第一介质层以及所述第二开孔底部的隔离层及其下方的所述第二介质层。
10.如权利要求7所述的半导体器件的制作方法，其特征在于，执行干法刻蚀工艺的步骤包括：
形成填充层，所述填充层填充所述第二开孔；
形成图形化的光刻胶，所述图形化的光刻胶覆盖所述第一衬底背面以及所述第一开孔侧壁的隔离层，所述图形化的光刻胶具有光刻胶开口，所述光刻胶开口的横截面宽度大于所述第二开孔的横截面宽度且小于所述第一开孔的横截面宽度；
刻蚀去除位于所述第一金属层上方的被所述光刻胶开口暴露出的隔离层及其下方的部分厚度的第一介质层，以形成第三浅槽；
去除所述填充层和所述图形化的光刻胶；以及
执行干法刻蚀，以去除位于第一金属层上方的被所述第三浅槽暴露出的第一介质层，暴露出部分第一金属层的同时形成第三开孔，并去除所述第二开孔底部的隔离层及其下方的所述第二介质层，暴露出部分所述第二金属层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739269B (zh) * 2019-10-25 2020-11-20 武汉新芯集成电路制造有限公司 半导体器件及其形成方法
CN110931425B (zh) * 2019-12-18 2021-12-03 武汉新芯集成电路制造有限公司 半导体器件制作方法
CN111180387A (zh) * 2020-02-14 2020-05-19 中芯集成电路制造(绍兴)有限公司 硅通孔互连结构及其制备方法
US11133251B1 (en) * 2020-03-16 2021-09-28 Nanya Technology Corporation Semiconductor assembly having T-shaped interconnection and method of manufacturing the same
US11569166B2 (en) * 2020-08-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN112038287B (zh) * 2020-09-11 2024-04-26 中国电子科技集团公司第十三研究所 改善GaAs接地孔内金属应力的通孔及制备方法
US11610833B2 (en) * 2020-10-22 2023-03-21 Nanya Technology Corporation Conductive feature with non-uniform critical dimension and method of manufacturing the same
CN112509915B (zh) * 2020-11-30 2024-02-02 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片键合结构
CN113675140B (zh) * 2021-08-20 2024-05-17 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035615A (zh) * 2011-10-04 2013-04-10 索尼公司 半导体装置及其制造方法
CN104766828A (zh) * 2015-03-31 2015-07-08 武汉新芯集成电路制造有限公司 晶圆三维集成的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415238B2 (en) * 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
CN104051414B (zh) * 2013-03-12 2018-03-23 台湾积体电路制造股份有限公司 互连结构和方法
US20150348874A1 (en) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
JP6415604B2 (ja) * 2014-07-08 2018-10-31 インテル・コーポレーション 本体貫通ビアライナの堆積
CN104377164A (zh) * 2014-09-28 2015-02-25 武汉新芯集成电路制造有限公司 一种晶圆跨硅穿孔互连工艺
US9583465B1 (en) * 2015-08-31 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit structure and manufacturing method of the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035615A (zh) * 2011-10-04 2013-04-10 索尼公司 半导体装置及其制造方法
CN104766828A (zh) * 2015-03-31 2015-07-08 武汉新芯集成电路制造有限公司 晶圆三维集成的方法

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