CN113675140B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供第一晶圆，所述第一晶圆包括衬底；形成通孔于所述第一晶圆中，所述通孔贯穿所述衬底；形成绝缘介质层覆盖所述通孔的侧壁；填充导电层于所述通孔中；去除对应位于所述衬底处的至少部分所述绝缘介质层，以在所述导电层与所述衬底之间形成气隙；以及，形成封口层以封住所述气隙。本发明使得导电层、绝缘介质层和衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
对于半导体技术而言，寄生电容一直是限制一些器件性能提升的因素之一。以应用三维集成电路封装(3D IC)技术开发的器件为例，硅通孔(TSV)是其重要的技术环节。
目前常采用硅通孔技术实现晶圆键合结构中的晶圆之间的金属互连或背面引线。在晶圆键合结构中的晶圆之间的金属互连的情况下，由于每个晶圆包含有衬底，硅通孔技术形成的通孔插塞结构贯穿衬底，通孔插塞结构包括位于通孔侧壁上的绝缘介质层和填充在通孔中的导电层，导电层与衬底之间通过绝缘介质层实现二者之间的绝缘。但是，导电层、绝缘介质层与衬底之间会产生寄生电容，并且，由于绝缘介质层的材质经常选用氧化硅等相对介电常数较高的材料，导致产生的寄生电容增大而影响半导体器件的性能。并且，导电层被衬底所环绕区域的面积越大，则寄生电容越大，导致半导体器件的性能降低。
因此，如何减小导电层与衬底之间的寄生电容，以提高半导体器件的性能是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得导电层、绝缘介质层和衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供第一晶圆，所述第一晶圆包括衬底；
形成通孔于所述第一晶圆中，所述通孔贯穿所述衬底；
形成绝缘介质层覆盖所述通孔的侧壁；
填充导电层于所述通孔中；
去除对应位于所述衬底处的至少部分所述绝缘介质层，以在所述导电层与所述衬底之间形成气隙；以及，
形成封口层以封住所述气隙。
可选地，所述绝缘介质层为单层结构或至少两层的堆叠结构。
可选地，所述绝缘介质层为至少两层的堆叠结构时，去除对应位于所述衬底处的所述绝缘介质层中的任意一层。
可选地，所述绝缘介质层包括依次覆盖于所述通孔的侧壁的第一氧化硅层、氮化硅层和第二氧化硅层，去除对应位于所述衬底处的所述绝缘介质层中的氮化硅层。
可选地，所述气隙暴露所述衬底，或者，所述气隙暴露所述导电层，或者，所述气隙同时暴露所述衬底和所述导电层，或者，所述气隙未暴露所述衬底和所述导电层。
可选地，所述封口层位于所述第一晶圆上。
可选地，在形成所述通孔于所述第一晶圆中之前，所述半导体器件的制造方法还包括：
提供第二晶圆，并将所述第一晶圆键合于所述第二晶圆。
本发明还提供了一种半导体器件，包括：
第一衬底；
通孔，贯穿所述第一衬底；
绝缘介质层，覆盖于所述通孔的侧壁；
导电层，填充于所述通孔中，所述绝缘介质层的对应位于所述第一衬底处的至少部分被去除，以使得所述导电层与所述第一衬底之间形成有气隙；以及，
封口层，封住所述气隙。
可选地，所述绝缘介质层为单层结构或至少两层的堆叠结构。
可选地，所述绝缘介质层为至少两层的堆叠结构时，所述绝缘介质层的对应位于所述第一衬底处的任意一层被去除，以使得所述气隙位于所述绝缘介质层中的任意一层中。
可选地，所述绝缘介质层包括依次覆盖于所述通孔的侧壁的第一氧化硅层、氮化硅层和第二氧化硅层，所述气隙位于所述绝缘介质层中的氮化硅层中。
可选地，所述气隙暴露所述第一衬底，或者，所述气隙暴露所述导电层，或者，所述气隙同时暴露所述第一衬底和所述导电层，或者，所述气隙未暴露所述第一衬底和所述导电层。
可选地，所述封口层位于所述第一衬底上。
可选地，所述半导体器件包括：
第一芯片结构，所述第一衬底形成于所述第一芯片结构；以及
第二芯片结构，与所述第一芯片结构键合。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，在形成贯穿第一晶圆中的衬底的通孔之后，形成绝缘介质层覆盖所述通孔的侧壁以及填充导电层于所述通孔中，通过去除对应位于所述衬底处的至少部分所述绝缘介质层，以在所述导电层与所述衬底之间形成气隙，使得对应位于所述衬底处的至少部分所述绝缘介质层被替换为相对介电常数更低的气隙，进而使得所述导电层、所述绝缘介质层和所述衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。
2、本发明的半导体器件，由于形成有贯穿第一衬底的通孔，所述通孔的侧壁上形成有绝缘介质层以及所述通孔中填充有导电层，由于对应位于所述第一衬底处的至少部分所述绝缘介质层被去除，以使得所述导电层与所述第一衬底之间形成有气隙，进而使得对应位于所述第一衬底处的至少部分所述绝缘介质层被替换为相对介电常数更低的气隙，从而使得所述导电层、所述绝缘介质层和所述第一衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2a～图2g是图1所示的半导体器件的制造方法中的器件示意图；
图3a～图3c是本发明具体实施例的半导体器件的示意图。
其中，附图1～图3c的附图标记说明如下：
11-第一衬底；111-绝缘材料层；12-第一绝缘层；121-第一金属互连结构；131-第一通孔；132-第二通孔；133-第一开口；134-第二开口；14-绝缘介质层；141-第一氧化硅层；142-氮化硅层；143-第二氧化硅层；15-导电层；16-气隙；17-封口层；21-第二衬底；22-第二绝缘层；221-第二金属互连结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图1，图1是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供第一晶圆，所述第一晶圆包括衬底；
步骤S2、形成通孔于所述第一晶圆中，所述通孔贯穿所述衬底；
步骤S3、形成绝缘介质层覆盖所述通孔的侧壁；
步骤S4、填充导电层于所述通孔中；
步骤S5、去除对应位于所述衬底处的至少部分所述绝缘介质层，以在所述导电层与所述衬底之间形成气隙；
步骤S6、形成封口层于以封住所述气隙。
下面参阅图2a～图2g和图3a～图3c更为详细的介绍本实施例提供的半导体器件的制造方法，图2a～图2g和图3a～图3c是半导体器件的纵向剖面示意图。
按照步骤S1，参阅图2a，提供第一晶圆，所述第一晶圆包括衬底。
所述第一晶圆还包括形成于所述衬底正面的绝缘层，为了与后续提供的第二晶圆中的衬底和绝缘层进行区分，定义所述第一晶圆中的衬底和绝缘层分别为第一衬底11和第一绝缘层12，定义第二晶圆中的衬底和绝缘层分别为第二衬底21和第二绝缘层22。
所述第一衬底11可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体材料。
所述第一绝缘层12中形成有第一金属互连结构121，还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆的种类取决于最终要制作的器件的功能。
按照步骤S2，形成通孔于所述第一晶圆中，所述通孔贯穿所述第一衬底11。
参阅图2a，在形成所述通孔于所述第一晶圆中之前，所述半导体器件的制造方法还包括：
提供第二晶圆，并将所述第一晶圆键合于所述第二晶圆上。可以通过在所述第一晶圆和/或所述第二晶圆上形成的键合层来使得所述第一晶圆键合于所述第二晶圆上。
所述第二晶圆可以无器件功能，仅用于承载所述第一晶圆；或者，所述第二晶圆具有器件功能，所述第二晶圆的内部形成有MOS晶体管、电阻、电容以及金属互连结构等结构，所述第二晶圆的材质或器件功能，在此不作限定。
参阅图2a，所述第二晶圆可以包括第二衬底21和形成于所述第二衬底21正面的第二绝缘层22，所述第二绝缘层22中形成有第二金属互连结构221。
在将所述第一晶圆键合于所述第二晶圆上之后，所述第一绝缘层12相比所述第一衬底11更靠近所述第二晶圆，或者，所述第一衬底11相比所述第一绝缘层12更靠近所述第二晶圆。
并且，在将所述第一晶圆键合于所述第二晶圆上之后，所述第二绝缘层22相比所述第二衬底21更靠近所述第一晶圆，或者，所述第二衬底21相比所述第二绝缘层22更靠近所述第一晶圆。
若所述第一绝缘层12相比所述第一衬底11更靠近所述第二晶圆，则所述通孔至少贯穿所述第一衬底11，即所述通孔贯穿所述第一衬底11，或者，所述通孔贯穿所述第一衬底11和部分厚度的所述第一绝缘层12，或者，所述通孔贯穿所述第一衬底11、所述第一绝缘层12和部分厚度的所述第二晶圆。参阅图2b，形成所述通孔于所述第一晶圆中的步骤包括：
首先，形成绝缘材料层111于所述第一衬底11的远离所述第一绝缘层12的一面(即所述第一衬底11的背面)上，在后续刻蚀所述第一衬底11时，所述绝缘材料层111可以保护所述第一衬底11；
然后，依次刻蚀所述绝缘材料层111和所述第一衬底11，或者，依次刻蚀所述绝缘材料层111、所述第一衬底11和部分厚度的所述第一绝缘层12，以形成所述通孔(为了与其他实施例中形成的通孔进行区分，此处形成的通孔定义为第一通孔131)，所述第一通孔131依次贯穿所述绝缘材料层111和所述第一衬底11，或者，所述第一通孔131依次贯穿所述绝缘材料层111、所述第一衬底11和部分厚度的所述第一绝缘层12，所述第一通孔131可以未暴露出所述第一金属互连结构121(即所述第一通孔131与所述第一金属互连结构121之间还间隔有部分厚度的所述第一绝缘层12)；或者，依次刻蚀所述绝缘材料层111、所述第一衬底11和所述第一绝缘层12，或者，依次刻蚀所述绝缘材料层111、所述第一衬底11、所述第一绝缘层12和部分厚度的所述第二晶圆，以形成所述通孔(定义为第二通孔132)，所述第二通孔132依次贯穿所述绝缘材料层111、所述第一衬底11和所述第一绝缘层12，或者，所述第二通孔132依次贯穿所述绝缘材料层111、所述第一衬底11、所述第一绝缘层12和部分厚度的所述第二晶圆，所述第二通孔132可以未暴露出所述第二金属互连结构221(即所述第二通孔132与所述第二金属互连结构221之间间隔有部分厚度的所述第二晶圆)，且若所述第二绝缘层22相比所述第二衬底21更靠近所述第一晶圆，则所述第二通孔132与所述第二金属互连结构221之间间隔有部分厚度的所述第二绝缘层22。所述第一晶圆中可以仅形成所述第一通孔131、仅形成所述第二通孔132或同时形成所述第一通孔131和所述第二通孔132。
另外，若所述第一衬底11相比所述第一绝缘层12更靠近所述第二晶圆，则所述通孔贯穿所述第一绝缘层12和所述第一衬底11，或者，所述通孔贯穿所述第一绝缘层12、所述第一衬底11和部分厚度的所述第二晶圆。形成所述通孔于所述第一晶圆中的步骤包括：
首先，形成绝缘材料层111于所述第一绝缘层12的远离所述第一衬底11的一面上；
然后，依次刻蚀所述绝缘材料层111、所述第一绝缘层12和所述第一衬底11，或者，依次刻蚀所述绝缘材料层111、所述第一绝缘层12、所述第一衬底11和部分厚度的所述第二晶圆，以形成所述通孔(定义为第三通孔，未图示)，所述第三通孔依次贯穿所述绝缘材料层111、所述第一绝缘层12和所述第一衬底11，或者，所述第三通孔依次贯穿所述绝缘材料层111、所述第一绝缘层12、所述第一衬底11和部分厚度的所述第二晶圆，所述第三通孔可以未暴露出所述第二金属互连结构221，且若所述第二绝缘层22相比所述第二衬底21更靠近所述第一晶圆，则所述第三通孔与所述第二金属互连结构221之间间隔有部分厚度的所述第二绝缘层22。
需要说明的是，在上述形成所述通孔于所述第一晶圆中的步骤中，在其他实施例中，所述第一通孔131也可以暴露出所述第一金属互连结构121，所述第二通孔132和所述第三通孔也可以暴露出所述第二金属互连结构221。
按照步骤S3，参阅图2c～图2d，形成绝缘介质层14覆盖所述通孔的侧壁。
所述绝缘介质层14的材质可以为氧化硅、氮化硅、氮氧化硅、掺氮的碳化硅、碳化硅等中的一种或至少两种。
所述绝缘介质层14为单层结构或至少两层的堆叠结构。在图2c～图2d所示的实施例中，所述绝缘介质层14包括三层，即依次形成覆盖所述通孔侧壁的第一氧化硅层141、氮化硅层142和第二氧化硅层143。
若所述第一通孔131依次贯穿所述绝缘材料层111和所述第一衬底11，或者，依次贯穿所述绝缘材料层111、所述第一衬底11和部分厚度的所述第一绝缘层12，且所述第一通孔131与所述第一金属互连结构121之间间隔有部分厚度的所述第一绝缘层12，则形成所述绝缘介质层14覆盖所述第一通孔131的侧壁的步骤包括：
首先，如图2c所示，形成所述绝缘介质层14覆盖所述第一通孔131的侧壁和底壁；
然后，如图2d所示，刻蚀所述第一通孔131底壁上的绝缘介质层14以及所述第一通孔131与所述第一金属互连结构121之间的第一绝缘层12，以形成第一开口133，所述第一开口133暴露出所述第一金属互连结构121。
另外，若所述第二通孔132依次贯穿所述绝缘材料层111、所述第一衬底11和所述第一绝缘层12，或者，所述第二通孔132依次贯穿所述绝缘材料层111、所述第一衬底11、所述第一绝缘层12和部分厚度的所述第二晶圆，且所述第二通孔132与所述第二金属互连结构221之间间隔有部分厚度的所述第二晶圆，则形成所述绝缘介质层14覆盖所述第二通孔132的侧壁的步骤包括：
首先，如图2c所示，形成所述绝缘介质层14覆盖所述第二通孔132的侧壁和底壁；
然后，如图2d所示，刻蚀所述第二通孔132底壁上的绝缘介质层14以及所述第二通孔132与所述第二金属互连结构221之间的第二晶圆，以形成第二开口134，所述第二开口134暴露出所述第二金属互连结构221。
另外，若所述第三通孔依次贯穿所述绝缘材料层111、所述第一绝缘层12和所述第一衬底11，或者，所述第三通孔依次贯穿所述绝缘材料层111、所述第一绝缘层12、所述第一衬底11和部分厚度的所述第二晶圆，则可相应采用上述的形成所述绝缘介质层14覆盖所述第二通孔132的侧壁的步骤，以形成所述绝缘介质层覆盖所述第三通孔的侧壁，且可形成暴露出第二金属互连结构221的第三开口(未图示)。
另外，在其他实施例中，若所述第一通孔131暴露出所述第一金属互连结构121、所述第二通孔132和所述第三通孔暴露出所述第二金属互连结构221，则在刻蚀形成所述第一开口133、所述第二开口134和所述第三开口时，仅需刻蚀所述第一通孔131、所述第二通孔132和所述第三通孔底壁上的绝缘介质层14。
按照步骤S4，参阅图2e，填充导电层15于所述通孔中，使得所述第一衬底11、所述导电层15以及所述第一衬底11和所述导电层15之间的绝缘介质层14形成电容结构，在所述导电层15通电后，形成的所述电容结构会产生寄生电容。
所述导电层15还填充于所述第一开口133中，以使得所述第一通孔131和所述第一开口133中的所述导电层15与所述第一金属互连结构121电连接；所述导电层15还填充于所述第二开口134中，以使得所述第二通孔132和所述第二开口134中的所述导电层15与所述第二金属互连结构221电连接；所述导电层15还填充于所述第三开口中，以使得所述第三通孔和所述第三开口中的所述导电层15与所述第二金属互连结构221电连接。
通过先沉积导电材料再平坦化或刻蚀工艺形成所述导电层15。
按照步骤S5，参阅图2f，去除对应位于所述第一衬底11处的至少部分所述绝缘介质层14，即去除位于所述第一衬底11高度范围内的至少部分高度和/或至少部分厚度的所述绝缘介质层14，以在所述导电层15与所述第一衬底11之间形成气隙16。
所述气隙16中可以为真空或空气。
所述绝缘介质层14为单层结构时，可以去除对应位于所述第一衬底11处的至少部分高度的所述绝缘介质层14，以使得形成的所述气隙16同时暴露所述第一衬底11和所述导电层15。
所述绝缘介质层14为至少两层的堆叠结构时，可以去除对应位于所述第一衬底11处的所述绝缘介质层14中的任意一层或者任意多层(包含全部层)，以使得形成所述气隙16的情况包括：去除与所述第一衬底11接触的部分厚度的所述绝缘介质层14，以使得所述气隙16仅暴露所述第一衬底11，所述气隙16与所述导电层15之间还剩余部分厚度的所述绝缘介质层以覆盖所述导电层15；或者，去除与所述导电层15接触的部分厚度的所述绝缘介质层14，以使得所述气隙16仅暴露所述导电层15，所述气隙16与所述第一衬底11之间还剩余部分厚度的所述绝缘介质层以覆盖所述第一衬底11；或者，去除对应位于所述第一衬底11处的全部厚度的所述绝缘介质层14，以使得所述气隙16同时暴露所述第一衬底11和所述导电层15，所述气隙16中未形成有所述绝缘介质层14；或者，去除与所述第一衬底11接触的部分厚度的所述绝缘介质层14以及与所述导电层15接触的部分厚度的所述绝缘介质层14，还剩余部分厚度的所述绝缘介质层14，以使得所述第一衬底11与剩余的绝缘介质层14之间以及所述导电层15与剩余的绝缘介质层14之间均形成有气隙16；或者，去除所述绝缘介质层14的厚度方向的靠近中间的部分，以使得所述气隙16与所述第一衬底11之间以及所述气隙16与所述导电层15之间均形成有部分厚度的所述绝缘介质层14，即所述气隙16未暴露所述第一衬底11和所述导电层15。
其中，优选所述气隙16未暴露出所述导电层15，以使得所述导电层15表面的绝缘介质层14能够阻挡所述导电层15中的金属扩散到所述第一衬底11中，进而避免影响半导体器件的性能。
并且，需要说明的是，上述形成所述气隙16的情况中，去除的部分厚度的所述绝缘介质层14是指所述绝缘介质层14中的部分层；且去除的所述绝缘介质层14可以对应位于所述第一衬底11处的部分高度或全部高度。
并且，当所述绝缘介质层14为至少两层的堆叠结构时，若所述绝缘介质层14中的各层结构之间具有高的刻蚀选择比(例如至少为7:1)，则在刻蚀形成所述气隙16时，能够保留至少一层刻蚀速率低的结构；若所述绝缘介质层14中的各层结构之间的刻蚀选择比很低，则在刻蚀形成所述气隙16时，所述第一衬底11和所述导电层15之间的绝缘介质层14中的所有层均被去除，所述气隙16同时暴露所述第一衬底11和所述导电层15。
以图2f所示的实施例为例，所述绝缘介质层14为三层的堆叠结构，即依次覆盖于所述通孔的侧壁上的所述第一氧化硅层141、氮化硅层142和所述第二氧化硅层143，可以采用磷酸湿法刻蚀去除所述氮化硅层142的位于所述绝缘材料层111的高度范围内的部分以及位于所述第一衬底11的至少部分高度范围内的部分，由于氮化硅与氧化硅的刻蚀选择比很高，使得在刻蚀去除所述氮化硅层142时，所述第一氧化硅层141和所述第二氧化硅层143几乎不被刻蚀，从而使得形成的所述气隙16与所述第一衬底11之间形成有所述第一氧化硅层141以及与所述导电层15之间形成有所述第二氧化硅层143。在其他实施例中，也可以采用其他刻蚀液(例如氢氟酸)刻蚀去除所述第一氧化硅层141和所述第二氧化硅层143形成所述气隙16，保留所述氮化硅层142。
并且，可以采用湿法刻蚀或干法刻蚀工艺去除所述绝缘介质层形成所述气隙16，在采用湿法刻蚀工艺时，可以通过调整刻蚀液的浓度、刻蚀时间、刻蚀温度、添加剂等控制刻蚀速率；在采用干法刻蚀工艺时，可通过调整刻蚀气体的种类、刻蚀时间、刻蚀温度等参数控制刻蚀速率，进而能够调整形成的所述气隙16的位置和尺寸。
另外，需要说明的是，在采用刻蚀工艺去除对应位于所述第一衬底11处的至少部分所述绝缘介质层14时，需控制刻蚀选择比，使得所述导电层15和所述第一衬底11不被刻蚀或仅少量刻蚀，避免影响半导体器件的性能。
在本步骤中，通过将对应位于所述第一衬底11处的至少部分所述绝缘介质层14去除，以替换为所述气隙16，而所述气隙16中的空气或真空的相对介电常数远低于所述绝缘介质层14的材质的相对介电常数，从而使得所述第一衬底11、所述导电层15以及位于所述第一衬底11和所述导电层15之间的结构产生的寄生电容明显降低。
并且，若将对应位于所述第一衬底11处的部分所述绝缘介质层14去除，所述第一衬底11和所述导电层15之间的部分高度和/或部分厚度通过所述气隙16隔开，则能够使得寄生电容得到减小；若将对应位于所述第一衬底11处的全部所述绝缘介质层14去除，所述第一衬底11和所述导电层15之间均为所述气隙16，则能够进一步去除寄生电容。
按照步骤S6，参阅图2g，形成封口层17以封住所述气隙16。
所述封口层17覆盖于所述绝缘材料层111上，由于所述气隙16从所述导电层15和所述绝缘材料层111之间延伸至所述导电层15和所述第一衬底11之间，且所述气隙16的宽度很小，所述封口层17仅能进入所述导电层15和所述绝缘材料层111之间的气隙16中，使得所述气隙16提前封口，而无法到达所述导电层15和所述第一衬底11之间的气隙16中。
所述封口层17的材质为导电材料或绝缘材料。
在沉积覆盖封口层17于所述绝缘材料层111上之后，可以对所述封口层17进行刻蚀，以获得所需的图案。若所述封口层17的材质为导电材料，则如图3a所示，刻蚀之后的所述封口层17同时与所述第一通孔131和所述第二通孔132中的导电层15电连接；或者，如图3b所示，刻蚀之后的所述封口层17分别与所述第一通孔131和所述第二通孔132中的导电层15电连接，所述第一通孔131中的导电层15与所述第二通孔132中的导电层15之间绝缘。若所述封口层17的材质为绝缘材料，可以对所述封口层17进行刻蚀之后形成暴露出所述第一通孔131和/或所述第二通孔132中的导电层15的开口(未图示)，且可继续向开口中填充导电材料，以用于制作焊盘等结构。
另外，在图2a～图2g和图3a～图3b所示的实施例中，所述第一通孔131和所述第二通孔132之间未连通；在其他实施例中，所述第一通孔131和所述第二通孔132之间可以连通，参阅图3c。
在上述半导体器件的制造方法中，在形成贯穿第一晶圆中的衬底的通孔之后，形成绝缘介质层覆盖所述通孔的侧壁以及填充导电层于所述通孔中，通过去除对应位于所述衬底处的至少部分所述绝缘介质层，以在所述导电层与所述衬底之间形成气隙，使得对应位于所述衬底处的至少部分所述绝缘介质层被替换为相对介电常数更低的气隙，进而使得所述导电层、所述绝缘介质层和所述衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。
本发明一实施例提供了一种半导体器件，所述半导体器件包括第一衬底；通孔，贯穿所述第一衬底；绝缘介质层，覆盖于所述通孔的侧壁；导电层，填充于所述通孔中，所述绝缘介质层的对应位于所述第一衬底处的至少部分被去除，以使得所述导电层与所述第一衬底之间形成有气隙；以及，封口层，封住所述气隙。
下面参阅图3a～图3c更为详细的介绍本实施例提供的半导体器件，图3a～图3c是半导体器件的纵向剖面示意图。
所述半导体器件可以包括单层的晶圆或者至少两层的晶圆依次键合形成的晶圆键合结构。下面以两层晶圆键合形成的晶圆键合结构为例进行说明。
所述半导体器件包括第一晶圆，所述第一晶圆包括所述第一衬底11和形成于所述第一衬底11正面的第一绝缘层12。
所述第一衬底11可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体材料。
所述第一绝缘层12中形成有第一金属互连结构121，还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆的种类取决于最终要制作的器件的功能。所述第一晶圆上可以形成有多个阵列排布的第一芯片结构。
所述半导体器件还包括：第二晶圆，所述第一晶圆键合于所述第二晶圆上。其中，可以通过在所述第一晶圆和/或所述第二晶圆上形成的键合层来使得所述第一晶圆键合于所述第二晶圆上。
所述第二晶圆可以无器件功能，仅用于承载所述第一晶圆；或者，所述第二晶圆具有器件功能，所述第二晶圆的内部形成有MOS晶体管、电阻、电容以及金属互连结构等结构，所述第二晶圆的材质或器件功能，在此不作限定。所述第二晶圆上可以形成有多个阵列排布的第二芯片结构。
所述第二晶圆可以包括第二衬底21和形成于所述第二衬底21正面的第二绝缘层22，所述第二绝缘层22中形成有第二金属互连结构221。
在所述第一晶圆键合于所述第二晶圆上形成的晶圆键合结构中，所述第一晶圆中的第一芯片结构对应与所述第二晶圆中的第二芯片结构进行键合形成芯片键合结构，使得晶圆键合结构上阵列排布有芯片键合结构。
并且，在所述第一晶圆键合于所述第二晶圆上的晶圆键合结构中，所述第一绝缘层12相比所述第一衬底11更靠近所述第二晶圆，或者，所述第一衬底11相比所述第一绝缘层12更靠近所述第二晶圆；所述第二绝缘层22相比所述第二衬底21更靠近所述第一晶圆，或者，所述第二衬底21相比所述第二绝缘层22更靠近所述第一晶圆。
所述第一晶圆的远离所述第二晶圆的一面上可形成有绝缘材料层111。
若所述第一绝缘层12相比所述第一衬底11更靠近所述第二晶圆，则所述通孔至少贯穿所述第一衬底11，即所述通孔贯穿所述第一衬底11，或者，所述通孔贯穿所述第一衬底11和部分厚度的所述第一绝缘层12，或者，所述通孔贯穿所述第一衬底11、所述第一绝缘层12和部分厚度的所述第二晶圆。若所述通孔(为了与其他实施例中形成的通孔进行区分，此处形成的通孔定义为第一通孔，即图2b中的第一通孔131)依次贯穿所述绝缘材料层111和所述第一衬底11，或者，依次贯穿所述绝缘材料层111、所述第一衬底11和部分厚度的所述第一绝缘层12，所述第一通孔131可以未暴露出所述第一金属互连结构121(即所述第一通孔131与所述第一金属互连结构121之间还间隔有部分厚度的所述第一绝缘层12)。那么，所述绝缘介质层14覆盖所述第一通孔131的侧壁和底壁，则所述半导体器件还包括：第一开口(即图2d中的第一开口133)，贯穿所述第一通孔131底壁上的绝缘介质层14以及所述第一通孔131与所述第一金属互连结构121之间的第一绝缘层12，以暴露出所述第一金属互连结构121。
或者，若所述通孔(定义为第二通孔，即图2b中的第二通孔132)依次贯穿所述绝缘材料层111、所述第一衬底11和所述第一绝缘层12，或者，依次贯穿所述绝缘材料层111、所述第一衬底11、所述第一绝缘层12和部分厚度的所述第二晶圆，所述第二通孔132可以未暴露出所述第二金属互连结构221(即所述第二通孔132与所述第二金属互连结构221之间间隔有部分厚度的所述第二晶圆)，且若所述第二绝缘层22相比所述第二衬底21更靠近所述第一晶圆，则所述第二通孔132与所述第二金属互连结构221之间间隔有部分厚度的所述第二绝缘层22。那么，所述绝缘介质层14覆盖所述第二通孔132的侧壁和底壁，则所述半导体器件还包括：第二开口(即图2d中的第二开口134)，贯穿所述第二通孔132底壁上的绝缘介质层14以及所述第二通孔132与所述第二金属互连结构221之间的第二晶圆，以暴露出所述第二金属互连结构221。所述第一晶圆中可以仅形成所述第一通孔131、仅形成所述第二通孔132或同时形成所述第一通孔131和所述第二通孔132。
若所述第一衬底11相比所述第一绝缘层12更靠近所述第二晶圆，则所述通孔贯穿所述第一绝缘层12和所述第一衬底11，或者，所述通孔贯穿所述第一绝缘层12、所述第一衬底11和部分厚度的所述第二晶圆。若所述通孔(定义为第三通孔，未图示)依次贯穿所述绝缘材料层111、所述第一绝缘层12和所述第一衬底11，或者，依次贯穿所述绝缘材料层111、所述第一绝缘层12、所述第一衬底11和部分厚度的所述第二晶圆，所述第三通孔可以未暴露出所述第二金属互连结构221，且若所述第二绝缘层22相比所述第二衬底21更靠近所述第一晶圆，则所述第三通孔与所述第二金属互连结构221之间间隔有部分厚度的所述第二绝缘层22。那么，所述绝缘介质层14覆盖所述第三通孔的侧壁和底壁，则所述半导体器件还包括：第三开口，贯穿所述第三通孔底壁上的绝缘介质层14以及所述第三通孔与所述第二金属互连结构221之间的第二晶圆，以暴露出所述第二金属互连结构221。
需要说明的是，在其他实施例中，所述第一通孔131也可以暴露出所述第一金属互连结构121，所述第二通孔132和所述第三通孔也可以暴露出所述第二金属互连结构221，那么，所述第一开口133、所述第二开口134和所述第三开口仅需分别对应贯穿所述第一通孔131、所述第二通孔132和所述第三通孔底壁上的绝缘介质层14。
所述绝缘介质层14的材质可以为氧化硅、氮化硅、氮氧化硅、掺氮的碳化硅、碳化硅等中的一种或至少两种。
所述绝缘介质层14为单层结构或至少两层的堆叠结构。在图3a～图3c所示的实施例中，所述绝缘介质层14包括三层，即依次覆盖所述通孔侧壁的第一氧化硅层141、氮化硅层142和第二氧化硅层143。
所述导电层15填充于所述通孔中，使得所述第一衬底11、所述导电层15以及所述第一衬底11和所述导电层15之间的绝缘介质层14形成电容结构，在所述导电层15通电后，形成的所述电容结构会产生寄生电容。
所述导电层15还填充于所述第一开口133中，以使得所述第一通孔131和所述第一开口133中的所述导电层15与所述第一金属互连结构121电连接；所述导电层15还填充于所述第二开口134中，以使得所述第二通孔132和所述第二开口134中的所述导电层15与所述第二金属互连结构221电连接；所述导电层15还填充于所述第三开口中，以使得所述第三通孔和所述第三开口中的所述导电层15与所述第二金属互连结构221电连接。
所述绝缘介质层14的对应位于所述第一衬底11处的至少部分被去除，即位于所述第一衬底11高度范围内的至少部分高度和/或至少部分厚度的所述绝缘介质层14被去除，以使得所述导电层15与所述第一衬底11之间形成有气隙16。
所述气隙16中可以为真空或空气。
所述绝缘介质层14为单层结构时，对应位于所述第一衬底11处的至少部分高度的所述绝缘介质层14被去除，以使得形成的所述气隙16同时暴露所述第一衬底11和所述导电层15。
所述绝缘介质层14为至少两层的堆叠结构时，对应位于所述第一衬底11处的所述绝缘介质层14中的任意一层或者任意多层(包含全部层)被去除，以使得所述气隙16位于所述绝缘介质层14中的任意一层或任意多层中。其中，形成的所述气隙16的情况包括：与所述第一衬底11接触的部分厚度的所述绝缘介质层14被去除，以使得所述气隙16仅暴露所述第一衬底11，所述气隙16与所述导电层15之间还剩余部分厚度的所述绝缘介质层14以覆盖所述导电层15；或者，与所述导电层15接触的部分厚度的所述绝缘介质层14被去除，以使得所述气隙16仅暴露所述导电层15，所述气隙16与所述第一衬底11之间还剩余部分厚度的所述绝缘介质层14以覆盖所述第一衬底11；或者，对应位于所述第一衬底11处的全部厚度的所述绝缘介质层14被去除，以使得所述气隙16同时暴露所述第一衬底11和所述导电层15，所述气隙16中未形成有所述绝缘介质层14；或者，与所述第一衬底11接触的部分厚度的所述绝缘介质层14以及与所述导电层15接触的部分厚度的所述绝缘介质层14均被去除，还剩余部分厚度的所述绝缘介质层14，以使得所述第一衬底11与剩余的绝缘介质层14之间以及所述导电层15与剩余的绝缘介质层14之间均形成有气隙16；或者，所述绝缘介质层14的厚度方向的靠近中间的部分被去除，以使得所述气隙16与所述第一衬底11之间以及所述气隙16与所述导电层15之间均形成有部分厚度的所述绝缘介质层14，即所述气隙16未暴露所述第一衬底11和所述导电层15。
其中，优选所述气隙16未暴露出所述导电层15，以使得所述导电层15表面的绝缘介质层14能够阻挡所述导电层15中的金属扩散到所述第一衬底11中，进而避免影响半导体器件的性能。
并且，需要说明的是，上述形成的所述气隙16的情况中，被去除的部分厚度的所述绝缘介质层14是指所述绝缘介质层14中的部分层；且被去除的所述绝缘介质层14可以对应位于所述第一衬底11处的部分高度或全部高度。
在图3a～图3c所示的实施例中，所述绝缘介质层14为三层的堆叠结构，即依次覆盖于所述通孔的侧壁上的所述第一氧化硅层141、氮化硅层142和所述第二氧化硅层143，所述氮化硅层142的位于所述绝缘材料层111的高度范围内的部分以及位于所述第一衬底11的至少部分高度范围内的部分被去除，使得形成的所述气隙16位于所述绝缘介质层14中的氮化硅层142中，所述气隙16与所述第一衬底11之间形成有所述第一氧化硅层141以及与所述导电层15之间形成有所述第二氧化硅层143。在其他实施例中，也可以去除所述第一氧化硅层141和所述第二氧化硅层143形成所述气隙16，保留所述氮化硅层142。
由于对应位于所述第一衬底11处的至少部分所述绝缘介质层14被去除后替换为所述气隙16，而所述气隙16中的空气或真空的相对介电常数远低于所述绝缘介质层14的材质的相对介电常数，从而使得所述第一衬底11、所述导电层15以及位于所述第一衬底11和所述导电层15之间的结构产生的寄生电容明显降低。
并且，若对应位于所述第一衬底11处的部分所述绝缘介质层14被去除，所述第一衬底11和所述导电层15之间的部分高度和/或部分厚度通过所述气隙16隔开，则能够使得寄生电容得到减小；若对应位于所述第一衬底11处的全部所述绝缘介质层14被去除，所述第一衬底11和所述导电层15之间均为所述气隙16，则能够进一步去除寄生电容。所述封口层17用于封住所述气隙16。
若所述第一绝缘层12相比所述第一衬底11更靠近所述第二晶圆，则所述封口层17直接覆盖于所述第一衬底11上；若所述第一衬底11相比所述第一绝缘层12更靠近所述第二晶圆，则所述封口层17与所述第一衬底11之间夹有所述第一绝缘层12。
若所述第一晶圆上形成有绝缘材料层111，则所述封口层17覆盖于所述绝缘材料层111上，由于所述气隙16的宽度很小，所述封口层17仅能进入所述导电层15和所述绝缘材料层111之间的气隙16中，使得所述气隙16提前封口，而无法到达所述导电层15和所述第一衬底11之间的气隙16中。
所述封口层17的材质为导电材料或绝缘材料。
若所述封口层17的材质为导电材料，则如图3a所示，刻蚀之后的所述封口层17同时与所述第一通孔131和所述第二通孔132中的导电层15电连接；或者，如图3b所示，刻蚀之后的所述封口层17分别与所述第一通孔131和所述第二通孔132中的导电层15电连接，所述第一通孔131中的导电层15与所述第二通孔132中的导电层15之间绝缘。若所述封口层17的材质为绝缘材料，可以对所述封口层17进行刻蚀之后形成暴露出所述第一通孔131和/或所述第二通孔132中的导电层15的开口(未图示)，且可继续向开口中填充导电材料，以用于制作焊盘等结构。
另外，在图3a～图3b所示的实施例中，所述第一通孔131和所述第二通孔132之间未连通；在其他实施例中，所述第一通孔131和所述第二通孔132之间可以连通，参阅图3c。
另外，在所述半导体器件的单层晶圆和晶圆键合结构形成之后，可以对单层晶圆和晶圆键合结构进行切割，以对应形成多个独立的单层芯片结构和多个独立的芯片键合结构。并且，可以继续对单层芯片结构和芯片键合结构进行封装等后续工艺，以对应形成包含有单层芯片结构的芯片以及包含有芯片键合结构的芯片。
在本实施例中，在将所述第一晶圆键合于所述第二晶圆上形成晶圆键合结构之后，对晶圆键合结构进行切割，以形成多个独立的由第一芯片结构和第二芯片结构键合形成的芯片键合结构，继续对其进行封装等后续工艺，以形成最终的芯片。其中，晶圆键合结构和芯片键合结构均包含图3a～图3c所示的各层结构。
在上述半导体器件中，形成有贯穿第一衬底的通孔，所述通孔的侧壁上覆盖有绝缘介质层以及所述通孔中填充有导电层，由于对应位于所述第一衬底处的至少部分所述绝缘介质层被去除，以使得所述导电层与所述第一衬底之间形成有气隙，进而使得对应位于所述第一衬底处的至少部分所述绝缘介质层被替换为相对介电常数更低的气隙，从而使得所述导电层、所述绝缘介质层和所述第一衬底之间产生的寄生电容明显降低，从而使得半导体器件的性能得到提高。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括衬底；
形成通孔于所述第一晶圆中，所述通孔贯穿所述衬底；
形成绝缘介质层覆盖所述通孔的侧壁，所述绝缘介质层为至少两层的堆叠结构；
填充导电层于所述通孔中；
去除对应位于所述衬底处的所述绝缘介质层中的至少一层，以在所述导电层与所述衬底之间形成气隙，且保留对应位于所述衬底处的所述绝缘介质层中的至少一层；以及，
形成封口层以封住所述气隙。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述绝缘介质层包括依次覆盖于所述通孔的侧壁的第一氧化硅层、氮化硅层和第二氧化硅层，去除对应位于所述衬底处的所述绝缘介质层中的氮化硅层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述气隙暴露所述衬底，或者，所述气隙暴露所述导电层，或者，所述气隙同时暴露所述衬底和所述导电层，或者，所述气隙未暴露所述衬底和所述导电层。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述封口层位于所述第一晶圆上。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述通孔于所述第一晶圆中之前，所述半导体器件的制造方法还包括：
提供第二晶圆，并将所述第一晶圆键合于所述第二晶圆。
6.一种半导体器件，其特征在于，包括：
第一衬底；
通孔，贯穿所述第一衬底；
绝缘介质层，覆盖于所述通孔的侧壁，所述绝缘介质层为至少两层的堆叠结构；
导电层，填充于所述通孔中，所述绝缘介质层的对应位于所述第一衬底处的至少一层被去除，以使得所述导电层与所述第一衬底之间形成有气隙，且对应位于所述第一衬底处保留有所述绝缘介质层中的至少一层；以及，
封口层，封住所述气隙。
7.如权利要求6所述的半导体器件，其特征在于，所述绝缘介质层包括依次覆盖于所述通孔的侧壁的第一氧化硅层、氮化硅层和第二氧化硅层，所述气隙位于所述绝缘介质层中的氮化硅层中。
8.如权利要求6所述的半导体器件，其特征在于，所述气隙暴露所述第一衬底，或者，所述气隙暴露所述导电层，或者，所述气隙同时暴露所述第一衬底和所述导电层，或者，所述气隙未暴露所述第一衬底和所述导电层。
9.如权利要求6所述的半导体器件，其特征在于，所述封口层位于所述第一衬底上。
10.如权利要求6所述的半导体器件，其特征在于，包括：
第一芯片结构，所述第一衬底形成于所述第一芯片结构；以及
第二芯片结构，与所述第一芯片结构键合。
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