CN103219303B - 一种tsv背面漏孔的封装结构及方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 191
- 239000004020 conductor Substances 0.000 claims abstract description 158
- 238000012544 monitoring process Methods 0.000 claims abstract description 82
- 230000008569 process Effects 0.000 claims abstract description 77
- 230000004888 barrier function Effects 0.000 claims abstract description 48
- 238000010978 in-process monitoring Methods 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- 238000012856 packing Methods 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000003292 glue Substances 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 7
- 230000004308 accommodation Effects 0.000 abstract description 4
- 238000003754 machining Methods 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 8
- 238000004806 packaging method and process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000011109 contamination Methods 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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Abstract
本发明涉及一种TSV背面漏孔的封装结构及方法，其包括衬底，衬底内设有贯通的信号连接通孔与工艺监控通孔，所述信号连接通孔的侧壁及工艺监控通孔的侧壁均覆盖有绝缘层，且所述绝缘层覆盖衬底的第一主面；信号连接通孔内填充有信号连接导体，工艺监控通孔内填充有监控填充体；衬底的第一主面上设置用于与信号连接导体电连接的第一连接导体，衬底的第二主面上设置与信号连接导体电连接的第二连接导体，且第二连接导体通过信号连接导体与第一连接导体电连接；第二连接导体与衬底绝缘隔离，第一连接导体通过绝缘层与衬底绝缘隔离。本发明结构紧凑，工艺步骤简单，避免金属污染，加工精度高，适应范围广，安全可靠。
Description
技术领域
本发明涉及一种封装结构及方法，尤其是一种TSV背面漏孔的封装结构及方法，属于微电子封装的技术领域。
背景技术
随着人们对电子产品的要求向小型化、多功能、环保型等方向的发展，人们努力寻求将电子系统做得越做越小，集成度越来越高，功能越做越多、越来越强，由此产生了许多新技术、新材料和新设计，其中叠层芯片封装技术以及系统级封装（System-in-Package，SiP）技术就是这些技术的典型代表之一。
三维封装技术，是指在将封装结构由二维布局拓展到三维布局，在相同封装体积内实现更高密度、更高性能的系统集成。（不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SDRAM的叠层封装。）而硅穿孔（Through Silicon Via，TSV）是实现三维封装中的关键技术之一。这归因于TSV在现有的硅基工艺基础上实现了三维堆叠结构，增大元器件密度，减小互连延时问题，实现高速互联。
硅穿孔工艺是一种新兴的集成电路制作工艺，适合用作多方面性能提升，在高频高速以及大功率应用中，能极大的提高电路的频率特性和功率特性。硅穿孔工艺将制作在硅片表面的电路通过硅通孔中填充的金属连接至硅片背面，结合三维封装工艺，使得IC（集成电路）芯片布局从传统二维分布发展到更先进三维结构，使封装结构更为紧凑，芯片引线距离更短，从而可以极大的提高电路的频率特性和功率特性。
但是，传统的TSV工艺解决方案，要么无法控制金属沾污，要么TSV刻蚀深度、背面研磨厚度、CMP等工艺的误差会叠加在一起，使得TSV漏孔高度无法控制，给后续工艺带来极大挑战。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种TSV背面漏孔的封装结构及方法，其结构紧凑，工艺步骤简单，避免金属污染，加工精度高，适应范围广，安全可靠。
按照本发明提供的技术方案，所述TSV背面漏孔的封装结构，包括衬底，所述衬底具有第一主面及与所述第一主面对应的第二主面；衬底内设有贯通所述衬底的信号连接通孔与工艺监控通孔，所述信号连接通孔的侧壁及工艺监控通孔的侧壁均覆盖有绝缘层，且所述绝缘层覆盖衬底的第一主面；信号连接通孔内填充有信号连接导体，工艺监控通孔内填充有与信号连接导体相同的材料；衬底的第一主面上设置用于与信号连接导体电连接的第一连接导体，衬底的第二主面上设置与信号连接导体电连接的第二连接导体，且第二连接导体通过信号连接导体与第一连接导体电连接；第二连接导体与衬底绝缘隔离，第一连接导体通过绝缘层与衬底绝缘隔离。
所述衬底的第二主面上设置背面介质层，第二连接导体通过背面介质层与衬底绝缘隔离。
所述衬底的第一主面上设置第一绝缘隔离层，衬底的第二主面上设置第二绝缘隔离层，第一连接导体与信号连接导体电连接后穿出第一绝缘隔离层外，第二连接导体与信号连接导体电连接后穿出第二绝缘隔离层外。
所述衬底包括硅衬底。
一种TSV背面漏孔的封装方法，所述封装方法包括如下步骤：
a、提供衬底，所述衬底具有两个相对应的主面，所述两个相对应的主面包括第一主面及与所述第一主面对应的第二主面；选择性地掩蔽和刻蚀衬底的第一主面，以在衬底内得到所需的工艺监控沟槽及信号连接沟槽，其中，工艺监控沟槽在衬底内的刻蚀深度大于信号连接沟槽在衬底内的刻蚀深度；
b、在上述衬底的第一主面上淀积绝缘层，所述绝缘层覆盖在衬底的第一主面，且绝缘层覆盖工艺监控沟槽及信号连接沟槽对应的侧壁及底壁；
c、在上述衬底的第一主面上淀积导体材料，所述导体材料覆盖在衬底的第一主面上，并填充在工艺监控沟槽及信号连接沟槽内；
d、去除上述衬底第一主面上的导体材料，并得到位于工艺监控沟槽内的导体及位于信号连接沟槽内的信号连接导体；
e、在上述衬底的第一主面上设置第一连接导体，所述第一连接导体通过绝缘层与衬底绝缘隔离，第一连接导体与信号连接沟槽内的信号连接导体电连接，且所述第一连接导体穿出衬底第一主面上的第一绝缘隔离层；
f、在上述衬底的第一主面上键合固定基板；
g、利用上述基板对衬底的第二主面进行减薄，直至露出工艺监控沟槽的槽底；
h、在上述工艺监控沟槽的槽底设置遮挡层，所述遮挡层覆盖工艺监控沟槽的槽底并覆盖工艺监控沟槽槽底外侧的第二主面；
i、利用工艺监控沟槽进行定位，将衬底的第二主面减薄至信号连接沟槽槽底的下方；
j、在上述衬底的第二主面上设置背面介质层，所述背面介质层覆盖在衬底的第二主面，并包覆上述工艺监控沟槽及信号连接沟槽的槽底；
k、将上述背面介质层及工艺监控沟槽进行减薄，直至信号连接沟槽内信号连接导体的高度与工艺监控沟槽内监控导体的高度一致；
l、在上述衬底的第二主面上设置第二连接导体及第二绝缘隔离层，所述第二连接导体支撑于背面介质层上并与信号连接导体电连接，且第二连接导体穿出对应的第二绝缘隔离层；
m、对衬底第一主面上的基板解键合，以去除所述位于衬底第一主面上的基板。
所述步骤f中，基板通过键合胶键合固定于衬底的第一主面。所述导体材料体的材料包括铜、钨。
所述步骤b中，在设置绝缘层的第一主面上设置用于形成阻挡层和种子层的阻挡种子层。
所述衬底包括硅衬底。所述基板包括玻璃基板、硅基板。
本发明的优点：在衬底内设置工艺监控沟槽及信号连接沟槽，通过工艺监控沟槽能形成工艺监控通孔，通过信号连接沟槽能形成信号连接通孔，在工艺监控通孔内设置监控导体，在信号连接沟槽内设置信号连接导体，信号连接导体的两端分别电连接第一连接导体及第二连接导体，通过工艺监控沟槽与信号连接沟槽之间的深度差实现对信号连接通孔及信号连接导体的精确控制，结构紧凑，工艺步骤简单，避免金属污染，加工精度高，适应范围广，安全可靠。
附图说明
图1为封装结构中工艺监控区域内工艺监控通孔的开口度示意图。
图2为封装结构中芯片区域内信号连接通孔开口度的一种示意图。
图3为封装结构中芯片区域内信号连接通孔开口度的另一种示意图。
图4为封装结构中工艺监控区域分布的一种结构示意图。
图5为封装结构中工艺监控区域分布的另一种结构示意图。
图6~图19为本发明具体工艺实施步骤剖视图，其中：
图6为本发明在衬底内得到工艺监控沟槽及信号连接沟槽后的剖视图。
图7为本发明在衬底的第一主面上设置绝缘层后的剖视图。
图8为本发明在衬底的第一主面上设置阻挡种子层后的剖视图。
图9为本发明在衬底的第一主面上设置导体材料体后的剖视图。
图10为本发明在衬底内得到信号连接导体及监控导体后的剖视图。
图11为本发明在衬底的第一主面上设置第一连接导体后的剖视图。
图12为本发明在衬底的第一主面上键合固定基板后的剖视图。
图13为本发明对衬底的第二主面进行减薄后的剖视图。
图14为本发明在衬底的第二主面上设置遮挡层后的剖视图。
图15为本发明利用遮挡层对衬底的第二主面进行再次减薄后的剖视图。
图16为本发明在衬底的第二主面上设置背面介质层后的剖视图。
图17为本发明对背面介质层进行减薄后的剖视图。
图18为本发明在衬底的第二主面上设置第二连接导体后的剖视图。
图19为本发明将基板与衬底解键合后的剖视图。
附图标记说明：1-衬底、2-工艺监控沟槽、3-信号连接沟槽、4-绝缘层、5-阻挡种子层、6-导体材料、7-监控导体、8-信号连接导体、9-第一绝缘隔离层、10-第一连接导体、11-键合胶、12-基板、13-遮挡层、14-背面介质层、15-第二连接导体、16-第二绝缘隔离层、17-工艺监控通孔开口、18-信号连接通孔开口及19-工艺监控区域。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
在芯片的三维封装应用中，TSV背面漏孔处理的金属沾污控制是一大难题。如果用背面研磨或CMP工艺直接将TSV从背面漏孔，会导致TSV金属填充物与晶圆背面的硅直接接触，可能会引起金属离子在硅中扩散，最终导致有源器件特性因金属离子沾污而发生漂移甚至失效。
如果背面研磨或CMP不直接将TSV漏孔，而是在接近TSV底部的时候停住，然后用高选择比的刻蚀工艺刻蚀硅，通过硅的刻蚀使TSV露出，利用TSV工艺本身的绝缘层和阻挡层控制金属的扩散，这将是一个很好的解决方案。但是TSV刻蚀深度的工艺误差在2%左右，背面研磨的工艺误差在3μm左右，加起来工艺误差在5μm以上，目前的工艺是无法承受这么大的工艺误差的。因此，如何控制背面工艺的精度就成了主要的问题
如图19所示：为了解决上述问题，本发明包括衬底1，所述衬底1具有第一主面及与所述第一主面对应的第二主面；衬底1内设有贯通所述衬底1的信号连接通孔与工艺监控通孔，所述信号连接通孔的侧壁及工艺监控通孔的侧壁均覆盖有绝缘层4，且所述绝缘层4覆盖衬底1的第一主面；信号连接通孔内填充有信号连接导体8，工艺监控通孔内填充有监控导体7；衬底1的第一主面上设置用于与信号连接导体8电连接的第一连接导体10，衬底1的第二主面上设置与信号连接导体8电连接的第二连接导体15，且第二连接导体15通过信号连接导体8与第一连接导体10电连接；第二连接导体15与衬底1绝缘隔离，第一连接导体10通过绝缘层4与衬底1绝缘隔离。
具体地，所述衬底1包括硅衬底。所述衬底1的第二主面上设置背面介质层14，第二连接导体15通过背面介质层14与衬底1绝缘隔离。所述衬底1的第一主面上设置第一绝缘隔离层9，衬底1的第二主面上设置第二绝缘隔离层16，第一连接导体10与信号连接导体8电连接后穿出第一绝缘隔离层9外，第二连接导体15与信号连接导体8电连接后穿出第二绝缘隔离层16外。
如图6~19所示：上述结构的封装结构，可以采用下述工艺步骤制备得到，所述封装方法具体包括如下步骤：
a、提供衬底1，所述衬底1具有两个相对应的主面，所述两个相对应的主面包括第一主面及与所述第一主面对应的第二主面；选择性地掩蔽和刻蚀衬底1的第一主面，以在衬底1内得到所需的工艺监控沟槽2及信号连接沟槽3，其中，工艺监控沟槽2在衬底1内的刻蚀深度大于信号连接沟槽3在衬底1内的刻蚀深度；
如图6所示：所述衬底1包括硅衬底，衬底1的两个主面中，衬底1的第一主面可以为正面，第二主面为背面；刻蚀衬底1，并在衬底1内得到工艺监控沟槽2及信号连接沟槽3可以采用常规的工艺步骤，为了能够对信号连接沟槽3的后续工艺进行监控，本发明实施例中，工艺监控沟槽2的深度大于信号连接沟槽3在衬底1内的刻蚀深度；如图1为一般工艺监控区域内工艺监控通孔开口17的示意图，图2和图3为现有一般芯片区域内信号连接通孔18的示意图，可见，工艺监控通孔开口17大于信号连接通孔开口18，根据对衬底1刻蚀的性质，根据开口度的大小来实现调节在衬底1内的刻蚀深度，工艺监控区域19在衬底1可以集中设置在一个区域，也可以分布在几个不同的区域范围内，如图4和图5所示。本发明实施例中，通过工艺监控沟槽2能够形成后续的工艺监控通孔，信号连接沟槽3能够形成信号连接通孔；通过工艺监控沟槽2能够增大检测信号并节省面积。本发明实施例中，当得到工艺监控沟槽2及信号连接沟槽3后，还需要对衬底1进行清洗，确保没有残留。
b、在上述衬底1的第一主面上淀积绝缘层4，所述绝缘层4覆盖在衬底1的第一主面，且绝缘层4覆盖工艺监控沟槽2及信号连接沟槽3对应的侧壁及底壁；
如图7所示：所述绝缘层4可以采用二氧化硅层，当在衬底1的第一主面上设置绝缘层4后，绝缘层4覆盖在工艺监控沟槽2及信号连接沟槽3对应的侧壁及底壁。
c、在上述衬底1的第一主面上淀积导体材料6，所述导体材料6覆盖在衬底1的第一主面上，并填充在工艺监控沟槽2及信号连接沟槽3内；
如图8和图9所示：所述导体材料6的材料可以为铜，当导体材料6的材料为铜时，在衬底1的第一主面上还设置阻挡种子层5，所述阻挡种子层5包括一层阻挡层及一层种子层，通过阻挡层及种子层能够满足铜材料的工艺要求，在衬底1的第一主面上设置阻挡种子层5为本技术领域常规的技术手段。当在衬底1的第一主面上设置阻挡种子层5后，在导体材料6，导体材料6会覆盖在阻挡种子层5上，并填充在工艺监控沟槽2及信号连接沟槽3内。
d、去除上述衬底1第一主面上的导体材料6，并得到位于工艺监控沟槽2内的监控填充体7及位于信号连接沟槽3内的信号连接导体8；
如图10所示：去除上述衬底1上的导体材料6及覆盖于衬底1第一主面上的阻挡种子层5，使得填充于工艺监控沟槽2内的导体材料6形成监控填充体7，同时，信号连接沟槽3内的导体材料6形成信号连接导体8，且信号连接导体8与监控导体7之间相独立，互不连接。
e、在上述衬底1的第一主面上设置第一连接导体10，所述第一连接导体10通过绝缘层4与衬底1绝缘隔离，第一连接导体10与信号连接沟槽3内的信号连接导体8电连接，且所述第一连接导体10穿出衬底1第一主面上的第一绝缘隔离层9；
如图11所示：为了能够将信号连接导体8与外部的连接，本发明实施例中，在衬底1的第一主面上设置第一连接导体10，所述第一连接导体10与信号连接导体8电连接接触；衬底1的第一主面上还设置第一绝缘隔离层9，用于隔离信号连接导体8及监控导体7与外部的连接，第一连接导体10穿出第一绝缘隔离层9外的部分呈凸点状，第一绝缘隔离层9覆盖第一主面上方的其余部分。
f、在上述衬底1的第一主面上键合固定基板12；
如图12所示：本发明实施例中，基板12通过键合胶11键合固定在衬底1的第一主面上，基板12可以为玻璃基板，通过基板12的中转能够实现对衬底1第二主面的需要的工艺操作。
g、利用上述基板12对衬底1的第二主面进行减薄，直至露出工艺监控沟槽2的槽底；
如图13所示：利用基板12能够方便对衬底1的第二主面进行减薄，使得工艺监控沟槽2的槽底与衬底1的第二主面位于同一水平面上，即将衬底1的第二主面减薄刚好至工艺监控沟槽2的槽底，并使得工艺监控沟槽2槽底的监控填充体7露出。
h、在上述工艺监控沟槽2的槽底设置遮挡层13，所述遮挡层13覆盖工艺监控沟槽2的槽底并覆盖工艺监控沟槽2槽底外侧的第二主面；
如图14所示：通过遮挡层13遮挡位于工艺监控沟槽2内的监控导体7及绝缘层4，本发明实施例中，遮挡层13为光刻胶，遮挡层13向外延伸覆盖工艺监控沟槽2槽底外的部分；利用遮挡层13能够防止金属污染。
i、利用工艺监控沟槽2进行定位，将衬底1的第二主面减薄至信号连接沟槽3槽底的下方；
如图15所示：当利用遮挡层13对工艺监控沟槽2的进行保护后，利用工艺监控沟槽2与信号连接沟槽3之间的深度差异，能够精确得到对应的刻蚀量，实现对信号连接沟槽3的精确刻蚀，本发明实施例中，将第二主面减薄至信号连接沟槽3槽底的下方，第二主面的减薄厚度可以根据需要进行选择。当经过上述减薄后，在衬底1的第二主面上形成若干柱状或条状的结构。
j、在上述衬底1的第二主面上设置背面介质层14，所述背面介质层14覆盖在衬底1的第二主面，并包覆上述工艺监控沟槽2及信号连接沟槽3的槽底；
如图16所示：所述背面介质层14也为绝缘材料制作，背面介质层14在衬底1第二主面的厚度大于之前减薄的厚度，即能够将露出的监控填充体7及信号连接导体8全部进行包覆。
k、将上述背面介质层14及工艺监控沟槽2进行减薄，直至信号连接沟槽3内信号连接导体8的高度与工艺监控沟槽2内监控填充体7的高度一致；
如图17所示：对背面介质层14进行减薄，使得信号连接导体8与监控导体7的高度一致，即信号连接导体8与监控导体7位于同一水平面上，完成对信号连接沟槽3的工艺步骤，经过上述步骤后，能够在衬底1内得到工艺监控通孔及信号连接通孔的结构。
l、在上述衬底1的第二主面上设置第二连接导体15及第二绝缘隔离层16，所述第二连接导体15支撑于背面介质层14上并与信号连接导体8电连接，且第二连接导体15穿出对应的第二绝缘隔离层16；
如图18所示：在上述第二主面上设置第二连接导体15，第二连接导体15与信号连接导体8的另一端端部接触电连接，实现第一连接导体10与第二连接导体15的电连接，第二连接导体15穿出第二绝缘隔离层16的部分呈凸点状；第二连接导体15在第二主面上的分布状态与第一连接导体10在第一主面上的分布状态相似。
m、对衬底1第一主面上的基板12解键合，以去除所述位于衬底1第一主面上的基板12。
如图19所示：对基板12进行解键合，从而能够得到所需的封装结构，通过封装结构进行后续的三维封装连接。
如图1~图19所示：在衬底1内设置工艺监控沟槽2及信号连接沟槽3，通过工艺监控沟槽2能形成工艺监控通孔，通过信号连接沟槽3能形成信号连接通孔，在工艺监控通孔内设置监控填充体7，在信号连接沟槽内设置信号连接导体8，信号连接导体8的两端分别电连接第一连接导体10及第二连接导体15，通过工艺监控沟槽2与信号连接沟槽3之间的深度差实现对信号连接通孔及信号连接导体8的精确控制，结构紧凑，工艺步骤简单，避免金属污染，加工精度高，适应范围广，安全可靠。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1. 一种TSV背面漏孔的封装结构，包括衬底（1），所述衬底（1）具有第一主面及与所述第一主面对应的第二主面；其特征是：衬底（1）内设有贯通所述衬底（1）的信号连接通孔与工艺监控通孔，所述信号连接通孔的侧壁及工艺监控通孔的侧壁均覆盖有绝缘层（4），且所述绝缘层（4）覆盖衬底（1）的第一主面；信号连接通孔内填充有信号连接导体（8），工艺监控通孔内填充有监控导体（7）；衬底（1）的第一主面上设置用于与信号连接导体（8）电连接的第一连接导体（10），衬底（1）的第二主面上设置与信号连接导体（8）电连接的第二连接导体（15），且第二连接导体（15）通过信号连接导体（8）与第一连接导体（10）电连接；第二连接导体（15）与衬底（1）绝缘隔离，第一连接导体（10）通过绝缘层（4）与衬底（1）绝缘隔离。
2.根据权利要求1所述的TSV背面漏孔的封装结构，其特征是：所述衬底（1）的第二主面上设置背面介质层（14），第二连接导体（15）通过背面介质层（14）与衬底（1）绝缘隔离。
3.根据权利要求1所述的TSV背面漏孔的封装结构，其特征是：所述衬底（1）的第一主面上设置第一绝缘隔离层（9），衬底（1）的第二主面上设置第二绝缘隔离层（16），第一连接导体（10）与信号连接导体（8）电连接后穿出第一绝缘隔离层（9）外，第二连接导体（15）与信号连接导体（8）电连接后穿出第二绝缘隔离层（16）外。
4.根据权利要求1所述的TSV背面漏孔的封装结构，其特征是：所述衬底（1）包括硅衬底。
5.一种TSV背面漏孔的封装方法，其特征是，所述封装方法包括如下步骤：
（a）、提供衬底（1），所述衬底（1）具有两个相对应的主面，所述两个相对应的主面包括第一主面及与所述第一主面对应的第二主面；选择性地掩蔽和刻蚀衬底（1）的第一主面，以在衬底（1）内得到所需的工艺监控沟槽（2）及信号连接沟槽（3），其中，工艺监控沟槽（2）在衬底（1）内的刻蚀深度大于信号连接沟槽（3）在衬底（1）内的刻蚀深度；
（b）、在上述衬底（1）的第一主面上淀积绝缘层（4），所述绝缘层（4）覆盖在衬底（1）的第一主面，且绝缘层（4）覆盖工艺监控沟槽（2）及信号连接沟槽（3）对应的侧壁及底壁；
（c）、在上述衬底（1）的第一主面上淀积导体材料（6），所述导体材料（6）覆盖在衬底（1）的第一主面上，并填充在工艺监控沟槽（2）及信号连接沟槽（3）内；
（d）、去除上述衬底（1）第一主面上的导体材料（6），并得到位于工艺监控沟槽（2）内的监控导体（7）及位于信号连接沟槽（3）内的信号连接导体（8）；
（e）、在上述衬底（1）的第一主面上设置第一连接导体（10），所述第一连接导体（10）通过绝缘层（4）与衬底（1）绝缘隔离，第一连接导体（10）与信号连接沟槽（3）内的信号连接导体（8）电连接，且所述第一连接导体（10）穿出衬底（1）第一主面上的第一绝缘隔离层（9）；
（f）、在上述衬底（1）的第一主面上键合固定基板（12）；
（g）、利用上述基板（12）对衬底（1）的第二主面进行减薄，直至露出工艺监控沟槽（2）的槽底；
（h）、在上述工艺监控沟槽（2）的槽底设置遮挡层（13），所述遮挡层（13）覆盖工艺监控沟槽（2）的槽底并覆盖工艺监控沟槽（2）槽底外侧的第二主面；
（i）、利用工艺监控沟槽（2）进行定位，将衬底（1）的第二主面减薄至信号连接沟槽（3）槽底的下方；
（j）、在上述衬底（1）的第二主面上设置背面介质层（14），所述背面介质层（14）覆盖在衬底（1）的第二主面，并包覆上述工艺监控沟槽（2）及信号连接沟槽（3）的槽底；
（l）、将上述背面介质层（14）及工艺监控沟槽（2）进行减薄，直至信号连接沟槽（3）内信号连接导体（8）的高度与工艺监控沟槽（2）内监控导体（7）的高度一致；
（m）、在上述衬底（1）的第二主面上设置第二连接导体（15）及第二绝缘隔离层（16），所述第二连接导体（15）支撑于背面介质层（14）上并与信号连接导体（8）电连接，且第二连接导体（15）穿出对应的第二绝缘隔离层（16）；
（n）、对衬底（1）第一主面上的基板（12）解键合，以去除所述位于衬底（1）第一主面上的基板（12）。
6.根据权利要求5所述TSV背面漏孔的封装方法，其特征是：所述步骤（f）中，基板（12）通过键合胶（11）键合固定于衬底（1）的第一主面。
7.根据权利要求5所述TSV背面漏孔的封装方法，其特征是：所述导体材料体（6）的材料包括铜。
8.根据权利要求5所述TSV背面漏孔的封装方法，其特征是：所述步骤（b）中，在设置有绝缘层（4）的第一主面上设置用于形成阻挡层和种子层的阻挡种子层（5）。
9.根据权利要求5所述TSV背面漏孔的封装方法，其特征是：所述衬底（1）包括硅衬底。
10.根据权利要求6所述TSV背面漏孔的封装方法，其特征是：所述基板（12）包括玻璃基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310106597.3A CN103219303B (zh) | 2013-03-28 | 2013-03-28 | 一种tsv背面漏孔的封装结构及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310106597.3A CN103219303B (zh) | 2013-03-28 | 2013-03-28 | 一种tsv背面漏孔的封装结构及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103219303A CN103219303A (zh) | 2013-07-24 |
| CN103219303B true CN103219303B (zh) | 2015-10-14 |
Family
ID=48816975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310106597.3A Active CN103219303B (zh) | 2013-03-28 | 2013-03-28 | 一种tsv背面漏孔的封装结构及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103219303B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103390580A (zh) * | 2013-08-20 | 2013-11-13 | 华进半导体封装先导技术研发中心有限公司 | 一种tsv背面露头方法 |
| CN104944366A (zh) * | 2014-03-26 | 2015-09-30 | 中国科学院微电子研究所 | 一种硅深孔工艺的监测方法 |
| CN104347494A (zh) * | 2014-09-10 | 2015-02-11 | 南通富士通微电子股份有限公司 | 硅通孔金属柱背面互联方法 |
| CN104269362A (zh) * | 2014-09-10 | 2015-01-07 | 南通富士通微电子股份有限公司 | 硅通孔金属柱背面凸块制造方法 |
| CN105590893A (zh) * | 2014-10-20 | 2016-05-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN116884889B (zh) * | 2023-09-07 | 2024-01-16 | 成都汉芯国科集成技术有限公司 | 一种基于TSV技术的芯片三维sip封装系统及其封装方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102842597A (zh) * | 2011-06-20 | 2012-12-26 | 株式会社东芝 | 半导体芯片和半导体器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073701A (ja) * | 2004-09-01 | 2006-03-16 | Kawasaki Microelectronics Kk | エッチング工程のモニター方法 |
| US7795045B2 (en) * | 2008-02-13 | 2010-09-14 | Icemos Technology Ltd. | Trench depth monitor for semiconductor manufacturing |
-
2013
- 2013-03-28 CN CN201310106597.3A patent/CN103219303B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102842597A (zh) * | 2011-06-20 | 2012-12-26 | 株式会社东芝 | 半导体芯片和半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103219303A (zh) | 2013-07-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: JIANGSU CAS INTERNET-OF-THING TECHNOLOGY VENTURE C Free format text: FORMER OWNER: JIANGSU INTERNET OF THINGS RESEARCH + DEVELOMENT CO., LTD. Effective date: 20130829 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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|
| ASS | Succession or assignment of patent right |
Owner name: NATIONAL CENTER FOR ADVANCED PACKAGING Free format text: FORMER OWNER: JIANGSU CAS INTERNET-OF-THING TECHNOLOGY VENTURE CAPITAL CO., LTD. Effective date: 20140409 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right | ||
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Effective date of registration: 20191120 Address after: 214028 Jiangsu New District of Wuxi City Linghu Road No. 200 Chinese Sensor Network International Innovation Park building D1 Patentee after: National Center for Advanced Packaging Co., Ltd. Address before: 200331 room 155-2, ginkgo Road, Shanghai, Putuo District, China, 4 Patentee before: Shanghai State Intellectual Property Services Co., Ltd. |
|
| TR01 | Transfer of patent right |