CN112567515B - 存储器结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种存储器结构及其形成方法，所述存储器结构包括：第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述衬底层内具有掺杂阱；隔离结构，贯穿所述衬底层，且位于所述掺杂阱边缘，用于隔离所述掺杂阱与周围的衬底层。所述存储器结构能够避免掺杂阱与衬底层之间的漏电，提高性能。

Description

存储器结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，所述存储阵列结构和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储整列结构上方，将CMOS电路和存储阵列电路连接在一起；然后再将存储阵列结构所在晶圆的背面减薄，通过贯穿背面的接触部将整个电路接出。当背面减薄过程中，碰到晶圆内的深掺杂阱或者深掺杂阱下方保留的衬底厚度过小，会导致深掺杂阱与衬底之间产生严重的漏电。
现有技术中，一般通过严格控制掺杂阱的深度以及在深掺杂阱下方保留足够的衬底厚度来减小漏电流。但是，现有技术防止漏电流的方法需要严格控制工艺过程，导致工艺的有效窗口较小，工艺的偏差可能导致晶圆的大宗报废。而且，由于电路的接出，需要打通背面的硅形成穿通接触部，增加掺杂阱下方保留的厚度会导致穿通接触部的深宽比增加，增加工艺的难度。更进一步的，掺杂阱下方保留的衬底厚度增大，会导致接出电路的焊垫的寄生电容增大，影响产品的性能。
发明内容
本发明所要解决的技术问题是，提供一种存储器结构及其形成方法，避免掺杂阱与衬底之间产生漏电。
本发明的技术方案提供一种存储器结构，包括：第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述衬底层内具有掺杂阱；隔离结构，贯穿所述衬底层，且位于所述掺杂阱边缘，包围所述掺杂阱设置，用于隔离所述掺杂阱与所述隔离结构外围的衬底层。
可选的，所述隔离结构的至少一侧侧壁与所述掺杂阱连接。
可选的，所述存储层内形成有第一接触部，用于连接至所述第一类型掺杂阱，所述第一接触部位于被所述隔离结构包围的第一类型掺杂阱表面。
可选的，所述隔离结构包括贯穿所述衬底层的隔离沟槽和填充满所述隔离沟槽的隔离材料。
可选的，所述第一基底还包括位于所述衬底层的第二表面上的介质层，所述隔离结构还贯穿所述介质层。
可选的，还包括：贯穿所述介质层和衬底层的第二接触部，所述第二接触部包括金属柱以及位于所述金属柱侧壁表面的绝缘侧墙。
可选的，所述掺杂阱底部位于所述衬底层内，与所述衬底层的第二表面之间具有一间距。
可选的，所述衬底层的第二表面暴露出所述掺杂阱的底部表面。
可选的，所述掺杂阱包括第一类型掺杂阱以及位于所述第一类型掺杂阱内的第二类型掺杂阱。
可选的，还包括：第二基底，所述第二基底内形成有外围电路；所述第二基底位于所述存储层表面，所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
为解决上述问题，本发明的具体实施方式还提供一种存储器结构的形成方法，包括：提供第一基底，包括衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述衬底层内具有掺杂阱；形成贯穿所述衬底层的隔离结构，包围所述掺杂阱设置，用于隔离所述掺杂阱与所述隔离结构外围的衬底层。
可选的所述隔离结构的至少一侧侧壁与所述掺杂阱连接。
可选的，所述存储层内形成有第一接触部，用于连接至所述第一类型掺杂阱，所述第一接触部位于被所述隔离结构包围的第一类型掺杂阱表面。
可选的，形成贯穿所述衬底层的隔离结构的步骤进一步包括：形成贯穿所述衬底层的隔离沟槽，所述隔离沟槽位于所述掺杂阱边缘，围绕所述掺杂阱设置；形成填充满所述隔离沟槽的隔离材料。
可选的，还包括：在所述衬底层的第二表面上形成介质层，所述隔离结构还贯穿所述介质层。
可选的，还包括：形成贯穿所述介质层和衬底层的第二接触部。
可选的，所述第二接触部和隔离结构的形成方法包括：刻蚀所述介质层至所述衬底层，在所述介质层内形成第一开口和第二开口；沿所述第一开口和所述第二开口同时刻蚀所述衬底层，分别形成贯穿所述衬底层的隔离沟槽和接触孔；形成填充满所述隔离沟槽、第一开口以及覆盖所述接触孔和第二开口内壁表面的绝缘材料层；去除位于所述接触孔底部的绝缘材料层；形成填充满所述接触孔和第二开口的金属材料层，并以所述介质层为停止层对所述金属材料层进行平坦化。
可选的，所述掺杂阱底部位于所述衬底层内，与所述衬底层的第二表面之间具有一间距，或者所述衬底层的第二表面暴露出所述掺杂阱的底部表面。
可选的，所述掺杂阱包括第一类型掺杂阱以及位于所述第一类型掺杂阱内的第二类型掺杂阱。
可选的，所述存储层表面还具有第二基底，所述第二基底内形成有外围电路；所述第二基底位于所述存储层表面，所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
本发明的存储器结构的衬底层内形成有隔离结构作为掺杂阱与周围衬底之间的物理隔离结构，可以避免所述掺杂阱与隔离结构外围的衬底层之间发生漏电问题，进而提高存储器的性能。所述掺杂阱底部无需具有较厚的衬底，使得所述衬底层整体厚度较低，从而可以降低介质层上形成的焊垫或其他电连接结构与器件层之间的寄生电容，从而可以提高存储器结构的性能。
本发明的存储器结构的形成方法在形成贯穿衬底层连接至存储层的接触部的同时，形成位于所述掺杂阱与周围衬底之间的隔离结构，无需增加额外的工艺步骤，在不增加工艺成本的前提下，可以避免掺杂阱与周围衬底之间的漏电问题，有利于提高存储器结构的性能。
附图说明
图1至图6为本发明一具体实施方式的存储器结构的形成过程的结构示意图；
图7为本发明一具体实施方式的存储器结构的结构示意图。
具体实施方式
下面结合附图对本发明提供的存储器结构及其形成方法的具体实施方式做详细说明。
请参考图1至图6，为本发明一具体实施方式的存储器结构的形成过程的结构示意图。
请参考图1，提供第一基底100，包括：衬底层101和存储层102，所述衬底层101具有相对的第一表面11和第二表面12，所述存储层102位于所述衬底层101的第一表面11上，所述衬底层101内具有掺杂阱。
图1中，所述第一基底100处于倒置状态，此时，所述衬底层101的第一表面11为衬底层101的下表面，而第二表面12为衬底层101的上表面。所述存储层102覆盖所述衬底层101的第一表面11，在倒置状态下，相应的所述存储层102也位于所述衬底层101的下方。本发明的具体实施方式中，上、下、顶部、底部的相对位置描述均是相对第一基底100处于正置状态而言。
所述衬底层101为半导体材料层，可以为单晶硅晶圆、包括单晶硅晶圆以及晶圆表面的半导体外延层、或者绝缘体上硅衬底等。本具体实施方式中，所述衬底层101包括单晶硅晶圆以及位于所述单晶硅衬底表面的单晶硅外延层，所述单晶硅外延层表面为第一表面11，所述单晶硅晶圆另一侧表面为第二表面12。
所述掺杂阱为对所述衬底层101的第一表面11进行离子掺杂而形成，根据离子掺杂的方向，靠近第一表面11处为掺杂阱的顶部，靠近第二表面12处为掺杂阱的底部。所述掺杂阱的顶部表面与所述衬底层101的第一表面11共面。在一个具体实施方式中，所述掺杂阱包括第一类型掺杂阱111以及位于所述第一类型掺杂阱111内的第二类型掺杂阱112。在一个具体实施方式中，所述第一类型掺杂阱111为N型掺杂阱，所述第二类型掺杂阱112为P型掺杂阱。更进一步的，所述第二类型掺杂阱112为P型掺杂阱，所述第一类型掺杂阱111包括位于所述P型掺杂阱两侧的N型掺杂阱以及位于所述N型掺杂阱和P型掺杂阱下方的N型深掺杂阱。
所述衬底层101内可以形成有多个掺杂阱，相邻掺杂阱之间具有一定间距。所述衬底层101可以为形成有掺杂阱的晶圆背面进行减薄而形成，根据减薄程度的不同，可以对掺杂阱底部与衬底层101的第二表面12之间的距离进行调整。
该具体实施方式中，所述衬底层101的第二表面12暴露出所述第一类型掺杂阱111的底部表面，在对晶圆背面进行减薄的过程中，减薄至暴露出所述第一类型掺杂阱111。
在另一具体实施方式中，所述第一类型掺杂阱111位于所述衬底层101内，第一类型掺杂阱111的底部表面与所述衬底层101的第二表面12之间具有一间距。所述第一类型掺杂阱111底部与所述衬底层101的第二表面12之间具有一定厚度的衬底。
所述存储层102包括绝缘层以及形成与所述绝缘层内的存储单元以及连接所述存储单元的存储电路。在一个具体实施方式中，所述存储层102内形成有3D NAND存储单元，且所述存储单元均形成于所述第二类型掺杂阱112的顶部表面。所述存储层102还包括贯穿所述存储单元的贯穿阵列接触部121以及连接所述阵列接触部121的互连层122。图1中，仅示出一个贯穿阵列接触部121以及部分互连层122，仅作为示意。在实际的存储器结构中，每个存储单元内可形成有多个所述贯穿阵列接触部121。
该具体实施方式中，所述第一基底100还包括位于所述衬底层101第二表面12上的介质层103。所述介质层103作为覆盖所述衬底层101第二表面12的钝化层，用于保护所述衬底层101的第二表面12。所述介质层103的材料可以为TEOS、氮化硅、氮氧化硅、氧化硅等绝缘介质材料。所述介质层103可以为单层结构可以为多层堆叠结构。可以通过化学气相沉积工艺、旋涂工艺、原子层沉积工艺等各种沉积工艺形成所述介质层103。
所述存储层102与所述衬底层101相对的另一侧表面还与一第二基底200键合连接，所述第二基底200内形成有外围电路；所述第二基底200位于所述存储层102表面，所述第二基底200内的外围电路与所述存储层102内的存储电路之间形成电连接。具体的，所述第二基底200朝向所述存储层102的表面暴露出外围电路的连接部的表面，而所述存储层102的表面暴露出存储电路的连接部表面，两者键合，形成电连接。
请参考图2，刻蚀所述介质层103至所述衬底层101的第二表面12，在所述介质层103内形成第一开口131和第二开口132。
具体的，所述第一开口131和第二开口132的形成方法包括：在所述介质层103表面形成光刻胶层，采用一光罩对所述光刻胶层进行曝光显影，形成图形化的光刻胶层；以所述图形化光刻胶层为掩膜层，刻蚀所述介质层103，形成所述第一开口131和第二开口132。所述第一开口131用来定义后续待形成的隔离结构的位置和尺寸，所述第二开口132用于定义后续待形成的贯穿所述衬底层101的接触部的位置和尺寸。采用同一光罩进行光刻工艺在介质层103上形成图形化光刻胶层，再刻蚀介质层103，同时形成所述第二开口132和第一开口131，无需针对隔离结构额外增加工艺步骤。
所述第一开口131为一环形沟槽状；所述第二开口132为孔状，横截面可以为圆形、矩形或多边形等。
请参考图3，沿所述第一开口131和所述第二开口132同时刻蚀所述衬底层101，分别形成贯穿所述衬底层101的隔离沟槽113和接触孔114。
所述接触孔114底部暴露出所述存储层102内的电连接结构，后续在所述接触孔114内形成贯穿衬底层101的第二接触部，与所述存储层102内的电连接结构连接。该具体实施方式中，仅示出了形成一个接触孔114，所述接触孔114穿过所述掺杂阱，底部暴露出所述存储层102内的贯穿阵列接触部121。在其他具体实施方式中，可以形成多个接触孔114，部分接触孔114可以位于所述掺杂阱外围，暴露出存储单元外部的电连接结构。
所述隔离沟槽113的至少一侧侧壁与所述掺杂阱连接。所述隔离沟槽113位于所述掺杂阱边缘，围绕所述掺杂阱设置。该具体实施方式中，所述隔离沟槽113位于所述第一类型掺杂阱111内，所述隔离沟槽113的两侧侧壁均暴露出所述第一类型掺杂阱111。在另一具体实施方式中，所述隔离沟槽113仅一侧侧壁暴露出所述第一类型掺杂阱111，而另一侧侧壁暴露出衬底层101。
在另一具体实施方式中，所述隔离沟槽113与所述第一类型掺杂阱111边缘之间还可以具有一定间距，所述第一类型掺杂阱111与后续在所述隔离沟槽113内形成的隔离结构之间具有部分厚度的硅。虽然后续在隔离沟槽113内形成的隔离结构与所述第一类型掺杂阱111之间具有部分衬底材料，但是由于存储器在工作过程中，将隔离沟槽113外围的衬底层101接地，因此，所述隔离结构与所述第一类型掺杂阱111之间部分衬底层101不会形成导电通路，因此也不会造成漏电。
所述隔离沟槽113的宽度小于所述接触孔114的宽度。在本发明的一个具体实施方式中，所述隔离沟槽113的宽度为小于接触孔114的孔径宽度的一半，且大于20nm，所述接触孔114的孔径最大宽度为1500nm。
请参考图4，形成填充满所述隔离沟槽113、第一开口131以及覆盖所述接触孔114和第二开口132内壁表面的绝缘材料层400。
所述绝缘材料层400的材料可以为氧化硅、氮氧化硅或氮化硅等绝缘介质材料。可以采用化学气相沉积工艺、原子层沉积工艺、等离子体增强化学气相沉积工艺等形成所述绝缘材料层400。由于所述隔离沟槽113的宽度小于所述接触孔114的直径，所述绝缘材料层400填充满所述隔离沟槽113和第一开口131时，所述绝缘材料层400仅覆盖所述接触孔114和第二开口132的内壁表面。
所述绝缘材料层400还覆盖所述介质层103的表面。
请参考图5，去除位于所述接触孔114底部的绝缘材料层400，形成覆盖所述接触孔114和第二开口132侧壁的绝缘侧墙402，填充于所述隔离沟槽113和第一开口131内的绝缘材料层作为隔离结构401。
采用各向异性刻蚀工艺去除位于所述接触孔114底部的绝缘材料层400。在去除所述接触孔114底部的绝缘材料层400的同时，还将位于所述介质层103表面的绝缘材料层400去除。在其他具体实施方式中，去除位于所述接触孔114底部的绝缘材料层400之后，所述介质层103表面还剩余部分厚度的绝缘材料层400。
所述隔离结构401的至少一个侧壁与所述掺杂阱连接。该具体实施方式中，所述隔离结构401完全位于所述第一类型掺杂阱111内，靠近所述第一类型掺杂阱111的边缘，因此，所述隔离结构401的两个侧壁均与所述第一类型掺杂阱111连接，大部分第一类型掺杂阱111以及第二类型掺杂阱112被所述隔离结构401包围，被所述隔离结构401包围的掺杂阱区域与周围的衬底层101之间通过所述隔离结构401实现物理隔离。
在另一具体实施方式中，所述隔离结构401的一侧侧壁与所述第一类型掺杂阱111连接，另一侧连接至所述第一类型掺杂阱111外围的衬底层101。
在另一具体实施方式中，所述隔离结构401与所述第一类型掺杂阱111边缘之间还可以具有一定间距，所述第一类型掺杂阱111与所述隔离结构401之间还具有部分厚度的衬底材料。所述隔离结构401用于实现被所述隔离结构401包围的区域与隔离结构401外围的衬底材料之间的隔离。
由于存储器在工作状态时，所述衬底层101接地，所述隔离结构401作为物理隔离结构，可以避免所述第一掺杂阱111与隔离结构401外围的衬底层101之间发生漏电问题，进而提高存储器的性能。
虽然所述第一类型掺杂阱111与周围的衬底层101直接接触会形成耗尽层，可以减少漏电，但是所述耗尽层需要有足够的厚度才能够完全避免漏电的产生。这种情况下，需要所述第一类型掺杂阱111外围需要有较大厚度的未掺杂衬底，因此，要求衬底层的厚度较大。而本发明的具体实施方式中，由于所述第一类型掺杂阱111通过隔离结构401与外围的衬底层101之间进行物理隔离，无需再通过耗尽层进行隔离。因此，所述衬底层101的第二表面12可以被减薄至暴露出所述第一类型掺杂阱111的底部表面。在其他具体实施方式中，所述第一类型掺杂阱111的底部表面与所述第二表面12之间还具有部分厚度的衬底材料，且所述第一类型掺杂阱111的底部表面与所述第二表面12之间的距离较小，例如可以小于1μm，因此所述衬底层101的厚度较低。
该具体实施方式中，在形成所述绝缘侧墙402的过程中，形成所述隔离结构401，无需增加额外的工艺步骤。
所述存储层102内还可以形成有连接所述第一类型掺杂阱111的第一接触部123，所述第一接触部123位于被所述隔离结构401包围的第一类型掺杂阱111的顶部表面。
请参考图6，形成填充满所述接触孔114和第二开口132的金属材料层，并以所述介质层102为停止层进行平坦化，形成位于所述接触孔114和第二开口132内的金属柱403。所述绝缘侧墙402和金属柱403构成第二接触部。
所述金属材料层的材料可以为W、Cu、Al、Au等金属材料。可以采用物理气相沉积工艺，例如溅射工艺，形成所述金属材料层。
对所述金属材料层进行平坦化，去除位于介质层103表面的金属材料层，形成金属柱403，所述金属柱403连接至所述存储层102内的贯穿阵列接触部121，实现与所述存储层102内的存储电路的连接。
后续还包括在所述介质层103表面形成连接至所述金属柱403的焊垫或其他电连接结构。由于该具体实施方式中，所述衬底层101内形成有隔离结构401作为掺杂阱与周围衬底之间的物理隔离结构，因此，所述掺杂阱底部无需具有较厚的衬底，使得所述衬底层101整体厚度较低，从而可以降低介质层103上形成的焊垫或其他电连接结构与器件层102之间的寄生电容，从而可以提高存储器结构的性能。
在另一具体实施方式中，还可以在形成所述介质层103之前，先刻蚀所述衬底层101形成隔离沟槽，在所述隔离沟槽内填充满隔离材料，作为隔离结构；然后再在所述衬底层101第二表面12上形成介质层103，刻蚀所述介质层103和衬底层101，形成贯穿所述介质层103和衬底层101的接触孔，在所述接触孔内壁表面形成绝缘侧墙402以及填充满所述接触孔的金属柱403。
本发明的具体实施方式还提供一种上述方法形成的存储结构。
请参考图6，为本发明一具体实施方式的存储结构的结构示意图。
所述存储结构包括：第一基底100，所述第一基底100包括：衬底层101和存储层102，所述衬底层101具有相对的第一表面11和第二表面12，所述存储层102位于所述衬底层101的第一表面11上，所述衬底层101内具有掺杂阱；隔离结构401，贯穿所述衬底层101，且位于所述掺杂阱边缘，用于隔离所述掺杂阱与周围的衬底层101。
所述衬底层101为半导体材料层，可以为单晶硅晶圆、包括单晶硅晶圆以及晶圆表面的半导体外延层、或者绝缘体上硅衬底等。本具体实施方式中，所述衬底层101包括单晶硅晶圆以及位于所述单晶硅衬底表面的单晶硅外延层，所述单晶硅外延层表面为第一表面11，所述单晶硅晶圆另一侧表面为第二表面12。
图1中，所述第一基底100处于倒置状态，此时，所述衬底层101的第一表面11为衬底层101的下表面，而第二表面12为衬底层101的上表面。所述存储层102覆盖所述衬底层101的第一表面11，在倒置状态下，相应的所述存储层102也位于所述衬底层101的下方。
所述掺杂阱为对所述衬底层101的第一表面11进行离子掺杂而形成，根据离子掺杂的方向，靠近第一表面11处为掺杂阱的顶部，靠近第二表面12处为掺杂阱的底部。所述掺杂阱的顶部表面与所述衬底层101的第一表面11共面。在一个具体实施方式中，所述掺杂阱包括第一类型掺杂阱111以及位于所述第一类型掺杂阱111内的第二类型掺杂阱112。在一个具体实施方式中，所述第一类型掺杂阱111为N型掺杂阱，所述第二类型掺杂阱112为P型掺杂阱。更进一步的，所述第二类型掺杂阱112为P型掺杂阱，所述第一类型掺杂阱111包括位于所述P型掺杂阱两侧的N型掺杂阱以及位于所述N型掺杂阱和P型掺杂阱下方的N型深掺杂阱。
所述衬底层101内可以形成有多个掺杂阱，相邻掺杂阱之间具有一定间距。所述衬底层101可以为形成有掺杂阱的晶圆背面进行减薄而形成，根据减薄程度的不同，可以对掺杂阱底部与衬底层101的第二表面之间的距离进行调整。
该具体实施方式中，所述衬底层101的第二表面12暴露出所述第一类型掺杂阱111的底部表面。在对晶圆背面进行减薄的过程中，减薄至暴露出所述第一类型掺杂阱111。
在另一具体实施方式中，所述第一类型掺杂阱111位于所述衬底层101内，第一类型掺杂阱111的底部表面与所述衬底层101的第二表面12之间具有一间距。所述第一类型掺杂阱111底部与所述衬底层101的第二表面12之间具有一定厚度的衬底材料。
所述存储层102包括绝缘层以及形成与所述绝缘层内的存储单元以及连接所述存储单元的存储电路。在一个具体实施方式中，所述存储层102内形成有3D NAND存储单元，且所述存储单元均形成于所述第二类型掺杂阱112表面。所述存储层102还包括贯穿所述存储单元的贯穿阵列接触部121以及贯穿所述阵列接触部121的互连层122。图1中，仅示出一个贯穿阵列接触部121以及部分互连层122作为示意。在实际的存储器结构中，每个存储单元内可形成有多个所述贯穿阵列接触部121。
该具体实施方式中，所述第一基底100还包括位于所述衬底层101第二表面12上的介质层103。所述介质层103作为所述衬底层101第二表面12上的钝化层，用于保护所述衬底层101的第二表面12。所述介质层103的材料可以为TEOS、氮化硅、氮氧化硅、氧化硅等绝缘介质材料。所述介质层103可以为单层结构可以为多层堆叠结构。可以通过化学气相沉积工艺、旋涂工艺、原子层沉积工艺等各种沉积工艺形成所述介质层103。
所述隔离结构401包括贯穿所述衬底层101的隔离沟槽和填充满所述隔离沟槽的隔离材料。该具体实施方式中，所述隔离结构401还贯穿所述介质层103。在另一具体实施方式中，所述隔离结构401还可以仅位于所述衬底层101内。
所述隔离结构401的至少一侧侧壁与所述掺杂阱连接。该具体实施方式中，所述隔离结构401完全位于所述第一类型掺杂阱111内，靠近所述第一类型掺杂阱111的边缘，因此，所述隔离结构401的两个侧壁均与所述第一类型掺杂阱111连接，大部分第一类型掺杂阱111以及第二类型掺杂阱112被所述隔离结构401包围，被所述隔离结构401包围的掺杂阱区域与周围的衬底层101之间通过所述隔离结构401实现物理隔离。
在另一具体实施方式中，所述隔离结构401的一侧侧壁与所述第一类型掺杂阱111连接，另一侧连接至所述第一类型掺杂阱111外围的衬底层101。
在另一具体实施方式中，所述隔离结构401与所述第一类型掺杂阱111边缘之间还可以具有一定间距，所述第一类型掺杂阱111与所述隔离结构401之间还具有部分厚度的衬底材料。所述隔离结构401用于实现被所述隔离结构401包围的区域与隔离结构401外围的衬底材料之间的隔离。
由于存储器在工作状态时，所述衬底层101接地，所述隔离结构401作为物理隔离结构，可以避免所述第一掺杂阱111与隔离结构401外围的衬底层101之间发生漏电问题，进而提高存储器的性能。由于所述第一类型掺杂阱111通过隔离结构401与外围的衬底层101之间进行物理隔离，无需再通过耗尽层进行隔离。因此，所述衬底层101的第二表面12可以被减薄至暴露出所述第一类型掺杂阱111的底部表面。在其他具体实施方式中，所述第一类型掺杂阱111的底部表面与所述第二表面12之间还具有部分厚度的衬底材料，且所述第一类型掺杂阱111的底部表面与所述第二表面12之间的距离较小，例如可以小于1μm，因此所述衬底层101的厚度较低。
所述存储层102内形成有第一接触部123，用于连接至所述第一类型掺杂阱111，所述第一接触123部位于被所述隔离结构401包围的第一类型掺杂阱111的顶部表面。
所述存储结构还包括：贯穿所述介质层103和衬底层101的第二接触部，所述第二接触部包括金属柱403以及位于所述金属柱403侧壁表面的绝缘侧墙402。所述金属柱403的材料可以为W、Cu、Al、Au等金属材料。所述金属柱403连接至所述贯穿阵列接触部121，实现与所述存储层102内的存储电路的连接。
由于所述隔离结构401和第二接触部贯穿所述介质层103和衬底层101，因此，可以通过刻蚀介质层103和衬底层101，同时形成隔离沟槽和接触孔，然后在形成所述绝缘侧墙402的同时，形成填充所述隔离沟槽的隔离结构401，无需增加额外工艺步骤。
所述介质层103表面还可以具有连接至所述金属柱403的焊垫或其他电连接结构。由于该具体实施方式中，所述衬底层101内形成有隔离结构401作为掺杂阱与周围衬底之间的物理隔离结构，因此，所述掺杂阱底部无需具有较厚的衬底，使得所述衬底层101整体厚度较低，从而可以降低介质层103上形成的焊垫或其他电连接结构与器件层102之间的寄生电容，从而可以提高存储器结构的性能。
所述存储层102表面还具有第二基底200，所述第二基底200内形成有外围电路；所述第二基底200位于所述存储层102表面，所述第二基底200内的外围电路与所述存储层102内的存储电路之间形成电连接。具体的，所述第二基底200朝向所述存储层102的表面暴露出外围电路的连接部的表面，而所述存储层102的表面暴露出存储电路的连接部表面，两者键合，形成电连接。
请参考图7，为本发明另一具体实施方式的存储结构的结构示意图。
该具体实施方式中，所述存储结构包括：第一基底700，所述第一基底700包括：衬底层701和存储层702，所述衬底层701具有相对的第一表面和第二表面，所述存储层702位于所述衬底层701的第一表面上，所述衬底层701内具有掺杂阱；隔离结构710，贯穿所述衬底层701，且位于所述掺杂阱边缘，用于隔离所述掺杂阱与周围的衬底层701。图7中，所述第一基底700处于正置状态。
所述衬底层701内形成有多个掺杂阱，所述掺杂阱包括第一类型掺杂阱711以及位于所述第一类型掺杂阱711内的第二类型掺杂阱712。所述掺杂阱表面与所述衬底层701的第一表面共面。所述掺杂阱底部具有一定厚度的衬底层701。
所述存储层702包括绝缘层以及形成与所述绝缘层内的存储单元以及连接所述存储单元的存储电路。所述存储层702内形成有3D NAND存储单元，且所述存储单元均形成于所述第二类型掺杂阱712表面。
所述存储层702内还形成有贯穿所述存储单元的贯穿阵列接触部721，所述贯穿阵列接触部721连接至所述第二类型掺杂阱712；所述存储层702内还形成有第一接触部722，连接至所述第一类型掺杂阱711；所述存储层702内还形成有衬底接触部723，用于连接至所述衬底层701。所述存储层702内还形成有电路连接部724，用于将所述存储层702内的存储电路引出。
所述第一基底700还包括位于所述衬底层701第二表面上的介质层703。所述介质层703作为所述衬底层701第二表面上的钝化层，用于保护所述衬底层701的第二表面。
所述隔离结构710贯穿所述介质层703和衬底层701。所述隔离结构710的一侧与第一类型掺杂阱711连接，将所述第一类型掺杂阱711和第二类型掺杂阱712包围，与所述隔离结构710外围的衬底层701隔离。连接所述第一类型掺杂阱711的第一接触部722位于被所述隔离结构401包围的第一类型掺杂阱111表面。
所述存储结构还包括：贯穿所述介质层703和衬底层701的第二接触部，所述第二接触部包括金属柱731以及位于所述金属柱731侧壁表面的绝缘侧墙732。所述金属柱731连接至所述存储层702内的电路连接部724，实现与所述存储层702内的存储电路的连接。在其他具体实施方式中，所述存储结构还包括连接至所述贯穿阵列接触部721、第一接触部722、衬底接触部723的第二接触部。
所述存储层702表面还具有第二基底800，所述第二基底800内形成有外围电路；所述第二基底800位于所述存储层702表面，所述第二基底800内的外围电路与所述存储层702内的存储电路之间形成电连接。具体的，所述第二基底800朝向所述存储层702的表面暴露出外围电路的连接部的表面，而所述存储层702的表面暴露出存储电路的连接部表面，两者键合，形成电连接。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (20)

1.一种存储器结构，其特征在于，包括：
第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述衬底层内具有掺杂阱；
隔离结构，贯穿所述衬底层，且位于所述掺杂阱边缘，包围所述掺杂阱设置，用于隔离所述掺杂阱与所述隔离结构外围的衬底层；
贯穿所述衬底层的第二接触部，所述第二接触部包括绝缘侧墙，所述绝缘侧墙与所述隔离结构在同一工序中形成并贯穿所述衬底层，所述隔离结构为绝缘材料制备。
2.根据权利要求1所述的存储器结构，其特征在于，所述隔离结构的至少一侧侧壁与所述掺杂阱连接。
3.根据权利要求1所述的存储器结构，其特征在于，所述掺杂阱包括第一类型掺杂阱以及位于所述第一类型掺杂阱内的第二类型掺杂阱。
4.根据权利要求3所述的存储器结构，其特征在于，所述存储层内形成有第一接触部，用于连接至所述第一类型掺杂阱，所述第一接触部位于被所述隔离结构包围的第一类型掺杂阱表面。
5.根据权利要求1所述的存储器结构，其特征在于，所述隔离结构包括贯穿所述衬底层的隔离沟槽和填充满所述隔离沟槽的隔离材料。
6.根据权利要求1所述的存储器结构，其特征在于，所述第一基底还包括位于所述衬底层的第二表面上的介质层，所述隔离结构还贯穿所述介质层。
7.根据权利要求6所述的存储器结构，其特征在于，所述第二接触部贯穿所述介质层，所述第二接触部还包括金属柱，所述绝缘侧墙以及位于所述金属柱侧壁表面的绝缘侧墙。
8.根据权利要求1所述的存储器结构，其特征在于，所述掺杂阱底部位于所述衬底层内，与所述衬底层的第二表面之间具有一间距。
9.根据权利要求1所述的存储器结构，其特征在于，所述衬底层的第二表面暴露出所述掺杂阱的底部表面。
10.根据权利要求1所述的存储器结构，其特征在于，还包括：第二基底，所述第二基底内形成有外围电路；所述第二基底位于所述存储层表面，所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
11.一种存储器结构的形成方法，其特征在于，包括：
提供第一基底，包括衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述衬底层内具有掺杂阱；
在同一工序中形成贯穿所述衬底层的隔离结构及一第二接触部的绝缘侧墙，所述隔离结构位于所述掺杂阱边缘，包围所述掺杂阱设置，用于隔离所述掺杂阱与所述隔离结构外围的衬底层，所述隔离结构为绝缘材料制备，所述绝缘侧墙贯穿所述衬底层。
12.根据权利要求11所述的存储器结构的形成方法，其特征在于，所述隔离结构的至少一侧侧壁与所述掺杂阱连接，所述掺杂阱包括第一类型掺杂阱以及位于所述第一类型掺杂阱内的第二类型掺杂阱。
13.根据权利要求12所述的存储器结构的形成方法，其特征在于，所述存储层内形成有第一接触部，用于连接至所述第一类型掺杂阱，所述第一接触部位于被所述隔离结构包围的第一类型掺杂阱表面。
14.根据权利要求11所述的存储器结构的形成方法，其特征在于，形成贯穿所述衬底层的隔离结构的步骤进一步包括：形成贯穿所述衬底层的隔离沟槽，所述隔离沟槽位于所述掺杂阱边缘，围绕所述掺杂阱设置；形成填充满所述隔离沟槽的隔离材料。
15.根据权利要求11所述的存储器结构的形成方法，其特征在于，还包括：在所述衬底层的第二表面上形成介质层，所述隔离结构还贯穿所述介质层。
16.根据权利要求15所述的存储器结构的形成方法，其特征在于，还包括：形成贯穿所述介质层和衬底层的第二接触部。
17.根据权利要求16所述的存储器结构的形成方法，其特征在于，所述第二接触部和隔离结构的形成方法包括：刻蚀所述介质层至所述衬底层，在所述介质层内形成第一开口和第二开口；沿所述第一开口和所述第二开口同时刻蚀所述衬底层，分别形成贯穿所述衬底层的隔离沟槽和接触孔；形成填充满所述隔离沟槽、第一开口以及覆盖所述接触孔和第二开口内壁表面的绝缘材料层；去除位于所述接触孔底部的绝缘材料层；形成填充满所述接触孔和第二开口的金属材料层，并以所述介质层为停止层对所述金属材料层进行平坦化。
18.根据权利要求11所述的存储器结构的形成方法，其特征在于，所述掺杂阱底部位于所述衬底层内，与所述衬底层的第二表面之间具有一间距，或者所述衬底层的第二表面暴露出所述掺杂阱的底部表面。
19.根据权利要求11所述的存储器结构的形成方法，其特征在于，所述掺杂阱包括第一类型掺杂阱以及位于所述第一类型掺杂阱内的第二类型掺杂阱。
20.根据权利要求11所述的存储器结构的形成方法，其特征在于，所述存储层表面还具有第二基底，所述第二基底内形成有外围电路；所述第二基底位于所述存储层表面，所述存储层内形成有存储单元和连接所述存储单元的存储电路结构，所述第二基底内的外围电路与所述存储层内的存储电路结构之间形成电连接。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257758B2 (en) * 2020-06-24 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same
CN113675140B (zh) * 2021-08-20 2024-05-17 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113690173B (zh) * 2021-09-07 2024-04-05 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2003008007A (ja) * 2001-06-20 2003-01-10 Seiko Instruments Inc 半導体装置及びその製造方法
US6524909B1 (en) * 1999-12-31 2003-02-25 Worldwide Semiconductor Manufacturing Corp. Self-aligned fabricating process and structure of source line of etox flash memory
KR20030042676A (ko) * 2001-11-23 2003-06-02 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
CN101236927A (zh) * 2007-01-30 2008-08-06 力晶半导体股份有限公司 自行对准接触窗及其制造方法
CN103066079A (zh) * 2013-01-21 2013-04-24 清华大学 半导体器件间隔离结构及其形成方法
WO2016161840A1 (zh) * 2015-04-08 2016-10-13 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体场效应管及其制造方法
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
CN107658317A (zh) * 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN107768376A (zh) * 2016-08-18 2018-03-06 三星电子株式会社 垂直存储器装置
CN107785372A (zh) * 2016-08-24 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
CN107919362A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体存储器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897520B2 (en) * 1996-05-29 2005-05-24 Madhukar B. Vora Vertically integrated flash EEPROM for greater density and lower cost
KR100971532B1 (ko) * 2008-05-27 2010-07-21 삼성전자주식회사 구동 트랜지스터를 포함하는 반도체 소자
US8021943B2 (en) * 2009-11-25 2011-09-20 International Business Machines Corporation Simultaneously formed isolation trench and through-box contact for silicon-on-insulator technology
US20110260245A1 (en) * 2010-04-23 2011-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cost Effective Global Isolation and Power Dissipation For Power Integrated Circuit Device
KR101835114B1 (ko) * 2011-09-07 2018-03-06 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8907396B2 (en) * 2012-01-04 2014-12-09 Micron Technology, Inc Source/drain zones with a delectric plug over an isolation region between active regions and methods
US8916426B2 (en) * 2012-03-27 2014-12-23 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
KR101917816B1 (ko) * 2012-05-08 2019-01-29 에스케이하이닉스 주식회사 캐패시터 및 그 제조 방법
US9287309B2 (en) * 2013-05-31 2016-03-15 SK Hynix Inc. Isolation structure having a second impurity region with greater impurity doping concentration surrounds a first impurity region and method for forming the same, and image sensor including the isolation structure and method for fabricating the image sensor
WO2015115002A1 (ja) * 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
US9543379B2 (en) * 2014-03-18 2017-01-10 Nxp Usa, Inc. Semiconductor device with peripheral breakdown protection
KR20160000512A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 메모리 장치
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9786657B1 (en) * 2016-04-04 2017-10-10 Globalfoundries Inc. Semiconductor structure including a transistor including a gate electrode region provided in a substrate and method for the formation thereof
CN107808884A (zh) * 2016-08-24 2018-03-16 中芯国际集成电路制造(上海)有限公司 三维nand闪存器件的制造方法
KR102667878B1 (ko) * 2016-09-06 2024-05-23 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US10224407B2 (en) * 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
US10504912B2 (en) * 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
US10453854B2 (en) * 2017-11-15 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
US10269625B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
KR102566771B1 (ko) * 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524909B1 (en) * 1999-12-31 2003-02-25 Worldwide Semiconductor Manufacturing Corp. Self-aligned fabricating process and structure of source line of etox flash memory
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2003008007A (ja) * 2001-06-20 2003-01-10 Seiko Instruments Inc 半導体装置及びその製造方法
KR20030042676A (ko) * 2001-11-23 2003-06-02 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
CN101236927A (zh) * 2007-01-30 2008-08-06 力晶半导体股份有限公司 自行对准接触窗及其制造方法
CN103066079A (zh) * 2013-01-21 2013-04-24 清华大学 半导体器件间隔离结构及其形成方法
WO2016161840A1 (zh) * 2015-04-08 2016-10-13 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体场效应管及其制造方法
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
CN107768376A (zh) * 2016-08-18 2018-03-06 三星电子株式会社 垂直存储器装置
CN107785372A (zh) * 2016-08-24 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
CN107919362A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体存储器件
CN107658317A (zh) * 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法

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