CN112466881A - 三维存储器及其制备方法 - Google Patents

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Abstract

本发明提供一种三维存储器及其制备方法，该三维存储器包括外围电路芯片，包括半导体衬底以及依次形成于半导体衬底上的外围电路及互连层，在外围电路芯片的边缘区域形成有显露出半导体衬底的沟槽；依次设置于沟槽及外围电路及互连层上的底部半导体层、中间半导体层及顶部半导体层，中间半导体层由设置于内部区域的中间层主体部和设置于第一沟槽内的中间层连接部组成；在该沟槽内，底部半导体层、中间半导体层及顶部半导体层与半导体衬底电连接。通过在外围电路芯片边缘区域形成沟槽，并利用该沟槽将底部半导体层、半导体牺牲层及顶部半导体层与半导体衬底电连接，可以将阵列蚀刻过程中产生的带电等离子体通过半导体衬底导走。

Description

三维存储器及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及三维存储器及其制备方法。
背景技术
随着三维存储器(3D NAND)集成程度越来越高，三维存储器已经从32层发展到64层，甚至更高的层数层数的增加，随着三维存储器的层数的增加，氮化硅和氧化物薄膜(Tier SIN&OX Film)的数量会增加，在台阶、沟道孔、栅线缝隙以及接触孔的蚀刻深度也会增加，在蚀刻过程中会产生很多带电的等离子体(Plasma)，蚀刻过程中产生的等离子体需要通过基底(Substrate)导走；另外在后道(Backend of line，BEOL)工艺中的金属和通孔(Metal&Via)的蚀刻过程中也会产生很多带电的等离子体，蚀刻过程中产生的等离子体同样也需要通过基底(Substrate)导走；然而基于核心阵列下层外围电路(Periphery UnderCore Array，PUC)架构中，由于外围电路芯片的基底与底部多晶硅层、牺牲多晶硅层及顶部多晶硅层之间并不是电连接的关系，这就会使得蚀刻过程中产生的等离子体的电荷不能通过外围电路芯片的基底导走，电荷的大量堆积会破坏阵列结构，这会使得基于核心阵列下层外围电路架构变得困难。
另外，在三维存储器的制备过程中，于半导体衬底上沉积堆叠结构(包括叠置的氮化硅和氧化物薄膜)时，会在半导体衬底与堆叠结构之间引入牺牲多晶硅层，完成栅线缝隙蚀刻后，需要在栅线缝隙里面多次沉积各种保护膜并进行多次蚀刻，然后基于栅线缝隙将该牺牲多晶硅层和被所述牺牲多晶硅层包围位置的垂直沟道结构的功能侧壁(该功能侧壁是由氧化硅-氮化硅-氧化硅组成的ONO结构)去除以形成牺牲间隙，最后于该牺牲间隙内形成多晶硅层以实现垂直沟道结构的沟道层的侧壁底部引出。在该过程中，由于位于台阶区域的伪沟道孔中填充的是氧化硅，在对核心阵列区域的垂直沟道结构底部的ONO结构移除时，台阶区域的伪沟道孔中氧化硅也会被一起移除，从而使台阶区域的台阶支撑出现问题。
因此，如何提供一种三维存储器及其制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制备方法，用于解决现有3D NAND的制备工艺中，蚀刻形成接触孔时极易造成栅极层击穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间短接的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器，所述三维存储器包括：
外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层，所述外围电路芯片包括内部区域以及围绕所述内部区域的边缘区域；
第一沟槽，所述第一沟槽形成于所述外围电路芯片的所述边缘区域，所述第一沟槽依次贯穿所述外围电路及互连层后显露出所述半导体衬底的表面；
底部半导体层，设置于所述外围电路及互连层的表面及所述第一沟槽的内壁上；
中间半导体层，设置于所述底部半导体层上，所述中间半导体层包括设置于所述内部区域的中间层主体部和设置于所述第一沟槽内的中间层连接部，且所述中间层主体部与所述中间层连接部连接；
顶部半导体层，设置于所述中间半导体层及所述第一沟槽内；
堆叠结构，位于所述内部区域且设置于所述顶部半导体层上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端；
其中，在所述第一沟槽内，沿垂直于所述外围电路芯片的方向所述底部半导体层、所述中间层连接部及所述顶部半导体层彼此相连，且所述底部半导体层与所述半导体衬底连接。
在一可选实施例中，所述三维存储器还包括设置于所述核心阵列区域的垂直沟道结构，所述垂直沟道结构依次贯穿所述堆叠结构、所述顶部半导体层以及所述中间层主体部并延伸进入所述底部半导体层内。
在一可选实施例中，所述堆叠结构包括交替叠置的层间介质层和栅极层。
在一可选实施例中，所述三维存储器还包括共源线，所述共源线依次贯穿所述堆叠结构和所述顶部半导体层至所述中间层主体部。
在一可选实施例中，所述共源线的端部与所述边缘区域之间预设有第一间隔。
在一可选实施例中，所述三维存储器还包括底部氧化层，设置于所述外围电路及互连层与所述底部半导体层之间。
在一可选实施例中，所述台阶区域包括与所述核心阵列区域连接的第一分区和远离所述核心阵列区的第二分区，所述第一分区上形成有分多级台阶。
在一可选实施例中，所述三维存储器还包括：
连接柱，形成于所述台阶上；
后道互连层，形成于所述堆叠结构上，所述后道互连层与所述连接柱连接；
接触焊盘，形成于所述后道互连层上，所述接触焊盘通过形成于所述第二分区中的导电插塞与所述外围电路及互连层连接。
在一可选实施例中，所述顶部半导体层、所述中间半导体层及所述底部半导体层的材料包括多晶硅。
在一可选实施例中，所述三维存储器还包括：
第二沟槽，依次贯穿所述顶部半导体层、所述中间层主体部及所述底部半导体层并显露出所述外围电路芯片的表面，且所述第二沟槽位于所述台阶区域；
台阶区支撑结构，填充于所述第二沟槽内，所述台阶区支撑结构的顶面与所述顶部半导体层的顶面位于同一平面；
台阶介质覆盖层，覆盖于所述台阶区域上。
在一可选实施例中，所述台阶区支撑结构的材料包括氧化硅或氮化硅。
在一可选实施例中，所述台阶区支撑结构位于相邻的两个共源线之间，且所述台阶区支撑结构的至少一端与所述共源线之间预设有第二间隔。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器的制备方法，所述三维存储器的制备方法包括：
提供一外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层，所述外围电路芯片包括内部区域以及围绕所述内部区域的边缘区域；
于所述外围电路芯片的所述边缘区域形成第一沟槽，所述第一沟槽依次贯穿所述外围电路及互连层后显露出所述半导体衬底的表面；
于所述外围电路及互连层的表面及所述第一沟槽的内壁上依次形成底部半导体层、半导体牺牲层及顶部半导体层，其中，在所述第一沟槽内，沿垂直于所述外围电路芯片的方向所述底部半导体层、所述半导体牺牲层及所述顶部半导体层彼此连接，且所述底部半导体层与所述半导体衬底连接；
于所述顶部半导体层上形成堆叠结构，所述堆叠结构位于所述内部区域上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端。
在一可选实施例中，所述三维存储器制备方法还包括，于所述堆叠结构的所述核心阵列区域中形成垂直沟道结构的步骤，所述垂直沟道结构依次贯穿所述堆叠结构、所述顶部半导体层以及所述半导体牺牲层，并延伸进入所述底部半导体层内。
在一可选实施例中，所述三维存储器制备方法还包括，于所述堆叠结构中形成依次贯穿所述堆叠结构、所述顶部半导体层的栅线缝隙的步骤，所述栅线缝隙显露出所述半导体牺牲层。
在一可选实施例中，所述栅线缝隙的端部与所述边缘区域之间预设有第一间隔。
在一可选实施例中，所述三维存储器制备方法还包括，基于所述栅线缝隙去除位于所述内部区域上的所述半导体牺牲层以形成牺牲间隙，并于所述牺牲间隙形成中间层主体部的步骤，其中，保留位于所述第一沟槽内的所述半导体牺牲层作为中间层连接部，所述中间层主体部和所述中间层连接部相互连接并作为中间半导体层。
在一可选实施例中，所述三维存储器制备方法还包括，于所述栅线缝隙中填充导电材料以形成共源线的步骤，所述共源线的靠近所述半导体衬底的一端与所述中间层主体部连接。
在一可选实施例中，所述中间层主体部的材料包括多晶硅。
在一可选实施例中，所述堆叠结构包括交替叠置的层间介质层和层间牺牲层，所述三维存储器制备方法还包括，基于所述栅线缝隙去除所述堆叠结构的所述层间牺牲层以形成栅极间隙，并于所述栅极间隙中填充导电材料以形成栅极层的步骤。
在一可选实施例中，所述三维存储器制备方法还包括，于所述外围电路芯片上形成底部氧化层的步骤，其中，所述底部氧化层位于所述外围电路及互连层上，所述底部半导体层设置于所述底部氧化层上并延伸进入所述第一沟槽内。
在一可选实施例中，所述台阶区域包括与所述核心阵列区域连接的第一分区和远离所述核心阵列区的第二分区；
所述三维存储器制备方法还包括，于所述第一分区上形成分别显露出不同的层间牺牲层或层间介质层的端部的多级台阶的步骤。
在一可选实施例中，所述三维存储器制备方法还包括：
于所述台阶上形成连接柱；
于所述堆叠结构上形成后道互连层，所述后道互连层与所述连接柱连接；
于所述后道互连层上形成接触焊盘，所述接触焊盘通过形成于所述第二分区中的导电插塞与所述外围电路及互连层连接。
在一可选实施例中，所述连接柱和所述导电插塞可于同一蚀刻沉积工艺中完成。
在一可选实施例中，于所述外围电路及互连层的表面及所述第一沟槽的内壁上依次形成底部半导体层、半导体牺牲层及顶部半导体层的步骤包括：
于所述外围电路及互连层上依次形成所述第一沟槽内形成底部半导体层和第一间隔保护层；
去除位于所述第一沟槽底部的所述第一间隔保护层；
于所述第一间隔保护层上依次形成半导体牺牲层以及第二间隔保护层；
去除位于所述第一沟槽底部的所述第二间隔保护层；
于所述第一沟槽底部及所述第二间隔保护层上形成顶部半导体层。
在一可选实施例中，所述顶部半导体层、所述半导体牺牲层及所述底部半导体层的材料包括多晶硅。
在一可选实施例中，于所述顶部半导体层上形成堆叠结的步骤之前包括：
于所述台阶区域形成第二沟槽，所述第二沟槽依次贯穿所述顶部半导体层、所述半导体牺牲层及所述第一底部半导体层并显露出所述外围电路芯片的表面；
于所述第二沟槽中填充台阶区支撑结构，所述台阶区支撑结构的顶面与所述顶部半导体层的顶面位于同一平面；
于所述台阶区支撑结构和所述顶部半导体层的共同表面上形成所述堆叠结构。
在一可选实施例中，所述台阶区支撑结构的材料包括氧化硅或氮化硅。
在一可选实施例中，所述台阶区支撑结构位于相邻的两个栅线缝隙之间，且所述台阶区支撑结构的至少一端与所述栅线缝隙之间预设有第二间隔。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器，所述三维存储器包括：
外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层；
底部半导体层，设置于所述外围电路及互连层的表面；
中间半导体层，设置于所述底部半导体层上；
顶部半导体层，设置于所述中间半导体层上；
第二沟槽，依次贯穿所述顶部半导体层、所述中间半导体层及所述底部半导体层并显露出所述外围电路芯片的表面；
台阶区支撑结构，填充于所述第二沟槽内，所述台阶区支撑结构的顶面与所述顶部半导体层的顶面位于同一平面；
堆叠结构，设置于所述顶部半导体层及所述台阶区支撑结构上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端；
台阶介质覆盖层，覆盖于所述台阶区域上；
其中，所述第二沟槽位于所述台阶区域。
在本发明的三维存储器及其制备方法，通过在外围电路芯片的边缘区域形成显露出半导体衬底的第一沟槽，并利用该第一沟槽实现底部半导体层、半导体牺牲层及顶部半导体层与半导体衬底的电连接，在进行阵列蚀刻(包括台阶蚀刻、垂直沟道孔蚀刻、栅线缝隙蚀刻及接触孔蚀刻以及后道工序的金属和通孔蚀刻)过程中产生的带电等离子体(Plasma)可通过半导体衬底导走以使阵列蚀刻得以顺利完成，从而使基于核心阵列下层外围电路(Periphery Under Core Array，PUC)架构更容易实现；
在本发明的三维存储器及其制备方法，通过在台阶区域形成贯通顶部半导体层、半导体牺牲层及顶部半导体层的第二沟槽，并于该第二沟槽中填充台阶区支撑结构，在进行半导体牺牲层的移除过程中，该台阶区支撑结构可支撑所述堆叠结构的台阶区域起到稳定应力和使三维存储器的结构稳定的作用。
附图说明
图1显示为一种典型的三维存储器的示意图。
图2显示为本发明的三维存储器的制备流程图。
图3显示为本发明的三维存储器的制备提供一外围电路芯片的结构示意图。
图4显示为本发明的三维存储器的制备中于所述外围电路芯片中形成第一沟槽的结构示意图。
图5显示为本发明的三维存储器的制备中于所述外围电路芯片上依次形成底部半导体层和第一间隔保护层的结构示意图。
图6显示为本发明的三维存储器的制备中去除位于所述第一沟槽底部的第一间隔保护层的结构示意图。
图7显示为本发明的三维存储器的制备中于所述第一间隔保护层上依次形成半导体牺牲层和第二间隔保护层的结构示意图。
图8显示为本发明的三维存储器的制备中去除位于所述第一沟槽底部的第二间隔保护层的结构示意图。
图9显示为本发明的三维存储器的制备中于所述第一沟槽底部及所述第二间隔保护层上形成顶部半导体层的结构示意图。
图10显示为本发明的三维存储器的制备中形成第二沟槽并于所述第二沟槽中填充台阶区支撑结构的结构示意图。
图11显示为本发明的三维存储器的制备中于所述台阶区支撑结构和所述顶部半导体层的共同表面上形成所述堆叠结构的结构示意图。
图12显示为本发明的三维存储器制备中基于栅线缝隙去除所述半导体牺牲层以形成牺牲间隙，并于所述牺牲间隙形成中间层主体部的结构示意图。
图13显示为本发明的三维存储器的制备中于所述栅极间隙的侧壁形成侧壁保护层的的结构示意图。
图14显示为本发明的三维存储器制备中于所述栅极间隙中形成共源线的结构示意图。
图15本发明的三维存储器制备中于栅极叠层结构上形成后道互连层的结构示意图。
图16显示为本发明的三维存储器制备中于所述后道互连层上形成接触焊盘的结构示意图。
图17显示为本发明的三维存储器的半导体牺牲层的顶面俯视图的一种示意图。
图18显示为本发明的三维存储器的半导体牺牲层的顶面俯视图的另一种示意图。
图19显示为本发明的三维存储器的半导体牺牲层的的顶面俯视图的第三种示意图。
元件标号说明
101 半导体衬底
102 CMOS结构
103 外围电路及互连层
104 底部氧化层
105 层间介质层
106 底部多晶硅层
107 中间多晶硅层
108 第一氮氧化硅
109 第二氮氧化硅层
110 顶部多晶硅层
111 栅极叠层结构
112 导电插塞
113 连接柱
114 牺牲多晶硅层
115 后道互连层
116 台阶填充层
117 栅极层
118 接触焊盘
119 垂直沟道结构
120 共源线
201 半导体衬底
202 CMOS结构
203 外围电路及互连层
204 底部氧化层
205 第一沟槽
206 底部半导体层
207 第一间隔保护层
208 半导体牺牲层
208a 中间层连接部
209 第二间隔保护层
210 顶部半导体层
211 台阶区支撑结构
212 外围触点
213 堆叠结构
214 层间介质层
215 层间牺牲层
216 台阶保护层
217 栅线缝隙
218 中间层主体部
219 垂直沟道结构
220 台阶介质覆盖层
221 栅极叠层结构
222 栅极层
223 侧壁保护层
224 源线主体部
225 源线栓塞
226 导电插塞
227 连接柱
228 后道互连层
229 后道触点
230 接触焊盘
Z1 边缘区域
Z21 台阶区域
Z22 核心阵列区域
S10～S40 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
本发明的三维存储器适用于多种存储器件，包括但不限于三维半导体存储器件，譬如3DNAND。图1示出了本发明的一种示例的三维存储器的结构示意图，其基于核心阵列下层外围电路(Periphery Under Core Array，PUC)架构。其制备流程如下：
第一，提供一外围电路芯片(例如CMOS芯片)，所述外围电路芯片包括半导体衬底101以及依次形成于所述半导体衬底101上的外围电路及互连层103，所述外围电路及互连层由设置于半导体衬底101上的外围电路和设置于外围电路上的外围互连构成，所述外围电路及互连层103的外围电路中形成有CMOS结构102的晶体管，所述外围电路芯片可被划分为内部区域(包括核心阵列区域Z22和台阶区域Z21)以及围绕所述内部区域的边缘区域Z1；
第二，于所述外围电路及互连层103上依次形成底部氧化层104、底部多晶硅层106、第一氮氧化硅层108、牺牲多晶硅层114、第二氮氧化硅层109及、顶部多晶硅层110及堆叠结构；所述堆叠结构由交替叠置的层间介质层105(例如氧化物薄膜)和层间牺牲层(例如氮化硅薄膜)组成，所述堆叠结构位于所述内部区域上，所述堆叠结构包括核心阵列区域Z22和台阶区域Z21；所述堆叠结构中形成有垂直沟道结构119，所述垂直沟道结构119垂直贯穿所述堆叠结构、所述顶部多晶硅层110、所述第二氮氧化硅层109、所述牺牲多晶硅层114及所述第一氮氧化硅层108并延伸进入所述底部多晶硅层106中；所述台阶区域Z21包括靠近核心阵列区域Z22的第一分区和远离所述核心阵列区域Z22的第二分区，所述第一分区中形成有显露出堆叠结构的不同层的层间介质层105端部的多级台阶。
第三，于所述堆叠结构中形成垂直贯穿所述堆叠结构、所述顶部多晶硅层110及所述第二氮氧化硅层109以显露出所述牺牲多晶硅层114的栅线缝隙，并基于所述栅线缝隙去除位于所述内部区域的所述牺牲多晶硅层114、所述第一氮氧化硅层108、所述第二氮氧化硅层109及被所述牺牲多晶硅层114包围的垂直沟道结构119的功能侧壁(该功能侧壁是由氧化硅-氮化硅-氧化硅组成的ONO结构)，以形成牺牲间隙并于所述牺牲间隙中填充形成中间多晶硅层107，边缘区域Z1的所述牺牲多晶硅层114、所述第一氮氧化硅层108、所述第二氮氧化硅层109不被去除；所述牺牲间隙显露出垂直沟道结构119的沟道层，故所述中间多晶硅层107可实现垂直沟道结构119的沟道层的侧壁底部引出。
第四，基于所述栅线缝隙利用导电材料替换所述层间牺牲层以形成栅极层117，所述栅极层117与所述层间介质层105共同构成栅极叠层结构111。
第五，于所述栅线缝隙中填充导电材料以形成共源线120，所述共源线120的靠近所述半导体衬底101的一端与所述中间层主体部连接。
第六，进行后道工序制程，以于所述栅极叠层结构111上形成后道互连层115，所述后道互连层115通过形成于各台阶上的接触孔中的连接柱113与对应的栅极层117连接，所述后道互连层115通过形成于第二分区的导电插塞112与所述外围电路芯片的外围电路及互连层103连接，所述导电插塞112依次贯穿位于第二分区的台阶填充层116(所述台阶填充层116填充于所述台阶区域Z21内)、所述顶部多晶硅层110、所述中间多晶硅层107、所述底部多晶硅层106及底部氧化层104，所述导电插塞112与所述顶部多晶硅层110、所述中间多晶硅层107及所述底部多晶硅层106之间还包括通过热氧化工艺形成的绝缘保护层。
第七，于所述后道互连层115上形成接触焊盘118，所述接触焊盘118依次通过后道互连层115和所述导电插塞112与所述外围电路及互连层103连接。
图1所示的三维存储器在制备时存在以下问题：(1)随着堆叠结构的层数的增加，，在进行台阶蚀刻、垂直沟道孔蚀刻、栅线缝隙蚀刻以及接触孔蚀刻以及后道互连层115的金属和通孔蚀刻过程中会产生大量的带电等离子体，蚀刻过程中产生的等离子体需要通过基底(Substrate)导走，由于外围电路芯片的半导体衬底101与底部多晶硅层106、牺牲多晶硅层114及顶部多晶硅层110之间并不是电连接，蚀刻过程中产生的等离子体的电荷难以通过外围电路芯片的半导体衬底101导走，电荷的大量堆积会破坏阵列结构，这会使得基于核心阵列下层外围电路架构变得困难；(2)在基于栅线缝隙移除牺牲多晶硅层114及被所述牺牲多晶硅层114包围的垂直沟道结构119的功能侧壁以形成牺牲间隙并于所述牺牲间隙内形成中间多晶硅层107以实现垂直沟道结构119的沟道层的侧壁底部引出的过程中，在进行垂直沟道结构119的功能侧壁移除时位于台阶区域Z21的伪沟道孔中填充的氧化硅也会被一并移除，这会导致堆叠结构的台阶区域Z21的支撑出现问题。
基于此，为了解决上述存在的技术问题，本发明的实施例提供一种图2所示的三维存储器制备方法及通过该制备方法制备获得的如图16所示的三维存储器。在本发明中一方面通过在外围电路芯片的边缘区域Z1形成显露出半导体衬底201的第一沟槽205，并利用该第一沟槽205实现底部半导体层206、半导体牺牲层208及顶部半导体层210与半导体衬底201的电连接，在进行阵列蚀刻(包括台阶蚀刻、垂直沟道孔蚀刻、栅线缝隙蚀刻及接触孔蚀刻以及后道工序的金属和通孔蚀刻)过程中产生的带电等离子体(Plasma)通过半导体衬底201导走以使阵列蚀刻得以顺利完成，从而使基于核心阵列下层外围电路(PeripheryUnder Core Array，PUC)架构更容易实现；另一方面，通过在台阶区域Z21形成贯通顶部半导体层210、半导体牺牲层208及顶部半导体层210的第二沟槽，并于该第二沟槽中填充台阶区支撑结构211，在进行半导体牺牲层208的移除过程中该台阶区支撑结构211在不会被去除，该台阶区支撑结构211作为台阶区域Z21的支撑结构起到稳定应力和使三维存储器的结构稳定的作用。
实施例一
图1示出了本发明实施例的三维存储器的制备流程图，所述三维存储器是基于核心阵列下层外围电路(Periphery Under Core Array，PUC)架构，也即外围电路芯片位于堆叠结构的下方。请参阅图1，所述三维存储器制备方法包括：
步骤S10、提供一外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层，所述外围电路芯片包括内部区域以及围绕所述内部区域的边缘区域；
步骤S20、于所述外围电路芯片的所述边缘区域形成第一沟槽，所述第一沟槽依次贯穿所述外围电路及互连层后显露出所述半导体衬底的表面；
步骤S30、于所述外围电路及互连层的表面及所述第一沟槽的内壁上依次形成底部半导体层、半导体牺牲层及顶部半导体层，其中，在所述第一沟槽内，沿垂直于所述外围电路芯片的方向所述底部半导体层、所述半导体牺牲层及所述顶部半导体层彼此相连，且所述底部半导体层与所述半导体衬底相连；
步骤S40、于所述顶部半导体层上形成堆叠结构，所述堆叠结构位于所述内部区域上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端。
下面将结合各步骤对应的示意图详细说明本实施例半导体结构的制备方法。
首先，请参阅图3，执行步骤S10：提供一外围电路芯片，所述外围电路芯片包括半导体衬底201以及依次形成于所述半导体衬底201上的外围电路及互连层203，所述外围电路及互连层203包括依次形成于半导体衬底201上的外围电路和外围互连层；所述外围电路芯片包括内部区域(包括后文将要介绍的核心阵列区域Z22和台阶区域Z21)以及围绕所述内部区域的边缘区域Z1。所述外围电路芯片的，换句话说，在本实施例中，所述外围电路芯片例如可以是CMOS芯片，外围电路及互连层203中形成有一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)，图3中所述外围电路及互连层203的外围电路中只示出了CMOS结构202的晶体管。
请参阅图3，在本实施例中，所述半导体衬底201可以根据器件的实际需求进行选择，所述半导体衬底201可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述半导体衬底201还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底201还可以为叠层结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底201例如可以选用单晶硅衬底。
其次，请参阅图4，执行步骤S20：于所述外围电路芯片的所述边缘区域Z1形成第一沟槽205，所述第一沟槽205依次贯穿所述外围电路及互连层203后显露出所述半导体衬底201的表面。具体地，例如可先于所述外围电路芯片的所述外围电路及互连层203上形成底部氧化层204，然后通过蚀刻工艺(干法蚀刻或者湿法蚀刻)于所述外围电路芯片的所述边缘区域Z1形成依次贯穿所述底部氧化层204及所述外围电路及互连层203的第一沟槽205，所述第一沟槽205显露出所述半导体衬底201的表面。可以理解的是，通过将第一沟槽205设置于外围电路芯片的边缘区域Z1，可以避免破坏外围电路及互连层203中的有源或无源组件。
再次，请参阅5-9，执行步骤S30：于所述底部氧化层204的表面及所述第一沟槽205的内壁上依次形成底部半导体层206、半导体牺牲层208及顶部半导体层210，其中，在所述外围电路及互连层203上，所述底部半导体层206与所述半导体牺牲层208之间、所述半导体牺牲层208与所述顶部半导体层210之间通过间隔保护层间隔开，而在所述第一沟槽205内，沿垂直于所述外围电路芯片的方向所述底部半导体层206、所述半导体牺牲层208及所述顶部半导体层210彼此相连，且所述底部半导体层206与所述半导体衬底201电连接。所述步骤S30可进一步包括步骤S31-35。
请参阅图5，在步骤S31中，例如可通过沉积工艺于所述外围电路及互连层203的表面和所述第一沟槽205的内壁上形成底部半导体层206和第一间隔保护层207。作为示例，所述底部半导体层206的材料包括但不限于多晶硅，所述第一间隔保护层207及后续将要介绍的第二间隔保护层209的材料包括但不限于氮氧化硅，所述第一间隔保护层207可以避免后续去除半导体牺牲层208时，所述底部半导体层206也被去除或破坏。
请参阅图6，在步骤S32中，例如可通过蚀刻工艺去除位于所述第一沟槽205底部的所述第一间隔保护层207，而保留内部区域的所述第一间隔保护层207，从而可将位于第一沟槽205内的所述底部半导体层206的表面显露出来。
请参阅图7，在步骤S33中，例如可通过沉积工艺于所述第一间隔保护层207上依次形成半导体牺牲层208以及第二间隔保护层209，在所述第一沟槽205内，所述半导体牺牲层208的与所述底部半导体层206接触，而在内部区域中，所述半导体牺牲层208与所述底部半导体层206通过所述第一间隔保护层207间隔开。作为示例，所述半导体牺牲层208的材料包括但不限于多晶硅，所述第二间隔保护层209可以避免后续去除半导体牺牲层208时，所述顶部半导体层210也被去除或破坏。
请参阅图8，在步骤S34中，例如可通过蚀刻工艺去除位于所述第一沟槽205底部的所述第二间隔保护层209，而保留内部区域的所述第二间隔保护层209，从而将位于第一沟槽205内的所述半导体牺牲层208的表面显露出来。
请参阅图9，在步骤S35中，例如可通过沉积工艺于所述第一沟槽205底部及所述第二间隔保护层209上形成顶部半导体材料层，所述顶部半导体材料层，并通过机械化学研磨来实现所述顶部半导体材料层的表面全局平坦化，以于所述第一沟槽205底部及所述第二间隔保护层209上形成顶部半导体层210，所述顶部半导体层210的材料包括但不限于多晶硅。
请参阅图10，形成顶部半导体层210后，所述三维存储器的制备方法还可包括台阶区支撑结构211的形成步骤，其形成过程如下：对位于所述台阶区域Z21的所述顶部半导体层210、所述半导体牺牲层208及所述第一底部半导体层206进行蚀刻以形成第二沟槽，所述第二沟槽依次贯穿并显露出所述外围电路芯片的表面上的底部氧化层204；于所述第二沟槽中填充氧化物或氮化物作为台阶区支撑结构211，所述台阶区支撑结构211的顶面与所述顶部半导体层210的顶面位于同一平面，该台阶区支撑结构211在基于栅线缝隙217去除半导体牺牲层208时不会被去除，其可在基于栅线缝隙217去除半导体牺牲层208时作为台阶区域Z21的支撑结构起到稳定应力和使三维存储器的结构稳定的作用，最终形成的三维存储器的半导体牺牲层208的顶面位置具有图17和19所示的结构。需要说明的是，在一些实施例中，在进行第二沟槽的蚀刻时，也可同时对位于台阶区域Z21和位于边缘区域Z1中的第一沟槽205侧壁处的顶部半导体层210、所述半导体牺牲层208及所述第一底部半导体层206进行同步蚀刻来完成，从而可使形成于第二沟槽中的台阶区支撑结构211延伸除了包括布置于台阶区域Z21的部分外，还包括延伸进入边缘区域Z1的第一沟槽205内的部分，最终形成的三维存储器的半导体牺牲层208的顶面具有图18所示的结构。
需要说明的是，请参阅图17-19，为了实现边缘区域Z1和内部区域的半导体牺牲层208连接，在进行第二沟槽蚀刻时，第二沟槽位于两个栅线缝隙217之间，且第二沟槽的至少一端与所述栅线缝隙217之间要保留一定的间距(定义为第二间隔)，从而确保所述第二沟槽不会切断相邻两个栅线缝隙217之间的顶部半导体层210/半导体牺牲层208/底部半导体层206，使位于内部区域的顶部半导体层210/半导体牺牲层208/底部半导体层206的部分与位于第一沟槽205中的顶部半导体层210/半导体牺牲层208/底部半导体层206的部分相互连通。
接着，请参阅图11，执行步骤S40：于所述顶部半导体层210及所述台阶区支撑结构211上形成堆叠结构213(当不形成台阶区支撑结构211时，所述堆叠结构213形成于所述顶部半导体层210的表面)，所述堆叠结构213位于所述内部区域上，所述堆叠结构213包括核心阵列区域Z22和台阶区域Z21，所述台阶区域Z21设置于所述核心阵列区域Z22的至少一端。所述堆叠结构213包括交替叠置的层间介质层214和层间牺牲层215。需要说明的是，在本发明中，所述层间介质层214和所述层间牺牲层215具有较高的刻蚀选择比，以确保在后续去除所述层间牺牲层215时所述层间介质层214几乎不被去除；具体的，所述层间牺牲层215的材料可以包括但不仅限于氮化硅层，所述层间介质层214的材料可以包括但不仅限于氧化硅。需要说明的是，在本发明中，所述堆叠结构213内所述层间牺牲层215的层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构213内所述层间牺牲层215及所述层间介质层214的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述层间牺牲层215及所述层间介质层214，譬如化学气相沉积法。
请参阅图11，在步骤S40中，还包括于所述堆叠结构213的所述核心阵列区域Z22中形成垂直沟道结构219，所述垂直沟道结构219依次贯穿所述堆叠结构213、所述顶部半导体层210以及所述中间半导体层的中间层主体部218，并延伸进入所述底部半导体层206内。所述垂直沟道结构219包括沿径向由外向内依次设置的功能侧壁和沟道层。具体地，可以首先于所述堆叠结构213的核心阵列区域Z22中形成沟道孔，所述沟道孔依次贯穿所述堆叠结构213和所述底部牺牲层后延伸进入所述底部半导体层206中，然后于所述沟道孔中依次形成阻挡层，存储层，隧穿层及所述沟道层，所述阻挡层，存储层及隧穿层作为功能侧壁。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。
请参阅图11，在步骤S40中，还包括于所述台阶区域Z21上形成分别显露出不同的层间牺牲层215或层间介质层214的端部的多级台阶的步骤，具体地，例如可通过使用图案化掩膜(未示出)对所述堆叠结构213进行多次的蚀刻-修剪工艺来形成所述多级台阶，所述台阶的顶面分别显露出所述层间介质层214的端部表面，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的聚合物材料，所述图案化掩模可以在形成台阶之后被去除；每级所述台阶至少包括一个层级，每个层级定义为一对堆叠的层间牺牲层215和层间介质层214；作为示例，图11中只示出包含5级台阶以及每级台阶包含一个层级的情形，可以理解的是，所述台阶的级数可以根据需要来调整，这主要取决于堆叠结构213中层间牺牲层215的个数，以及每级台阶包含的层级数。请参阅图11，在本发明中，所述多级台阶位于所述台阶区域Z21的靠近核心阵列区域Z22的部分区域(定义为第一分区)，而所述台阶区域Z21的远离所述核心阵列区的部分区域(定义为第二分区)中的堆叠结构213被蚀刻完全，并显露出台阶区支撑结构211的位于第二分区的顶面(或位于第二分区的顶部半导体层210的表面)。
请参阅图11，在步骤S40中，形成台阶后，还包括于所述各级台阶的表面形成台阶保护层216的步骤，所述台阶保护层216例如可以是通过高密度等离子体化学气相沉积(HDPCVD)沉积的氧化硅层(HDP OX)，该台阶保护层216可在后续蚀刻去除牺牲端部时保护后文将要介绍的台阶介质覆盖层220，从而避免台阶介质覆盖层220被蚀刻破坏。
请参阅图11，在步骤S40中，还包括于形成有所述台阶保护层216的所述各级台阶上填充台阶介质覆盖层220，所述台阶介质覆盖层220填充于所述台阶区域Z21的第一分区和第二分区中。作为示例，所述填充台阶介质覆盖层220的材料例如可以是二氧化硅。
请参阅图12，在步骤S40中，还包括于所述堆叠结构213中形成依次贯穿所述堆叠结构213、所述顶部半导体层210的栅线缝隙217，所述栅线缝隙217显露出所述半导体牺牲层208；所述栅线缝隙217的端部并不伸出内部区域，而是与所述边缘区域Z1之间保留一定距离(定义为第一间隔)(可参阅图17-19)，通过这种设计，可以使后文将要介绍的基于所述栅线缝隙217蚀刻去除位于所述内部区域上的所述半导体牺牲层208以形成牺牲间隙时，位于所述第一沟槽205内的所述半导体牺牲层208不会被移除，剩余部分的半导体牺牲层208作为中间层连接部208a。
请参阅图12，在步骤S40中，还包括基于所述栅线缝隙217蚀刻去除位于所述内部区域上的所述半导体牺牲层208、被所述半导体牺牲层208包围的所述垂直沟道结构219的功能侧壁及位于半导体牺牲层208上下两侧的所述第一间隔保护层207和第二间隔保护层209以形成牺牲间隙，所述牺牲间隙显露出垂直沟道结构219的沟道层，并于所述牺牲间隙形成中间层主体部218，所述中间层主体部218可实现垂直沟道结构219的沟道层的侧壁底部引出；在基于栅线缝隙217蚀刻去除位于所述内部区域上的所述半导体牺牲层208时，位于所述第一沟槽205内的所述半导体牺牲层208被保留作为中间层连接部208a，所述中间层主体部218和所述中间层连接部208a相互连接作为中间半导体层。作为示例，所述中间层主体部218的材料包括但不限于多晶硅。
请参阅图13，在步骤S40中，还包括基于所述栅线缝隙217去除所述堆叠结构213的所述层间牺牲层215以形成栅极间隙，并于所述栅极间隙中填充导电材料以形成栅极层222的步骤，所述栅极层222与所述层间介质层214构成栅极叠层结构221。作为示例，所述栅极c层的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。
请参阅图14，在步骤S40中，于所述栅极间隙中形成栅极层222之后，还包括于所述栅线缝隙217中填充导电材料以形成共源线的步骤，所述共源线的靠近所述半导体衬底201的一端与所述中间层主体部218连接，所述共源线由填充于所述栅线缝隙217底部的源线主体部224和位于所述栅线缝隙217顶部的源线栓塞225构成，所述源线主体部224的材料包括但不限于多晶硅，所述源线栓塞225的材料包括但不限于氮化钛及钨复合层。需要说明的是，为了避免共源线与栅极层222的接触，可先于所述栅线缝隙217侧壁上形成绝缘侧壁保护层223，然后于形成有绝缘侧壁保护层223的栅线缝隙217中形成共源线，所述侧壁保护层223的材料包括但不限于氮化硅、氧化硅或氮氧化硅。
请参阅图15，在形成共源线之后，所述三维存储器的制备方法还包括后道工艺制程，以于所述栅极叠层结构221上形成后道互连层228，所述后道互连层228依次通过形成于各台阶上的接触孔中的连接柱227与对应的栅极层222连接，所述后道互连层228通过形成于第二分区的插塞通孔中的导电插塞226与所述外围电路芯片的外围电路及互连层203连接，所述导电插塞226依次贯穿位于第二分区的台阶介质覆盖层220、所述台阶保护层216及所述台阶区支撑结构211及底部氧化层204。需要说明的是，与图1的三维存储器的制备工艺相比，由于导电插塞226并不穿过顶部半导体层210、中间半导体层及底部半导体层206，故在形成导电插塞226的过程中，可以省去通过热氧化工艺形成绝缘保护层的步骤(见图1)。需要说明的是，当台阶介质覆盖层220、台阶保护层216、台阶区支撑结构211及底部氧化层204均采用氧化硅材料时，所述接触孔和所述插塞通孔可以与同一蚀刻工艺步骤中形成，所述连接柱227和所述导电插塞226可于同一沉积工艺中完成。
请参阅图16，在形成共源线之后，所述三维存储器的制备方法还包括于所述后道互连层228上形成接触焊盘230，所述接触焊盘230依次通过后道互连层228的互连金属和互连通孔及所述导电插塞226与所述外围电路及互连层203的外围触点212连接。
图17示出了图16所示的三维存储器的半导体牺牲层208的顶面俯视图的一种示意图，在图17及后文将要介绍的图18及图19中，只示出了源线主体部224、中间半导体层、第一沟槽205及台阶区支撑结构211的情形，从图17中可以看出，所述三维存储器的台阶区域Z21位于核心阵列区域Z22的两端，也即三维存储器采用字线端部驱动。请参阅图17，所述栅线缝隙217的端部并不伸出内部区域，而是与所述边缘区域Z1(包围所述内部区域)之间保留一定距离(定义为第一间隔)；所述台阶区支撑结构211(形成于第二沟槽内)位于两个栅线缝隙217之间，且台阶区支撑结构211的至少一端与所述栅线缝隙217之间要保留一定的间距(定义为第二间隔)，从而确保所述台阶区支撑结构211不会切断相邻两个栅线缝隙217之间的顶部半导体层210/半导体牺牲层208/底部半导体层206，使位于内部区域的顶部半导体层210/半导体牺牲层208/底部半导体层206与位于第一沟槽205中的顶部半导体层210/半导体牺牲层208/底部半导体层206相互连通，从而可以实现顶部半导体层210/半导体牺牲层208/底部半导体层206与半导体衬底201的电连接。通过这种设计，基于所述栅线缝隙217蚀刻去除位于所述内部区域上的所述半导体牺牲层208以形成牺牲间隙时，可通过控制蚀刻时间使位于所述第一沟槽205内的所述半导体牺牲层208不会被移除，从而可以实现顶部半导体层210/半导体牺牲层208/底部半导体层206与半导体衬底201的电连接，在进行阵列蚀刻(包括台阶蚀刻、垂直沟道孔蚀刻、栅线缝隙217蚀刻及接触孔蚀刻以及后道工序的金属和通孔蚀刻)过程中产生的带电等离子体(Plasma)通过半导体衬底201导走以使阵列蚀刻得以顺利完成，从而使基于核心阵列下层外围电路(Periphery Under Core Array，PUC)架构更容易实现。
图18示出了三维存储器的半导体牺牲层208的顶面俯视图的另一种示意图，与图17相比，所述台阶区支撑结构211延伸进入边缘区域Z1，其他结构相同，故不再赘述，形成步骤详见上文相关部分描述。
图19示出了三维存储器的半导体牺牲层208的顶面俯视图的第三种示意图，与图17相比，所述台阶区域Z21位于相邻的两个核心阵列区域Z22的之间，也即三维存储器采用字线中间驱动，其他结构相同，故不再赘述。
实施例二
请参阅图16-19，本发明还提供一种利用实施例一中的制备方法制备的三维存储器，所述三维存储器至少包括外围电路芯片，以及形成于外围电路芯片上的底部半导体层206、中间半导体层、顶部半导体层210及栅极叠层结构221。
请参阅图16，在本实施例中，所述外围电路芯片包括半导体衬底201以及依次形成于所述半导体衬底201上的外围电路及互连层203，所述外围电路及互连层203进一步可包括依次形成于半导体衬底201上的外围电路和外围互连层；所述外围电路芯片包括内部区域(包括后文将要介绍的核心阵列区域Z22和台阶区域Z21)以及围绕所述内部区域的边缘区域Z1。所述外围电路芯片的，换句话说，在本实施例中，所述外围电路芯片例如可以是CMOS芯片，外围电路及互连层203中形成有一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)，图3中所述外围电路及互连层203的外围电路中只示出了CMOS结构202的晶体管。
请参阅图16，在本实施例中，所述半导体衬底201可以根据器件的实际需求进行选择，所述半导体衬底201可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述半导体衬底201还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底201还可以为叠层结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底201例如可以选用单晶硅衬底。
请参阅图16，在本实施例中，所述外围电路芯片上形成有第一沟槽205，所述第一沟槽205形成于所述外围电路芯片的所述边缘区域Z1，所述第一沟槽205依次贯穿后文将要介绍的底部氧化层204、所述外围电路及互连层203后显露出所述半导体衬底201的表面。
请参阅图16，在本实施例中，所述三维存储器还包括底部氧化层204，设置于所述外围电路及互连层203与所述底部半导体层206之间，所述底部氧化层204的材料包括但不限于氧化硅。
请参阅图16，在本实施例中，所述底部半导体层206设置于所述外围电路及互连层203的表面及所述第一沟槽205的内壁上；所述中间半导体层设置于所述底部半导体层206上，所述中间半导体层包括设置于所述内部区域的中间层主体部218和设置于所述第一沟槽205内的中间层连接部208a，且所述中间层主体部218与所述中间层连接部208a连接；所述顶部半导体层210设置于所述中间半导体层及所述第一沟槽205内，所述顶部半导体层210的顶面位于同一机械化学研磨平面，其中，在所述第一沟槽205内，沿垂直于所述外围电路芯片的方向所述底部半导体层206、所述中间层连接部208a及所述顶部半导体层210彼此相连，且所述底部半导体层206与所述半导体衬底201电连接，可作为阵列蚀刻过程中产生的带电的等离子体的导流路径。作为示例，所述顶部半导体层210、所述中间半导体层及所述底部半导体层206的材料包括多晶硅。
请参阅图16，在本实施例中，所述栅极叠层结构221形成于所述顶部半导体层210上，所述栅极叠层结构221位于所述内部区域上，所述栅极叠层结构221包括核心阵列区域Z22和台阶区域Z21，所述台阶区域Z21设置于所述核心阵列区域的至少一端。请参阅图16，在本实施例中，所述台阶区域Z21包括与所述核心阵列区域Z22连接的第一分区和远离所述核心阵列区域Z22的第二分区，所述第一分区上形成有分别显露出不同的层间牺牲层215或层间介质层214的端部的多级台阶；每级所述台阶至少包括一个层级，每个层级定义为一对堆叠的栅极层222和层间介质层214；作为示例，图16中只示出包含5级台阶以及每级台阶包含一个层级的情形，可以理解的是，所述台阶的级数可以根据需要来调整，这主要取决于堆叠结构213中层间牺牲层215的个数，以及每级台阶包含的层级数。
请参阅图16，在本实施例中，所述栅极叠层结构221包括交替叠置的层间介质层214和栅极层222。作为示例，所述栅极层222的材料包括但不仅限于氮化钛及钨复合层，或其他合适的导电材料；所述层间介质层214的材料可以包括但不仅限于氧化硅。需要说明的是，在本发明中，所述栅极叠层结构221内所述栅极层222的层数可以包括32层、64层、96层或128层等等，所述栅极叠层结构221内所述栅极层222及所述层间介质层214的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(PhysicalVapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极层222及所述层间介质层214，譬如化学气相沉积法。
请参阅图16，在本实施例中，所述三维存储器还包括设置于所述核心阵列区域Z22的垂直沟道结构219，所述垂直沟道结构219依次贯穿所述栅极叠层结构221、所述顶部半导体层210以及所述中间半导体层的中间层主体部218并延伸进入所述底部半导体层206内。所述垂直沟道结构219包括沿径向由外向内依次设置的功能侧壁和沟道层，所述功能侧壁包括沿径向由外向内依次设置阻挡层，存储层，隧穿层。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。
请参阅图16，在本实施例中，所述三维存储器还包括形成于栅线缝隙217内的共源线，所述共源线依次贯穿所述堆叠结构213和所述顶部半导体层210，并与所述中间层主体部218连接，所述共源线由填充于所述栅线缝隙217底部的源线主体部224和位于所述栅线缝隙217顶部的源线栓塞225构成，所述源线主体部224的材料包括但不限于多晶硅，所述源线栓塞225的材料包括但不限于氮化钛及钨复合层。需要说明的是，为了避免共源线与栅极层222的接触，可先于所述栅线缝隙217侧壁上形成绝缘侧壁保护层223，然后于形成有绝缘侧壁保护层223的栅线缝隙217中形成共源线，所述侧壁保护层223的材料包括但不限于氮化硅、氧化硅或氮氧化硅。
请参阅图16，在本实施例中，所述三维存储器还包括第二沟槽及填充于所述第二沟槽内的台阶区支撑结构211，所述第二沟槽依次贯穿所述顶部半导体层210、所述中间层主体部218及所述底部半导体层206并显露出所述外围电路芯片的表面，所述第二沟槽位于所述台阶区域Z21，所述台阶区支撑结构211的顶面与所述顶部半导体层210的顶面位于同一平面。该台阶区支撑结构211在基于栅线缝隙217去除半导体牺牲层208时不会被去除，其可在基于栅线缝隙217去除半导体牺牲层208时作为台阶区域Z21的支撑结构起到稳定应力和使三维存储器的结构稳定的作用，最终形成的三维存储器的半导体牺牲层208的顶面位置具有图17和19所示的结构。具体地，图17示出了图16所示的三维存储器的半导体牺牲层208的顶面俯视图的一种示意图，在图17-19中，只示出了源线主体部224、中间半导体层、第一沟槽205及台阶区支撑结构211的情形，从图17中可以看出，所述三维存储器的台阶区域Z21位于核心阵列区域Z22的两端，也即三维存储器采用字线端部驱动。请参阅图17，所述栅线缝隙217的端部并不伸出内部区域，而是与所述边缘区域Z1(包围所述内部区域)之间保留一定距离(定义为第一间隔)；所述台阶区支撑结构211(形成于第二沟槽内)位于两个栅线缝隙217之间，且台阶区支撑结构211的至少一端与所述栅线缝隙217之间要保留一定的间距(定义为第二间隔)，从而确保所述台阶区支撑结构211不会切断相邻两个栅线缝隙217之间的顶部半导体层210/半导体牺牲层208/底部半导体层206，使位于内部区域的顶部半导体层210/半导体牺牲层208/底部半导体层206与位于第一沟槽205中的顶部半导体层210/半导体牺牲层208/底部半导体层206相互连通，从而可以实现顶部半导体层210/半导体牺牲层208/底部半导体层206与半导体衬底201的电连接。通过这种设计，基于所述栅线缝隙217蚀刻去除位于所述内部区域上的所述半导体牺牲层208以形成牺牲间隙时，可通过控制蚀刻时间使位于所述第一沟槽205内的所述半导体牺牲层208不会被移除，从而可以实现顶部半导体层210/半导体牺牲层208/底部半导体层206与半导体衬底201的电连接，在进行阵列蚀刻(包括台阶蚀刻、垂直沟道孔蚀刻、栅线缝隙217蚀刻及接触孔蚀刻以及后道工序的金属和通孔蚀刻)过程中产生的带电等离子体(Plasma)通过半导体衬底201导走以使阵列蚀刻得以顺利完成，从而使基于核心阵列下层外围电路(Periphery Under CoreArray，PUC)架构更容易实现。图19示出了三维存储器的半导体牺牲层208的顶面俯视图的第三种示意图，与图17相比，所述台阶区域Z21位于相邻的两个核心阵列区域Z22的之间，也即三维存储器采用字线中间驱动，其他结构相同，故不再赘述。
需要说明的是，在一可选实施例中，所述第二沟槽位于所述台阶区域Z21并延伸进入所述第一沟槽205内，从而可使形成于第二沟槽中的台阶区支撑结构211除了包括布置于台阶区域Z21的部分外，还包括延伸进入边缘区域Z1的第一沟槽205内的部分，最终形成的三维存储器的半导体牺牲层208的顶面具有图18所示的结构，图18所示所述三维存储器的台阶区域Z21位于核心阵列区域Z22的两端，也即三维存储器采用字线端部驱动。
请参阅图16，在本实施例中，所述三维存储器还包括台阶保护层216和台阶介质覆盖层220；所述台阶保护层216形成于所述各级台阶的表面；所述台阶介质覆盖层220填充于形成有所述台阶保护层216的所述各级台阶上，所述台阶介质覆盖层220填充于所述台阶区域Z21和所述边缘区域Z2内。所述台阶保护层216例如可以是通过高密度等离子体化学气相沉积(HDP CVD)沉积的氧化硅层(HDP OX)，该台阶保护层216可在蚀刻去除层间牺牲层215时保护台阶介质覆盖层220，避免台阶介质覆盖层220被蚀刻破坏。所述填充台阶介质覆盖层220的材料例如可以是二氧化硅。
请参阅图16，在本实施例中，所述三维存储器还包括连接柱227、后道互连层228及解除焊盘。所述后道互连层228星湖曾与所述栅极堆叠结构213上，所述后道互连层228依次通过形成于各台阶上的接触孔中的连接柱227与对应的栅极层222连接，所述后道互连层228通过形成于第二分区的插塞通孔中的导电插塞226与所述外围电路芯片的外围电路及互连层203连接，所述导电插塞226依次贯穿位于第二分区的台阶介质覆盖层220、所述台阶保护层216及所述台阶区支撑结构211及底部氧化层204。所述接触焊盘230形成于所述后道互连层228上，所述接触焊盘230依次通过后道互连层228的互连金属和互连通孔及所述导电插塞226与所述外围电路及互连层203的外围触点212连接。
综上所述，本发明的三维存储器制备过程中，一方面通过在外围电路芯片的边缘区域形成显露出半导体衬底的第一沟槽，并利用该第一沟槽实现底部半导体层、半导体牺牲层及顶部半导体层与半导体衬底的电连接，在进行阵列蚀刻(包括台阶蚀刻、垂直沟道孔蚀刻、栅线缝隙蚀刻及接触孔蚀刻以及后道工序的金属和通孔蚀刻)过程中产生的带电等离子体(Plasma)可通过半导体衬底导走以使阵列蚀刻得以顺利完成，从而使基于核心阵列下层外围电路(Periphery Under Core Array，PUC)架构更容易实现；另一方面，通过在台阶区域形成贯通顶部半导体层、半导体牺牲层及顶部半导体层的第二沟槽，并于该第二沟槽中填充，在进行半导体牺牲层的移除过程中，该台阶区支撑结构作为台阶区域的支撑结构起到稳定应力和使三维存储器的结构稳定的作用。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (30)

1.一种三维存储器，其特征在于，所述三维存储器包括：
外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层，所述外围电路芯片包括内部区域以及围绕所述内部区域的边缘区域；
第一沟槽，所述第一沟槽形成于所述外围电路芯片的所述边缘区域，所述第一沟槽依次贯穿所述外围电路及互连层后显露出所述半导体衬底的表面；
底部半导体层，设置于所述外围电路及互连层的表面及所述第一沟槽的内壁上；
中间半导体层，设置于所述底部半导体层上，所述中间半导体层包括设置于所述内部区域的中间层主体部和设置于所述第一沟槽内的中间层连接部，且所述中间层主体部与所述中间层连接部连接；
顶部半导体层，设置于所述中间半导体层及所述第一沟槽内；
堆叠结构，位于所述内部区域且设置于所述顶部半导体层上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端；
其中，在所述第一沟槽内，沿垂直于所述外围电路芯片的方向所述底部半导体层、所述中间层连接部及所述顶部半导体层彼此相连，且所述底部半导体层与所述半导体衬底连接。
2.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括设置于所述核心阵列区域的垂直沟道结构，所述垂直沟道结构依次贯穿所述堆叠结构、所述顶部半导体层以及所述中间层主体部并延伸进入所述底部半导体层内。
3.根据权利要求1所述的三维存储器，其特征在于，所述堆叠结构包括交替叠置的层间介质层和栅极层。
4.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括共源线，所述共源线依次贯穿所述堆叠结构和所述顶部半导体层至所述中间层主体部。
5.根据权利要求4所述的三维存储器，其特征在于，所述共源线的端部与所述边缘区域之间预设有第一间隔。
6.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括底部氧化层，设置于所述外围电路及互连层与所述底部半导体层之间。
7.根据权利要求1所述的三维存储器，其特征在于，所述台阶区域包括与所述核心阵列区域连接的第一分区和远离所述核心阵列区的第二分区，所述第一分区上形成有多级台阶。
8.根据权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括：
连接柱，形成于所述台阶上；
后道互连层，形成于所述堆叠结构上，所述后道互连层与所述连接柱连接；
接触焊盘，形成于所述后道互连层上，所述接触焊盘通过形成于所述第二分区中的导电插塞与所述外围电路及互连层连接。
9.根据权利要求7所述的三维存储器，其特征在于，所述顶部半导体层、所述中间半导体层及所述底部半导体层的材料包括多晶硅。
10.根据权利要求1-9中任意一项所述的三维存储器，其特征在于，所述三维存储器还包括：
第二沟槽，依次贯穿所述顶部半导体层、所述中间层主体部及所述底部半导体层并显露出所述外围电路芯片的表面，且所述第二沟槽位于所述台阶区域；
台阶区支撑结构，填充于所述第二沟槽内，所述台阶区支撑结构的顶面与所述顶部半导体层的顶面位于同一平面；
台阶介质覆盖层，覆盖于所述台阶区域上。
11.根据权利要求10所述的三维存储器，其特征在于，所述台阶区支撑结构的材料包括氧化硅或氮化硅。
12.根据权利要求10所述的三维存储器，其特征在于，所述台阶区支撑结构位于相邻的两个共源线之间，且所述台阶区支撑结构的至少一端与所述共源线之间预设有第二间隔。
13.一种三维存储器制备方法，其特征在于，所述三维存储器制备方法包括：
提供一外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层，所述外围电路芯片包括内部区域以及围绕所述内部区域的边缘区域；
于所述外围电路芯片的所述边缘区域形成第一沟槽，所述第一沟槽依次贯穿所述外围电路及互连层后显露出所述半导体衬底的表面；
于所述外围电路及互连层的表面及所述第一沟槽的内壁上依次形成底部半导体层、半导体牺牲层及顶部半导体层，其中，在所述第一沟槽内，沿垂直于所述外围电路芯片的方向所述底部半导体层、所述半导体牺牲层及所述顶部半导体层彼此连接，且所述底部半导体层与所述半导体衬底连接；
于所述顶部半导体层上形成堆叠结构，所述堆叠结构位于所述内部区域上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端。
14.根据权利要求13所述的三维存储器制备方法，其特征在于，所述三维存储器制备方法还包括，于所述堆叠结构的所述核心阵列区域中形成垂直沟道结构的步骤，所述垂直沟道结构依次贯穿所述堆叠结构、所述顶部半导体层以及所述半导体牺牲层，并延伸进入所述底部半导体层内。
15.根据权利要求13所述的三维存储器制备方法，其特征在于，所述三维存储器制备方法还包括，于所述堆叠结构中形成依次贯穿所述堆叠结构、所述顶部半导体层的栅线缝隙的步骤，所述栅线缝隙显露出所述半导体牺牲层。
16.根据权利要求13所述的三维存储器制备方法，其特征在于，所述栅线缝隙的端部与所述边缘区域之间预设有第一间隔。
17.根据权利要求13所述的三维存储器制备方法，其特征在于，所述三维存储器制备方法还包括，基于所述栅线缝隙去除位于所述内部区域上的所述半导体牺牲层以形成牺牲间隙，并于所述牺牲间隙形成中间层主体部的步骤，其中，保留位于所述第一沟槽内的所述半导体牺牲层作为中间层连接部，所述中间层主体部和所述中间层连接部相互连接并作为中间半导体层。
18.根据权利要求17所述的三维存储器制备方法，其特征在于，所述三维存储器制备方法还包括，于所述栅线缝隙中填充导电材料以形成共源线的步骤，所述共源线的靠近所述半导体衬底的一端与所述中间层主体部连接。
19.根据权利要求17所述的三维存储器制备方法，其特征在于，所述中间层主体部的材料包括多晶硅。
20.根据权利要求13所述的三维存储器制备方法，其特征在于，所述堆叠结构是由交替叠置的层间介质层和层间牺牲层构成的栅极叠层结构，所述三维存储器制备方法还包括，基于所述栅线缝隙去除所述堆叠结构的所述层间牺牲层以形成栅极间隙，并于所述栅极间隙中填充导电材料以形成栅极层的步骤。
21.根据权利要求13所述的三维存储器制备方法，其特征在于，所述三维存储器制备方法还包括，于所述外围电路芯片上形成底部氧化层的步骤，其中，所述底部氧化层位于所述外围电路及互连层上，所述底部半导体层设置于所述底部氧化层上并延伸进入所述第一沟槽内。
22.根据权利要求13所述的三维存储器制备方法，其特征在于，所述台阶区域包括与所述核心阵列区域连接的第一分区和远离所述核心阵列区的第二分区；
所述三维存储器制备方法还包括，于所述第一分区上形成分别显露出不同的层间牺牲层或层间介质层的端部的多级台阶的步骤。
23.根据权利要求22所述的三维存储器制备方法，其特征在于，所述三维存储器制备方法还包括：
于所述各级台阶上形成连接柱；
于所述堆叠结构上形成后道互连层，所述后道互连层与所述连接柱连接；
于所述后道互连层上形成接触焊盘，所述接触焊盘通过形成于所述第二分区中的导电插塞与所述外围电路及互连层连接。
24.根据权利要求23所述的三维存储器制备方法，其特征在于，所述连接柱和所述导电插塞可于同一蚀刻与沉积工艺中完成。
25.根据权利要求13所述的三维存储器制备方法，其特征在于，于所述外围电路及互连层的表面及所述第一沟槽的内壁上依次形成底部半导体层、半导体牺牲层及顶部半导体层的步骤包括：
于所述外围电路及互连层的表面及所述第一沟槽的内壁上形成底部半导体层和第一间隔保护层；
去除位于所述第一沟槽底部的所述第一间隔保护层；
于所述第一间隔保护层上依次形成半导体牺牲层以及第二间隔保护层；
去除位于所述第一沟槽底部的所述第二间隔保护层；
于所述第一沟槽底部及所述第二间隔保护层上形成顶部半导体层。
26.根据权利要求13所述的三维存储器制备方法，其特征在于，所述顶部半导体层、所述半导体牺牲层及所述底部半导体层的材料包括多晶硅。
27.根据权利要求13-26中任意一项所述的三维存储器制备方法，其特征在于，于所述顶部半导体层上形成堆叠结的步骤之前包括：
于所述台阶区域形成第二沟槽，所述第二沟槽依次贯穿所述顶部半导体层、所述半导体牺牲层及所述第一底部半导体层并显露出所述外围电路芯片的表面；
于所述第二沟槽中填充台阶区支撑结构，所述台阶区支撑结构的顶面与所述顶部半导体层的顶面位于同一平面；
于所述台阶区支撑结构和所述顶部半导体层的共同表面上形成所述堆叠结构。
28.根据权利要求27所述的三维存储器制备方法，其特征在于，所述台阶区支撑结构的材料包括氧化硅或氮化硅。
29.根据权利要求27所述的三维存储器制备方法，其特征在于，所述台阶区支撑结构位于相邻的两个栅线缝隙之间，且所述台阶区支撑结构的至少一端与所述栅线缝隙之间预设有第二间隔。
30.一种三维存储器，其特征在于，所述三维存储器包括：
外围电路芯片，所述外围电路芯片包括半导体衬底以及依次形成于所述半导体衬底上的外围电路及互连层；
底部半导体层，设置于所述外围电路及互连层的表面；
中间半导体层，设置于所述底部半导体层上；
顶部半导体层，设置于所述中间半导体层上；
第二沟槽，依次贯穿所述顶部半导体层、所述中间半导体层及所述底部半导体层并显露出所述外围电路芯片的表面；
台阶区支撑结构，填充于所述第二沟槽内，所述台阶区支撑结构的顶面与所述顶部半导体层的顶面位于同一平面；
堆叠结构，设置于所述顶部半导体层及所述台阶区支撑结构上，所述堆叠结构包括核心阵列区域和台阶区域，所述台阶区域设置于所述核心阵列区域的至少一端；
台阶介质覆盖层，覆盖于所述台阶区域上；
其中，所述第二沟槽位于所述台阶区域。
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