CN105321952A - 三维半导体存储装置及其制造方法 - Google Patents

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Abstract

提供了一种三维半导体存储装置及其制造方法，三维半导体存储装置包括：外围电路结构，位于基底上；水平有源层，位于外围电路结构上；堆叠件，设置在水平有源层上以包括多个电极；竖直结构，竖直地贯穿堆叠件；共源极区，位于堆叠件中的堆叠件之间并且在水平有源层中；以及提取区，在水平有源层中。水平有源层包括顺序地堆叠在外围电路结构上的第一有源半导体层、第二有源半导体层和第三有源半导体层。第一有源半导体层和第三有源半导体层分别掺杂有高杂质浓度和低杂质浓度，第二有源半导体层包括杂质扩散抑制材料。

Description

三维半导体存储装置及其制造方法
本专利申请要求于2014年6月23日在韩国知识产权局提交的第10-2014-0076514号韩国专利申请的优先权，该申请的全部内容通过引用包含于此。
技术领域
发明构思的示例实施例涉及一种三维半导体存储装置和一种制造该三维半导体存储装置的方法，具体地，涉及一种具有改善的可靠性和提高的集成密度的三维半导体存储装置和一种制造该三维半导体存储装置的方法。
背景技术
在半导体装置中，提高集成度是实现高性能低成本装置的重要因素。当前，在二维存储半导体装置或平面存储半导体装置中，由于集成度主要由单位存储单元所占据的面积来决定，因此集成度很大程度上受形成精细图案的技术的影响。然而，由于通常需要超高价位的设备来形成精细图案，因此提高二维存储半导体装置的集成度仍然在经济上受到限制。
为了克服该限制，已经提出了三维存储装置(包括三维地布置的存储单元)。
发明内容
发明构思的示例实施例提供了一种具有改善的可靠性和/或提高的集成密度的三维半导体存储装置。
发明构思的其他示例实施例提供了一种制造具有改善的可靠性和/或提高的集成密度的三维半导体存储装置的方法。
根据发明构思的示例实施例，一种三维半导体存储装置可以包括：基底；外围电路结构，位于基底上；水平有源层，位于外围电路结构上，水平有源层包括顺序地堆叠在基底上的第一有源半导体层、第二有源半导体层和第三有源半导体层；多个堆叠件，平行于第一方向设置在水平有源层上；竖直结构，贯穿堆叠件。这里，第一有源半导体层可以掺杂有p型杂质以具有第一浓度，第三有源半导体层可以掺杂有p型杂质以具有比第一浓度低的第二浓度，或者可以处于未掺杂的状态。第二有源半导体层可以包括杂质扩散抑制材料。此外，每个堆叠件可以包括竖直地堆叠在水平有源层上的多个电极。
根据发明构思的示例实施例，一种三维半导体存储装置可以包括：基底；外围电路器件，位于基底上；下模制绝缘层，覆盖外围电路器件；水平有源层，设置在下模制绝缘层上；以及单元阵列结构，位于水平有源层上。单元阵列结构可以包括彼此平行的多个堆叠件、贯穿堆叠件的竖直结构以及设置在堆叠件中的堆叠件之间并且平行于堆叠件延伸的第二导电类型的共源极区。这里，水平有源层可以包括顺序地堆叠在下模制绝缘层上的第一有源半导体层、杂质扩散阻挡层和第二有源半导体层。第一有源半导体层可以掺杂有杂质以具有第一导电类型和第一浓度，第二有源半导体层可以掺杂有杂质以具有第一导电类型和比第一浓度低的第二浓度，或者可以处于未掺杂的状态，杂质扩散阻挡层可以包含防止在第一有源半导体层中掺杂的杂质扩散到第二有源半导体层中的材料。
根据发明构思的示例实施例，一种三维半导体存储装置可以包括：基底；外围电路结构，位于基底上；以及水平有源层，位于外围电路结构上并电连接到外围电路结构，水平有源层包括碳。
根据发明构思的示例实施例，一种制造三维半导体存储装置的方法可以包括：在基底上形成外围电路器件和外围互连结构；形成下模制绝缘层以覆盖外围电路器件和外围互连结构；形成水平有源层，水平有源层包括顺序地堆叠在下模制绝缘层上的第一有源半导体层、第二有源半导体层和第三有源半导体层；在水平有源层上形成单元阵列结构。可以利用杂质对第一有源半导体层掺杂以具有第一导电类型和第一浓度，第二有源半导体层可以包括抑制第一有源半导体层中的杂质扩散到第三有源半导体层中的杂质扩散抑制材料，可以利用杂质对第三有源半导体层掺杂以具有第一导电类型和不同于第一浓度的第二浓度，或者第三有源半导体层可以处于未掺杂的状态。
根据发明构思的示例实施例，一种制造三维半导体存储装置的方法可以包括：在基底上形成外围电路结构；在外围电路结构上形成水平有源层，水平有源层具有包含碳的层；形成包括连接到水平有源层的第一接触件的互连结构。
根据发明构思的示例实施例，一种三维半导体存储装置可以包括：基底；外围电路结构，位于基底上；水平有源层，位于外围电路结构上并且电连接到外围电路结构。水平有源层可以包括：第一有源半导体层，位于外围电路结构上并且包括p型掺杂剂；第二有源半导体层，位于第一有源半导体层上；以及第三有源半导体层，位于第二有源半导体层上。在垂直于基底的方向上，第三有源半导体层可具有大于第一有源半导体层的厚度的厚度。
附图说明
通过下面结合附图的简要说明将更清楚地理解示例实施例。如这里所描述的，附图给出非限制性的示例实施例。
图1是示出根据发明构思的示例实施例的三维半导体存储装置的示意性平面图。
图2是为了示出根据发明构思的示例实施例的三维半导体存储装置而沿图1的线I-I'截取的剖视图。
图3A和图3B是图2的部分A的放大剖视图，并示出了根据发明构思的示例实施例的三维半导体存储装置的竖直结构的一些示例。
图4A至图4C是图2的部分B的放大剖视图，并示出了根据发明构思的示例实施例的三维半导体存储装置的提取区(pick-upreigon)的一些示例。
图5至图7是为了示出根据发明构思的其他示例实施例的三维半导体存储装置而沿图1的线I-I'截取的剖视图。
图8和图9分别是图7的部分C和部分D的放大视图。
图10、图11A、图12、图13、图14A以及图15至图19是为了示例性地示出用于制造图2的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。
图11B是图11A的部分E的放大视图。
图14B和图14C是为了示出根据发明构思的示例实施例的三维半导体存储装置的竖直结构的一些示例的图14A的部分A'的放大视图。
图20至图23是为了示例性地示出用于制造图5的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。
图24是为了示例性地示出用于制造图6的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。
图25A、图26A、图27和图28是为了示例性地示出用于制造图7的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。
图25B和图26B是分别示出图25A的部分F和图26A的部分G的放大视图。
图29是示出包括根据发明构思的示例实施例的三维半导体存储装置的存储系统的示例的示意性框图。
图30是示出包括根据发明构思的示例实施例的三维半导体存储装置的电子系统的示例的示意性框图。
应该注意的是，这些附图意图示出在某些示例实施例中利用的方法、结构和/或材料的一般特性并对下面提供的书面描述进行补充。然而，这些附图不是按比例绘制的并且可以不精确地反映给出的任何实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的性质或值的范围。例如，为了清楚起见，可以减少或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中相似或相同附图标记的使用意图表明存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更加充分地描述发明构思的示例实施例，在附图中示出了示例实施例。然而，发明构思的示例实施例可以以许多不同的形式来实施并且不应被解释为限制于这里阐述的实施例；相反，提供这些实施例使得本公开将是彻底的和完整的，并且这些实施例将向本领域普通技术人员充分地传达示例实施例的构思。在附图中，为了清楚起见，夸大了层和区域的厚度。在附图中同样的附图标记表示同样的元件，因此将省略对它们的描述。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。同样的标记始终指示同样的元件。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。用于描述元件或层之间的关系的其他词语应以相似的方式来解释(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”)。
将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导情况下，可以将下面讨论的第一元件、组件、区域、层或部分命名为第二元件、组件、区域、层或部分。
为了易于描述，这里可以使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等空间相对术语来描述如附图中示出的一个元件或特征与其他元件或特征的关系。将理解的是，除了附图中描绘的方位以外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上方”。因此，示例性术语“在……下方”可以包括在……上方和在……下方两种方位。装置可以被另外定位(旋转90度或在其他范围)并相应地解释这里使用的空间相对描述语。
这里使用的术语仅出于描述具体实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外清楚地表明，否则单数形式也意图包括复数形式。还将理解的是，如果这里使用术语“包含”和/或“包括”，则说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组的存在或添加。
在这里参照作为示例实施例的理想化的实施例(和中间结构)的示意性图示的剖视图来描述发明构思的示例实施例。这样，预计将出现例如由制造技术和/或公差引起的图示的形状的变化。因此，发明构思的示例实施例不应被解释为限制于这里示出的区域的具体形状，而是将包括例如由制造所造成的形状上的偏差。例如，示出为矩形的注入区可以具有圆形或弯曲的特征和/或在其边缘的注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的埋置区可导致在埋置区和通过其发生注入的表面之间的区域中出现一定程度的注入。因而，附图中示出的区域实质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例实施例的范围。
如通过本发明实体所理解的，根据这里描述的各种实施例的装置和形成装置的方法可以以诸如集成电路的微电子装置来实现，其中，根据这里描述的各种实施例的多个装置集成在同一微电子装置中。因此，这里示出的剖视图可以在微电子装置中沿不需要正交的两个不同的方向重复。因此，使根据这里描述的各种实施例的装置具体化的微电子装置的平面图可以包括基于微电子装置的功能性呈阵列和/或呈二维图案的多个装置。
根据这里描述的各种实施例的装置可以根据微电子装置的功能性设置在其他装置之间。另外，根据这里描述的各种实施例的微电子装置可以沿第三方向重复(第三方向可以与所述两个不同的方向正交)，以提供三维集成电路。
因此，这里示出的剖视图为根据这里描述的各种实施例的在平面图中沿两个不同的方向和/或在透视图中沿三个不同的方向延伸的多个装置提供支持。例如，当在装置/结构的剖视图中示出单个有源区时，装置/结构可以包括多个有源区和位于有源区上的晶体管结构(或视情况而定的存储单元结构、栅极结构等)，如通过装置/结构的平面图所示出的。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与发明构思的示例实施例所属领域中的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(例如在通用的词典中定义的术语)应被解释为具有与相关领域的环境和本说明书中它们的意思相一致的意思，而将不以理想的或过于形式化的含义来解释它们的意思。
图1是示出根据发明构思的示例实施例的三维半导体存储装置的示意性平面图，图2是为了示出根据发明构思的示例实施例的三维半导体存储装置而沿图1的线I-I'截取的剖视图。图3A和图3B是图2的部分A的放大剖视图，并示出了根据发明构思的示例实施例的三维半导体存储装置的竖直结构(或垂直结构)的一些示例，图4A至图4C是图2的部分B的放大剖视图，并示出了根据发明构思的示例实施例的三维半导体存储装置的提取区(pick-upregion)的一些示例。
参照图1至图4C，根据发明构思的示例实施例，三维半导体存储装置可以包括设置在基底10上的外围电路结构PS、水平有源层(horizontalactivelayer)100、单元阵列结构CS。例如，外围电路结构PS可以设置在基底10上，水平有源层100和单元阵列结构CS可以顺序地堆叠在外围电路结构PS上。基底10可以包括单元区CR，单元区CR可以包括单元阵列区CAA和设置在单元阵列区CAA周围的连接区CTA。单元阵列结构CS可以设置在单元阵列区CAA上，接触件180、182和184以及提取区(pick-upregion)186可以设置在连接区CTA上。水平有源层100可以设置在单元阵列区CAA和连接区CTA上。
外围电路结构PS可以构成被配置为控制单元阵列结构CS的操作的外围电路的一部分。换言之，外围电路结构PS可以包括外围电路的至少一部分。外围电路可以包括例如行解码器、列解码器、页缓冲器和控制电路。在示例实施例中，外围电路可以包括阱偏置驱动器。阱偏置驱动器可以被配置成向单元阵列结构CS提供用于单元阵列结构CS的擦除操作的擦除电压。
外围电路结构PS可以包括外围互连结构30、下模制绝缘层(lowermoldinsulatinglayer)24和形成在基底10上的外围电路器件PTR。这里，外围互连结构30可以包括外围电路接触件20和外围互连线22。
基底10可以由半导体材料形成或者包括半导体材料。例如，基底10可以是单晶硅晶片、单晶锗晶片或单晶硅-锗晶片。基底10可以是例如p型半导体基底，但发明构思的示例实施例可以不限于此。此外，基底10可以包括阱区(未示出)。
外围电路器件PTR可以包括外围栅极绝缘层12、外围栅电极18和位于外围栅电极18的两侧的源极区/漏极区16。外围栅极绝缘层12可以由氧化物材料(例如，氧化硅)或高k介电材料形成，或者包括氧化物材料(例如，氧化硅)或高k介电材料。外围栅电极18可以由例如硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))和金属(例如，钨或铝)中的至少一种形成，或者包括例如硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))和金属(例如，钨或铝)中的至少一种。外围电路器件PTR可以是例如高电压晶体管。外围栅极间隔件14可以形成在外围栅电极18的侧表面上。
外围互连线22可以通过外围电路接触件20结合到外围电路器件PTR。下模制绝缘层24可以被设置成覆盖外围电路器件PTR和外围互连结构30。在一些实施例中，下模制绝缘层24可以包括顺序地堆叠在外围电路器件PTR上的多个绝缘层。
外围电路接触件20可以由金属(例如，钨或铜)和硅(例如，多晶硅)中的至少一种形成，或者包括金属(例如，钨或铜)和硅(例如，多晶硅)中的至少一种。在一些实施例中，外围电路接触件20还可以包括阻挡金属层。例如，外围电路接触件20的阻挡金属层可以由过渡金属和导电的金属氮化物中的至少一种形成，或者包括过渡金属和导电的金属氮化物中的至少一种，所述过渡金属为例如钛或钽，导电的金属氮化物为例如氮化钛或氮化钽。外围互连线22可以包括金属(例如，铜或铝)。下模制绝缘层24可以由氧化物或氮化物层形成或者包括氧化物或氮化物层。
水平有源层100可以设置在外围电路结构PS上。例如，水平有源层100可以沿第一方向D1和第二方向D2延伸，并且可以覆盖下模制绝缘层24。第一方向D1和第二方向D2可以平行于基底10的顶表面，并且可以彼此交叉。当在平面图中观察时，水平有源层100可以不仅与单元阵列区CAA叠置，而且与连接区CTA叠置。水平有源层100可以包括半导体材料。例如，水平有源层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。水平有源层100可以包括例如掺杂有p型杂质的半导体材料和/或未掺杂或本征半导体材料。水平有源层100可以具有多晶结构或单晶结构。此外，水平有源层100可以具有从大约300nm至大约600nm的范围的厚度。
在一些实施例中，水平有源层100可以包括沿与基底10的顶表面垂直的竖直方向堆叠在下模制绝缘层24上的第一有源半导体层102、第二有源半导体层104和第三有源半导体层106。在单元阵列区CAA和连接区CTA上，第一有源半导体层至第三有源半导体层102、104、106中的每个可以以平行于第一方向D1和第二方向D2延伸的水平层的形式设置。在示例实施例中，第一有源半导体层至第三有源半导体层102、104、106可以被图案化成具有在连接区CTA上的端部。
第一有源半导体层102可以是高度掺杂的p型层并且具有从大约100nm至大约200nm的范围的厚度。例如，第一有源半导体层102可以是高度硼掺杂的半导体层。在第一有源半导体层102中，p型掺杂剂(例如，硼(B))的杂质浓度的范围可以从例如大约1×1019离子/cm3至大约1×1021离子/cm3。在示例实施例中，第一有源半导体层102可以是利用硼(B)高度掺杂的多晶半导体层(例如多晶硅层)。
第三有源半导体层106可以是轻度掺杂的或未掺杂的半导体层。例如，第三有源半导体层106可以具有比第一有源半导体层102的p型掺杂剂浓度低的p型掺杂剂浓度。作为示例，在第三有源半导体层106中，p型掺杂剂(例如，硼(B))的杂质浓度的范围可以从例如大约1×1015离子/cm3至大约1×1018离子/cm3。可选择地，第三有源半导体层106可以被设置成不包含诸如硼(B)的p型掺杂剂。在示例实施例中，第三有源半导体层106可以是轻度硼掺杂或不含硼的多晶半导体层。例如，第三有源半导体层106可以是轻度硼掺杂或不含硼的多晶硅层。第三有源半导体层106可以被设置成具有从大约100nm至大约200nm的范围的厚度。在一些实施例中，第三有源半导体层106可以比第一有源半导体层102厚。
第二有源半导体层104可以包括防止杂质从第一有源半导体层102扩散到第三有源半导体层106的杂质扩散抑制材料。换言之，第二有源半导体层104可以用作杂质扩散阻挡层。在示例实施例中，第二有源半导体层104可以包含用作杂质扩散抑制材料的碳。例如，第二有源半导体层104可以是碳掺杂的半导体层。在第二有源半导体层104中，碳的掺杂浓度的范围可以从大约5×1018离子/cm3到大约1×1021离子/cm3。在示例实施例中，第二有源半导体层104可以是包含碳的多晶硅层。第二有源半导体层104可以具有从大约10nm至大约200nm的范围的厚度。在示例实施例中，第二有源半导体层104可以比第一有源半导体层102或第三有源半导体层106薄。
在示例实施例中，第一有源半导体层至第三有源半导体层102、104、106可以具有单晶结构。例如，第一有源半导体层至第三有源半导体层102、104、106可以由单晶硅层形成或者包括单晶硅层。
在水平有源层100包括例如多晶硅的情况下，其可以高度掺杂有硼(B)。这可以使减小水平有源层100的电阻成为可能，从而改善流过水平有源层100的电荷的迁移率。由于硼的高扩散性，硼(B)原子可以在多晶硅层的晶界附近积聚或聚集，从而与n型共源极区166(这将在下面进行描述)结合形成pn结。这会用作结漏电流(junctionleakagecurrent)的源。在示例实施例中，第二有源半导体层104的存在能够减少或防止诸如硼聚集和随之发生的结漏电流的技术问题的发生。换言之，高度掺杂有硼(B)的第一有源半导体层102的使用能够减小水平有源层100的电阻，用作杂质扩散阻挡层的第二有源半导体层104的使用能够减少或防止在这种情况下可能发生的技术问题。例如，第二有源半导体层104可以减少或防止硼原子从第一有源半导体层102扩散到第三有源半导体层106。由于水平有源层100的电阻降低，擦除电压可以通过提取区186和第一有源半导体层102快速地和/或有效地传递到单元阵列结构CS，从而可以更加有效地执行对单元阵列结构CS的擦除操作。此外，由于电阻减小和结漏电流的减少，因此能够减少单元阵列结构CS的擦除操作所需要的电力并改善擦除操作的可靠性。即，在擦除操作期间，空穴可以通过提取区186和第一有源半导体层102被有效地供应到竖直结构200，这能够改善擦除操作的性能。另外，结漏电流的减少使得三维半导体存储装置的可靠性得到改善。
单元阵列结构CS可以设置在水平有源层100上。单元阵列结构CS可以包括竖直地位于水平有源层100上的多个竖直结构200和被设置成围绕竖直结构200的堆叠件400。竖直结构200可以被设置成贯穿堆叠件400。此外，单元阵列结构CS可以包括被设置在堆叠件400之间并且平行于第一方向D1延伸的共源极区166。共源极区166可以形成在水平有源层100中或上。
在水平有源层100上，堆叠件400可以平行于第一方向D1并且可以在第二方向D2上彼此分隔开。每个堆叠件400可以包括交替地且重复地堆叠在水平有源层100上的电极GE和绝缘层110。在每个堆叠件400中，可以考虑到半导体存储装置的技术需要来改变绝缘层110的厚度。例如，绝缘层110中的最下面的绝缘层110可以比绝缘层110中的其他绝缘层110薄。此外，绝缘层110中的至少一个可以比绝缘层110中的剩余的绝缘层110薄。绝缘层110可以由硅氧化物层形成或者包括硅氧化物层。电极GE可以包括导电材料。例如，电极GE可以由半导体层、金属硅化物层、金属层、金属氮化物层和它们的任意组合中的至少一种形成，或者包括半导体层、金属硅化物层、金属层、金属氮化物层和它们的任意组合中的至少一种。在一些实施例中，用于电极GE的半导体层可以是掺杂的硅层。用于电极GE的金属硅化物层可以包括硅化钴、硅化钛、硅化钨和硅化钽中的至少一种。用于电极GE的金属层可以包括钨、镍、钴、钛和钽中的至少一种。用于电极GE的金属氮化物层可以包括氮化钛、氮化钨和氮化钽中的至少一种。
在示例实施例中，三维半导体存储装置可以是垂直型NAND闪存装置，在这种情况下，电极GE可以用作存储单元的控制栅电极。例如，除了电极GE中的最上面和最下面的电极之外的电极GE可以用作控制栅电极和使控制栅电极彼此水平地连接的字线。电极GE可以与竖直结构200结合以构成存储单元。因此，均包括竖直堆叠的存储单元的竖直存储单元串可以设置在水平有源层100上。电极GE中的最下面和最上面的电极可以用作选择晶体管SST和GST的栅电极。例如，电极GE中的最上面的电极GE可以用作用于控制位线BL和竖直结构200之间的电连接的串选择晶体管SST的栅电极，电极GE中的最下面的电极GE可以用作用于控制共源极区166和竖直结构200之间的电连接的接地选择晶体管GST的栅电极。
在示例实施例中，三维半导体存储装置可以是竖直(或垂直)型电阻存储装置，在这种情况下，电极GE可以用作存储单元的控制电极。例如，电极GE可以与竖直结构200结合以构成竖直地布置在水平有源层100上的存储单元。
竖直结构200可以穿过堆叠件400连接到水平有源层100。当在平面图中观看时，竖直结构200可以被布置成形成平行于第一方向D1的多个行和平行于第二方向D2的多个列。例如，竖直结构200可以构成多个组，每个组包括共同地贯穿堆叠件400中的相应的堆叠件400的多个竖直结构200。如图1中所示，每个组的竖直结构200可以沿第一方向D1布置。在某些实施例中，每个组可以包括沿第一方向D1布置的一行竖直结构200，如图1中所示，但是发明构思的示例实施例可以不限于此。例如，每个组可以包括沿第一方向D1布置的多行竖直结构200。每个组中的竖直结构200中的每个竖直结构200可以连接到位线BL中的相应的位线BL，如图1中所示。
竖直结构200中的每个可以包括竖直柱140。在示例实施例中，竖直结构200的竖直柱140可以是竖直沟道图案。如图3A中所示，竖直结构200中的每个可以包括存储图案130和连接到水平有源层100并用作竖直沟道图案的竖直柱140。另外，竖直结构200中的每个还可以包括绝缘填隙图案144。竖直柱140可以具有顶部开口的结构。在一些实施例中，竖直柱140可以是顶部和底部开口的结构、中空圆筒形结构或通心粉形状的结构。在示例实施例中，竖直柱140可以以实心柱的形式设置，在这种情况下，绝缘填隙图案144可以不设置在竖直结构200中。竖直柱140可以由多晶、非晶或单晶半导体材料形成，或者包括多晶、非晶或单晶半导体材料。竖直柱140可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。竖直柱140可以包括导电类型与水平有源层100的导电类型相同的掺杂的半导体材料或未掺杂的半导体材料。存储图案130可以设置在堆叠件400和竖直柱(即，竖直沟道图案)140之间。存储图案130可以是顶部和底部开口的结构。存储图案130可以包括能够存储数据的薄层。例如，存储图案130可以以下面的方式来构造：能够利用竖直结构200和电极GE(例如，栅电极)之间的电压差或者利用由这种电压差引起的福勒-诺德海姆隧穿效应(Fowler-Nordheimtunnelingeffect)来改变其中的数据。
存储图案130可以包括邻近于电极GE(例如，栅电极)的第一阻挡绝缘层132、邻近于竖直柱140(即，竖直沟道图案140)的隧道绝缘层136和位于第一阻挡绝缘层132和隧道绝缘层136之间的电荷存储层134。隧道绝缘层136可以是例如氧化硅层。电荷存储层134可以是具有导电纳米点的绝缘层或捕获绝缘层。捕获绝缘层可以包括例如氮化硅。第一阻挡绝缘层132可以包括氧化硅层和/或高k电介质(例如，氧化铝或氧化铪)。第一阻挡绝缘层132可以以单层或多层的形式设置。作为示例，第一阻挡绝缘层132可以是由氧化硅制成的单层。作为另一示例，第一阻挡绝缘层132可以被设置成具有包括氧化硅层、氧化铝层和/或氧化铪层中的至少一层的多层结构。
另外，第二阻挡绝缘层138可以设置在电极GE和竖直柱140之间以及绝缘层110和电极GE之间。例如，第二阻挡绝缘层138可以包括设置在电极GE和竖直柱140之间的部分以及覆盖电极GE的顶表面和底表面的其他部分。第二阻挡绝缘层138可以以单层或多层的形式设置。此外，第二阻挡绝缘层138可以由高k电介质(例如，氧化铝或氧化铪)形成，或者包括高k电介质(例如，氧化铝或氧化铪)。在一些实施例中，可以省略第二阻挡绝缘层138的形成。
绝缘填隙图案144可以设置在竖直结构200中。绝缘填隙图案144可以由氧化硅层或氮化硅层形成，或者包括氧化硅层或氮化硅层。
作为另一示例，竖直结构200的竖直柱140可以用作竖直柱形状的电极。如图3B中所示，每个竖直结构200可以包括竖直柱140和存储图案130。这里，竖直柱140可以连接到水平有源层100，并且可以用作竖直柱形状的电极。另外，竖直结构200可以被构造成包括绝缘填隙图案144。
竖直柱140可以由导电材料形成或者包括导电材料。例如，竖直柱140可以由掺杂的半导体材料、金属、导电的金属氮化物、硅化物和纳米结构(例如，碳纳米管)中的至少一种形成，或者包括掺杂的半导体材料、金属、导电的金属氮化物、硅化物和纳米结构(例如，碳纳米管)中的至少一种。
存储图案130可以设置在电极GE和竖直柱140之间。存储图案130可以是可变电阻图案。例如，存储图案130可以由呈现可变电阻性质的至少一种材料形成或者包括呈现可变电阻性质的至少一种材料。
作为示例，存储图案130可以包括能够利用施加到其的热能来改变电阻的材料(例如，可相变的材料)。这里，可以通过经过邻近于存储图案130的电极的电流来产生热能。可相变的材料可以包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，可相变的材料可以包括由具有大约20原子百分比浓度至80原子百分比浓度的碲(Te)、具有大约5原子百分比浓度至50原子百分比浓度的锑(Sb)和具有剩余浓度的锗(Ge)形成的硫族化物。另外，可相变的材料还可以包括作为杂质的N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中的至少一种。
作为另一示例，存储图案130可以被构造成具有层状结构，其中，该层状结构的电阻可利用流过其的电流的自旋转移现象(spintransferringphenomenon)来改变。存储图案130可以是呈现磁阻性质的层状结构，并且可以被构造成包括至少一种铁磁材料和/或至少一种反铁磁材料。
作为另外的示例，存储图案130可以包括过渡金属氧化物和钙钛矿化合物中的至少一种。例如，存储图案130可以由氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的至少一种形成，或者包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的至少一种。绝缘填隙图案144可以被设置成填充竖直结构200的内部空间。绝缘填隙图案144可以由氧化硅层或氮化硅层形成，或者包括氧化硅层或氮化硅层。
导电垫126可以分别设置在竖直结构200上。导电垫126可以包括导电材料。导电垫126可以以利用杂质掺杂的图案的形式设置。在示例实施例中，竖直结构200的与导电垫126接触的端部可以用作漏极区。
沟槽150可以设置在堆叠件400之间，并且可以使堆叠件400彼此分离。例如，沟槽150可以被设置成平行于第一方向D1，从而使堆叠件400在第二方向D2上彼此分离。因此，当在平面图中观看时，堆叠件400和共源极区166可以沿第二方向D2交替地且重复地设置。沟槽150可以被设置成部分地暴露水平有源层100的顶表面。水平有源层100或第三有源半导体层106的被沟槽150暴露的部分可以部分地凹进。
共源极区166可以形成在水平有源层100的被沟槽150暴露的部分中。换言之，共源极区166可以设置在堆叠件400之间，并且可以位于第三有源半导体层106内。此外，共源极区166可以平行于第一方向D1延伸。共源极区166可以掺杂有n型掺杂剂(例如，砷(As)或磷(P))。在共源极区166中，掺杂剂浓度的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。
共源极塞174可以设置在沟槽150中，并且可以连接到共源极区166。当在平面图中观看时，共源极塞174可以是平行于第一方向D1延伸的线状结构。绝缘隔离间隔件170可以设置在堆叠件400和共源极塞174之间。绝缘隔离间隔件170可以设置成覆盖堆叠件400的侧壁。在示例实施例中，绝缘隔离间隔件170可以被设置成填充堆叠件400中的相邻的堆叠件400之间的间隙，共源极塞174可以被设置成贯穿绝缘隔离间隔件170，并与共源极区166的一部分接触。在示例实施例中，当对三维半导体存储装置执行读取操作或编程操作时，可以通过共源极塞174对共源极区166施加地电压(groundvoltage)。绝缘隔离间隔件170可以由氧化硅、氮化硅、氮氧化硅和低k材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和低k材料中的至少一种。共源极塞174可以包括至少一种金属(例如，钨、铜或铝)。在一些实施例中，共源极塞174还可以包括阻挡金属层。例如，用于共源极塞174的阻挡金属层可以由过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成，或者包括过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种。
为了使电极GE与外围电路之间电连接，每个堆叠件400可以被设置成在连接区CTA上具有阶梯式侧壁结构。例如，电极GE可以具有以阶梯式方式堆叠在连接区CTA上的垫部GEA。在连接区CTA上，堆叠件400的竖直厚度可以沿远离单元阵列区CAA的方向阶梯式降低。例如，在连接区CTA上，堆叠件400可以具有阶梯式侧壁轮廓。
提取区186可以被设置成接近单元阵列结构CS或者在单元阵列结构CS周围。例如，提取区186可以设置在连接区CTA上并且在水平有源层100的邻近于堆叠件400的侧壁的部分中。换言之，提取区186可以设置在邻近于堆叠件400的电极GE的垫部GEA的水平有源层100中。提取区186可以包括在第二方向D2上彼此分隔开的多个区域。例如，当在平面图中观看时，提取区186可以在第二方向D2上位于共源极区166之间，并且在第一方向D1上在邻近于堆叠件400的水平有源层100中。如图4A中所示，提取区186可以设置在第二有源半导体层104和第三有源半导体层106中，并且可以结合到第一有源半导体层102。提取区186可以通过利用杂质对水平有源层100掺杂来形成，并且可以具有第一导电类型，例如，p型。在示例实施例中，提取区186可以包含高浓度的p型杂质(例如，硼(B))。作为示例，在提取区186中，杂质浓度(例如，硼(B))的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。
在示例实施例中，如图4B中所示，提取扩散阻挡区188可以设置在提取区186的侧表面上。提取扩散阻挡区188可以形成在第三有源半导体层106中以围绕提取区186的侧表面的至少一部分，并且可以与第二有源半导体层104接触。提取扩散阻挡区188可以被构造成减少或防止提取区186中的杂质(例如，硼(B))扩散到第三有源半导体层106中。此外，提取扩散阻挡区188可以减少或防止提取区186中的杂质扩散到共源极区166中的相邻的共源极区166。在示例实施例中，提取区186可以包含碳。例如，提取区186的碳浓度可以与第二有源半导体层104的碳浓度基本相同。
上模制绝缘层(uppermoldinsulatinglayer)120可以设置在连接区CTA上以覆盖电极GE的垫部GEA。上模制绝缘层120可以设置在水平有源层100上。在一些实施例中，上模制绝缘层120可以设置在下模制绝缘层24的一部分上以覆盖水平有源层100的端部。盖绝缘层176可以形成在堆叠件400和上模制绝缘层120上。盖绝缘层176和上模制绝缘层120可以包括氮化物层和氧化物层中的至少一种。
位线接触件178可以设置在单元阵列区CAA上并且可以穿过盖绝缘层176分别连接到导电垫126。位线BL可以设置在盖绝缘层176上以平行于第二方向D2延伸或者与堆叠件400交叉。每条位线BL可以通过位线接触件178电连接到竖直结构200。
单元互连结构可以设置在连接区CTA上以将单元阵列结构CS和水平有源层100电连接到外围电路。例如，除了第一接触件至第三接触件180、182和184以外，单元互连结构还可以包括第一上互连线190和第二上互连线192。
第一接触件180可以在连接区CTA上被设置成贯穿盖绝缘层176和上模制绝缘层120，并且可以分别连接到电极GE的垫部GEA。第一接触件180的竖直长度可以沿远离单元阵列区CAA的方向而增大。第一上互连线190可以设置在盖绝缘层176上，并且可以连接到第一接触件180。
第二接触件182可以穿过盖绝缘层176和上模制绝缘层120连接到水平有源层100。例如，第二接触件182可以结合到提取区186。由于提取区186结合到第一有源半导体层102，因此施加到第二接触件182的电压可以有效地传递到第一有源半导体层102。在一些实施例中，如4C中所示，提取区186可以不设置在水平有源层100中，第二接触件182可以形成为贯穿第二有源半导体层104和第三有源半导体层106，并且可以直接结合到第一有源半导体层102。
单元阵列结构CS和外围电路结构PS可以通过第三接触件184彼此电连接。第三接触件184可以穿过上模制绝缘层120、水平有源层100和下模制绝缘层24连接到外围电路结构PS的外围互连线22。此外，绝缘间隔件185可以被设置成围绕第三接触件184。第二上互连线192可以设置在盖绝缘层176上，并且可以连接到第二接触件182和第三接触件184。如所示，第三接触件184可以连接到第二上互连线192，但是发明构思的示例实施例可以不限于此。例如，第三接触件184可以连接到位线BL或第一上互连线190。
在一些实施例中，如上面所描述的，外围电路结构PS可以包括阱偏置驱动器，在这种情况下，阱偏置驱动器可以通过第三接触件184、第二上互连线192和第二接触件182连接到提取区186和/或水平有源层100的第一有源半导体层102。因此，当对单元阵列结构CS执行擦除操作时，可以通过第二接触件182和/或提取区186向第一有源半导体层102施加擦除电压。由于第一有源半导体层102具有通常低的电阻率，因此擦除电压可以有效地或均匀地施加到单元阵列结构CS。
位线接触件178和第一接触件至第三接触件180、182、184可以由金属材料(例如，钨、铜或铝)形成或者包括金属材料(例如，钨、铜或铝)。此外，位线接触件178和第一接触件至第三接触件180、182、184还可以包括阻挡金属层，所述阻挡金属层可以由过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成，或者包括过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种。位线BL、第一上互连线190和第二上互连线192可以由金属材料(例如，铝或铜)形成，或者包括金属材料(例如，铝或铜)。
图5至图7是为了示出根据发明构思的其他示例实施例的三维半导体存储装置而沿图1的线I-I'截取的剖视图。图8和图9分别是图7的部分C和部分D的放大视图。
在下文中，为了简化描述，可以用相似或相同的附图标记来标识先前参照图1、图2和图4A至图4C描述的元件，而不再重复对其的重复描述。
参照图5，第一半导体图案128可以分别设置在竖直结构200下方。第一半导体图案128可以设置成贯穿堆叠件400的下部，并且可以连接到水平有源层100。第一半导体图案128可以连接到图3A的竖直柱(即，竖直沟道图案)140或图3B的竖直柱(即，竖直柱形状的电极)140。
第一半导体图案128可以是从水平有源层100竖直地延伸并且顶表面比电极GE中的相对于基底10的最下面的电极GE的顶表面高的柱状图案。例如，第一半导体图案128可以是利用水平有源层100的第三有源半导体层106作为种子层通过外延生长工艺形成的外延图案。这里，第三有源半导体层106可以是未掺杂的或本征半导体层。在这种情况下，第一半导体图案128可以具有多晶结构，并且可以具有比利用化学气相沉积技术形成的层的晶粒尺寸大的晶粒尺寸。此外，设置在单元阵列区CAA上的第一半导体图案128可以具有基本相同的形状和厚度。第一半导体图案128可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。在一些实施例中，第一半导体图案128可以由单晶半导体材料形成。
第一半导体图案128可以用作例如接地选择晶体管GST的沟道区，其中，所述接地选择晶体管GST被电极GE中的最下面的电极GE控制。在这种情况下，为了调节接地选择晶体管GST的阈值电压，第一半导体图案128可以掺杂有杂质(例如，硼(B))。电极绝缘层164可以设置在第一半导体图案128的侧壁上以使电极GE中的最下面的电极GE与第一半导体图案128电分离。在一些实施例中，电极绝缘层164可以形成为比外围栅极绝缘层12薄。
参照图6，第一半导体图案128可以分别设置在竖直结构200下方。第一半导体图案128可以设置成贯穿堆叠件400的下部，并且可以连接到水平有源层100。此外，共源极区166可以分别设置在共源极塞174下方。共源极区166可以设置成贯穿堆叠件400的下部，并且可以连接到水平有源层100。第一半导体图案128可以连接到图3A的竖直柱(即，竖直沟道图案)140或者图3B的竖直柱(即，竖直柱形状的电极)140。在一些实施例中，共源极区166可以是形成在沟槽150中的第二半导体图案。如所示出的，第一半导体图案128和共源极区166可以形成为具有不同的厚度，但是发明构思的示例实施例可以不限于此。例如，第一半导体图案128和共源极区166可以形成为具有相同的厚度。
第一半导体图案128和共源极区166可以是利用水平有源层100的第三有源半导体层106作为种子层通过外延生长工艺形成的外延图案。这里，第三有源半导体层106可以是未掺杂的或本征半导体层。在这种情况下，第一半导体图案128和共源极区166可以具有多晶结构，并且可以具有比利用化学气相沉积技术形成的层的晶粒尺寸大的晶粒尺寸。此外，设置在单元阵列区CAA上的第一半导体图案128可以具有基本相同的形状和厚度，设置在单元阵列区CAA上的共源极区166可以具有基本相同的形状和厚度。在一些实施例中，第一半导体图案128和共源极区166可以形成为具有单晶结构。第一半导体图案128和共源极区166可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。
第一半导体图案128可以用作例如接地选择晶体管GST的沟道区，其中，所述接地选择晶体管GST被电极GE中的最下面的电极GE控制。在这种情况下，为了调节接地选择晶体管GST的阈值电压，第一半导体图案128可以掺杂有杂质(例如，硼(B))。共源极区166可以包含高浓度的n型杂质(例如，砷(As)或磷(P))。在共源极区166中，掺杂浓度的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。
共源极区166可以平行于第一方向D1延伸。根据本实施例，由于共源极区166形成在水平有源层100上，因此，当与形成在水平有源层100中的共源极区166相比时，在第一有源半导体层102和共源极区166之间杂质扩散路径的长度可以增大。因此，能够更有效地减小结漏电流。第一半导体图案128可以通过电极绝缘层164与电极GE中的最下面的电极GE电分离，共源极区166可以通过绝缘隔离间隔件170与电极GE中的最下面的电极GE电分离。
参照图7至图9，水平有源层500可以设置在下模制绝缘层24上。水平有源层500可以包括顺序地形成在下模制绝缘层24上的第一有源半导体层502、第二有源半导体层504、第三有源半导体层506、缓冲绝缘层507和第四有源半导体层508。在一些实施例中，水平有源层500可以被图案化成具有在连接区CTA上的端部。根据本实施例，除了第三有源半导体层506由未掺杂的半导体材料形成以外，第一有源半导体层至第三有源半导体层502、504和506可以被构造成具有与参照图1至图4C描述的水平有源层100的第一有源半导体层至第三有源半导体层102、104和106的材料和结构基本相同的材料和结构。
缓冲绝缘层507可以形成在第三有源半导体层506上。缓冲绝缘层507可以由氧化物、氮化物和氮氧化物中的至少一种形成，或者包括氧化物、氮化物和氮氧化物中的至少一种。在一些实施例中，缓冲绝缘层507可以具有从大约10nm至大约200nm的范围的厚度。
第四有源半导体层508可以形成在缓冲绝缘层507上。第四有源半导体层508可以具有例如100nm至200nm的范围的厚度。第三有源半导体层506的厚度和第四有源半导体层508的厚度可以彼此相等或不同。例如，第四有源半导体层508可以比第三有源半导体层506厚。第四有源半导体层508可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。
第四有源半导体层508可以包含例如p型杂质。第四有源半导体层508可以掺杂有低浓度的p型杂质(例如，硼(B))，在第四有源半导体层508中，掺杂剂浓度的范围可以从大约1×1015离子/cm3至大约1×1018离子/cm3。然而，在一些实施例中，第四有源半导体层508可以由未掺杂的半导体层形成。第四有源半导体层508可以被设置成具有多晶或单晶结构。
第一半导体图案128可以被设置成贯穿设置在水平有源层500上的堆叠件400的下部。第一半导体图案128可以分别设置在竖直结构200下方。第一半导体图案128可以贯穿第四有源半导体层508和缓冲绝缘层507，并且可以延伸到第三有源半导体层506中。即，第一半导体图案128可以连接到第三有源半导体层506。如参照图6所描述的，第一半导体图案128可以是外延图案。
在一些实施例中，第一半导体图案128可以分别连接到图3A的竖直柱(即，竖直沟道图案)140。在其他实施例中，第一半导体图案128可以分别连接到图3B的竖直柱(即，竖直柱形状的电极)140。例如，第一半导体图案128可以用作由电极GE中的最下面的电极GE控制的接地选择晶体管GST的沟道区。在这种情况下，为了调节接地选择晶体管GST的阈值电压，第一半导体图案128可以掺杂有杂质(例如，硼(B))。
共源极区166可以形成在第四有源半导体层508中。共源极区166可以包含高浓度的n型杂质(例如，砷(As)或磷(P))。在共源极区166中，掺杂剂浓度的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。共源极区166可以设置在可以通过使第四有源半导体层508的一部分凹陷而形成的区域中。电极绝缘层164可以设置在第一半导体图案128的侧壁上以使电极GE与第一半导体图案128电分离。在一些实施例中，如图3A中所示，还可以设置第二阻挡绝缘层138，以覆盖电极GE的顶表面、底表面和侧表面。
在连接区CTA上，提取区186可以形成在第二有源半导体层504和第三有源半导体层506中，并且可以结合到第一有源半导体层502。第二接触件182可以穿过盖绝缘层176、上模制绝缘层120、第四有源半导体层508和缓冲绝缘层507结合到提取区186。在示例实施例中，如图4B中所示，提取扩散阻挡区188可以形成在第三有源半导体层506中，并且可以设置在提取区186的侧表面上。例如，提取扩散阻挡区188可以被设置成围绕提取区186的侧表面。可选择地，与图4C相似，提取区186可以不形成在水平有源层500中。例如，第二接触件182可以形成为贯穿第二有源半导体层至第四有源半导体层504、506和508以及缓冲绝缘层507，从而与第一有源半导体层502直接接触。
图10、图11A、图12、图13、图14A以及图15至图19是为了示例性地示出用于制造图2的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。图11B是图11A的部分E的放大视图，图14B和图14C是为了示出根据发明构思的示例实施例的三维半导体存储装置的竖直结构的一些示例的图14A的部分A'的放大视图。
参照图10，可以在基底10上形成外围电路结构PS。外围电路结构PS可以包括外围电路器件PTR和电连接到外围电路器件PTR的外围互连结构30。外围互连结构30可以包括外围电路接触件20和外围互连线22。基底30可以由半导体材料形成或者包括半导体材料。例如，基底10可以是单晶硅晶片、单晶锗晶片或单晶硅-锗晶片。基底10可以是例如第一导电类型(例如，p型)的半导体基底。可以在基底10中形成阱区(未示出)。
外围电路器件PTR可以包括外围栅极绝缘层12、外围栅电极18和在外围栅电极18的两侧的源极/漏极区16。外围电路器件PTR的形成步骤可以包括，例如，在基底10上顺序地形成外围栅极绝缘层12和外围栅电极18，然后通过在外围栅电极18的两侧向基底10注入杂质来形成源极/漏极区16。外围电路器件PTR可以形成为用作例如高电压晶体管。外围栅极间隔件14可以形成在外围栅电极18的两个侧壁上。
外围栅极绝缘层12可以由氧化物材料(例如，氧化硅)或高k介电材料形成，或者包括氧化物材料(例如，氧化硅)或高k介电材料。外围栅电极18可以由硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))和金属(例如，钨或铝)中的至少一种形成，或者包括硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或硅化钽(TaSi))和金属(例如，钨或铝)中的至少一种。
外围电路接触件20可以连接到外围电路器件PTR的源极/漏极区16，外围互连线22可以连接到外围电路接触件20。在一些实施例中，外围电路接触件20可以连接到外围电路器件PTR的外围栅电极18。下模制绝缘层24可以形成在基底10上以覆盖外围互连线22和外围电路器件PTR。外围电路接触件20可以形成为贯穿下模制绝缘层24的一部分。下模制绝缘层24可以形成为包括多个竖直堆叠的绝缘层。
外围电路接触件20可以由硅(例如，多晶硅)或金属(例如，钨或铜)形成，或者包括硅(例如，多晶硅)或金属(例如，钨或铜)。此外，外围电路接触件20可以形成为进一步包括阻挡金属层，所述阻挡金属层可以由过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成，或者包括过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种。外围互连线22可以由金属(例如，铜或铝)形成，或者包括金属(例如，铜或铝)。下模制绝缘层24可以由氧化物或氮化物层形成，或者包括氧化物或氮化物层。
参照图11A和图11B，水平有源层100可以形成为覆盖外围电路结构PS。当在平面视图中观看时，水平有源层100可以以其至少与单元阵列区CAA和连接区CTA叠置的方式形成。例如，水平有源层100可以形成在下模制绝缘层24上以具有沿第一方向D1和第二方向D2二者延伸的形状。水平有源层100可以包括半导体材料。例如，水平有源层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。水平有源层100可以包括例如第一导电类型或p型的掺杂的半导体材料和/或未掺杂的或本征半导体材料。水平有源层100可以形成为具有多晶或单晶结构。水平有源层100可以形成为具有大约300nm-600nm的厚度。
在示例实施例中，水平有源层100可以包括顺序地形成在下模制绝缘层24上的第一有源半导体层102、第二有源半导体层104和第三有源半导体层106。第一有源半导体层至第三有源半导体层102、104、106中的每个可以是沿第一方向D1和第二方向D2二者延伸的水平层。在一些实施例中，第一有源半导体层至第三有源半导体层102、104、106可以被图案化成具有在连接区CTA上的端部。
第一有源半导体层102可以形成在下模制绝缘层24上。第一有源半导体层102可以掺杂有杂质以具有例如p型的导电类型。第一有源半导体层102可以形成为具有例如大约100nm-200nm的厚度。在示例实施例中，第一有源半导体层102可以是利用硼(B)高度掺杂的多晶硅层。第一有源半导体层102可以通过在大约400℃至600℃的温度且在大约1托至4托的压强下利用硅源气体(例如，SiH4或Si2H6)和高浓度硼源气体(例如，BCl3或B2H6)执行的化学气相沉积(CVD)工艺来形成。第一有源半导体层102可以形成为具有大约1×1019离子/cm3至大约1×1021离子/cm3范围的p型杂质(例如，硼(B))的掺杂浓度。
第二有源半导体层104可以形成在第一有源半导体层102上。第二有源半导体层104可以包括防止杂质从第一有源半导体层102扩散到第三有源半导体层106的杂质扩散抑制材料。换言之，第二有源半导体层104可以用作杂质扩散阻挡层。第二有源半导体层104可以包含例如用作杂质扩散抑制材料的碳。例如，第二有源半导体层104可以是碳掺杂的半导体层。第二有源半导体层104可以形成为具有大约10nm至200nm的厚度。在示例实施例中，第二有源半导体层104可以形成为比第一有源半导体层102或第三有源半导体层106薄。
在一些实施例中，第二有源半导体层104可以是具有高碳浓度的碳掺杂的多晶硅层。例如，第二有源半导体层104可以通过在大约400℃至600℃的温度且在大约1托至4托的压强下利用硅源气体(例如，SiH4或Si2H6)和高浓度碳源气体(例如，CH4)执行的化学气相沉积(CVD)工艺来形成。第二有源半导体层104可以形成为具有大约5×1018离子/cm3至大约1×1021离子/cm3范围的碳掺杂浓度。
第三有源半导体层106可以形成在第二有源半导体层104上。第三有源半导体层106可以形成为具有大约100nm至200nm的厚度。在示例实施例中，第三有源半导体层106可以形成为比第一有源半导体层102厚。第三有源半导体层106可以是其掺杂浓度比第一有源半导体层102的掺杂浓度低的p型半导体层(例如，掺杂有硼(B))，或者可以是未掺杂的半导体层。作为示例，第三有源半导体层106可以是具有大约1×1015离子/cm3至大约1×1018离子/cm3范围的p型杂质(例如，硼)的掺杂浓度的掺杂层。
在示例实施例中，第三有源半导体层106可以是轻度掺杂的或未掺杂的半导体层。第三有源半导体层106可以通过在大约400℃至600℃的温度且在大约1托至4托的压强下利用硅源气体(例如，SiH4或Si2H6)和低浓度硼源气体(例如，BCl3或B2H6)执行的化学气相沉积(CVD)工艺来形成。可以选择地，第三有源半导体层106可以通过在大约400℃至600℃的温度且在大约1托至4托的压强下仅利用硅源气体(例如，SiH4或Si2H6)执行的化学气相沉积(CVD)工艺来形成。
在一些实施例中，第一有源半导体层至第三有源半导体层102、104和106中的每个可以通过以下步骤来形成：利用硅源气体(例如，SiH4或Si2H6)执行CVD工艺以在下模制绝缘层24上形成硅层(例如，多晶硅层)，然后对硅层执行离子注入工艺。例如，第一有源半导体层102可以是或包括可以通过以大约1×1014离子/cm2至大约1×1016离子/cm2的剂量注入p型杂质(例如，B或BF2)而形成的高度掺杂的层。第二有源半导体层104可以是或包括可以通过以大约1×1014离子/cm2至大约1×1016离子/cm2的剂量注入碳离子而形成的扩散阻挡层。第三有源半导体层106可以是或包括可以通过以大约1×1012离子/cm2至大约1×1014离子/cm2的剂量注入p型杂质(例如，B或BF2)形成的轻度掺杂的层。可选择地，可以省略p型杂质的注入，在这种情况下，第三有源半导体层106可以处于未掺杂的状态。
在示例实施例中，第一有源半导体层至第三有源半导体层102、104和106可以形成为具有单晶结构。
参照图12，可以在单元阵列区CAA和连接区CTA上形成绝缘结构300。
可以在水平有源层100上形成绝缘结构300。绝缘结构300可以包括交替地且重复地堆叠在水平有源层100上的绝缘层110和牺牲层112。换言之，绝缘结构300可以包括多个绝缘层110和多个牺牲层112。牺牲层112可以由相对于绝缘层110具有蚀刻选择性的材料形成。例如，牺牲层112可以由这样的材料形成：其在用于去除牺牲层112的湿蚀刻工艺中具有比绝缘层110的蚀刻速度高得多的蚀刻速度。在示例实施例中，每个绝缘层110可以是氧化硅层或氮化硅层，牺牲层112可以由氧化硅层、氮化硅层、碳化硅层、硅层和硅锗层中的一种形成。作为示例，绝缘层110可以由氧化硅层形成，牺牲层112可以由氮化硅层形成。
可以利用热化学气相沉积(热CVD)工艺、等离子体增强的CVD工艺或原子层沉积(ALD)工艺形成绝缘层110和牺牲层112。
牺牲层112可以形成为具有基本相同的厚度。在示例实施例中，绝缘层110中的最下面的绝缘层110可以与水平有源层100接触。绝缘层110中的最下面的绝缘层110可以是通过热氧化工艺或沉积工艺形成的氧化硅层，并且可以比绝缘层110中的设置在最下面的绝缘层110上的其他绝缘层110薄。在一些实施例中，绝缘层110中的第二个最下面的绝缘层110和最上面的绝缘层110可以形成为比牺牲层112或绝缘层110中的其他绝缘层110厚。
可以将绝缘结构300图案化为在连接区CTA上具有阶梯式轮廓。换言之，可以将绝缘结构300图案化为具有阶梯式侧壁结构。例如，绝缘结构300可以以如下方式形成：在连接区CTA上，其竖直厚度沿远离单元阵列区CAA的方向阶梯式降低。绝缘结构300可以形成为暴露水平有源层100的一部分。
可以在连接区CTA上形成上模制绝缘层120以覆盖水平有源层100。在一些实施例中，可以在下模制绝缘层24的一部分上形成上模制绝缘层120以覆盖水平有源层100的端部。上模制绝缘层120可以由例如氧化物或氮化物层形成，或者包括例如氧化物或氮化物层。
参照图13，可以在单元阵列区CAA上形成贯穿绝缘结构300的竖直孔124。可以通过各向异性蚀刻绝缘结构300来形成竖直孔124。当在平面图中观看时，竖直孔124可以形成为具有与图1的竖直结构200的布置相同的布置。例如，可以将竖直孔124布置成形成平行于第一方向D1的多个行和平行于第二方向D2的多个列。当形成竖直孔124时，可以过度蚀刻水平有源层100的一部分(例如，第三有源半导体层106)以具有凹陷的轮廓。
参照图14A至图14C，可以在水平有源层100上形成竖直结构200。竖直结构200可以竖直地贯穿绝缘结构300，并且可以与水平有源层100的顶表面接触。例如，竖直结构200可以形成为分别填充竖直孔124，并且可以竖直地放置在水平有源层100的顶表面上。每个竖直结构200可以包括竖直地放置在水平有源层100的顶表面上或者从水平有源层100的顶表面竖直地延伸的竖直柱140。
根据发明构思的示例实施例，竖直柱140可以被构造成用作竖直沟道图案。例如，如图14B中所示，每个竖直结构200可以包括用作竖直沟道图案的竖直柱140、存储图案130和绝缘填隙图案144。
存储图案130可以形成为覆盖竖直孔124的内部侧表面。例如，存储图案130可以是设置在竖直孔124的内部侧表面上的间隔物(spacer)形状的结构，并且可以从竖直孔124的顶部延伸到第三有源半导体层106的顶表面。作为示例，存储图案130可以是顶部和底部开口的结构。存储图案130可以与绝缘结构300的绝缘层110和牺牲层112接触。存储图案130可以包括可以存储数据的层。例如，存储图案130可以具有允许福勒-诺德海姆(FN)隧穿现象的层结构。在示例实施例中，存储图案130可以包括多个薄层。
例如，存储图案130可以包括可以顺序地形成在竖直孔124的内部侧表面上的第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136。第一阻挡绝缘层132可以由氧化硅层和/或高k电介质(例如，氧化铝或氧化铪)形成，或者包括氧化硅层和/或高k电介质(例如，氧化铝或氧化铪)。此外，第一阻挡绝缘层132可以以单层或多层的形式设置。例如，第一阻挡绝缘层132可以是单个氧化硅层。可选择地，第一阻挡绝缘层132可以包括多个薄层，所述多个薄层包括氧化硅层、氧化铝层和/或氧化铪层中的至少一者。
电荷存储层134可以是具有导电纳米点的绝缘层或捕获绝缘层。捕获绝缘层可以包括例如氮化硅层。隧道绝缘层136可以是例如氧化硅层。第一阻挡绝缘层132和电荷存储层134可以利用等离子体增强的CVD工艺或原子层沉积(ALD)工艺形成。隧道绝缘层136可以利用等离子体增强的CVD工艺、原子层沉积(ALD)工艺或热CVD工艺形成。隧道绝缘层136可以与竖直沟道图案140接触。
可以将竖直柱140形成为与存储图案130接触。竖直柱140可以形成为共形地覆盖每个竖直孔124的内表面。例如，竖直柱140可以是竖直地放置在水平有源层100上的衬里(liner)结构。竖直柱140可以具有顶部开口的结构。在一些实施例中，竖直柱140可以形成为具有顶部和底部开口的结构、中空圆筒形结构或通心粉形状的结构。在其他实施例中，竖直柱140可以形成为具有实心柱结构，在这种情况下，可以不在竖直柱140中形成绝缘填隙图案144。竖直柱140可以包括半导体材料。例如，竖直柱140可以是包括多晶半导体材料、非晶半导体材料和单晶半导体材料中的一种的图案。在某些实施例中，竖直沟道图案140可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。竖直柱140可以由导电类型与水平有源层100的导电类型相同的掺杂的半导体材料或未掺杂的半导体材料形成。竖直柱140可以利用ALD工艺、CVD工艺或外延生长工艺形成。
可以形成绝缘填隙图案144以填充设置有竖直柱140的竖直孔124。绝缘填隙图案144可以包括氧化硅层或氮化硅层。在形成绝缘填隙图案144之前，还可以执行氢退火工艺以消除可能在竖直沟道图案140中产生的晶体缺陷。
作为另一示例，竖直结构200的竖直柱140可以用作竖直柱形状的电极。参照图14C，竖直结构200可以包括竖直柱140和存储图案130。竖直柱140可以是连接到水平有源层100的竖直柱形状的电极。此外，竖直结构200可以包括绝缘填隙图案144。
可以在竖直孔124的内部侧表面上顺序地设置存储图案130和竖直柱140。竖直孔124可以包括至少一种导电材料。例如，竖直柱140可以由掺杂的半导体材料、金属、导电的金属氮化物、硅化物和纳米结构(例如，碳纳米管)中的至少一种形成，或者包括掺杂的半导体材料、金属、导电的金属氮化物、硅化物和纳米结构(例如，碳纳米管)中的至少一种。存储图案130可以设置在绝缘结构300和竖直柱140之间。存储图案130可以是可变电阻图案。例如，存储图案130可以由呈现可变电阻性质的至少一种材料形成，或者包括呈现可变电阻性质的至少一种材料。
作为示例，存储图案130可以包括能够利用向其施加的热能来改变其电阻的材料(例如，可相变的材料)。这里，经过邻近于存储图案130的电极的电流可以产生热能。可相变的材料可以包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，可相变的材料可以包括由具有大约20原子百分比浓度至80原子百分比浓度的碲(Te)、具有大约5原子百分比浓度至50原子百分比浓度的锑(Sb)和具有剩余浓度的锗(Ge)形成的硫族化物。另外，可相变的材料还可以包括作为杂质的N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中的至少一种。
作为另一示例，存储图案130可以被构造成具有层状结构，其中，该层状结构的电阻可利用流过其的电流的自旋转移现象来改变。存储图案130可以是呈现磁阻性质的层状结构，并且可以被构造成包括至少一种铁磁材料和/或至少一种反铁磁材料。
作为另外的示例，存储图案130可以包括过渡金属氧化物和钙钛矿化合物中的至少一种。例如，存储图案130可以由氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的至少一种形成，或者包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的至少一种。可以形成绝缘填隙图案144以填充设置有竖直柱电极图案140的竖直孔124。
可以分别在竖直结构200上形成导电垫126。导电垫126可以由导电材料形成，或者包括导电材料。导电垫126可以以利用杂质掺杂的图案的形式设置。在示例实施例中，竖直结构200的与导电垫126接触的端部可以用作漏极区。
参照图15，可以在绝缘结构300中并且在单元阵列区CAA上形成沟槽150。沟槽150的形成可以包括使绝缘结构300图案化以暴露水平有源层100的第三有源半导体层106。例如，可以使沟槽150形成为平行于第一方向D1延伸，因此如图1中所示，绝缘结构300可以在第二方向D2上被划分成多个部分。因此，如图1中所示，竖直结构200可以构成多个组，每个组包括平行于第一方向D1布置的多个竖直结构200。在示例实施例中，竖直结构200的每个组可以设置在邻近于其的一对沟槽150之间。竖直结构200的每个组可以包括平行于第一方向D1布置的一行或更多行竖直结构200。在某些实施例中，沟槽150可以形成为具有倾斜的侧表面。
参照图16，可以在绝缘结构300中并且在单元阵列区CAA和连接区CTA上形成开口160。例如，可以通过经由沟槽150从绝缘结构300去除牺牲层112来形成开口160。例如，开口160的形成可以包括利用各向同性蚀刻技术选择性地去除牺牲层112。可以形成开口160以暴露竖直结构200的侧壁。
参照图17，可以在单元阵列区CAA上形成单元阵列结构CS。单元阵列结构CS可以包括堆叠件400、竖直结构200和共源极区166。堆叠件400中的每个可以包括竖直地堆叠在单元阵列区CAA上的电极GE，竖直结构200可以形成为贯穿堆叠件400。
电极GE的形成可以包括沉积导电层以填充开口160，然后使导电层图案化。可以执行使导电层图案化的步骤以从沟槽150去除导电层。由于从沟槽去除了导电层，因此导电层可以竖直地分离以形成保留在开口160中的电极GE。在示例实施例中，如图3A中所示，在沉积导电层之前，可以在开口160中形成第二阻挡绝缘层138。例如，第二阻挡绝缘层138可以形成为覆盖电极GE的顶表面、底表面和侧表面，并且与存储图案130的第一阻挡绝缘层132接触。在其他实施例中，如图3B中所示，电极GE可以与存储图案130直接接触。
电极GE可以从单元阵列区CAA延伸到连接区CTA，并且可以具有位于连接区CTA上的垫部GEA。电极GE的垫部GEA可以形成为具有阶梯式结构。例如，电极GE的水平长度可以沿远离水平有源层100的向上的竖直方向减小。
即，堆叠件400可以包括沿竖直方向交替地且重复地堆叠在水平有源层100上的绝缘层110和电极GE。如图1中所示，堆叠件400可以平行于第一方向D1延伸并且可在第二方向D2上彼此分离。可以将竖直结构200形成为竖直地贯穿堆叠件400，因此，电极GE可以围绕竖直结构200。堆叠件400中的每个可以在连接区CTA上具有阶梯式侧壁轮廓。
可以在水平有源层100中形成共源极区166。例如，可以在水平有源层100的被沟槽150暴露的部分中形成共源极区166。共源极区166的形成可以包括利用杂质对水平有源层100的被沟槽150暴露的第三有源半导体层106掺杂。第三有源半导体层106的掺杂可以利用掺杂剂(例如，磷(P)或砷(As))来执行，因此共源极区166可以形成为具有第二导电类型(例如，n型)。在共源极区166中，掺杂剂浓度的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。
可以在共源极区166上形成共源极塞174和绝缘隔离间隔件170。可以形成共源极塞174和绝缘隔离间隔件170以填充沟槽150。可以设置绝缘隔离间隔件170以保护电极GE的侧表面并使电极GE与共源极塞174电分离。绝缘隔离间隔件170可以由氧化硅、氮化硅、氮氧化硅和低k材料中的至少一种形成。共源极塞174可以形成为平行于共源极区166或第一方向D1延伸。共源极塞174可以包括金属材料(例如，钨、铜或铝)。此外，共源极塞174还可以包括阻挡金属层。例如，用于共源极塞174的阻挡金属层可以由过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成，或者包括过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种。
盖绝缘层176可以形成在上模制绝缘层120和堆叠件400上。盖绝缘层176可以由例如氧化物层或氮化物层形成。
参照图18，可以在单元阵列区CAA上形成位线接触件178，可以在连接区CTA上形成第一接触件180和提取区186。可以使位线接触件178连接到竖直结构200，可以使第一接触件180连接到电极GE，提取区186可以形成在水平有源层100中。
位线接触件178可以形成为贯穿盖绝缘层176，并且可以分别连接到导电垫126。
第一接触件180可以形成为贯穿盖绝缘层176和上模制绝缘层120，并且可以分别连接到电极GE的垫部GEA。第一接触件180的竖直长度可以沿远离单元阵列区CAA的方向而增大。第一接触件180可以构成单元互连结构的一部分。
位线接触件178和第一接触件180可以包括金属材料(例如，钨、铜或铝)。另外，位线接触件178和第一接触件180可以形成为包括阻挡金属层，所述阻挡金属层可以由过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成，或者包括过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种。
可以在连接区CTA上并且在单元阵列结构CS周围形成提取区186。如图1中所示，当沿第一方向D1观看时，提取区186可以被设置成邻近于堆叠件400的两侧。例如，可以将提取区186设置成邻近于堆叠件400的电极GE的垫部GEA。提取区186可以包括在第二方向D2上彼此分隔开的多个区。如图4A中所示，提取区186可以形成在第二有源半导体层104和第三有源半导体层106中，并且可以与第一有源半导体层102接触。可以利用杂质对提取区186高度掺杂，并且提取区186可以具有与第一有源半导体层102的导电类型相同的导电类型(例如，p型)。例如，提取区186可以形成为具有大约1×1019离子/cm3至大约1×1021离子/cm3范围的p型杂质(例如，硼(B))的掺杂浓度。在一些实施例中，提取区186的形成可以包括形成贯穿盖绝缘层176和上模制绝缘层120的提取孔181并向水平有源层100中注入p型杂质(例如，B或BF2)。
在示例实施例中，如图4B中所示，可以围绕提取区186形成提取扩散阻挡区188。提取扩散阻挡区188可以形成在第三有源半导体层106中以围绕提取区186的侧表面的至少一部分，并且可以与第二有源半导体层104接触。提取扩散阻挡区188可以减少或防止提取区186中的杂质(例如，硼(B))扩散到第三有源半导体层106中。此外，提取扩散阻挡区188可以减少或防止提取区186中的杂质扩散到共源极区166中的相邻的共源极区166。在示例实施例中，可以通过经由提取孔181向第三有源半导体层106中注入碳原子来形成提取区186。提取区186可以形成为具有与第二有源半导体层104的碳浓度相同或大约相同的碳浓度。
参照图19，可以在单元阵列区CAA上形成位线BL，可以在连接区CTA上形成单元互连结构。位线BL可以电连接到竖直结构200，单元互连结构可以电连接到外围电路结构PS。
可以在盖绝缘层176上形成位线BL，位线BL可以电连接到位线接触件178。位线BL可以通过位线接触件178电连接到竖直结构200。
单元互连结构可以包括第一接触件至第三接触件180、182和184以及第一上互连线190和第二上互连线192。
可以形成第二接触件182以贯穿盖绝缘层176和上模制绝缘层120，第二接触件182可以电连接到水平有源层100。例如，可以形成第二接触件182以填充提取孔181，从而使第二接触件182结合到提取区186。由于提取区186结合到水平有源层100的第一有源半导体层102，因此施加到第二接触件182的电压可以有效地传递到第一有源半导体层102。在一些实施例中，如图4C中所示，可以不在水平有源层100中形成提取区186，第二接触件182可以形成为贯穿第二有源半导体层104和第三有源半导体层106并且可以直接结合到第一有源半导体层102。
可以形成第三接触件184以贯穿盖绝缘层176、上模制绝缘层120、水平有源层100和下模制绝缘层24，并且第三接触件184可以连接到外围互连线22。外围电路结构PS和单元阵列结构CS可以通过第三接触件184彼此电连接。可以形成绝缘间隔件185以围绕第三接触件184。
可以在盖绝缘层176上形成第一上互连线190，并且第一上互连线190可以连接到第一接触件180。可以在盖绝缘层176上形成第二上互连线192，并且第二上互连线192可以连接到第二接触件182和第三接触件184。如所示出的，第三接触件184可以连接到第二上互连线192，但是发明构思的示例实施例可以不限于此。例如，第三接触件184可以连接到位线BL或第一上互连线190。
第二接触件182和第三接触件184可以形成为包括金属材料(例如，钨、铜或铝)。另外，第二接触件182和第三接触件184可以形成为包括阻挡金属层。例如，用于第二接触件182和第三接触件184的阻挡金属层可以由过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成，或者包括过渡金属(例如，钛或钽)和导电的金属氮化物(例如，氮化钛或氮化钽)中的至少一种。位线BL和第一上互连线190以及第二上互连线192可以由金属材料(例如，铝或铜)形成，或者包括金属材料(例如，铝或铜)。
图20至图23是为了示例性地示出用于制造图5的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。
在根据本实施例的制造工艺中，从外围电路结构PS到竖直孔124的制造步骤可以与参照图10至图13描述的制造工艺中的从外围电路结构PS到竖直孔124的制造步骤基本相同，因此，下面省略对其的详细解释来避免冗余。
参照图20，可以分别在竖直孔124中形成第一半导体图案128。第一半导体图案128可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。第一半导体图案128可以形成为具有柱状结构，该柱状结构从水平有源层100竖直地延伸并且具有比电极GE中的相对于基底10的最下面的电极GE的顶表面高的顶表面。此外，第一半导体图案128的顶表面可以比绝缘层110的第二个最下面的绝缘层110的顶表面低。可以利用水平有源层100的第三有源半导体层106作为种子层通过外延工艺来形成第一半导体图案128，并且可以形成第一半导体图案128以填充竖直孔124的下部。这里，第三有源半导体层106可以是未掺杂的半导体层，第一半导体图案128可以形成为具有其晶粒尺寸比利用化学气相沉积技术形成的层的晶粒尺寸大的多晶结构。此外，设置在单元区CR上的第一半导体图案128可以形成为具有基本相同的形状和厚度。在一些实施例中，第一半导体图案128可以由单晶半导体材料(例如，单晶硅)形成。
第一半导体图案128可以用作由电极GE中的最下面的电极GE控制的接地选择晶体管GST的沟道区。在这种情况下，为了调节接地选择晶体管GST的阈值电压，可以利用杂质(例如，硼(B))对第一半导体图案128进行掺杂。
可以在第一半导体图案128上形成竖直结构200。在示例实施例中，可以在第一半导体图案128上顺序地形成存储图案130、竖直柱140和绝缘填隙图案144。即，可以用存储图案130、竖直柱140和绝缘填隙图案144顺序地覆盖竖直孔124的内部侧表面。如图14B中所示，存储图案130可以形成为包括第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136。竖直柱(即，竖直沟道图案)140可以连接到第一半导体图案128。
在示例实施例中，如图14C中所示，可以在第一半导体图案128上形成存储图案130、竖直柱(即，竖直柱电极图案)140和绝缘填隙图案144以顺序地覆盖竖直孔124的内部侧表面。竖直柱(即，竖直柱电极图案)140可以以其连接到第一半导体图案128的方式形成。
参照图21和图22，可以在绝缘结构300中形成沟槽150和开口160。可以形成沟槽150以贯穿绝缘结构300，可以通过从绝缘结构300选择性地去除牺牲层112来形成开口160。可以利用与参照图15和图16描述的先前的实施例的方法相同的方法来形成沟槽150和开口160。
可以在第一半导体图案128的被开口160暴露的侧壁上形成电极绝缘层164。电极绝缘层164可以由例如氧化物形成。电极绝缘层164可以形成为比外围栅极绝缘层12薄。
参照图23，可以在单元阵列区CAA上形成电极GE、竖直结构200和共源极区166。电极GE可以形成为分别填充开口160，每个竖直结构200可以形成为贯穿电极GE。电极GE可以从单元阵列区CAA延伸到连接区CTA，并且可以具有位于连接区CTA上的垫部GEA。电极GE的垫部GEA可以形成为具有阶梯式侧壁轮廓。电极GE和绝缘层110可以交替地且重复地堆叠以构成堆叠件400。此外，堆叠件400、竖直结构200和共源极区166可以构成单元阵列结构CS。竖直结构200可以形成为竖直地贯穿堆叠件400，因此，电极GE可以围绕竖直结构200。每个堆叠件400可以在连接区CTA上具有阶梯式侧壁轮廓。另外，可以在每个沟槽150中形成绝缘隔离间隔件170和共源极塞174。
可以利用与参照图17描述的先前实施例的方法相同的方法来形成电极GE、堆叠件400、单元阵列结构CS、共源极区166、绝缘隔离间隔件170以及共源极塞174。
可以在堆叠件400和上模制绝缘层120上形成盖绝缘层176。
然后，如图5中所示，可以在单元阵列区CAA上形成位线接触件178和位线BL，可以在连接区CTA上形成第一接触件至第三接触件180、182和184、第一上互连线190、第二上互连线192和提取区186。可以利用与参照图18和图19描述的先前实施例的方法相同的方法来形成它们。
图24是为了示例性地示出用于制造图6的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图。
在根据本实施例的制造工艺中，从外围电路结构PS到开口160的制造步骤可以与参照图10至图13和图20至图22描述的制造工艺的制造步骤基本相同，因此，为了避免冗余，下面省略了对其的详细解释。
参照图24，可以在单元阵列区CAA上形成电极GE、竖直结构200和共源极区166。可以形成电极GE以分别填充开口160，可以形成竖直结构200中的每个以贯穿电极GE。可以交替地且重复地堆叠电极GE和绝缘层110以构成堆叠件400，堆叠件400、竖直结构200和共源极区166可以构成单元阵列结构CS。可以利用与参照图17描述的先前实施例的方法相同的方法来形成电极GE。
可以在沟槽150的内部侧表面上形成绝缘隔离间隔件170。可以在沟槽150的下部中形成共源极区166。例如，可以在设置有绝缘隔离间隔件170的沟槽150的下部中形成共源极区166。共源极区166可以是第二半导体图案。例如，共源极区166可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。
共源极区166可以是利用水平有源层100的第三有源半导体层106作为种子层通过外延生长工艺形成的外延图案。在示例实施例中，共源极区166可以形成为具有多晶结构。作为示例，共源极区166可以是多晶硅图案。在其他示例实施例中，共源极区166可以由单晶半导体材料(例如，单晶硅层)形成。
由于共源极区166形成在水平有源层100上，因此能够增大在第一有源半导体层102和共源极区166之间的杂质扩散路径的长度，从而，能够更有效地减少或防止结漏电流的发生。共源极区166可以包含n型杂质(例如，砷(As)或磷(P))，并且在共源极区166中，掺杂剂浓度的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。共源极区166可以在外延生长工艺期间以原位方式掺杂，或者可以在外延生长工艺之后通过离子注入工艺来掺杂。
可以在共源极区166上形成共源极塞174，并且共源极塞174可以连接到共源极区166。共源极区166可以平行于第一方向D1延伸。共源极塞174可以平行于共源极区166或第一方向D1延伸，或者可以与共源极区166的一部分接触。
然后，如图6中所示，可以在单元阵列区CAA上形成位线接触件178和位线BL，可以在连接区CTA上形成第一接触件至第三接触件180、182和184、第一上互连线190、第二上互连线192和提取区186。可以利用与参照图18和图19描述的先前实施例的方法相同的方法来形成它们。
图25A、图26A、图27和图28是为了示例性地示出用于制造图7的三维半导体存储装置的制造工艺的一些中间步骤而沿图1的线I-I'截取的剖视图，图25B和图26B是分别示出图25A的部分F和图26A的部分G的放大视图。
在下文中，为了简洁的描述，可以用相似或相同的附图标记来标识先前参照图10至图19描述的元件或步骤，而不再重复对其的重复描述。
参照图25A和图25B，可以在设置有外围电路结构PS的基底10上形成水平有源层500。例如，可以在下模制绝缘层24上形成水平有源层500以覆盖外围电路结构PS。可以在基底10的单元阵列区CAA和连接区CTA上形成水平有源层500。水平有源层500可以包括顺序地形成在下模制绝缘层24上的第一有源半导体层502、第二有源半导体层504、第三有源半导体层506、缓冲绝缘层507和第四有源半导体层508。根据本实施例，除了第三有源半导体层506由未掺杂的半导体材料形成以外，第一有源半导体层至第三有源半导体层502、504和506可以形成为具有与参照图11A和图11B描述的水平有源层100的第一有源半导体层至第三有源半导体层102、104和106基本相同的材料和结构。此外，可以利用与用于形成第一有源半导体层至第三有源半导体层102、104和106的方法相同的方法形成第一有源半导体层至第三有源半导体层502、504和506。
可以在第三有源半导体层506上形成缓冲绝缘层507。可以利用CVD或ALD工艺形成缓冲绝缘层507。缓冲绝缘层507可以由氧化物层、氮化物层或氮氧化物层形成。在一些实施例中，缓冲绝缘层507可以形成为具有从大约10nm至大约200nm的范围的厚度。
可以在缓冲绝缘层507上形成第四有源半导体层508。第四有源半导体层508可以形成为具有从大约100nm至大约200nm的范围的厚度。第三有源半导体层506和第四有源半导体层508的厚度可以相等或彼此不同。例如，第四有源半导体层508可以比第三有源半导体层506厚。第四有源半导体层508可以掺杂有例如p型杂质(例如，硼(B))。例如，可以对第四有源半导体层508轻度掺杂以具有从大约1×1015离子/cm3至大约1×1018离子/cm3范围的掺杂浓度。在示例实施例中，第四有源半导体层508可以是利用含硼气体和含硅气体通过CVD工艺或者通过向多晶硅层中注入B或BF2的离子而形成的硼掺杂的多晶硅层。在一些实施例中，第四有源半导体层508可以不掺杂有杂质。例如，第四有源半导体层508可以是未掺杂的多晶硅层。在示例实施例中，第四有源半导体层508可以通过在大约400℃至600℃的温度且在大约1托至4托的压强下利用硅源气体(例如，SiH4或Si2H6)和低浓度硼源气体(例如，BCl3或B2H6)执行的化学气相沉积(CVD)工艺来形成。可选择地，第四有源半导体层508可以通过在大约400℃至600℃的温度且在大约1托至4托的压强下仅利用硅源气体(例如，SiH4或Si2H6)执行的化学气相沉积(CVD)工艺来形成。
在一些实施例中，第四有源半导体层508可以是单晶硅层。
参照图26A和图26B，可以在水平有源层500上交替地且重复地形成绝缘层110和牺牲层112，从而在单元阵列区CAA和连接区CTA上形成绝缘结构300。绝缘结构300可以形成为在连接区CTA上具有阶梯式侧壁轮廓。在一些实施例中，水平有源层500可以形成为具有在连接区CTA上的端部。
可以在单元阵列区CAA上形成竖直孔124以贯穿绝缘结构300。竖直孔124可以形成为贯穿第四有源半导体层508和缓冲绝缘层507并暴露第三有源半导体层506。如图26B中所示，竖直孔124可以使第三有源半导体层506部分地凹陷。
可以在每个竖直孔124的下部中形成第一半导体图案128，可以在第一半导体图案128上形成竖直结构200。第一半导体图案128可以从第三有源半导体层506向上延伸，并且可以具有比牺牲层112中的相对于基底10的最下面的牺牲层112的顶表面高的顶表面。可以通过外延生长工艺形成第一半导体图案128。在示例实施例中，第一半导体图案128可以形成为具有多晶结构，但是发明构思的示例实施例可以不限于此。例如，第一半导体图案128可以形成为具有单晶结构。第一半导体图案128可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中的至少一种。根据本实施例，第一半导体图案128可以用作由电极GE中的最下面的电极GE控制的接地选择晶体管GST的沟道区。在这种情况下，为了调节接地选择晶体管GST的阈值电压，可以利用杂质(例如，硼(B))对第一半导体图案128掺杂。
在示例实施例中，如参照图14B所描述的，竖直结构200可以包括覆盖竖直孔124的内部侧表面的存储图案130、绝缘填隙图案144以及用作竖直沟道图案的竖直柱140。这里，存储图案130可以包括顺序地形成在竖直孔124的内部侧表面上的第一阻挡绝缘层132、电荷存储层134和隧道绝缘层136。竖直沟道图案140可以与第一半导体图案128直接接触并且电连接到第一半导体图案128。
在其他示例实施例中，如参照图14C所描述的，竖直结构200可以包括顺序地形成在竖直孔124的内部侧表面上的存储图案130、用作竖直柱形状的电极的竖直柱140和绝缘填隙图案144。用作竖直柱形状的电极的竖直柱140可以与第一半导体图案128直接接触并且电连接到第一半导体图案128。
可以分别在竖直结构200上形成导电垫126。可以邻近于绝缘结构300的侧壁形成上模制绝缘层120。可以在水平有源层500上形成上模制绝缘层120以覆盖绝缘结构300的阶梯式侧壁。在一些实施例中，可以在下模制绝缘层24上形成上模制绝缘层120以覆盖水平有源层500的端部。
参照图27，可以在单元阵列区CAA上形成沟槽150以贯穿绝缘结构300。可以形成沟道150以暴露第四有源半导体层508。在形成沟槽150期间可以使第四有源半导体层508部分地凹陷。可以去除被沟槽150暴露的牺牲层112以在单元阵列区CAA和连接区CTA上形成开口160。
参照图28，可以在单元区CR上形成电极GE。电极GE可以构成设置在单元阵列区CAA上的单元阵列结构CS的一部分。例如，单元阵列结构CS可以包括堆叠件400、贯穿堆叠件400的竖直结构200以及共源极区166，每个堆叠件400可以包括分别设置在开口160中的电极GE。另外，可以在每个沟槽150中形成绝缘隔离间隔件170和共源极塞174。可以在上模制绝缘层120和堆叠件400上形成盖绝缘层176。可以利用与参照图17描述的先前实施例的方法相同的方法来形成电极GE和堆叠件400。可以在被沟槽150暴露的第四有源半导体层508中形成共源极区166。共源极区166可以包含高浓度的n型杂质(例如，砷(As)或磷(P))。在共源极区166中，掺杂浓度的范围可以从大约1×1019离子/cm3至大约1×1021离子/cm3。共源极区166可以平行于第一方向D1延伸，如图1中所示。绝缘隔离间隔件170可以形成为使电极GE与共源极塞174电分离。共源极塞174可以连接到共源极区166并且可以平行于第一方向D1延伸。可以在第一半导体图案128的侧壁上形成电极绝缘层164，并且电极绝缘层164可以使电极GE与第一半导体图案128分离。在一些实施例中，如图3A中所示，可以形成第二阻挡绝缘层138以共形地覆盖电极GE的顶表面、底表面和侧表面。
然后，如图7中所示，可以在单元阵列区CAA上形成位线接触件178和位线BL，可以在连接区CTA上形成第一接触件180、第三接触件184、第一上互连线190、第二上互连线192以及提取区186。可以利用与参照图18和图19描述的先前实施例的方法相同的方法来形成它们。
在连接区CTA上，可以在第二有源半导体层504和第三有源半导体层506中形成提取区186，并且可以使提取区186结合到第一有源半导体层502。当沿第一方向D1观看时，如图1中所示，提取区186可以形成为邻近于堆叠件400的两个侧壁。在一些实施例中，多个提取区186可以被设置成在第二方向D2上彼此分隔开。可以形成第二接触件182以贯穿盖绝缘层176、上模制绝缘层120、第四有源半导体层508和缓冲绝缘层507，并且可以使第二接触件182电连接到提取区186。在示例实施例中，可以形成提取扩散阻挡区188以部分地覆盖提取区186的侧表面。如图4B中所示，可以在第三有源半导体层506中形成提取扩散阻挡区188以围绕提取区186的侧表面的至少一部分。在示例实施例中，如图4C中所示，可以不在水平有源层500上或中形成提取区186。例如，可以形成第二接触件182以贯穿第二有源半导体层至第四有源半导体层504、506和508以及缓冲绝缘层507，并且可以使第二接触件182直接结合到第一有源半导体层502。
图29是示出包括根据发明构思的示例实施例的三维半导体存储装置的存储系统的示例的示意性框图。
参照图29，存储系统1000可以被配置成在至少一个半导体装置中存储数据。例如，存储系统1000可以以存储卡或固态盘(SSD)的形式设置。存储系统1000可以包括设置在壳体1100中的控制器1200和存储装置1300。存储系统1000可以被配置成允许电信号在控制器1200和存储装置1300之间进行交换。例如，可以响应于来自控制器1200的命令来执行在存储装置1300和控制器1200之间交换数据的操作。换言之，存储系统1000可以被配置成在存储装置1300中存储数据或者向其外部发送存储在存储装置1300中的数据。存储装置1300可以包括根据发明构思的示例实施例的一个或更多个三维半导体存储装置。
图30是示出包括根据发明构思的示例实施例的三维半导体存储装置的电子系统的示例的示意性框图。
参照图30，电子系统2000可以包括控制器2200、存储装置2300和输入输出单元(或I/O装置)2400。控制器2200、存储装置2300和输入输出单元2400可以通过总线2100彼此电结合或电连接。总线2100可以对应于电信号或数据通过其传输的路径。控制器2200可以包括微处理器、数字信号处理器、微控制器和逻辑器件中的至少一者。逻辑器件可以具有与微处理器、数字信号处理器和微控制器中的任意一种相似的功能。输入输出单元2400可以包括小型键盘、键盘和显示装置中的至少一种。存储装置2300可以存储数据和/或由控制器2200执行的命令。存储装置2300可以包括易失性存储装置和/或非易失性存储装置。例如，存储装置2300可以包括闪速存储装置。可选择地，存储装置2300可以包括具有例如至少一个闪速存储装置的半导体盘驱动器(例如SSD(固态盘))，在这种情况下，电子系统2000可以稳定地存储大容量的数据。在某些实施例中，存储装置2300可以包括根据发明构思的示例实施例的一个或更多个三维半导体存储装置。电子系统2000还可以包括用于通过无线或有线的方式向通信网络发送数据或者从通信网络接收数据的接口单元2500。例如，接口单元2500可以包括用于无线通信的天线或用于有线通信的收发器。
可以利用各种各样的封装技术来包封上面公开的三维半导体存储装置。例如，可以利用下面技术中的任意一种技术来包封根据前述实施例的三维半导体存储装置，所述技术为：封装上封装(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、塑封有引线芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件中裸片(dieinwafflepack)技术、晶圆形式的裸片(dieinwaferform)技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、公制塑料四方扁平封装(PQFP)技术、薄型四方扁平封装(TQFP)技术、小外形封装(SOIC)技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造的封装(WFP)技术和晶圆级加工的堆叠封装(WSP)技术。安装有根据上面的实施例中的一个实施例的三维半导体存储装置的封装件还可以包括控制三维半导体存储装置的至少一个半导体装置(例如，控制器和/或逻辑器件)。
根据发明构思的示例实施例，在外围电路结构上顺序地堆叠水平有源层和单元阵列结构。单元阵列结构可以包括从水平有源层竖直地延伸的竖直结构。水平有源层可以包括高度掺杂的半导体层、杂质扩散阻挡层和轻度掺杂的半导体层，这样结构的水平有源层能够防止或降低擦除电压在半导体存储装置中缓慢地传送的可能性，并减少或防止杂质的不期望扩散和随之发生的结漏电流。因此，能够实现具有高可靠性的三维半导体存储装置。
尽管已经具体示出并描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，可以在不脱离权利要求的精神和范围的情况下对其做出形式和细节上的变化。

Claims (24)

1.一种三维半导体存储装置，所述三维半导体存储装置包括：
基底；
外围电路结构，位于基底上；
水平有源层，位于外围电路结构上，水平有源层包括顺序地堆叠在基底上的第一有源半导体层、第二有源半导体层和第三有源半导体层，第一有源半导体层掺杂有p型杂质以具有第一浓度，第三有源半导体层掺杂有p型杂质以具有比第一浓度低的第二浓度，或者第三有源半导体层处于未掺杂状态，第二有源半导体层包括杂质扩散抑制材料；
多个堆叠件，平行于第一方向设置在水平有源层上，每个堆叠件包括竖直地堆叠在水平有源层上的多个电极；以及
竖直结构，贯穿堆叠件。
2.如权利要求1所述的三维半导体存储装置，其中，每个竖直结构包括连接到水平有源层的竖直沟道图案以及设置在竖直沟道图案与堆叠件中的各个相应的堆叠件之间的存储图案，存储图案包括电荷存储层。
3.如权利要求1所述的三维半导体存储装置，其中，每个竖直结构包括连接到水平有源层的竖直柱形状的电极以及设置在竖直柱形状的电极与堆叠件中的相应的堆叠件之间的存储图案，存储图案包括呈现可变电阻性质的材料。
4.如权利要求1所述的三维半导体存储装置，其中，基底包括单元阵列区和位于单元阵列区周围的连接区，
堆叠件设置在单元阵列区和连接区上，每个堆叠件在连接区上具有阶梯式侧壁轮廓。
5.如权利要求4所述的三维半导体存储装置，所述三维半导体存储装置还包括在水平有源层中并且在堆叠件中的堆叠件之间的共源极区，共源极区平行于第一方向延伸。
6.如权利要求4所述的三维半导体存储装置，所述三维半导体存储装置还包括：提取区，在水平有源层中并且在连接区上，所述提取区连接到第一有源半导体层，
其中，提取区掺杂有p型杂质并且被设置成邻近于堆叠件。
7.如权利要求6所述的三维半导体存储装置，所述三维半导体存储装置还包括：提取扩散阻挡区，设置在第三有源半导体层中以分别围绕提取区，其中，提取扩散阻挡区包括碳。
8.如权利要求1所述的三维半导体存储装置，所述三维半导体存储装置还包括分别连接到外围电路结构和第一有源半导体层的接触件。
9.如权利要求1所述的三维半导体存储装置，其中，外围电路结构包括位于基底上的外围电路器件和连接到外围电路器件的外围互连结构。
10.如权利要求1所述的三维半导体存储装置，其中，杂质扩散抑制材料包含碳。
11.如权利要求1所述的三维半导体存储装置，其中，水平有源层还包括顺序地设置在第三有源半导体层上的缓冲绝缘层和第四有源半导体层。
12.一种三维半导体存储装置，所述三维半导体存储装置包括：
基底，
外围电路结构，位于基底上；以及
水平有源层，位于外围电路结构上并且电连接到外围电路结构，水平有源层包括碳。
13.如权利要求12所述的三维半导体存储装置，其中，水平有源层包括顺序地堆叠在基底上的第一层、第二层和第三层，
第一层是p型半导体层，
第二层是包括碳的半导体层，
第三层是p型或未掺杂的半导体层，第三层的杂质浓度低于第一层的杂质浓度。
14.如权利要求13所述的三维半导体存储装置，所述三维半导体存储装置还包括：提取区，设置在水平有源层中并具有与第一层相同的导电类型，
其中，水平有源层通过提取区电连接到外围电路结构。
15.一种制造三维半导体存储装置的方法，所述方法包括下述步骤：
在基底上形成外围电路器件和外围互连结构；
形成下模制绝缘层以覆盖外围电路器件和外围互连结构；
在下模制绝缘层上形成水平有源层，水平有源层包括顺序地堆叠在下模制绝缘层上的第一有源半导体层、第二有源半导体层和第三有源半导体层；以及
在水平有源层上形成单元阵列结构，
其中，第一有源半导体层掺杂有杂质以具有第一导电类型和第一浓度，第二有源半导体层包括抑制第一有源半导体层中的杂质扩散到第三有源半导体层中的杂质扩散抑制材料，第三有源半导体层掺杂有杂质以具有第一导电类型和不同于第一浓度的第二浓度，或者第三有源半导体层处于未掺杂状态。
16.如权利要求15所述的方法，其中，形成单元阵列结构的步骤包括：
形成彼此平行地布置的多个堆叠件，
形成贯穿堆叠件的竖直结构，以及
在堆叠件中的堆叠件之间形成共源极区以使共源极区平行于堆叠件延伸。
17.如权利要求15所述的方法，其中，第二有源半导体层包括碳。
18.如权利要求15所述的方法，其中，形成外围电路器件和外围互连结构的步骤包括：
在基底上形成外围电路器件，外围电路器件包括栅电极和源极/漏极区，以及
在基底上形成外围互连结构，外围互连结构包括连接到外围电路器件的接触件和连接到接触件的互连线。
19.如权利要求15所述的方法，所述方法还包括在水平有源层中并在单元阵列结构周围形成提取区，其中，将提取区形成为具有第一导电类型。
20.如权利要求19所述的方法，所述方法还包括在第三有源半导体层中形成提取扩散阻挡区以围绕提取区的侧表面的至少一部分，其中，提取扩散阻挡区包括碳。
21.如权利要求19所述的方法，所述方法还包括形成连接到提取区的接触件。
22.如权利要求15所述的方法，所述方法还包括在第三有源半导体层上顺序地形成缓冲绝缘层和第四有源半导体层。
23.如权利要求22所述的方法，所述方法还包括形成贯穿缓冲绝缘层和第四有源半导体层并与第三有源半导体层接触的半导体图案。
24.如权利要求22所述的方法，其中，单元阵列结构包括彼此平行地布置的多个堆叠件、贯穿堆叠件的竖直结构以及位于堆叠件之间以平行于堆叠件延伸的共源极区，以及
其中，形成共源极区的步骤包括在第四有源半导体层中形成杂质区以具有第二导电类型。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107680971A (zh) * 2016-08-02 2018-02-09 爱思开海力士有限公司 具有3d结构的半导体存储器装置
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备
CN108022933A (zh) * 2016-10-31 2018-05-11 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN108431956A (zh) * 2016-02-16 2018-08-21 桑迪士克科技有限责任公司 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法
CN108447865A (zh) * 2018-04-19 2018-08-24 长江存储科技有限责任公司 三维存储器及其制造方法
CN108511453A (zh) * 2018-03-15 2018-09-07 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN108695339A (zh) * 2017-04-10 2018-10-23 三星电子株式会社 三维半导体装置及其制造方法
CN108933145A (zh) * 2018-09-25 2018-12-04 长江存储科技有限责任公司 三维存储器
CN109037210A (zh) * 2017-06-12 2018-12-18 三星电子株式会社 半导体存储器件及其制造方法
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN109755250A (zh) * 2017-11-08 2019-05-14 爱思开海力士有限公司 半导体存储器件
CN110088898A (zh) * 2017-03-07 2019-08-02 长江存储科技有限责任公司 三维存储器器件的复合衬底
CN110176460A (zh) * 2019-03-29 2019-08-27 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110190061A (zh) * 2018-02-23 2019-08-30 三星电子株式会社 三维半导体存储器件
CN110197837A (zh) * 2018-02-27 2019-09-03 台湾积体电路制造股份有限公司 包括相变材料层的半导体存储器件及其制造方法
CN112466881A (zh) * 2020-11-04 2021-03-09 长江存储科技有限责任公司 三维存储器及其制备方法
CN113497061A (zh) * 2020-03-19 2021-10-12 铠侠股份有限公司 半导体存储装置
TWI789603B (zh) * 2020-03-17 2023-01-11 台灣積體電路製造股份有限公司 積體晶片及用於形成其的方法

Families Citing this family (195)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11916045B2 (en) * 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102304301B1 (ko) * 2014-12-23 2021-09-23 삼성전자주식회사 저항변화 물질막, 이를 포함하는 저항변화 메모리 장치
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US9960177B2 (en) * 2015-05-26 2018-05-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
KR20160143261A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그의 제조 방법
US9570431B1 (en) * 2015-07-28 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer for integrated packages
KR102437779B1 (ko) 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6542149B2 (ja) * 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US10157933B2 (en) 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102618562B1 (ko) 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
CN107768381B (zh) * 2016-08-17 2021-11-09 上海新昇半导体科技有限公司 一种纳米管存储器结构及其制备方法
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
US10090250B1 (en) 2017-03-31 2018-10-02 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR20180122847A (ko) 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10043819B1 (en) * 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
KR102385921B1 (ko) * 2017-06-07 2022-04-14 삼성전자주식회사 반도체 소자
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102308776B1 (ko) * 2017-08-24 2021-10-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
KR102283024B1 (ko) 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102443029B1 (ko) * 2017-09-04 2022-09-14 삼성전자주식회사 절연성 캐핑 구조물을 포함하는 반도체 소자
JP2019054220A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体記憶装置
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
US10777520B2 (en) * 2017-11-08 2020-09-15 SK Hynix Inc. Semiconductor memory device
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
US10446566B2 (en) * 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
JP2019165133A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102624170B1 (ko) 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102543224B1 (ko) * 2018-06-08 2023-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
CN111403415B (zh) * 2018-06-29 2021-05-25 长江存储科技有限责任公司 具有屏蔽层的三维存储器件及其形成方法
US11404482B2 (en) * 2018-06-29 2022-08-02 Intel Corporation Self-aligned repeatedly stackable 3D vertical RRAM
KR20200020187A (ko) * 2018-08-16 2020-02-26 삼성전자주식회사 적층 영역을 포함하는 반도체 소자
WO2020068042A1 (en) * 2018-09-24 2020-04-02 Hewlett Packard Enterprise Development Lp 3d cross-bar array of non-volatile resistive memory devices and an operating method of the same
US11329062B2 (en) 2018-10-17 2022-05-10 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10629613B1 (en) * 2018-11-20 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same
KR20200074303A (ko) 2018-12-14 2020-06-25 삼성전자주식회사 3차원 반도체 메모리 장치
US10950704B2 (en) * 2018-12-20 2021-03-16 Samsung Electronics Co., Ltd. Vertical memory devices
KR102286428B1 (ko) * 2019-01-22 2021-08-05 서울대학교 산학협력단 3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
KR20200125148A (ko) 2019-04-26 2020-11-04 삼성전자주식회사 가변 저항 층을 갖는 반도체 메모리 소자
KR20210014497A (ko) 2019-07-30 2021-02-09 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US11276704B2 (en) * 2019-10-11 2022-03-15 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR20210063527A (ko) * 2019-11-22 2021-06-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210067352A (ko) * 2019-11-29 2021-06-08 에스케이하이닉스 주식회사 수직형 반도체 장치 및 그 제조 방법
KR102671791B1 (ko) * 2020-01-13 2024-06-04 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
WO2021208337A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11889683B2 (en) 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11706918B2 (en) 2020-07-01 2023-07-18 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR20220059122A (ko) * 2020-11-02 2022-05-10 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US20220029095A1 (en) * 2021-03-04 2022-01-27 Samsung Electronics Co., Ltd. Vertical variable resistance memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112260A1 (en) * 2010-11-08 2012-05-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20120112171A1 (en) * 2010-11-10 2012-05-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20140021525A1 (en) * 2010-06-10 2014-01-23 Unisantis Electronics Singapore Pte. Ltd. Nonvolatile semiconductor memory transistor, nonvolatile semiconductor memory, and method for manufacturing nonvolatile semiconductor memory
US20140071758A1 (en) * 2008-04-23 2014-03-13 Kabushiki Kaisha Toshiba Three dimensional stacked nonvolatile semiconductor memory

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1010144A (en) 1909-07-15 1911-11-28 Howard R Hughes Boring-drill.
US5716864A (en) 1994-07-22 1998-02-10 Nkk Corporation Method of manufacturing a non-volatile semiconductor memory device with peripheral transistor
US6100568A (en) 1997-11-06 2000-08-08 Motorola, Inc. Semiconductor device including a memory cell and peripheral portion and method for forming same
JP2000031481A (ja) * 1998-07-15 2000-01-28 Nec Corp 半導体装置およびその製造方法
US6351406B1 (en) 1998-11-16 2002-02-26 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6238975B1 (en) 1998-11-25 2001-05-29 Advanced Micro Devices, Inc. Method for improving electrostatic discharge (ESD) robustness
KR100512169B1 (ko) 2002-12-13 2005-09-02 삼성전자주식회사 플래시 메모리 장치의 주변 회로용 트랜지스터 형성 방법
KR100520628B1 (ko) 2003-12-26 2005-10-13 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20060088637A (ko) 2005-02-02 2006-08-07 삼성전자주식회사 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그제조 방법
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP2007165543A (ja) 2005-12-13 2007-06-28 Toshiba Corp 半導体記憶装置の製造方法
JP2009094236A (ja) 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
KR101595486B1 (ko) * 2010-01-27 2016-02-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101567024B1 (ko) * 2009-05-15 2015-11-09 삼성전자주식회사 반도체 기억 소자
US8212233B2 (en) 2009-05-28 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Forming phase-change memory using self-aligned contact/via scheme
KR20110035525A (ko) * 2009-09-30 2011-04-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8288222B2 (en) 2009-10-20 2012-10-16 International Business Machines Corporation Application of cluster beam implantation for fabricating threshold voltage adjusted FETs
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP5481564B2 (ja) 2010-11-22 2014-04-23 株式会社日立製作所 不揮発性記憶装置およびその製造方法
KR20120089513A (ko) * 2010-12-13 2012-08-13 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
JP2013045837A (ja) 2011-08-23 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2013055136A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101855169B1 (ko) * 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140071758A1 (en) * 2008-04-23 2014-03-13 Kabushiki Kaisha Toshiba Three dimensional stacked nonvolatile semiconductor memory
US20140021525A1 (en) * 2010-06-10 2014-01-23 Unisantis Electronics Singapore Pte. Ltd. Nonvolatile semiconductor memory transistor, nonvolatile semiconductor memory, and method for manufacturing nonvolatile semiconductor memory
US20120112260A1 (en) * 2010-11-08 2012-05-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20120112171A1 (en) * 2010-11-10 2012-05-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108431956A (zh) * 2016-02-16 2018-08-21 桑迪士克科技有限责任公司 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法
CN108431956B (zh) * 2016-02-16 2023-10-10 桑迪士克科技有限责任公司 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法
CN107680971A (zh) * 2016-08-02 2018-02-09 爱思开海力士有限公司 具有3d结构的半导体存储器装置
CN108022933A (zh) * 2016-10-31 2018-05-11 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN108022933B (zh) * 2016-10-31 2020-07-28 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN110088898A (zh) * 2017-03-07 2019-08-02 长江存储科技有限责任公司 三维存储器器件的复合衬底
CN110088898B (zh) * 2017-03-07 2020-07-28 长江存储科技有限责任公司 三维存储器器件的复合衬底
CN111524897A (zh) * 2017-03-07 2020-08-11 长江存储科技有限责任公司 三维存储器器件的复合衬底
CN108695339A (zh) * 2017-04-10 2018-10-23 三星电子株式会社 三维半导体装置及其制造方法
CN108695339B (zh) * 2017-04-10 2023-09-05 三星电子株式会社 三维半导体装置及其制造方法
CN109037210B (zh) * 2017-06-12 2023-09-05 三星电子株式会社 半导体存储器件及其制造方法
CN109037210A (zh) * 2017-06-12 2018-12-18 三星电子株式会社 半导体存储器件及其制造方法
CN109755250A (zh) * 2017-11-08 2019-05-14 爱思开海力士有限公司 半导体存储器件
CN109755250B (zh) * 2017-11-08 2023-11-07 爱思开海力士有限公司 半导体存储器件
CN107946237A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 三维存储结构连线方法、存储结构、存储器及电子设备
CN110190061A (zh) * 2018-02-23 2019-08-30 三星电子株式会社 三维半导体存储器件
CN110190061B (zh) * 2018-02-23 2024-01-05 三星电子株式会社 三维半导体存储器件
US11563056B2 (en) 2018-02-27 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof
CN110197837A (zh) * 2018-02-27 2019-09-03 台湾积体电路制造股份有限公司 包括相变材料层的半导体存储器件及其制造方法
CN110197837B (zh) * 2018-02-27 2022-03-22 台湾积体电路制造股份有限公司 包括相变材料层的半导体存储器件及其制造方法
CN108511453B (zh) * 2018-03-15 2021-07-20 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN108511453A (zh) * 2018-03-15 2018-09-07 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN108447865A (zh) * 2018-04-19 2018-08-24 长江存储科技有限责任公司 三维存储器及其制造方法
CN108447865B (zh) * 2018-04-19 2019-09-03 长江存储科技有限责任公司 三维存储器及其制造方法
US10930661B2 (en) 2018-08-16 2021-02-23 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
WO2020034152A1 (en) * 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN108933145B (zh) * 2018-09-25 2023-09-08 长江存储科技有限责任公司 三维存储器
CN108933145A (zh) * 2018-09-25 2018-12-04 长江存储科技有限责任公司 三维存储器
CN110176460B (zh) * 2019-03-29 2021-05-28 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110176460A (zh) * 2019-03-29 2019-08-27 长江存储科技有限责任公司 3d存储器件及其制造方法
TWI789603B (zh) * 2020-03-17 2023-01-11 台灣積體電路製造股份有限公司 積體晶片及用於形成其的方法
CN113497061A (zh) * 2020-03-19 2021-10-12 铠侠股份有限公司 半导体存储装置
CN113497061B (zh) * 2020-03-19 2024-03-08 铠侠股份有限公司 半导体存储装置
CN112466881B (zh) * 2020-11-04 2023-09-05 长江存储科技有限责任公司 三维存储器及其制备方法
CN112466881A (zh) * 2020-11-04 2021-03-09 长江存储科技有限责任公司 三维存储器及其制备方法

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Publication number Publication date
KR102307487B1 (ko) 2021-10-05
US20150372005A1 (en) 2015-12-24
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