CN108124495A - 具有金属和硅化物控制栅极的三维存储器装置 - Google Patents

具有金属和硅化物控制栅极的三维存储器装置 Download PDF

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Abstract

在基板上形成绝缘层和牺牲材料层的交替堆叠体。可以可选地将分隔体绝缘体结构形成为穿过交替堆叠体。将存储器开口形成为穿过交替堆叠体，并且对绝缘层有选择性地移除牺牲材料层。通过至少一种导电材料的沉积，在横向凹陷中形成导电层。通过至少沉积半导体材料并诱发半导体材料与导电层和/或牺牲金属层材料的反应，将金属‑半导体合金区域添附于导电层。可以将存储器堆叠体结构形成在存储器开口中且直接在导电层的金属‑半导体合金区域上。

Description

具有金属和硅化物控制栅极的三维存储器装置
相关申请的交叉引用
本申请要求提交于2015年7月24日的申请号为14/808,229的美国非临时申请的优先权，前述申请的整体内容通过引用整合于本文。
技术领域
本公开总体上涉及半导体装置的领域，并且特别地涉及诸如垂直NAND串和其他三维装置的三维非易失性存储器装置及其制造方法。
背景技术
近来，已经提出了使用三维(3D)堆叠的存储器堆叠体结构的超高密度储存装置，其有时称为位成本可规模化(BiCS)架构。例如，3D NAND堆叠存储器装置可以由交替的导电层和电介质层的阵列形成。存储器开口穿过层形成，以同时限定许多存储器层。然后通过用适当材料填充存储器开口来形成NAND串。直NAND串在一个存储器开口中延伸，而管状或U形NAND串(p-BiCS)包含存储器单元的垂直列的对。可以通过导电层来提供存储器单元的控制栅极。
发明内容
根据本公开的方面，存储器装置包括交替层的堆叠体，交替层的堆叠体包括绝缘层和导电层且位于基板之上，并且多个存储器堆叠体结构穿过堆叠体延伸。导电层中的每一层包括控制栅电极，所述控制栅极含有第一金属区域和金属-半导体合金区域，金属-半导体合金区域包括第一金属与半导体材料的合金并且接触多个存储器堆叠体结构的侧壁。
根据本公开的另一方面，形成存储器装置的方法包括在基板之上形成包括绝缘层和牺牲材料层的交替层的堆叠体，穿过堆叠体形成多个存储器开口，用导电层替换牺牲材料层，导电层中的每一层包括第一金属区域，用金属-半导体合金区域添附到每个导电层，以及在多个存储器开口中的每一个中且直接在金属-半导体合金区域的内侧壁上形成存储器堆叠体结构。
附图说明
图1为根据本公开的实施例的含有3D NAND堆叠存储器装置的示例性装置结构的垂直截面。
图2A为根据本公开的实施例的在形成横向延伸的沟槽之后的示例性装置结构的阵列区域的俯视图。
图2B为图2A的示例性装置结构的垂直截面图。
图3A为根据本公开的实施例的在形成分隔体绝缘体结构之后的示例性装置结构的阵列区域的俯视图。
图3B为图3A的示例性装置结构的垂直截面图。
图4A为根据本公开的实施例的在形成存储器开口之后的示例性装置结构的阵列区域的俯视图。
图4B为示例性装置结构沿着图4A的垂直平面B–B’的垂直截面图。
图5A为根据本公开的实施例的在移除牺牲材料层之后的示例性装置结构的阵列区域的水平截面图。
图5B为示例性装置结构沿着图5A的垂直平面B–B’的垂直截面图。平面A–A’对应于图5A的水平截面平面。
图6为图4A和4B的工艺步骤的第一示例性存储器开口的垂直截面图。
图7为图5A和5B的工艺步骤的第一示例性存储器开口的垂直截面图。
图8为根据本公开的第一实施例的在沉积金属衬垫层和金属填充材料层之后的第一示例性存储器开口的垂直截面图。
图9为根据本公开的第一实施例的在从存储器开口内部和从交替堆叠体上方移除金属填充材料层和金属衬垫的部分之后的第一示例性存储器开口的垂直截面图。
图10为根据本公开的第一实施例的在沉积牺牲半导体材料层之后的第一示例性存储器开口的垂直截面图。
图11为根据本公开的第一实施例的在形成金属-半导体合金区域之后的第一示例性存储器开口的垂直截面图。
图12为根据本公开的第一实施例的在移除牺牲半导体材料层之后的第一示例性存储器开口的垂直截面图。
图13为根据本公开的第一实施例的在沉积用于存储器膜和第一半导体沟道层的材料层之后的第一示例性存储器开口的垂直截面图。
图14为根据本公开的第二实施例的在沉积金属衬垫和金属填充材料层之后的第二示例性存储器开口的垂直截面图。
图15为根据本公开的第二实施例的在沉积牺牲半导体材料层之后的第二示例性存储器开口的垂直截面图。
图16为根据本公开的第二实施例的在形成牺牲半导体材料部分之后的第二示例性存储器开口的垂直截面图。
图17为根据本公开的第二实施例的在沉积牺牲金属层之后的第二示例性存储器开口的垂直截面图。
图18为根据本公开的第二实施例的在形成金属-半导体合金区域之后的第二示例性存储器开口的垂直截面图。
图19为根据本公开的第二实施例的在移除牺牲金属层之后的第二示例性存储器开口的垂直截面图。
图20为根据本公开的实施例的在沉积用于存储器膜和第二半导体沟道层的材料层之后的第二示例性存储器开口的垂直截面图。
图21A为根据本公开的实施例的在形成控制栅电极和源极侧选择栅电极之后的示例性装置结构的阵列区域的俯视图。
图21B为示例性装置结构沿着图21A的垂直平面B–B’垂直截面图。
图22A为根据本公开的实施例的在形成阻挡电介质、电荷储存材料层、隧穿电介质以及第一半导体沟道层之后的示例性装置结构的阵列区域的水平截面图。
图22B为示例性装置结构沿着图22A的垂直平面B–B’的垂直截面图。平面A–A’对应于图22A的水平截面平面。
图23A为根据本公开的实施例的在形成第二半导体沟道层之后的示例性装置结构的阵列区域的水平截面图。
图23B为示例性装置结构沿着图23A的垂直平面B–B’的垂直截面图。平面A–A’对应于图23A的水平截面平面。
图24A为根据本公开的实施例的在形成漏极区域之后的示例性装置结构的阵列区域的俯视图。
图24B为示例性装置结构沿着图24A的垂直平面B–B’的垂直截面图。
图25为根据本公开的实施例的示例性装置结构的透视俯视图，其图示了示例性装置结构的各种部件的全局形状。
图26为根据本公开的实施例的示例性装置结构的阵列区域的立体图。
具体实施方式
如上面所讨论的，本公开涉及诸如垂直NAND串和其他三维装置的三维非易失性存储器装置及其制造方法，在下面描述了其各方面。本公开的实施例可以用来形成各种半导体装置，比如三维单片存储器阵列装置，其包括多个NAND存储器串。附图非按比例绘制。在图示元件的单个实例情况下，可以复制元件的多个实例，除非另有明确描述或清楚指明元件的复制不存在。诸如“第一”、“第二”以及“第三”的顺序仅用来识别相似的元件，并且在本公开的说明书和权利要求中可以采用不同的顺序。
单片三维存储器阵列是这样的存储器阵列，其中多个存储器级形成在诸如半导体晶片的单个基板上方，而没有介于中间的基板。术语“单片”是指阵列的每级的层直接沉积在阵列的每个下面的级的层上。相比之下，二维阵列可以分开形成且然后封装在一起，以形成非单片存储器装置。例如，已经通过在分开的基板上形成存储器级并将垂直堆叠存储器级而构建了非单片堆叠存储器，如专利号为5,915,167、题为“Three DimensionalStructure Memory”的美国专利中所描述的。在接合之前，可以从存储器级减薄或移除基板，但由于存储器级初始地形成在分开的基板之上，这样的存储器不是真正的单片三维存储器阵列。基板可以包含在其上制造的集成电路，比如存储器装置的驱动电路。
本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可以采用本文描述的各种实施例制造。单片三维NAND串位于基板之上的NAND串的单片三维阵列中。NAND串的三维阵列的第一装置级中的至少一个存储器单元位于NAND串的三维阵列的第二装置级中的另一存储器单元之上。
参考图1，示出了根据本公开的实施例的示例性装置结构，其包含3D NAND堆叠存储器装置。示例性装置结构可以用来并入任意各种实施例，以形成根据本公开的存储器堆叠体结构55。每个存储器堆叠体结构55可以至少包含存储器膜50、半导体沟道60，并且在半导体沟道60不填充存储器膜50内的整个体积的情况下可选地包含电介质芯62。
示例性装置结构包含基板8，其可以为半导体基板。可以采用本领域已知的方法将各种半导体装置形成在基板8上或之上。例如，可以在装置区域100中形成存储器装置的阵列，并且可以在外围装置区域200中形成至少一个外围装置20。可以在接触区域300中形成对装置区域100中的装置的导电电极的导电通孔接触。
基板8可以包含基板半导体层10。基板半导体层10为半导体材料层，并且可以包含本领域已知的至少一个元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或其他半导体材料。基板8具有主表面9，其可以为例如基板半导体层10的最顶部表面。主表面9可以为半导体表面。在一个实施例中，主表面9可以为单晶半导体表面。在一个实施例中，基板8为含有掺杂阱(例如，p-阱)基板半导体层10的硅晶片。
如本文中所用的，“半导体材料”是指具有在从1.0×10-6S/cm至1.0×105S/cm范围内的电导率的材料，并且一经用电掺杂剂适当掺杂，能够产生具有在从1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所用的，“电掺杂剂”是指对能带结构(band structure)内的平衡能带(balance band)添加空穴的p-型掺杂剂，或对能带结构内的导电能带(conduction band)添加电子的n-型掺杂剂。如本文中所用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。对于电导率的全部测量在标准条件下进行。可选地，可以在基板8内形成至少一个掺杂阱基板半导体层10。
可选地，可以使用任意适当方法来将选择栅电极(未示出)形成在基板半导体层10内或顶部上，以实现垂直NAND串的阵列。例如，可以如提交于2013年12月19日的申请号为14/133,979的美国专利申请、提交于2014年3月25日的申请号为14/225,116的美国专利申请和/或提交于2014年3月25日的申请号为14/225,176的美国专利申请(其全部通过引用整合于本文)中所描述的来制造下部选择栅极装置级。源极区域61可以形成在基板半导体层10的从存储器堆叠体结构55横向偏移的区域中。替代地，源极区域可以直接形成在存储器单元的存储器堆叠体结构55之下，如提交于2014年6月27日的申请号为14/317,274的美国专利申请所描述的，其通过引用整合于本文。选择晶体管可以形成在基板半导体层10的顶部与存储器装置的最底部控制栅极之间。
可以采用至少一个可选的浅沟槽隔离结构16和/或至少一个深沟槽隔离结构(未示出)来在基板8上的各种半导体装置之间提供电隔离。外围装置区域200中形成的至少一个外围装置20可以包含本领域已知的且支持装置区域100中的半导体装置的操作所需要的任意装置。至少一个外围装置20可以包含与装置区域100中的存储器装置的阵列相关联的驱动电路。至少一个外围装置可以包括驱动电路中的晶体管装置。在一个实施例中，至少一个外围装置可以包含一个或多个场效应晶体管，其每一个可以包含源极区域201、漏极区域202、主体区域203(例如，沟道区域)、栅极堆叠体205以及栅极间隔体206。栅极堆叠体205可以包含本领域已知的任意类型的栅极堆叠体。例如，每个栅极堆叠体205可以从一侧到另一侧包含栅极电介质、栅电极以及可选的栅极盖电介质。可选地，可以在外围装置区域200中使用包含电介质材料的平坦化电介质层170，以促进待后续形成在基板8上的材料堆叠体的部分的平坦化。
在基板8的顶部表面之上形成第一材料和与第一材料不同的第二材料的交替层的堆叠体。在一个实施例中，第一材料可以为形成绝缘层32的绝缘体材料，并且第二材料可以为形成导电线结构的导电材料，导电线结构可以包含导电层46、源极侧选择栅电极(未单独示出)以及漏极侧选择栅电极(未单独示出)。替代地，第一材料可以为形成绝缘层32的绝缘体材料，并且第二材料可以为牺牲材料，其沉积为牺牲层，并且至少部分地被导电材料替换，以在形成存储器堆叠体结构55之后形成各种导电线结构。在一个实施例中，交替堆叠体可以包含绝缘层32和材料层，所述材料层可以包括后续被形成控制栅电极的导电材料替换的牺牲材料，或可以包括被图案化为存储器装置的控制栅电极的导电材料。
可以采用将在下面描述的本公开的各种方法来穿过绝缘层32和导电层46的交替堆叠体(32，46)形成存储器堆叠体结构55。可以在每个半导体沟道60的顶部上形成漏极区域63。可以通过从包含外围装置(比如驱动电路)的外围装置区域200移除绝缘层32和牺牲材料层42的交替堆叠体的外围部分(图2B中所示且在下面描述)，并且在平坦化电介质层170之上沉积电介质材料，来形成外围区域电介质层64。可以移除交替堆叠体(32，42或46)在接触区域300中的另一部分，以形成阶梯表面，在所述阶梯表面中材料层(比如牺牲材料层42或导电层46)的横向范围随着距基板8的垂直距离的增大而缩小。可以在阶梯表面之上可选地采用反阶梯电介质填充部分65。如本文中所用的，反阶梯结构是指一种结构，其中水平垂直截面积随着距基板的顶部表面的垂直距离逐步地改变，使得结构在较低水平平面处的垂直截面积被包含在结构在上覆水平表面处的垂直截面积内。可以在区域300中形成部分65的同时，在区域200中形成电介质填充的另一部分38。
在待后续形成的背侧接触通孔结构76的位置处将穿过交替堆叠体(32，42)形成接触通孔沟槽。如果绝缘层32的垂直相邻的对之间的材料层为牺牲材料层42，则可以通过穿过接触通孔沟槽引入蚀刻剂来移除牺牲材料层42。蚀刻剂对绝缘层32的材料有选择性地移除牺牲材料层42的材料，以形成背侧凹陷。可以通过将至少一种导电材料沉积在背侧凹陷中来形成导电层46。导电层46包含用于存储器堆叠体结构55的控制栅电极。导电层46可以在接触区域300内形成台阶(阶梯)结构，以促进接触通孔结构66的形成。
可通过形成延伸到导电层46的阶梯表面的通孔腔，并通过用可选的电介质衬垫64和接触通孔结构66填充每个通孔腔，来形成接触通孔结构66。电介质衬垫64，如果存在，可增强接触通孔结构66的电隔离。可以可选地采用硬掩模层36，以促进接触通孔结构66的形成。可以在外围装置区域200中形成外围接触通孔结构86。可以穿过交替堆叠体(32，46)形成背侧接触通孔结构76(例如，源极电极/源极局部互连)，以提供对源极区域61的电接触。电介质间隔体74可以用来提供对于背侧接触通孔结构76的电隔离。随后，可以形成对漏极区域63的接触(未示出)，并且可以形成上覆于且电短接到漏极区域63的位线(未示出)。
参考图2A和2B，图示了在用来形成根据本公开的实施例的图1的示例性结构的工艺步骤期间的示例性装置结构的存储器区域100的(例如，存储器阵列区域)切除部分。绝缘层32和牺牲材料层42的交替堆叠体(32，42)形成在基板8之上。
可以用于绝缘层32的电绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、电介质金属氧化物(其通常已知为高介电常数(high-k)电介质氧化物(例如，铝氧化物、铪氧化物等))及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。牺牲材料层42包括牺牲层，比如硅氮化物或多晶硅牺牲层。在说明性示例中，绝缘层32可以包含硅氧化物，并且牺牲材料层42可以为可以后续通过例如采用磷酸的湿法蚀刻移除的硅氮化物层。
分隔体沟槽47可以可选地穿过绝缘层32和牺牲材料层42的交替堆叠体(32，42)形成。可以例如通过在交替堆叠体(32，42)之上施加并图案化光致抗蚀剂层，并且将图案化的光致抗蚀剂层中的图案穿过交替堆叠体(32，42)转印到位于交替堆叠体(32，42)的底部处的基板8的顶部表面，来形成分隔体沟槽47。分隔体沟槽47沿着水平方向横向延伸。在一个实施例中，分隔体沟槽47可以具有实质上均匀的宽度，并且可以彼此平行。分隔体沟槽47可以将交替堆叠体(32，42)横向划分为多个部分。分隔体沟槽47的图案可以与待后续形成的分隔体绝缘体结构的图案相同。
参考图3A和3B，在之前的工艺步骤中形成分隔体沟槽47的情况下，每个分隔体沟槽47可填充有与牺牲层42的第二材料不同的电介质材料。填充分隔体沟槽47的电介质材料在本文中称为分隔体绝缘材料。例如，当牺牲层包括硅氮化物时，分隔体绝缘材料可以为未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。可以例如通过化学机械平坦化(CMP)、凹陷蚀刻、或其组合，从交替堆叠体的顶部表面上方移除分隔体绝缘材料的过量部分。沉积的分隔体绝缘材料的剩余部分构成分隔体绝缘体结构43。在一个实施例中，分隔体绝缘体结构43可以横向分隔交替堆叠体(32，42)的各部分。在替代实施例中，图2A、2B、3A以及3B的工艺步骤可以省略。
参考图4A和4B，可以例如通过在交替堆叠体(32，42)之上施加掩模层，图案化掩模层，以及用各向异性蚀刻(比如反应离子蚀刻)将掩模层中的图案穿过交替堆叠体(32，42)转印，来穿过交替堆叠体(32，42)形成存储器开口49。掩模层可以包含光致抗蚀剂层并可选地包含附加硬掩模材料层，比如碳层。可以例如通过灰化来后续移除掩模层。每个存储器开口49可以从交替堆叠体(32，42)的顶部表面垂直延伸到位于交替堆叠体(32，42)的底部处的基板的顶部表面。每个存储器开口49可以位于分隔体绝缘体结构43的对之间，分隔体绝缘体结构43为如在图3A和3B的步骤形成的分隔体绝缘体结构的剩余部分。在一个实施例中，每个存储器开口49可以将分隔体绝缘体结构43划分为两个物理分开的部分。在此情况下，交替堆叠体(32，42)中的每个存储器开口49可以延伸穿过位于分隔体绝缘体结构43中的分隔体绝缘材料，并且将分隔体绝缘体结构43划分为两个横向分开的部分。
参考图5A和5B，可以例如采用蚀刻工艺，将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到存储器开口49中。横向凹陷41形成在牺牲材料层42被移除的体积内。牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、分隔体绝缘体结构43的材料、以及半导体材料层10的半导体材料有选择性。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32和分隔体绝缘体结构43的材料可以选自硅氧化物和电介质金属氧化物。在另一实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘层32和分隔体绝缘体结构43的材料可以选自硅氧化物、硅氮化物、以及电介质金属氧化物。
图6为图4A和4B的工艺步骤的第一示例性存储器开口49的垂直截面图。随后，可以后续执行图5A和5B的工艺，以如图7所示通过移除牺牲材料层42来形成横向凹陷41。
参考图8，通过共形(conformal)沉积方法来沉积至少一种导电材料层(46L1，46L2)。例如，可以后续沉积金属衬垫层46L1和金属填充材料层46L2，以完全填充横向凹陷41。
金属衬垫层46L1包含导电材料，其可以为例如导电屏障材料。在一个实施例中，导电衬垫层46L1可以包含诸如导电金属氮化物(例如，TiN，TaN或WN)、导电金属碳化物(TiC，TaC或WC)的材料、以及含至少一种导电金属氮化物和至少一种导电金属碳化物的堆叠体包。在一个实施例中，导电衬垫层46L1可以包括TiN。金属衬垫层46L1的厚度可以在从1.5nm至6nm的范围内，虽然也可以采用更薄或更厚的厚度。
金属填充材料层46L2包含导电材料，比如至少一种金属。例如，金属填充材料层46L2可以至少包含第一金属，比如钨、钴、钌、铜、镍、钛、钽及其组合。金属填充材料层46L2可以包含元素金属(即，以元素形式的第一金属，而不与其他金属或非金属元素组合)，或可以包含至少两种金属元素(其包含第一金属和至少另一种金属)的合金。在一个实施例中，金属填充材料层46L2可以包含钨。金属填充材料层46L2可以完全填充横向凹陷的剩余体积，且部分地填充每个存储器开口。因为存储器开口49未完全填充有至少一种导电材料层(46L1，46L2)，腔49’存在于每个存储器开口49内。
参考图9，可以执行蚀刻，以移除金属填充材料层46L2和金属衬垫层46L1的物理暴露的部分。从存储器开口49内部且从绝缘体层32的交替堆叠体上方移除金属填充材料层46L2和金属衬垫层46L1。蚀刻可以为各向同性蚀刻、各向异性蚀刻、或各向异性与各向同性蚀刻步骤的组合。金属衬垫层46L1在横向凹陷41的级处的每个剩余部分在本文中称为金属衬垫46A，并且金属填充材料层46L2在横向凹陷41内的每个剩余部分在本文中称为金属填充材料部分46B。
金属衬垫46A和金属填充材料部分46B的每个物理邻接的对构成导电层(46A，46B)。从而，牺牲材料层42被导电层(46A，46B)替换。导电层(46A，46B)中的每一层包括金属衬垫46A和金属填充材料部分46B，金属填充材料部分46B包括至少一种金属(其包含第一金属)。可选地，可以在金属填充材料层46L2和金属衬垫层46L1的蚀刻期间执行过度蚀刻，以横向凹陷金属衬垫46A和金属填充材料部分46B的侧壁。在此情况下，金属填充材料部分46B和金属衬垫46A可以形成有侧壁，所述侧壁相对于围绕每个存储器开口的绝缘体层32的侧壁横向凹陷。在一个实施例中，金属填充材料部分46B的侧壁可以具有实质上垂直的侧壁。在另一实施例中，金属填充材料部分46B的侧壁可以具有凹面侧壁。金属填充材料部分46B的侧壁的凹度可以取决于横向凹陷41内形成的金属填充材料层46L2中的接缝的严重程度，并且取决于用来使金属填充材料层46L2凹陷的各向同性和/或各向异性蚀刻的化学性质。
参考图10，可以在存储器开口49’中并在交替堆叠体(32，46A，46B)之上并在与金属填充材料部分46B接触的凹陷41R中沉积牺牲半导体材料层35L。牺牲半导体材料层35L可以直接沉积在导电层(46A，46B)的侧壁上。牺牲半导体材料层35L包含半导体材料，其可以为元素半导体材料(比如硅或锗)、化合物半导体材料(比如砷化镓或砷化铟)、或合金、或其组合。可以通过共形沉积工艺(比如化学气相沉积(CVD)或原子层沉积(ALD))来沉积牺牲半导体材料层35L。牺牲半导体材料层35L的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。牺牲半导体材料层35L可以沉积为多晶半导体材料层(例如，多晶硅)或非晶半导体材料层(例如，非晶硅)。
参考图11，在升高的温度下退火示例性结构，以诱发金属填充材料部分46B的至少一种金属与牺牲半导体材料层35L的半导体材料之间的反应。升高的温度可以例如在从500摄氏度至900摄氏度的范围内，虽然也可以采用更高或更低的温度。退火可以包括15至60秒的快速热退火。
围绕金属填充材料部分46B与牺牲半导体材料层35L之间的每个界面形成金属-半导体合金区域46C。每个金属-半导体合金区域46C包含金属填充材料部分26B的至少一种金属与牺牲半导体材料层35L的半导体材料的合金。在一个实施例中，牺牲半导体材料层35L可以包含硅，并且金属-半导体合金区域46C可以包含金属硅化物，比如钨、钽、钴、镍、钛或其他金属的硅化物。作为导电结构，每个金属-半导体合金区域46C填充凹陷41，并且将区域46C添附到(即，添加到)位于相同级处的导电层(46A，46B)。从而，位于横向凹陷41的级处的每个导电层(46A，46B，46C)可以包含金属衬垫46A、金属填充材料部分46B以及与腔49’相邻的金属-半导体合金区域46C。
参考图12，对金属-半导体合金区域46C和绝缘体层32有选择性地移除牺牲半导体材料层35L的半导体材料的选择性蚀刻可以用来移除牺牲半导体材料层35L的未反应的部分。例如，选择性各向同性湿法蚀刻可以用来对金属-半导体合金区域46C有选择性地移除牺牲半导体材料层35L的半导体材料。可选地，可以后续执行湿法清洁，以从示例性结构的表面移除残余材料。
可选地，可以各向异性地蚀刻金属-半导体合金区域46C，使得面向金属-半导体合金区域46的内侧壁的腔49’与腔49’中暴露的绝缘体层32的侧壁实质上平坦且垂直地重合。如本文中所用的，如果存在包含第一表面和第二表面的实质上垂直的平面，则第一表面和第二表面垂直地重合。如本文中所用的，如果平面从垂直方向偏离不大于5度，则平面实质上垂直。
参考图13，材料层的顺序沉积可以用来形成存储器膜(52L，54L，56)以及可选的第一半导体沟道层601。每个存储器膜(52L，54L，56)可以包含阻挡电介质层52L、存储器材料层54L和隧穿电介质56。阻挡电介质层52L可以包含第一阻挡电介质层52A和第二阻挡电介质层52B的堆叠体。在说明性示例中，第一阻挡电介质层52A可以包含诸如铝氧化物层的电介质金属氧化物层，并且第二阻挡电介质层52B可以包含硅氧化物层。
每个存储器膜(52L，54L，56)可以形成为存储器开口49的实质上垂直的侧壁上的连续存储器膜。在一个实施例中，存储器材料层54L可以包括电荷捕获电介质层，比如硅氮化物层。可选的第一半导体沟道层601，如果存在，可以为用来形成半导体沟道60(见图1)的第一材料部分。
参考图14，图示了根据本公开的第二实施例在沉积金属衬垫层46L1和金属填充材料层46L2之后的第二示例性存储器开口，其相似于图8中所示的。根据金属填充材料层46L2的填充性质，可以在横向凹陷41的每级处形成横向腔41C。具体地，沉积金属填充材料层46L2的沉积工艺的不完美的一致性可能导致横向凹陷41的每级处的接缝，并且每个接缝的开口可以包含横向腔41C。换而言之，在层46L2的沉积期间，横向腔41C未被完全填充。在替代实施例中，附加于或替代在层46L2的沉积期间不完全填充的横向腔41C，可以在金属填充材料层46L2的沉积之后，执行各向同性蚀刻、各向异性蚀刻、或各向异性蚀刻与各向同性蚀刻的组合，来形成横向腔41C。
参考图15，可以在金属填充材料层46L2的物理暴露的表面上沉积牺牲半导体材料层35L。牺牲半导体材料层35L可以直接沉积在导电层46L2的凹面侧壁上。牺牲半导体材料层35L包含半导体材料，其可以为元素半导体材料(比如硅或锗)、化合物半导体材料(比如砷化镓或砷化铟)、或合金、或其组合。可以通过共形沉积工艺(比如化学气相沉积(CVD)或原子层沉积(ALD))来沉积牺牲半导体材料层35L。牺牲半导体材料层35L的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。牺牲半导体材料层35L可以沉积为多晶半导体材料层(例如，多晶硅)或非晶半导体材料层(例如，非晶硅层)。牺牲半导体材料层35L可以或可以不完全填充横向腔41C。
参考图16，可以例如通过选择性蚀刻来回蚀刻牺牲半导体材料层35L，以从交替堆叠体(32，42A，42B)上方并从存储器开口49’内部移除牺牲半导体材料层35L的部分。牺牲半导体材料层35L在横向腔41C内的剩余部分构成牺牲半导体材料部分35。选择牺牲半导体材料层35L的蚀刻的持续时间，使得牺牲半导体材料部分35保留在金属填充材料部分46B的每个凹面侧壁上。
参考图17，可以在牺牲半导体材料部分35上沉积牺牲金属层45L。牺牲金属层45L可以直接沉积在牺牲半导体材料部分35的凹面侧壁上。牺牲金属层45L包含金属，其在本文中称为第二金属。第二金属可以与金属填充材料部分46B中存在的第一金属相同或不同。例如，第一金属可以为钨，而第二金属可以为镍、钴、钛、或其组合。在一个实施例中，牺牲金属层45L可以包含金属，该金属在较低的反应温度下与牺牲半导体材料部分35的半导体材料形成金属-半导体合金，所述反应温度低于金属填充材料部分46B的至少一种金属与牺牲半导体材料部分35的半导体材料的金属-半导体反应温度。可以通过共形沉积工艺(比如化学气相沉积(CVD)或原子层沉积(ALD))来沉积牺牲金属层45L。牺牲金属层45L的厚度可以在从2nm至20nm的范围内，虽然也可以采用更薄或更厚的厚度。在一个实施例中，牺牲金属层45L可以直接沉积在牺牲半导体材料部分35的凹面侧壁上。
参考图18，在升高的温度下退火示例性结构，以诱发牺牲金属层45L的第二金属与牺牲半导体材料部分35的半导体材料之间的反应、以及可选地金属填充材料部分46B的至少一种金属与牺牲半导体材料层35L的半导体材料之间的反应。升高的温度可以例如在从500摄氏度至900摄氏度的范围内，虽然也可以采用更高或更低的温度。例如，退火可以为快速热退火。
通过牺牲半导体材料部分35与牺牲金属层45L的反应来形成金属-半导体合金区域46S。每个金属-半导体合金区域46S包含第二金属与牺牲半导体材料层35L的半导体材料以及可选地金属填充材料部分46B的至少一种金属(包含第一金属)的合金。在一个实施例中，牺牲半导体材料部分35可以包含硅，并且金属-半导体合金区域46C可以包含金属硅化物。金属硅化物可以包括钴硅化物、镍硅化物、钛硅化物等，或多金属硅化物，比如钨-钴硅化物、钨-镍硅化物、钛-钨硅化物等。作为导电结构，将每个金属-半导体合金区域46S添附到(即，添加到)位于相同级处的导电层(46A，46B)。在一个实施例中，每个导电层(46A，46B)可以添附有包括至少一种金属与半导体材料的合金的金属-半导体合金区域46S。金属-半导体合金区域46S的至少一种金属可以包含第一金属和第二金属中的一种或两种。从而，位于横向凹陷41的级处的每个导电层(46A，46B，46S)可以包含金属衬垫46A、金属填充材料部分46B以及金属-半导体合金区域46S。
在一个实施例中，金属-半导体合金区域46S内的金属浓度可以为均匀的，即，通体具有相同成分。在另一实施例中，由于来自牺牲金属层45L和/或来自金属填充材料部分46B的金属元素的受限的扩散，金属-半导体合金区域46S可以具有浓度梯度。在一个实施例中，每个金属-半导体合金区域46S可以具有浓度梯度，使得随着距与位于相同级处的对应的金属填充材料部分46B的界面的横向距离增大，第一金属的浓度降低，并且随着距与对应的金属填充材料部分46B的界面的横向距离的增大，第二金属的浓度升高。在一个实施例中，金属-半导体合金区域46S可以包括金属填充材料部分46B的至少一种金属，并且还包括来自牺牲金属层45L的至少一种附加的金属，其与该至少一种金属不同。例如，在钨部分46B附近，硅化物具有的钨可以比另一金属(例如，Co，Ni或Ti)多，并且在腔49’附近，具有的钨可以比另一金属少。
参考图19，可以对金属-半导体合金部分46S有选择性地移除牺牲金属层45L的未反应的部分。可以使用湿法蚀刻来对金属-半导体合金部分46S的金属-半导体合金材料有选择性地移除牺牲金属层45L的未反应的部分。
可选地，可以各向异性地蚀刻金属-半导体合金区域46S，使得金属-半导体合金区域46的内侧壁与绝缘体层32的侧壁垂直地重合。
参考图20，可以执行图13的工艺步骤来沉积各材料层，以形成存储器膜(52L，54L，56)和可选的第一半导体沟道层601。
在上面描述的第一实施例和第二实施例中，金属-半导体合金区域(例如，硅化物区域)46C或46S优选地仅位于导电层(即，控制栅极层)46面向存储器堆叠体结构55(即，结构55的存储器膜50部分)的内侧表面(即，垂直于基板8的顶部表面9延伸的垂直表面)上。优选地，层46的相对的外侧表面以及顶部表面和底部表面(即，平行于基板8的顶部表面9延伸的水平表面)不包含硅化物区域。
参考图21A和21B，图示了在对应于图12或图19的工艺步骤期间的示例性装置结构的阵列区域的切除部分。图21A和21B中的导电层46可以为图12的导电层(46A，46B，46C)，或可以为图19的导电层(46A，46B，46S)。
随后，可以对本公开的示例性结构(其可以具有图12的装置结构或图19的装置结构的实例)执行图13或图20的工艺步骤，以形成含有层52L、54L和56的存储器膜以及可选的第一半导体沟道层601。可以采用图13的工艺步骤或图20的工艺步骤。
参考图22A和22B，随后采用至少一个各向异性蚀刻工艺来各向异性地蚀刻可选的第一半导体沟道层601、隧穿电介质56、存储器材料层54L、至少一个阻挡电介质层52L。存储器开口49中的隧穿电介质56、存储器材料层54L的剩余部分的每个组合构成存储器膜50。半导体材料层10的顶部表面物理暴露于每个腔49’的底部部分处，其为存储器开口49的未填充的部分。
参考图23A和23B，可以将第二半导体沟道层602沉积在基板10的半导体表面上，并且直接在第一半导体沟道层601上。第二半导体沟道层602包含半导体材料，比如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法形成第二半导体沟道层602。第二半导体沟道层602的厚度可以在从2nm至10nm的范围内，虽然也可以采用更薄或更厚的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的腔49’，或可以完全填充每个存储器开口中的腔。第一半导体沟道层601和第二半导体沟道层602中的材料共同地称为半导体沟道材料。含有半导体沟道60和存储器膜50的存储器堆叠体结构55形成在多个存储器开口中的每一个中，并且直接在金属-半导体合金区域的内侧壁上(46C或46S；见图13和20)。
参考图24A和24B，在每个存储器开口中的腔49’未被第二半导体沟道层602完全填充的情况下，可以沉积电介质芯层，以填充每个存储器开口内的腔49’的任何剩余部分。电介质芯层包含电介质材料，比如硅氧化物或有机硅酸盐玻璃。可以通过共形沉积方法(比如低压化学气相沉积(LPCVD))或通过自平坦化沉积工艺(比如旋涂)来沉积电介质芯层。
可以例如通过凹陷蚀刻来移除电介质芯层的水平部分。此外，第二半导体沟道层602的位于交替堆叠体(32，46)上方的水平部分可以通过平坦化工艺移除，可以采用凹陷蚀刻或化学机械平坦化(CMP)。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可以共同地形成半导体沟道60，当包含半导体沟道60的垂直NAND装置导通时，电流可以流通经过半导体沟道60。隧穿电介质56被电荷储存元件54L围绕，并且横向围绕半导体沟道60的一部分。阻挡电介质层52L、存储器材料层54L以及隧穿电介质56的每个邻接组整体地构成存储器膜50。存储器材料层54L的与导电层46相邻的每个部分构成电荷储存元件或区域(例如，存储器元件)，其可以储存一位的信息。
可以例如通过凹陷蚀刻来在每个存储器开口内进一步凹陷电介质芯层的剩余部分的顶部表面。电介质芯层的每个剩余部分构成电介质芯62。可以通过在电介质芯62上方的每个凹陷区域内沉积掺杂半导体材料来形成漏极区域63。掺杂半导体材料可以例如为掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或凹陷蚀刻来从交替堆叠体(32，46)的顶部表面上方移除沉积的半导体材料的过量部分，以形成漏极区域63。
图24A和24B的示例性装置结构可以整合为图1的示例性装置结构或其衍生物。图25图示了这样的整合而得的示例性装置结构。可以在每个漏极区域63上形成接触通孔结构92，并且可以将位线96直接形成在接触通孔结构92上，以接入(access)漏极区域63。可以在存储器膜50的对的至少一部分之上的每个存储器开口中形成半导体沟道60。可以通过将源极接触沟槽形成为穿过交替堆叠体(32，42或46)并植入第二导电型的电掺杂剂来形成源极区域61。可以在每个源极接触沟槽的外围处形成绝缘间隔体74，并且可以在每个绝缘间隔体74内的剩余体积中形成源极接触结构76。源极接触结构76可以提供对源极区域61的电接触。
参考图25和26，示例性结构可以包含存储器装置，其包括交替层的堆叠体，交替层的堆叠体包括位于基板8之上的绝缘层32和导电层46、位于延伸穿过堆叠体的存储器开口内的存储器堆叠体结构55，并且包含具有沿着垂直于基板8的顶部表面的方向延伸的垂直部分的半导体沟道60。导电层46中的每一层可以包含接触绝缘层32中的至少一层的金属衬垫46A，被金属衬垫46A围绕且包括至少一种金属的金属填充材料部分46B，以及金属-半导体合金区域(46C或46S)，其包括至少一种金属与半导体材料的合金并与多个存储器堆叠体结构50的侧壁接触。
在一个实施例中，每个存储器堆叠体结构55可以包括在导电层46的每级处位于半导体沟道60周围的多组的至少两个电荷储存元件。每组的至少两个电荷储存元件包括电荷储存元件，电荷储存元件位于与对应的导电层46的相同级处，并且通过至少一个对应的隧穿电介质56与半导体沟道60电隔离，并且通过至少一个对应的阻挡电介质52与其对应的控制栅电极(其为导电层46的相邻部分)电隔离。导电层46可以包括控制栅电极46E、源极选择栅电极46SR以及漏极选择栅电极46D。相同装置级中的沟道60的相对侧上的每组的至少两个电荷储存元件彼此电隔离，因为它们位于诸如硅氮化物层的绝缘电荷捕获层54L中。从而，每个装置级中的层54L的与相对控制栅电极46相邻的部分构成一个存储器单元的两个电荷储存元件，而每个装置级中的层54L的与分隔体绝缘体结构43相邻的剩余部分构成存储器单元的电荷储存元件之间的电隔离区域。从而，每个存储器单元可以储存至少两位的数据(即，多位存储器单元)。
分隔体绝缘体结构43延伸穿过堆叠体，接触存储器堆叠体结构55的外侧壁的部分，并且将多个电荷储存元件的控制栅电极46(其为存储器材料层54L的部分)横向分隔。图案化的导电层46包括多组的至少两个电荷储存元件的控制栅电极。每组的至少两个电荷储存元件包括对应的存储器材料层54L内的与对应的控制栅电极相邻且位于相同级处的两个区域。分隔体绝缘体结构43可以延伸穿过交替堆叠体(32，46)，接触存储器堆叠体结构55的侧壁，并且将多个电荷储存元件的控制栅电极46E横向分隔。
在一个实施例中，金属-半导体合金区域(46C或46S)的内侧壁可以与绝缘层32中的至少一层的侧壁垂直地重合。在一个实施例中，每个金属-半导体合金区域46C的外侧壁可以是平面的，并且可以接触金属填充材料部分的平面侧壁，如图13所示。在另一实施例中，金属-半导体合金区域46S的外侧壁可以为凸面，并且可以接触金属填充材料部分46B的凹面侧壁，如图20所示。
存储器堆叠体结构55的第一行155和第二行255延伸穿过对应的第一和第二分隔体绝缘体结构(43A，43B)，如图25所示。连续第一控制栅电极461在第一分隔体结构43A与第二分隔体结构43B之间延伸。控制栅电极461定位为与第一分隔体结构43A的第一(右)侧相邻，与存储器堆叠体结构的第一行155的第一(右)侧相邻，与第二分隔体结构43B的第一(左)侧相邻，且与存储器堆叠体结构的第二行255的第一(左)侧相邻。
第二控制栅电极462定位为与第一分隔体结构43A的第二(左)侧相邻，并且与存储器堆叠体结构的第一行155的第二(左)侧相邻。第三控制栅电极463定位为与存储器堆叠体结构的第二行255的第二(右)侧相邻，并且与第二分隔体结构43B的第二(右)侧相邻。电极462和463可以包括相同梳状字线46B的指状部分，而电极461可以包括不同梳状字线46A的指状部分。
在一个实施例中，存储器堆叠体结构55中的每一个可以包括存储器单元的垂直堆叠体。每个存储器单元可以包括可以储存一位信息的第一电荷储存元件，和与第一电荷储存元件电隔离并且能够储存另一位信息的第二电荷储存元件。第一电荷储存元件可以为存储器材料层54L的邻接第一控制栅电极(例如，461)的第一部分，并且第二电荷储存元件可以为存储器材料层54L的邻接第二控制栅电极(例如，462)的第二部分，第二控制栅电极位于与第一控制栅电极的相同级处。
分隔体绝缘体结构43可以接触多个存储器堆叠体结构50的侧壁。导电层46中的每一层可以包括被分隔体绝缘体结构43彼此间隔的多个部分(例如，461、462、463)。
示例性结构还可以包含接触多个存储器堆叠体结构50中的每一个的上部部分的漏极区域63，以及位于基板8上或基板8中的源极区域61。半导体沟道可以在每个漏极区域63与源极区域61之间延伸穿过对应的存储器堆叠体结构55。在一个实施例中，每个存储器堆叠体结构55可以从外侧到内侧包括存储器膜50和半导体沟道60，其中每个存储器膜从外侧到内侧包含至少一个阻挡电介质层52L、存储器材料层54L、接触半导体沟道的隧穿电介质56。
在一个实施例中，存储器装置可以为单片三维存储器装置，其包括位于基板10之上的垂直NAND装置。导电层46可以包括或电连接到垂直NAND装置的对应的字线。基板10可以包括硅基板。垂直NAND装置可以包括硅基板之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一装置级中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二装置级中的另一存储器单元之上。硅基板可以含有集成电路，其包括位于其上的存储器装置的驱动电路。单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分可以实质上垂直于基板10的顶部表面延伸。单片三维NAND串的阵列还可以包含多个电荷储存元件，以及具有实质上平行于基板10的顶部表面延伸的条形体的多个控制栅电极。每个电荷储存元件可以定位为与多个半导体沟道中的对应的一个相邻。多个控制栅电极可以至少包括位于第一装置级中的第一控制栅电极和位于第二装置级中的第二控制栅电极。
尽管前述部分涉及特定的实施例，因当理解，本公开不限于此。本领域技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围之内。在本公开中阐述了采用特定结构和/或配置的实施例的情况下，应当理解，可以用功能上等效的任何其他兼容结构和/或配置提供来实践本公开，前提是这样的替换未被明确地禁止或对于本领域普通技术人员已知为不可能的。本文所列举的出版物、专利申请和专利通过引用以其整体整合于本文。

Claims (25)

1.一种存储器装置，包括：
交替层的堆叠体，包括绝缘层和导电层且位于基板之上；以及
多个存储器堆叠体结构，其延伸穿过所述堆叠体；
其中所述导电层中的每一层包括控制栅电极，所述控制栅电极含有第一金属区域和金属-半导体合金区域，所述金属-半导体合金区域包括所述第一金属和半导体材料的合金且接触所述多个存储器堆叠体结构的侧壁。
2.根据权利要求1所述的存储器装置，其中每个控制栅电极还包括：
金属衬垫，接触所述绝缘层中的至少一层；以及
金属填充材料部分，包括所述第一金属且被所述金属衬垫围绕。
3.根据权利要求2所述的存储器装置，其中：
所述金属-半导体合金区域的内侧壁与所述绝缘层中的至少一层的侧壁垂直地重合；
所述金属-半导体合金区域仅位于所述导电层的面向所述存储器堆叠体结构的内侧表面上；并且
所述导电层的相对外侧表面和顶表面以及底表面不包含金属-半导体合金区域。
4.根据权利要求2所述的存储器装置，其中所述金属-半导体合金区域的外侧壁是平面的，并且接触所述金属填充材料部分的平面侧壁。
5.根据权利要求2所述的存储器装置，其中所述金属-半导体合金区域的外侧壁是凸面的，并且接触所述金属填充材料部分的凹面侧壁。
6.根据权利要求2所述的存储器装置，其中所述金属-半导体合金区域还包括第二金属，所述第二金属与所述第一金属不同。
7.根据权利要求6所述的存储器装置，其中所述金属-半导体合金区域具有浓度梯度，使得：
随着距与所述金属填充材料部分的界面的横向距离的增大，所述第一金属的浓度低；并且
随着距与所述金属填充材料部分的界面的所述横向距离的增大，所述第二金属的浓度升高。
8.根据权利要求1所述的存储器装置，其中所述存储器堆叠体结构中的每一个包括存储器单元的垂直堆叠体，其中每个存储器单元包括：
第一电荷储存元件，位于第一装置级中与第一控制栅电极相邻；以及
第二电荷储存元件，位于所述第一装置级中与第二控制栅电极相邻，使得所述第二电荷储存元件与所述第一电荷储存元件电隔离。
9.根据权利要求8所述的存储器装置，还包括与所述多个存储器堆叠体结构的侧壁接触的分隔体绝缘体结构，其中所述导电层中的每一层包括由所述分隔体绝缘体结构彼此间隔的多个部分。
10.根据权利要求1所述的存储器装置，其中：
所述金属衬垫包括选自以下各项的材料：导电金属氮化物、导电金属碳化物、以及包含至少一种导电金属氮化物和至少一种导电金属碳化物的堆叠体；
所述金属填充材料部分包括选自以下各项的材料：钨、钴、钌、铜、镍、钛、钽及其组合；并且
所述金属-半导体合金区域包括金属硅化物区域。
11.根据权利要求1所述的存储器装置，还包括：
漏极区域，其接触所述多个存储器堆叠体结构中的每一个的上部部分；以及
源极区域，其位于所述基板上或所述基板中，
其中：
半导体沟道在每个漏极区域与所述源极区域之间通过相应的存储器堆叠体结构延伸；
每个存储器堆叠体结构从外侧到内侧包括存储器膜和所述半导体沟道，其中每个存储器膜从外侧到内侧包含：
至少一个阻挡电介质层,
存储器材料层，以及
隧穿电介质，其接触所述半导体沟道。
12.根据权利要求1所述的存储器装置，其中：
所述存储器装置为单片三维存储器装置；
所述单片三维存储器装置包括位于所述基板之上的垂直NAND装置；
所述导电层包括或电连接到所述垂直NAND装置的相应的字线；
所述基板包括硅基板；
所述垂直NAND装置包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一装置级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括位于所述硅基板之上的所述存储器装置的驱动电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶部表面延伸；
多个电荷储存元件，每个电荷储存元件定位为与所述多个半导体沟道中的相应的一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述基板的所述顶部表面延伸的条形体，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
13.一种形成存储器装置的方法，包括：
在基板之上形成交替层的堆叠体，所述交替层的堆叠体包括绝缘层和牺牲材料层；
穿过所述堆叠体形成多个存储器开口；
用导电层替换所述牺牲材料层，所述导电层中的每一层包括第一金属区域；
用金属-半导体合金区域添附到每个导电层；以及
在所述多个存储器开口中的每一个中且直接在所述金属-半导体合金区域的内侧壁上形成存储器堆叠体结构。
14.根据权利要求13所述的方法，其中每个导电层包括金属衬垫和包括所述第一金属的金属填充材料部分，并且所述金属-半导体合金区域包括金属硅化物区域。
15.根据权利要求14所述的方法，还包括在形成所述存储器堆叠体结构之前各向异性地蚀刻所述金属-半导体合金区域，其中所述金属-半导体合金区域的内侧壁和所述绝缘层的侧壁垂直地重合。
16.根据权利要求14所述的方法，还包括：
在所述金属填充材料部分上沉积牺牲半导体材料层；
诱发所述金属填充材料部分与所述牺牲半导体材料层的反应，其中形成所述金属-半导体合金区域；以及
移除所述牺牲半导体材料层的未反应的部分。
17.根据权利要求16所述的方法，其中所述金属填充材料部分形成有侧壁，所述侧壁相对于围绕每个存储器开口的所述绝缘层的侧壁横向凹陷。
18.根据权利要求14所述的方法，还包括：
在所述金属填充材料部分中的每一个上形成牺牲半导体材料部分；
在所述牺牲半导体材料部分上形成牺牲金属层；
诱发所述牺牲半导体材料层与至少所述牺牲金属层之间的反应，其中形成所述金属-半导体合金区域；以及
移除所述牺牲金属层的未反应的部分。
19.根据权利要求18所述的方法，其中：
所述牺牲金属层包括第二金属，所述第二金属与所述第一金属不同；并且
每个金属-半导体合金区域具有浓度梯度，使得：
随着距与位于相同级处的相应的金属填充材料部分的界面的横向距离的增大，所述第一金属的浓度降低；并且
随着距与所述相应的金属填充材料部分的界面的横向距离增大，所述第二金属的浓度升高。
20.根据权利要求14所述的方法，还包括：
通过移除所述牺牲材料层来形成横向凹陷；
用金属衬垫层和金属填充材料层填充所述横向凹陷；以及
从所述存储器开口移除所述金属衬垫层和所述金属填充材料层的部分，其中所述金属衬垫层和所述金属填充材料层的剩余部分构成所述金属衬垫和所述金属填充材料部分。
21.根据权利要求20所述的方法，其中金属填充材料部分形成有凹面侧壁，并且还包括：
在所述金属填充材料部分的每个凹面侧壁上形成牺牲半导体材料部分；以及
形成牺牲金属层，所述牺牲金属层直接沉积在所述牺牲半导体材料部分的凹面侧壁上。
22.根据权利要求14所述的方法，其中所述存储器堆叠体结构中的每一个包括存储器单元的垂直堆叠体，其中每个存储器单元包括：
第一电荷储存元件；以及
第二电荷储存元件，所述第二电荷储存元件与所述第一电荷储存元件电隔离。
23.根据权利要求14所述的方法，还包括穿过所述交替层的堆叠体形成分隔体绝缘体结构，其中：
穿过所述分隔体绝缘体结构形成所述多个存储器开口；并且
在所述分隔体绝缘体结构的剩余部分的侧壁上且在所述硅化物区域上形成所述存储器堆叠体结构。
24.根据权利要求14所述的方法，还包括：
在所述多个存储器堆叠体结构上形成漏极区域；以及
在所述基板上或在所述基板中形成源极区域；
其中：
半导体沟道在每个漏极区域与所述源极区域之间穿过相应的存储器堆叠体结构延伸；并且
每个存储器堆叠体结构从外侧到内侧包括存储器膜和半导体沟道，其中每个存储器膜从外侧到内侧包含：
至少一个阻挡电介质层,
存储器材料层，以及
隧穿电介质，所述隧穿电介质接触半导体沟道。
25.根据权利要求14所述的方法，其中：
所述存储器装置为单片三维NAND存储器装置；
所述基板包括硅基板；
所述单片三维NAND存储器装置包括所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的所述第一装置级中的至少一个存储器单元位于所述NAND串的三维阵列的所述第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括位于所述硅基板之上的所述存储器装置的驱动电路；并且
每个NAND串包括：
半导体沟道，其中所述半导体沟道的至少一个端部部分实质上垂直于所述硅基板的顶部表面延伸；
多个电荷储存元件，每个电荷储存元件定位为与相应的半导体沟道相邻；以及
具有条形体的多个控制栅电极，所述条形体实质上平行于所述基板的顶部表面延伸，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
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