KR102516088B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 콘택 플러그에 접촉되는 콘택부를 포함하는 도전패턴 및, 도전 패턴 상에 배치된 베리어 패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 콘택 플러그에 접촉된 도전패턴을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장하는 다수의 메모리 셀들을 포함한다. 메모리 셀들은 도전패턴들에 연결될 수 있다. 도전패턴들에는 메모리 셀들의 동작을 제어하기 위한 동작 전압들이 인가된다. 주변회로로부터 인가되는 동작 전압들은 콘택 플러그들을 경유하여 도전패턴들에 인가될 수 있다. 이에 따라, 반도체 장치를 제조함에 있어서, 콘택 플러그들과 도전패턴들의 올바른 정렬이 필요하다.
콘택 플러그들과 도전패턴들 사이의 오정렬로 인하여 서로 다른 도전패턴들이 하나의 콘택 플러그에 연결되어 브릿지(bridge)가 발생할 수 있다. 이 경우, 반도체 장치의 동작 오류가 발생한다.
메모리 셀들의 집적도 향상을 위하여, 메모리 셀들을 수직방향으로 적층한 3차원 반도체 장치가 제안된 바 있다. 3차원 반도체 장치의 경우, 메모리 셀들의 게이트들에 연결된 도전패턴들이 서로 상에 이격되어 적층된다. 이러한 3차원 반도체 장치의 구조적 특징으로 인하여, 콘택 플러그들의 오정렬로 인한 도전패턴들간 브릿지가 발생하기 쉽다.
본 발명의 실시 예는 반도체 장치의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 방향으로 서로 이격되어 적층되고, 계단구조를 이루며 적층된 도전패턴들; 상기 계단구조에 중첩된 계단형 절연막; 상기 계단구조를 통해 노출된 상기 도전패턴들의 콘택부들 각각에 접촉되고, 상기 계단형 절연막을 관통하여 상기 제1 방향으로 연장된 콘택 플러그들; 및 상기 계단형 절연막의 측벽들 상에 배치된 베리어 패턴들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 콘택부를 포함하고, 수평방향으로 연장된 도전패턴; 상기 도전패턴 상에서 제1 레벨에 배치된 제1 베리어 패턴; 상기 도전패턴 상에서 상기 제1 레벨보다 낮은 제2 레벨에 배치되고, 상기 수평방향에서 상기 제1 베리어 패턴으로부터 이격된 제2 베리어 패턴; 및 상기 제1 베리어 패턴과 상기 제2 베리어 패턴 사이에 배치되고, 상기 콘택부에 접촉되어 수직방향으로 연장된 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 계단형 적층체를 형성하는 단계; 상기 계단형 적층체에 중첩된 계단형 절연막을 형성하는 단계; 상기 계단형 절연막의 측벽들 상에 서로 이격된 베리어 패턴들을 형성하는 단계; 및 상기 베리어 패턴들 사이의 상기 계단형 절연막을 관통하는 콘택 플러그들을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 콘택 플러그를 형성하는 동안 콘택 플러그의 정렬 위치가 수평방향으로 이동하더라도, 베리어 패턴에 의해 콘택 플러그의 관통이 차단될 수 있다. 다시 말해, 본 기술에 따르면, 콘택 플러그와 도전패턴의 콘택부간 오정렬이 베리어 패턴에 의해 차단된다. 이에 따라, 본 기술은 베리어 패턴을 이용하여 상이한 도전패턴들간 브릿지를 방지할 수 있으므로, 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 나타내는 도면들이다.
도 3a 및 도 3b는 도 2a에 도시된 3차원 반도체 장치의 단면도들이다.
도 4a 내지 도 4h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 나타내는 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 다양한 실시 예들에 따른 3차원 반도체 장치를 나타내는 단면도들이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 블록도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 내지 도 1d는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도들이다. 도 1a 내지 도 1d는 도전패턴들의 콘택부들 및 콘택 플러그들 사이의 정렬을 나타내는 반도체 장치의 일부 단면도들이다.
도 1a 내지 도 1d를 참조하면, 반도체 장치는 도전패턴들(CP), 콘택 플러그들(CT), 및 베리어 패턴들(BP)을 포함한다.
도전패턴들(CP)은 제1 방향(I) 방향으로 서로 이격되어 적층될 수 있다. 도전패턴들(CP)은 콘택부들(CTP)을 각각 포함할 수 있다. 도전패턴들(CP)은 콘택부들(CTP)이 노출될 수 있도록 계단구조를 이루면서 서로 상에 적층될 수 있다. 도전패턴들(CP)의 아래에 층간 절연막들(ILD)이 각각 배치될 수 있다. 다시 말해, 층간 절연막들(ILD) 및 도전패턴들(CP)은 제1 방향(I)으로 교대로 적층될 수 있다. 도전패턴들(CP)이 개별적으로 제어될 수 있도록, 도전패턴들(CP)은 층간 절연막들(ILD)을 사이에 두고 전기적으로 절연될 수 있다. 도전패턴들(CP) 각각은 제1 방향(I)에 교차되는 수평방향으로 연장된다. 예를 들어, 도전패턴들(CP) 각각은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)으로 연장될 수 있다. 수평적 관점에서, 도전패턴들(CP)의 콘택부들(CTP)은 제2 방향(Ⅱ)으로 배열될 수 있다. 수직적 관점에서, 도전패턴들(CP)의 콘택부들(CTP)은 서로 다른 레벨에 배열된다.
콘택 플러그들(CT)은 콘택부들(CTP)에 각각 접촉되고, 제1 방향(I)으로 연장된다. 콘택 플러그들(CT)은 콘택부들(CTP)을 덮는 계단형 절연막(SI)을 관통한다. 콘택 플러그들(CT) 각각은 계단형 절연막(SI)을 관통하는 제1 부분(P1) 및 제1 부분(P1)으로부터 제1 방향(I)으로 돌출된 제2 부분(P2)을 포함할 수 있다.
계단형 절연막(SI)은 도전패턴들(CP) 및 층간 절연막들(ILD)에 의해 정의되는 계단구조에 중첩된다. 계단형 절연막(SI)은 계단형상에 의해 정의되는 다수의 측벽들을 갖는다.
베리어 패턴들(BP)은 계단형 절연막(SI)의 측벽들 상에 각각 배치된다. 수평적 관점에서, 베리어 패턴들(BP)은 제2 방향(Ⅱ)으로 서로 이격된다. 수직적 관점에서, 베리어 패턴들(BP)은 서로 다른 레벨들에 배치된다.
베리어 패턴들(BP)은 콘택부들(CTP)에 각각 중첩되고, 콘택부들(CTP)은 베리어 패턴들(BP) 사이에서 개구될 수 있다.
수평적 관점에서, 베리어 패턴들(BP)은 콘택부들(CTP) 사이의 경계들로부터 콘택부들(CTP)의 끝단을 향하여 각각 제1 폭(W1)으로 형성될 수 있다. 제2 방향(Ⅱ)에서, 제1 폭(W1)은 콘택부들(CTP) 각각의 제2 폭(W2)보다 좁게 형성된다.
베리어 패턴들(BP) 각각은 콘택 플러그들(CT)을 형성하는 공정을 진행하는 동안, 식각 정지막 역할을 할 수 있는 물질로 형성된다. 보다 구체적으로, 베리어 패턴들(BP) 각각은 계단형 절연막(SI)과 다른 물질로 형성될 수 있다. 다시 말해, 베리어 패턴들(BP) 각각이 계단형 절연막(SI)을 식각하는 동안 식각 정지막 역할을 할 수 있도록, 베리어 패턴들(BP)을 위한 물질과 계단형 절연막(SI)을 위한 물질은 상호 식각 선택성을 갖는다. 예를 들어, 계단형 절연막(SI)은 산화막으로 형성될 수 있고, 베리어 패턴들(BP)은 도전물로 형성되거나, 질화막으로 형성될 수 있다. 보다 구체적으로, 베리어 패턴들(BP)은 폴리 실리콘, 질화막, 티타늄 질화막 및 금속막 중 적어도 어느 하나를 포함할 수 있다.
베리어 패턴들(BP)이 콘택 플러그들(CT)을 형성하는 동안, 식각 정지막 역할을 하므로, 콘택 플러그들(CT)이 베리어 패턴들(BP)에 중첩되더라도 콘택 플러그들(CT)은 베리어 패턴들(BP)을 관통하지 못한다. 이로써, 본 발명의 실시 예들은 베리어 패턴들(BP)을 통해 베리어 패턴들(BP)의 제1 폭(W1)만큼 콘택 플러그들(CT)의 정렬 마진을 더 확보할 수 있다.
콘택 플러그들(CT) 각각은 서로 이웃한 베리어 패턴들(BP) 사이에 배치된다. 콘택 플러그들(CT) 및 베리어 패턴들(BP)의 레이아웃은 공정 오차 범위내에서 다양할 수 있다.
이하, 제1 콘택 플러그(CTa), 제1 콘택 플러그(CTa) 양측에 배치된 제1 베리어 패턴(BP1) 및 제2 베리어 패턴(BP2)을 예로 들어, 콘택 플러그들(CT) 및 베리어 패턴들(BP)의 다양한 레이아웃에 대해 설명한다. 제1 콘택 플러그(CTa)는 콘택 플러그들(CT) 중 임의의 어느 하나이고, 제1 베리어 패턴(BP1) 및 제2 베리어 패턴(BP2)은 베리어 패턴들(BP) 중 제2 방향(Ⅱ)으로 이웃한 임의의 한 쌍이다. 제1 콘택 플러그(CTa)에 대한 레이아웃은 콘택 플러그들(CT) 각각에 적용될 수 있으며, 제1 및 제2 베리어 패턴들(BP1, BP2)에 대한 레이아웃은 베리어 패턴들(BP)들 각각에 적용될 수 있다. 한편, 도전패턴들(CP) 중 제1 콘택 플러그(CTa)에 접촉되는 것을 제1 도전패턴(CPa)으로 정의하고, 제1 도전패턴(CPa)의 콘택부를 제1 콘택부(CTPa)로 정의한다.
제1 베리어 패턴(BP1)은 제1 도전패턴(CPa) 상에서 제1 레벨(LV1)에 배치된다. 제2 베리어 패턴(BP2)은 수평적 관점에서 제1 베리어 패턴(BP1)으로부터 이격되고, 수직적 관점에서 제1 도전패턴(CPa) 상에서 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)에 배치된다. 제1 도전패턴(CPa)은 수평방향으로 연장되고, 제1 베리어 패턴(BP1)에 의해 중첩된 제1 콘택부(CTPa)를 갖는다. 수평적 관점에서, 제1 콘택부(CTPa)는 제1 베리어 패턴(BP1)보다 제2 방향(Ⅱ)으로 돌출되도록 연장된다. 즉, 수평적 관점에서, 제1 콘택부(CTPa)는 제1 베리어 패턴(BP1)과 제2 베리어 패턴(BP2) 사이로 연장된다.
제1 콘택 플러그(CTa)는 제1 베리어 패턴(BP1)과 제2 베리어 패턴(BP2) 사이에 배치되고, 제1 콘택부(CTPa)에 접촉된다.
도 1a를 참조하면, 제1 콘택 플러그(CTa)는 제2 베리어 패턴(BP2)의 측벽에 접촉되고, 제1 베리어 패턴(BP1)으로부터 이격될 수 있다. 보다 구체적으로, 제1 콘택 플러그(CTa)의 제1 부분(P1)은 제2 베리어 패턴(BP2)의 측벽에 접촉되어 계단형 절연막(SI)을 관통할 수 있다. 제1 콘택 플러그(CTa)의 제2 부분(P2)은 제2 베리어 패턴(BP2)의 상면에 중첩되지 않고, 제1 부분(P1)으로부터 제1 방향(I)으로 직선형으로 돌출될 수 있다.
도면에 도시하진 않았으나, 제1 콘택 플러그(CTa)는 제1 베리어 패턴(BP1)의 측벽에 접촉되고, 제2 베리어 패턴(BP2)으로부터 이격되어 제1 방향(I)으로 직선형으로 돌출될 수 있다.
도 1b를 참조하면, 제1 콘택 플러그(CTa)는 제2 베리어 패턴(BP2)의 측벽에 접촉되고, 제1 베리어 패턴(BP1)으로부터 이격될 뿐 아니라, 제2 베리어 패턴(BP2)의 상면에 중첩될 수 있다. 보다 구체적으로, 제1 콘택 플러그(CTa)의 제1 부분(P1)은 제2 베리어 패턴(BP2)의 측벽에 접촉되어 계단형 절연막(SI)을 관통할 수 있다. 제1 콘택 플러그(CTa)의 제2 부분(P2)은 제2 베리어 패턴(BP2)의 상면에 중첩되도록 제1 부분(P1)으로부터 제2 방향(Ⅱ)으로 돌출될 수 있다. 제1 콘택 플러그(CTa)의 제2 부분(P2)은 제1 방향(I)으로 연장된다. 제1 콘택 플러그(CTa)는 제2 베리어 패턴(BP2)에 의해 확보된 제1 폭(W1)을 벗어나지 않는 범위에서 제2 베리어 패턴(BP2)의 상면에 중첩된다. 제1 콘택 플러그(CTa)로 채워지는 콘택홀 형성 공정 동안, 제2 베리어 패턴(BP2)이 식각 정지막 역할을 할 수 있다. 이에 따라, 제2 베리어 패턴(BP2)의 상면에 제1 콘택 플러그(CTa)의 제2 부분(P2)이 중첩되더라도, 제1 콘택 플러그(CTa)는 제2 베리어 패턴(BP2)을 관통하지 못한다.
도 1c를 참조하면, 제1 콘택 플러그(CTa)는 제1 베리어 패턴(BP1) 및 제2 베리어 패턴(BP2)으로부터 이격된 위치에서 계단형 절연막(SI)을 관통하여 제1 콘택부(CTPa)에 접촉될 수 있다.
도 1d를 참조하면, 제1 콘택 플러그(CTa)는 제1 베리어 패턴(BP1)의 측벽에 접촉되고, 제2 베리어 패턴(BP2)으로부터 이격될 뿐 아니라, 제1 베리어 패턴(BP1)의 상면에 중첩될 수 있다. 보다 구체적으로, 제1 콘택 플러그(CTa)의 제1 부분(P1)은 제1 베리어 패턴(BP1)의 측벽에 접촉되어 계단형 절연막(SI)을 관통할 수 있다. 제1 콘택 플러그(CTa)의 제2 부분(P2)은 제1 베리어 패턴(BP1)의 상면에 중첩되도록 제1 부분(P1)으로부터 수평방향으로 돌출될 수 있다. 제1 콘택 플러그(CTa)의 제2 부분(P2)은 제1 방향(I)으로 연장된다. 제1 콘택 플러그(CTa)는 제1 베리어 패턴(BP1)에 의해 확보된 제1 폭(W1)을 벗어나지 않는 범위에서 제1 베리어 패턴(BP1)의 상면에 중첩된다. 제1 콘택 플러그(CTa)로 채워지는 콘택홀 형성 공정 동안, 제1 베리어 패턴(BP1)이 식각 정지막 역할을 할 수 있다. 이에 따라, 제1 베리어 패턴(BP1)의 상면에 제1 콘택 플러그(CTa)의 제2 부분(P2)이 중첩되더라도, 제1 콘택 플러그(CTa)는 제1 베리어 패턴(BP1)을 관통하지 못한다.
도 1a, 도 1b 또는 도 1d에 도시된 베리어 패턴들(BP)이 도전물로 형성된 경우, 베리어 패턴들(BP)은 콘택 플러그들(CT)에 각각 접촉되므로 콘택 플러그들(CT)의 저항을 낮추는 역할을 할 수 있다.
도 1a 내지 도 1d에 도시된 구조는 2차원으로 배열된 메모리 셀들을 포함하는 다양한 반도체 장치 또는 3차원으로 배열된 메모리 셀들을 포함하는 다양한 반도체 장치에 적용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 나타내는 도면들이다. 보다 구체적으로, 도 2a는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 워드 라인들을 나타내는 평면도이고, 도 2b는 도 2a에 도시된 X영역의 확대도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 3차원 반도체 장치는 컷팅 구조(CU)에 의해 분리되는 계단형 적층체들(SWS)을 포함한다. 계단형 적층체들(SWS) 각각은 서로 상에 이격되어 적층된 다수의 워드 라인들(WL)을 포함할 수 있다. 워드 라인들(WL)은 메모리 셀들의 게이트들로부터 연장된 도전패턴들이다. 계단형 적층체들(SWS) 각각은 셀 어레이 영역(CAR) 및 콘택 영역(CTR)을 포함할 수 있다.
계단형 적층체들(SWS) 각각의 셀 어레이 영역(CAR)은 채널기둥들(PL)에 의해 관통될 수 있다. 채널기둥들(PL) 각각의 외벽은 다층 메모리막(ML)으로 둘러싸일 수 있다. 계단형 적층체들(SWS) 각각의 콘택 영역(CTR)은 워드 라인들(WL)의 콘택부들(CTP_W)을 포함한다. 워드 라인들(WL)은 콘택부들(CTP_W)이 노출될 수 있도록 계단구조를 형성할 수 있다.
본 발명의 실시 예에 따른 3차원 반도체 장치는 베리어 패턴들(BP)을 포함한다. 베리어 패턴들(BP)은 컷팅 구조(CU)에 의해 서로 분리될 수 있다. 수평적 관점에서, 베리어 패턴들(BP)은 워드 라인들(WL) 측벽들에 나란하게 연장된다.
본 발명의 실시 예에 따른 3차원 반도체 장치는 워드 라인들(WL)에 각각 접촉된 콘택 플러그들(WCT)을 포함한다. 콘택 플러그들(WCT)은 콘택부들(CTP_W)의 끝단들 상에 각각 배치되고, 베리어 패턴들(BP)에 각각 연결될 수 있다. 계단형 적층체들(SWS) 각각은 지지체들(SP)에 의해 관통될 수 있다. 베리어 패턴들(BP) 각각은 지지체들(SP) 중 어느 하나와 콘택 플러그들(WCT) 중 어느 하나의 사이에 배치될 수 있다. 지지체들(SP)과 콘택 플러그들(WCT)은 일직선상에 배치될 수 있으나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 지지체들(SP)과 콘택 플러그들(WCT)은 지그재그로 배치되거나, 사선방향으로 배치될 수 있다.
도 2b를 참조하면, 채널기둥들(PL) 각각은 반도체막으로 형성된 수직채널(VCH)을 포함할 수 있다. 예를 들어, 수직채널(VCH)은 실리콘막으로 형성될 수 있다. 수직채널(VCH)은 다양한 구조로 형성될 수 있다. 예를 들어, 수직채널(VCH)은 코어영역(COA)을 정의하는 환형의 횡단면 형상을 가질 수 있다. 코어영역(COA)은 수직채널(VCH)로 완전히 채워질 수 있다. 다른 예를 들어, 코어영역(COA)은 절연막 및 도프트 반도체막 중 적어도 어느 하나로 채워질 수 있다.
다층 메모리막(ML)은 채널기둥(PL)과 워드 라인(WL) 사이에 배치될 수 있다. 다층 메모리막(ML)은 수직채널(VCH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 워드 라인(WL)과 수직채널(VCH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
메모리 셀은 워드 라인(WL)과 수직채널(VCH)의 교차부에 형성된다. 수직채널(VCH)은 메모리 셀들의 채널로 이용될 수 있다.
도 3a 및 도 3b는 도 2a에 도시된 3차원 반도체 장치의 단면도들이다. 보다 구체적으로, 도 3a는 도 2a에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 3b는 도 2a에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 3a 및 도 3b를 참조하면, 워드 라인들(WL) 사이에 층간 절연막들(ILD)이 배치된다. 층간 절연막들(ILD) 및 워드 라인들(WL)의 적층구조는 도 1a 내지 도 1d에 도시된 층간 절연막들(ILD) 및 도전패턴들(CP)의 적층구조와 동일하다.
층간 절연막들(ILD) 및 워드 라인들(WL)의 적층구조는 계단형 절연막(SI)으로 덮인다. 계단형 절연막(SI)은 도 1a 내지 도 1d에 도시된 계단형 절연막(SI)과 동일하다. 계단형 절연막(SI)의 일부는 도 3a에 도시된 바와 같이, 콘택 플러그들(WCT)에 의해 관통될 수 있다. 콘택 플러그들(WCT)의 배열은 도 3a에 도시된 예로 한정되지 않고, 도 1a 내지 도 1d에 도시된 콘택 플러그들(CT)의 배열들 중 어느 하나와 동일할 수 있다.
계단형 절연막(SI)의 측벽들 상에 베리어 패턴들(BP)이 형성된다. 베리어 패턴들(BP)은 도 1a 내지 도 1d에 도시된 베리어 패턴들(BP)과 동일하다.
층간 절연막들(ILD) 및 워드 라인들(WL)의 적층구조는 도 3a에 도시된 바와 같이, 지지체들(SP)에 의해 더 관통될 수 있다. 지지체들(SP)은 층간 절연막들(ILD) 및 워드 라인들(WL)의 적층방향으로 연장되고, 3차원 반도체 장치를 형성하는 동안, 적층구조를 지지하는 역할을 할 수 있다. 지지체들(SP)은 절연물로 형성된다. 예를 들어, 지지체들(SP)은 산화막으로 형성될 수 있다. 경우에 따라 지지체들(SP)은 생략될 수 있다.
도 3b를 참조하면, 계단형 절연막(SI)의 측벽들과 베리어 패턴들(BP) 사이의 계면들은 워드 라인들(WL)의 측벽들 상에 각각 정렬될 수 있다.
도 4a 내지 도 4h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 특히, 도 4a 내지 도 4h는 도 2a에 도시된 선 A-A'를 따라 절취한 공정 단계별 단면도들을 나타낸다.
도 4a를 참조하면, 미리 형성된 하부 구조(미도시) 상에 교대로 적층된 제1 물질막들(111) 및 제2 물질막들(113)을 포함하는 계단형 적층체(ST)를 형성한다. 하부 구조는 다양한 구성을 포함할 수 있다. 실시 예로서, 하부 구조는 도 5에 도시된 파이프 게이트(PG)를 포함할 수 있다. 다른 실시 예로서 하부 구조는 도 7a 및 도 7b에 도시된 소스 도펀트 영역(SDA)을 포함할 수 있다. 또 다른 실시 예로서, 하부 구조는 도 7c에 도시된 도펀트 영역(DA1)을 포함할 수 있다.
제1 물질막들(111) 및 제2 물질막들(113)은 서로 다른 물질로 형성된다.
제1 실시 예로서, 제1 물질막들(111)은 도전패턴들 사이를 절연할 수 있을 뿐 아니라, 제2 물질막들(113)을 선택적으로 제거하기 위한 후속 식각 공정에서 사용되는 식각물질에 대해 큰 식각 저항성을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화막 등의 산화막으로 형성될 수 있고, 제2 물질막들(113)은 실리콘 질화막등의 질화막으로 형성될 수 있다. 제1 물질막들(111)은 반도체 장치의 제조공정완료 후 층간 절연막들로서 잔류되고, 제2 물질막들(113)은 후속에서 도전패턴들로 대체될 수 있다.
제2 실시 예로서, 제1 물질막들(111)은 도전패턴들 사이를 절연할 수 있는 물질로 형성되고, 제2 물질막들(113)은 도전패턴들을 위한 다양한 도전물로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화막 등의 산화막으로 형성될 수 있고, 제2 물질막들(113)은 실리콘막, 금속막, 및 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 또한, 제2 물질막들(113)은 베리어 메탈막을 더 포함할 수 있다. 제1 물질막들(111)은 반도체 장치의 제조공정완료 후, 층간 절연막들로서 잔류되고, 제2 물질막들(113)은 반도체 장치의 제조공정완료 후, 도전패턴들로서 잔류될 수 있다.
제3 실시 예로서, 제2 물질막들(113)은 도전패턴들을 위한 도전물로 형성되고, 제1 물질막들(111)은 제2 물질막들(113)의 손실을 최소화하면서 선택적으로 제거할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 언도프트 실리콘막으로 형성될 수 있고, 제2 물질막들(113)은 도프트 실리콘막으로 형성될 수 있다. 제1 물질막들(111)은 후속에서 층간 절연막들로 대체될 수 있고, 제2 물질막들(113)은 반도체 장치의 제조공정완료 후, 도전패턴들로서 잔류될 수 있다.
제1 물질막들(111) 및 제2 물질막들(113)은 계단형으로 패터닝되어, 계단형 적층체(ST)를 구성한다. 계단형 적층체(ST)의 스텝들을 통해 제1 물질막들(111)의 각층이 노출되거나, 제2 물질막들(113)의 각층이 노출될 수 있다.
이어서, 계단형 적층체(ST)에 중첩된 계단형 절연막(133)을 형성한다. 계단형 절연막(133)은 계단형 적층체(ST)의 스텝들 측벽들(115)에 각각 중첩된 측벽들(135)을 갖도록 형성될 수 있다. 이를 위해, 계단형 절연막(133)은 계단형 적층체(ST)의 측벽들(115) 상에서보다 계단형 적층체(ST)의 상면들(117) 상에서 더 두껍게 형성될 수 있다. 계단형 절연막(133)은 산화막으로 형성될 수 있다.
도 4b를 참조하면, 계단형 절연막(133)의 표면 상에 베리어막(141)을 형성한다. 베리어막(141)은 계단형 절연막(133), 층간 절연막, 및 후속에서 형성될 평탄화 절연패턴 각각과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 베리어막(141)은 도전물로 형성되거나, 절연물로 형성될 수 있다. 보다 구체적으로 베리어막(141)은 질화막, 폴리 실리콘막, 티타늄 질화막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 베리어막(141)은 계단형 절연막(133)의 표면 상에 컨포멀하게 증착될 수 있다.
도 4c를 참조하면, 계단형 절연막(133)의 상면이 노출되도록 도 4b에 도시된 베리어막(141)을 식각한다. 이로써, 계단형 절연막(133)의 측벽들(135) 상에 베리어 패턴들(141P)이 형성되고, 베리어 패턴들(141P)은 서로 이격될 수 있다.
도 4d를 참조하면, 계단형 절연막(133) 및 베리어 패턴들(141P)을 덮는 평탄화 절연패턴(151P)을 형성한다. 평탄화 절연패턴(151P)은 산화물로 형성되고, 표면이 평탄할 수 있다.
도 4e 및 도 4f는 도 4a를 참조하여 설명한 제1 실시 예의 경우를 예로 들어 도시하였다.
도 4e를 참조하면, 지지체들(161)을 형성할 수 있다. 지지체들(161)의 형성 공정은 경우에 따라 생략될 수 있다. 예를 들어, 도 4a를 참조하여 설명한 제2 실시 예의 경우, 지지체들(161)의 형성 공정은 생략될 수 있다.
지지체들(161)을 형성한 이후, 도 4a를 참조하여 설명한 제2 물질막들(113)을 선택적으로 제거한다. 이로써, 제1 물질막들(111) 사이와, 최상층 제1 물질막(111)과 계단형 절연막(133) 사이에서 게이트 영역들(GA)이 개구될 수 있다. 게이트 영역들(GA)을 형성하는 단계는 도 2a에 도시된 컷팅 구조(CU)를 구성하는 슬릿을 형성하는 단계 및 슬릿을 통해 제2 물질막들을 선택적으로 제거하는 단계를 포함할 수 있다.
도 4f를 참조하면, 도 4e에 도시된 게이트 영역들(GA)은 도전패턴들(171)로 각각 채워질 수 있다. 도전패턴들(171)을 형성하는 단계는 도 4e에 도시된 게이트 영역들(GA)을 도전물로 채우는 단계 및 도전물을 다수의 도전패턴들(171)로 분리하는 단계를 포함할 수 있다.
도전물은 도 2a에 도시된 컷팅 구조(CU)의 슬릿을 통해 도 4e에 도시된 게이트 영역들(GA)로 유입될 수 있다. 도전패턴들(171) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(171) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 도전패턴들(171) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어 메탈막을 더 포함할 수 있다. 도전패턴들(171)은 도 2a 및 도 2b와, 도 3a 및 도 3b에 도시된 워드 라인들(WL)로 이용될 수 있다.
도면에 도시되진 않았으나, 도전패턴들(171) 형성 후, 컷팅 구조의 슬릿은 절연물로 채워질 수 있다. 이로써, 절연물로 채워진 슬릿으로 구성된 컷팅 구조(도 2a의 CU)를 형성될 수 있다.
도 4e 및 도 4f는 제2 물질막들이 도전패턴들로 대체되는 제1 실시 예의 경우를 예시하여 설명하였으나, 본 발명은 이에 제한되지 않는다.
예를 들어, 도 4a를 참조하여 설명한 제2 실시 예의 경우, 제2 물질막들을 도전패턴들로 대체하는 공정을 생략하고, 도 4g에 도시된 후속 공정을 실시할 수 있다. 또 다른 예를 들어, 도 4a를 참조하여 설명한 제3 실시 예의 경우, 제1 물질막들을 층간 절연막들로 대체한 후, 도 4g에 도시된 후속 공정을 실시할 수 있다.
도 4g를 참조하면, 평탄화 절연패턴(151P) 및 계단형 절연막(133)을 관통하는 콘택홀들(190)을 형성한다. 콘택홀들(190)은 스텝들을 구성하는 도전패턴들(171)의 일부들을 각각 노출한다. 콘택홀들(190)을 형성하기 위해 평탄화 절연패턴(151P) 및 계단형 절연막(133)을 식각하는 동안, 베리어 패턴들(141P)은 식각 정지막 역할을 할 수 있다. 콘택홀들(190) 각각은 베리어 패턴들(141P) 중 서로 이웃한 한 쌍의 제1 및 제2 베리어 패턴들 사이에 배치된다. 콘택홀들(190)은 도 4g에 도시된 경우로 한정되지 않으며, 도 1a 내지 도 1d에 도시된 콘택 플러그들과 같이 공정 오차 범위 내에서 다양한 레이아웃을 가질 수 있다.
도 4h를 참조하면, 콘택홀들(190) 내부를 각각 도전물로 채운다. 이로써, 콘택홀들(190) 내부에 도전패턴들(171)에 접촉된 콘택 플러그들(191)이 형성된다.
도 5는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 나타내는 단면도이다. 도 5에 도시된 반도체 장치는 도 2a 및 도 2b에 도시된 구조를 포함할 수 있다.
도 5를 참조하면, 3차원 메모리 장치는 메모리 스트링(MCR)을 포함한다. 메모리 스트링(MCR)은 파이프 채널(PCH) 및 파이프 채널(PCH)에 연결된 적어도 한 쌍의 제1 및 제2 수직채널들(VCH1, VCH2)을 따라 정의될 수 있다. 도 5는 설명의 편의를 위해, 파이프 채널(PCH)에 연결된 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하여 U타입으로 정의된 메모리 스트링(MCR)을 도시하였으나, 메모리 스트링(MCR)은 W타입 등 다양한 구조로 형성될 수 있다.
제1 수직채널(VCH1) 및 제2 수직채널(VCH2) 각각은 제1 방향(I)으로 연장된다. 제1 수직채널(VCH1)은 제1 계단형 적층체(SWS1)를 관통하고, 제2 수직채널(VCH2)은 제2 계단형 적층체(SWS2)를 관통한다. 제1 계단형 적층체(SWS1) 및 제2 계단형 적층체(SWS2) 각각은 콘택부들(CTP_S, CTP_W)을 포함한다. 콘택부들(CTP_S, CTP_W)은 수평적 관점에서 제1 방향(I)에 교차되는 제2 방향(Ⅱ)으로 배열될 수 있다. 도 5는 제2 계단형 적층체(SWS2)의 콘택부들(CTP_S, CTP_W)만을 도시하였으나, 제1 계단형 적층체(SWS1) 또한 제2 방향(Ⅱ)으로 배열된 콘택부들을 포함할 수 있다.
제1 계단형 적층체(SWS1)와 제2 계단형 적층체(SWS2)는 서로 동일한 적층구조로 형성될 수 있다. 제1 계단형 적층체(SWS1)와 제2 계단형 적층체(SWS2)는 컷팅 구조(CU)를 통해 서로 분리되고, 제3 방향(Ⅲ)으로 서로 이웃할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)에 교차되는 방향이다.
제1 계단형 적층체(SWS1)와 제2 계단형 적층체(SWS2) 각각의 적층구조는 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(DSL, WLd, SSL, WLs)을 포함한다. 보다 구체적으로, 제1 계단형 적층체(SWS1)의 도전패턴들은 서로 상에 이격되어 적층된 드레인측 워드 라인들(WLd), 및 드레인측 워드 라인들(WLd) 상에 배치된 적어도 하나의 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 제2 계단형 적층체(SWS2)의 도전패턴들은 서로 상에 이격되어 적층된 소스측 워드 라인들(WLs), 및 소스측 워드 라인들(WLs) 상에 배치된 적어도 하나의 소스 셀렉트 라인(SSL)을 포함할 수 있다.
제1 계단형 적층체(SWS1) 및 제2 계단형 적층체(SWS2)는 계단형 절연막(SI)으로 덮이고, 계단형 절연막(SI)은 컷팅 구조(CU)에 의해 관통될 수 있다. 제1 및 제2 수직채널들(VCH1 및 VCH2)은 계단형 절연막(SI)을 관통하도록 연장될 수 있다.
파이프 채널(PCH)은 제1 계단형 적층체(SWS1) 및 제2 계단형 적층체(SWS2) 아래에 배치된 파이프 게이트(PG) 내부에 매립된다. 파이프 게이트(PG)는 다양한 도전물로 형성될 수 있으다. 예를 들어, 파이프 게이트(PG)는 다중층으로 적층된 도프트 실리콘막들을 포함할 수 있다. 컷팅 구조(CU)는 파이프 게이트(PG)에 중첩될 수 있다.
파이프 채널(PCH)은 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)에 일체화될 수 있다. 상술한 바와 같이, 파이프 채널(PCH), 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하는 채널막(CH)은 메모리 스트링(MCR)의 채널로 이용된다. 채널막(CH)은 실리콘과 같은 반도체막으로 형성될 수 있다.
채널막(CH)의 외벽을 따라 다층 메모리막(ML)이 연장될 수 있다. 다층 메모리막(ML)은 도 2b를 참조하여 상술한 물질막들로 구성될 수 있다. 채널막(CH)의 코어영역은 코어 절연막(CO)으로 채워질 수 있다. 코어 절연막(CO)은 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)보다 낮게 형성될 수 있다. 제1 및 제2 도프트 반도체패턴들(CAP1, CAP2)은 코어 절연막(CO)의 양단 상에 각각 배치된다. 제1 도프트 반도체패턴(CAP1)은 드레인 정션으로 이용될 수 있다. 제2 도프트 반도체패턴(CAP2)은 소스 졍선으로 이용될 수 있다. 제1 및 제2 도프트 반도체패턴들(CAP1, CAP2) 각각은 도프트 실리콘막으로 형성될 수 있다.
계단형 절연막(SI)의 측벽들 상에는 베리어 패턴들(BP)이 형성될 수 있다. 베리어 패턴들(BP) 및 계단형 절연막(SI)은 평탄화 절연패턴(PD)으로 덮인다. 베리어 패턴들(BP)과 계단형 절연막(SI) 각각의 구조 및 물질은 도 1a 내지 도 1d를 참조하여 상술한 바와 동일하다. 평탄화 절연패턴(PD)과 계단형 절연막(SI)은 제1 방향(I)으로 연장된 지지체들(SP)에 의해 관통될 수 있다. 지지체들(SP)은 제1 계단형 적층체(SWS1) 및 제2 계단형 적층체(SWS2) 각각의 콘택부들(CTP_S, CTP_W)을 관통할 수 있다. 이에 따르면, 지지체들(SP)은 도전패턴들(DSL, WLd, SSL, WLs) 중 적어도 어느 하나를 관통할 수 있다.
평탄화 절연패턴(PD) 상에는 식각 정지막(ES) 및 제1 내지 제3 상부 절연막들(UI1 내지 UI3)이 적층될 수 있다. 식각 정지막(ES)은 질화막으로 형성될 수 있다. 제1 상부 절연막(UI1)은 식각 정지막(ES) 상에 형성되고, 산화막으로 형성될 수 있다. 식각 정지막(ES) 및 제1 상부 절연막(UI1)은 콘택 플러그들(CT1, CT2, SCT, WCT)에 의해 관통된다.
콘택 플러그들(CT1, CT2, SCT, WCT)은 셀 영역(CAR)에 배치된 제1 및 제2 콘택 플러그들(CT1, CT2)과 콘택 영역(CTR)에 배치된 셀렉트 콘택 플러그(SCT) 및 워드 콘택 플러그들(WCT)을 포함한다. 제1 콘택 플러그(CT1)는 제1 도프트 반도체 패턴(CAP1)에 접촉되고, 제2 콘택 플러그(CT2)는 제2 도프트 반도체 패턴(CAP2)에 접촉되고, 셀렉트 콘택 플러그(SCT)는 셀렉트 라인(예를 들어, SSL)에 접촉되고, 워드 콘택 플러그들(WCT)은 워드 라인들(예를 들어, WLs)에 각각 접촉된다. 셀렉트 콘택 플러그(SCT) 및 워드 콘택 플러그들(WCT)은 평탄화 절연 패턴(PD) 및 계단형 절연막(SI)을 더 관통한다. 베리어 패턴들(BP) 각각은 서로 이웃한 콘택 플러그와 지지체 사이에 배치될 수 있다. 다시 말해, 콘택 영역(CTR)에 배치된 콘택 플러그들(SCT, WCT) 중 어느 하나와 지지체들(SP) 중 어느 하나의 사이에 베리어 패턴들(BP) 중 어느 하나가 배치될 수 있다.
제1 상부 절연막(UI1) 상에 공통 소스 라인(CSL) 및 제1 연결 배선들(LL1)이 형성될 수 있다. 공통 소스 라인(CSL)은 제2 콘택 플러그(CT2)에 연결되고, 제1 연결 배선들(LL1)은 콘택 영역(CTR)에 배치된 콘택 플러그들(SCT, WCT) 각각에 연결된다. 제1 연결 배선들(LL1) 각각은 콘택 마진을 증대시키기 위한 패드 역할을 할 수 있다.
공통 소스 라인(CSL) 및 제1 연결 배선들(LL1)은 제1 상부 절연막(UI1) 상에 적층된 제2 상부 절연막(UI2)을 관통하도록 형성될 수 있다.
제2 상부 절연막(UI2) 상에 형성된 제3 상부 절연막(UI3)은 상부 콘택 플러그들(UCT)에 의해 관통될 수 있다. 상부 콘택 플러그들(UCT)은 제1 연결 배선들(LL1)에 각각 접촉된다.
제1 연결 배선들(LL1)은 상부 콘택 플러그들(UCT)을 경유하여, 제3 상부 절연막(UI3) 상에 형성된 제2 연결 배선들(LL2)에 각각 연결된다. 제2 연결 배선들(LL2)은 비트 라인(BL)과 동일층에 배치될 수 있다. 비트 라인(BL)은 제2 및 제3 상부 절연막들(UI2 및 UI3)을 관통하도록 연장된 제1 콘택 플러그(CT1)를 경유하여, 제1 도프트 반도체 패턴(CAP1)에 전기적으로 연결될 수 있다.
도 5에 도시된 구조에 따르면, 제1 수직채널(VCH1)과 드레인 셀렉트 라인(DSL)의 교차부에 드레인 셀렉트 트랜지스터가 형성되고, 제1 수직채널(VCH1)과 드레인측 워드 라인들(WLd)의 교차부들에 드레인측 메모리 셀들이 형성된다. 드레인측 메모리 셀들 및 드레인 셀렉트 트랜지스터는 제1 수직채널(VCH1)에 의해 직렬로 연결된다.
또한, 제2 수직채널(VCH2)과 소스 셀렉트 라인(SSL)의 교차부에 소스 셀렉트 트랜지스터가 형성되고, 제2 수직채널(VCH2)과 소스측 워드 라인들(WLs)의 교차부들에 소스측 메모리 셀들이 형성된다. 소스측 메모리 셀들 및 소스 셀렉트 트랜지스터는 제2 수직채널(VCH2)에 의해 직렬로 연결된다.
소스측 메모리 셀들과 드레인측 메모리 셀들은 파이프 채널(PCH)과 파이프 게이트(PG)의 교차부에 형성된 파이프 트랜지스터에 의해 직렬로 연결된다.
결과적으로, 도 5에 도시된 메모리 스트링(MCR)은 파이프 채널(PCH), 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하는 채널막(CH)에 의해 직렬로 연결된 드레인 셀렉트 트랜지스터, 드레인측 메모리 셀들, 파이프 트랜지스터, 소스측 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함할 수 있다.
도 6a 내지 도 6f는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조방법을 나타내는 단면도들이다. 도 6a 내지 도 6f에 도시된 제조방법은 도 5에 도시된 반도체 장치를 형성하는데 이용될 수 있다. 도 6a 내지 도 6f는 도 5에 도시된 제2 방향(Ⅱ)을 따라 절취한 공정 단면도들을 나타내고, 주변영역(PERI)의 일부까지 확장된 단면을 나타낸다. 주변영역(PERI)은 메모리 스트링을 제어하기 위한 주변회로가 배치되는 영역일 수 있다.
도 6a를 참조하면, 소자 분리막(isolation layer: 202)에 의해 활성 영역이 구획되고, 상부에 게이트 절연막(203)이 형성된 반도체 기판(201) 상에 제1 도전막을 형성한다. 이 후, 제1 도전막을 패터닝하여, 제1 도전막을 파이프 게이트(205PG)와 구동 게이트(205DG)로 분리할 수 있다. 구동 게이트(205DG)는 주변회로를 구성하는 구동 트랜지스터(PTR)의 게이트 전극으로 이용될 수 있다. 이후, 구동 게이트(205DG) 양측의 반도체 기판(201) 내부에 n형 또는 p형 불순물을 주입하여 정션영역들(Jn)을 형성할 수 있다.
이 후, 파이프 게이트(205PG)와 구동 게이트(205DG) 사이를 절연하는 하부 절연막(207)을 형성할 수 있다. 이어서, 파이프 게이트(205PG) 내부에 파이프 트렌치(PT)를 형성할 수 있다.
이 후, 파이프 트렌치(PT)를 포함하는 파이프 게이트(205PG)상에 도 4a를 참조하여 상술한 계단형 적층체(ST)를 형성할 수 있다. 계단형 적층체(ST)는 반도체 기판(201)의 셀 어레이 영역(CAR) 상으로부터 콘택영역(CTR) 상으로 연장된다. 계단형 적층체(ST)는 반도체 기판(201)의 주변영역(PERI)에 중첩되지 않도록 패터닝될 수 있다.
이어서, 계단형 적층체(ST) 상에 형성된 마스크 패턴(231)을 식각 베리어로 이용한 식각 공정으로, 계단형 적층체(ST)를 식각한다. 이로써, 계단형 적층체(ST)를 관통하고, 파이프 트렌치(PT)에 연결된 채널홀(221)이 형성된다.
이 후, 채널홀(221) 및 파이프 트렌치(PT)의 표면 상에 다층 메모리막(223) 및 채널막(225)을 순차로 형성한다. 채널홀(221) 및 파이프 트렌치(PT)의 중심부는 채널막(225)으로 완전히 채워질 수 있다. 채널홀(221) 및 파이프 트렌치(PT)의 중심부가 채널막(225)으로 완전히 채워지지 않은 경우, 채널홀(221) 및 파이프 트렌치(PT)의 중심부를 코어 절연막(227)으로 채운다. 코어 절연막(227)은 채널홀(221)보다 낮은 높이를 갖도록 리세스 될 수 있다. 코어 절연막(227)의 리세스에 의해 노출된 채널홀(221)의 상단은 도프트 반도체 패턴(229)으로 채워질 수 있다.
도 6b를 참조하면, 도 6a에 도시된 마스크 패턴(231)을 제거한 후, 도 4a를 참조하여 상술한 계단형 절연막(233)을 형성할 수 있다. 이어서, 도 4b 및 도 4c를 참조하여 상술한 공정들을 이용하여 베리어 패턴들(241P)을 형성한다.
이 후, 계단형 절연막(233) 및 베리어 패턴들(241P)을 덮는 절연막(251)을 형성한다. 절연막(251)은 계단형 절연막(233) 및 계단형 적층체(ST)에 의한 단차를 완전히 매립할 수 있는 두께로 형성될 수 있으며, 산화물로 형성될 수 있다.
도 6c를 참조하면, 계단형 적층체(ST)로 인해 발생되는 절연막(도 6b의 251)의 단차를 줄이기 위해, 주변영역(PERI)을 차단하는 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 절연막의 일부를 식각할 수 있다. 이로써, 절연패턴(251P1)이 형성될 수 있다. 절연패턴(251P1) 형성 후, 마스크 패턴은 제거될 수 있다.
도 6d를 참조하면, 도 6c에 도시된 절연패턴(251P1)의 표면을 더욱 평탄화하기 위해, 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방식 등의 평탄화 공정으로, 절연패턴(251P1)의 표면을 연마할 수 있다. 이로써, 평탄화 절연패턴(251P2)이 형성될 수 있다. 평탄화 공정은 도프트 반도체 패턴(229)이 노출되도록 실시될 수 있으며, 계단형 절연막(233)의 표면 일부와 베리어 패턴들(241P) 중 최상층 패턴(TP)이 평탄화 절연패턴(251P2)과 함께 연마될 수 있다.
도 6e를 참조하면, 도 4e를 참조하여 상술한 바와 동일하게 지지체들(261)을 형성할 수 있다. 지지체들(261)은 파이프 게이트(205PG) 상에 정렬될 수 있다.
도 6f를 참조하면, 도 4e 및 도 4f를 참조하여 상술한 공정들을 이용하여, 계단형 적층체의 물질막들 중 일부를 도전패턴들(271)로 대체할 수 있다.
이어서, 평탄화 절연패턴(251P2) 및 계단형 절연막(233)에 중첩되도록 연장된 식각 정지막(281)을 형성할 수 있다. 식각 정지막(281)은 평탄화 절연패턴(251P2) 및 계단형 절연막(233)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 평탄화 절연패턴(251P2) 및 계단형 절연막(233)은 산화막으로 형성되고, 식각 정지막(281)은 질화막으로 형성될 수 있다.
이 후, 식각 정지막(281) 상에 상부 절연막(283)을 형성할 수 있다. 상부 절연막(283)은 식각 정지막(281)과 다른 식각률을 갖는 물질로 형성될 수 있으며, 예를 들어, 산화막으로 형성될 수 있다.
이 후, 콘택 플러그들(291SCT, 291WCT, 293, 295)을 형성할 수 있다. 콘택 플러그들(291SCT, 291WCT, 293, 295)은 상부 절연막(283) 및 식각 정지막(281)을 관통할 수 있다. 도전패턴들(271)에 연결된 콘택 플러그들(291SCT, 291WCT) 및 구동 트랜지스터(PTR)에 연결된 콘택 플러그들(295)은 평탄화 절연패턴(251P2) 및 계단형 절연막(233)을 더 관통하도록 연장된다. 구동 트랜지스터(PTR)에 연결된 콘택 플러그들(295)은 하부 절연막(207)을 더 관통하도록 연장된다.
콘택 플러그들(291SCT, 291WCT)은 도 1a 내지 도 1d를 참조하여 상술한 레이아웃 중 어느 하나의 레이아웃을 갖도록 배치될 수 있다. 콘택 플러그들(291SCT, 291WCT)을 형성하는 과정에서, 베리어 패턴들(241P)은 식각 정지막 역할을 할 수 있다.
이어서, 도 5에 도시된 공통 소스 라인(CSL), 제1 연결배선들(LL1), 상부 콘택 플러그(UCT), 비트 라인(BL) 및 제2 연결배선들(LL2)을 형성하기 위한 후속의 공정들이 진행될 수 있다.
도 7a 내지 도 7c는 본 발명의 다양한 실시 예들에 따른 3차원 반도체 장치를 나타내는 단면도들이다.
도 7a 내지 도 7c를 참조하면, 3차원 메모리 장치는 스트레이트 타입의 메모리 스트링(MCR')을 포함할 수 있다. 메모리 스트링(MCR')은 계단형 적층체(SWS)의 적어도 일부를 관통하는 수직채널(VCH)를 포함한다.
계단형 적층체(SWS)는 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(SSL, WL, DSL)을 포함한다. 보다 구체적으로, 계단형 적층체(SWS)의 도전패턴들은 서로 상에 이격되어 적층된 워드 라인들(WL), 워드라인들(WL) 상에 배치된 적어도 하나의 드레인 셀렉트 라인(DSL), 및 워드 라인들(WL) 아래에 배치된 적어도 하나의 소스 셀렉트 라인(SSL)을 포함할 수 있다. 계단형 적층체(SWS)는 계단형 절연막(SI)으로 덮인다.
도 7a를 참조하면, 수직채널(VCH)은 계단형 적층체(SWS)를 완전히 관통할 수 있다. 이 경우, 수직채널(VCH)은 계단형 적층체(SWS) 아래에 배치된 소스 도펀트 영역(SDA)에 직접 접촉된 바닥면을 포함할 수 있다.
도 7b를 참조하면, 수직채널(VCH)은 수직채널(VCH) 아래에 배치된 하부채널(LPC)을 경유하여, 계단형 적층체(SWS) 아래에 배치된 소스 도펀트 영역(SDA)에 연결될 수 있다. 이 경우, 수직채널(VCH)은 계단형 적층체(SWS)의 워드 라인들(WL)을 완전히 관통하도록 형성되고, 하부채널(LPC)은 소스 셀렉트 라인(SSL)을 완전히 관통하도록 형성될 수 있다. 하부채널(LPC)은 소스 도펀트 영역(SDA)을 시드막으로 이용한 에피택시얼등의 성장방식으로 형성되거나, 반도체막의 증착방식을 이용하여 형성될 수 있다. 하부채널(LPC)는 소스 셀렉트 트랜지스터의 채널로 이용되고, 하부채널(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 하부채널(LPC)은 도프트 반도체막으로 형성된다.
도 7a 및 도 7b에 도시된 소스 도펀트 영역(SDA)은 도프트 반도체막으로 형성될 수 있으며, 소스 정션 또는 공통 소스 라인으로 이용될 수 있다. 도 7a 및 도 7b에 도시된 수직채널(VCH)의 측벽은 도 2b를 참조하여 상술한 다층 메모리막(ML)으로 둘러싸일 수 있다.
도 7c를 참조하면, 수직채널(VCH)은 계단형 적층체(SWS) 아래에 배치된 제1 및 제2 도펀트 영역들(DA1, DA2) 내부로 연장될 수 있다. 제1 및 제2 도펀트 영역들(DA1, DA2)은 소스 도펀트 또는 웰 도펀트로 도핑될 수 있다. 예를 들어, 제1 및 제2 도펀트 영역들(DA1, DA2) 각각은 n형 도펀트가 도핑된 도프트 반도체막으로 형성되거나, p형 도펀트가 도핑된 도프트 반도체막으로 형성될 수 있다. 수직채널(VCH)은 제2 도펀트 영역(DA2)에 직접 접촉된 측벽을 포함할 수 있다. 제2 도펀트 영역(DA2)은 수직채널(VCH)의 외벽을 따라 연장된 다층 메모리막을 측부로 관통하여 다층 메모리막을 제1 다층 메모리패턴(ML1)과 제2 다층 메모리패턴(ML2)으로 분리할 수 있다. 제1 다층 메모리패턴(ML1)과 제2 다층 메모리패턴(ML2) 각각은 도 2b를 참조하여 상술한 다층 메모리막과 동일한 물질막들을 포함한다.
도 7a 내지 도 7c를 참조하면, 수직채널(VCH)은 반도체막으로 형성되고, 수직채널(VCH)의 코어영역은 코어 절연막(CO)으로 채워질 수 있다. 코어 절연막(CO)은 수직채널(VCH)보다 낮게 형성될 수 있다. 도프트 반도체패턴(CAP)은 코어 절연막(CO)의 상에 배치된다. 도프트 반도체패턴(CAP)은 드레인 정션으로 이용될 수 있다.
계단형 절연막(SI)의 측벽들 상에는 베리어 패턴들(BP)이 형성될 수 있다. 베리어 패턴들(BP) 및 계단형 절연막(SI)은 평탄화 절연패턴(PD)으로 덮인다. 베리어 패턴들(BP)과 계단형 절연막(SI) 각각의 구조 및 물질은 도 1a 내지 도 1d를 참조하여 상술한 바와 동일하다. 평탄화 절연패턴(PD)과 계단형 절연막(SI)은 제1 방향(I)으로 연장된 지지체들(SP)에 의해 관통될 수 있다.
평탄화 절연패턴(PD) 상에 식각 정지막(ES) 및 상부 절연막(UI)이 적층될 수 있다. 식각 정지막(ES) 및 상부 절연막(UI)은 콘택 플러그들(CT, SCT1, WCT, SCT2)에 의해 관통될 수 있다.
콘택 플러그들(CT, SCT1, WCT, SCT2)은 도프트 반도체 패턴(CAP)에 접촉된 비트 콘택 플러그(CT), 드레인 셀렉트 라인(DSL)에 접촉된 제1 셀렉트 콘택 플러그(SCT1), 소스 셀렉트 라인(SSL)에 접촉된 제2 셀렉트 콘택 플러그(SCT2), 및 워드 라인들(WL)에 각각 접촉된 워드 콘택 플러그들(WCT)을 포함한다. 제1 및 제2 셀렉트 콘택 플러그들(SCT1, SCT2), 및 워드 콘택 플러그들(WCT)은 평탄화 절연 패턴(PD) 및 계단형 절연막(SI)을 더 관통한다.
상부 절연막(UI) 상에 비트 라인(BL) 및 연결 배선들(LL)이 형성될 수 있다. 비트 라인(BL)은 비트 콘택 플러그(CT)에 연결되고, 연결 배선들(LL)은 제1 셀렉트 콘택 플러그(SCT1), 제2 셀렉트 콘택 플러그(SCT2), 및 워드 콘택 플러그들(WCT)에 각각 연결된다.
도 7a 내지 도 7c에 도시된 구조에 따르면, 메모리 스트링(MCR')은 수직채널(VCH) 각각을 따라 직렬로 연결된 메모리 셀들을 포함한다. 메모리 셀들은 수직채널(VCH)과 워드 라인들(WL)의 교차부들에 형성된다. 또한, 메모리 스트링(MCR')은 수직채널(VCH)에 의해 메모리 셀들에 직렬로 연결된 드레인 셀렉트 트랜지스터를 포함한다. 드레인 셀렉트 트랜지스터는 수직채널(VCH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 또한, 메모리 스트링(MCR')은 수직채널(VCH) 또는 하부채널(LPC)에 의해 메모리 셀들에 직렬로 연결된 소스 셀렉트 트랜지스터를 포함한다. 소스 셀렉트 트랜지스터는 수직채널(VCH)과 소스 셀렉트 라인(SSL)의 교차부 또는 하부채널(LPC)과 소스 셀렉트 라인(SSL)의 교차부에 형성된다.
도 7a 내지 도 7c에 도시된 3차원 반도체 장치는 도 4a 내지 도 4h에 도시된 제조공정들을 이용하거나, 도 6a 내지 도 6f에 도시된 제조공정들을 이용하여 형성될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 기판(SUB), 기판(SUB) 상에 배치된 주변 회로 구조체(PC), 주변 회로 구조체(PC) 상에 배치된 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다. 메모리 블록들(BLK1 내지 BLKn) 각각은 도 5, 도 7a 내지 도 7c에 도시된 메모리 스트링들 중 적어도 어느 하나에 연결된 계단형 적층체를 포함할 수 있다.
주변 회로 구조체(PC)는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 포함할 수 있다. 주변 회로 구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로 구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)의 계단형 적층체에 중첩될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
CP, 171, DSL, SSL, WL, WLd, WLs, 271: 도전패턴
SI, 133, 233: 계단형 절연막
CTP, CTP_S, CTP_W: 콘택부
CT, WCT, 191, SCT, 291STT, 291WCT, SCT1, SCT2:콘택 플러그
BP, 141P, 241P: 베리어 패턴
ILD: 층간 절연막
CH, 225: 채널막
ML, 223: 다층 메모리막
SP, 161, 261: 지지체
111: 제1 물질막
113: 제2 물질막
SWS, SWS1, SWS2: 계단형 적층체

Claims (30)

  1. 제1 방향으로 서로 이격되어 적층되고, 계단구조를 이루며 적층된 도전패턴들;
    상기 계단구조에 중첩된 계단형 절연막;
    상기 계단구조를 통해 노출된 상기 도전패턴들의 콘택부들 각각에 접촉되고, 상기 계단형 절연막을 관통하여 상기 제1 방향으로 연장된 콘택 플러그들; 및
    상기 계단형 절연막의 측벽들 상에 서로 이격되어 배치된 베리어 패턴들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 계단형 절연막의 상기 측벽들과 상기 베리어 패턴들 사이의 계면들은 상기 도전패턴들의 측벽들 상에 각각 정렬된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 베리어 패턴들은 상기 콘택부들의 배열방향으로 서로 이격된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 베리어 패턴들은 서로 다른 레벨들에 배치된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 콘택 플러그들 각각은 서로 이웃한 상기 베리어 패턴들 사이에 배치된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 베리어 패턴들은 상기 콘택 플러그들 각각의 양측에 배치된 제1 베리어 패턴 및 제2 베리어 패턴을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항이 있어서,
    상기 콘택 플러그들 각각은 상기 제1 및 제2 베리어 패턴들 중 어느 하나의 측벽에 접촉되고, 나머지 하나로부터 이격된 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항이 있어서,
    상기 콘택 플러그들 각각은 상기 제1 및 상기 제2 베리어 패턴들로부터 이격된 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항이 있어서,
    상기 콘택 플러그들 각각은
    상기 제1 및 제2 베리어 패턴들 중 어느 하나의 측벽을 따라 연장되고, 나머지 하나로부터 이격된 제1 부분; 및
    상기 제1 및 제2 베리어 패턴들 중 상기 제1 부분에 접촉된 상기 어느 하나의 상면에 중첩되도록 상기 제1 부분으로부터 돌출된 제2 부분을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 콘택부들의 배열방향에서,
    상기 베리어 패턴들 각각의 폭은 상기 콘택부들 각각의 폭보다 좁게 형성된 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 베리어 패턴들은 상기 계단형 절연막과 다른 물질로 형성된 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 베리어 패턴들은 도전물로 형성된 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 베리어 패턴들은 폴리 실리콘, 질화막, 티타늄 질화막, 및 금속막 중 적어도 어느 하나를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항이 있어서,
    상기 도전패턴들 사이에 배치된 층간 절연막들;
    상기 층간 절연막들 및 상기 도전패턴들을 관통하는 채널막; 및
    상기 도전패턴들 각각과 상기 채널막 사이에 배치된 다층 메모리막을 더 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전패턴들 중 적어도 어느 하나를 관통하여 상기 제1 방향으로 연장된 지지체들을 더 포함하고,
    상기 베리어 패턴들 중 적어도 어느 하나는 상기 지지체들 중 어느 하나와 상기 콘택 플러그들 중 어느 하나의 사이에 배치된 반도체 장치.
  16. 콘택부를 포함하고, 수평방향으로 연장된 도전패턴;
    상기 도전패턴 상에서 제1 레벨에 배치된 제1 베리어 패턴;
    상기 도전패턴 상에서 상기 제1 레벨보다 낮은 제2 레벨에 배치되고, 상기 수평방향에서 상기 제1 베리어 패턴으로부터 이격된 제2 베리어 패턴; 및
    상기 제1 베리어 패턴과 상기 제2 베리어 패턴 사이에 배치되고, 상기 콘택부에 접촉되어 수직방향으로 연장된 콘택 플러그를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 및 제2 베리어 패턴들과 상기 도전패턴 사이에 배치된 계단형 절연막을 더 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 및 제2 베리어 패턴들은 폴리 실리콘, 질화막, 티타늄 질화막, 및 금속막 중 적어도 어느 하나를 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 콘택 플러그는 상기 제1 및 제2 베리어 패턴들 중 어느 하나의 측벽에 접촉되고, 나머지 하나로부터 이격된 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 콘택 플러그는 상기 제1 베리어 패턴 및 상기 제2 베리어 패턴으로부터 이격된 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 콘택 플러그는,
    상기 제1 및 제2 베리어 패턴들 중 어느 하나의 측벽 및 상면을 따라 연장되고, 나머지 하나로부터 이격된 반도체 장치.
  22. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 계단형 적층체를 형성하는 단계;
    상기 계단형 적층체에 중첩된 계단형 절연막을 형성하는 단계;
    상기 계단형 절연막의 측벽들 상에 서로 이격된 베리어 패턴들을 형성하는 단계; 및
    상기 베리어 패턴들 사이의 상기 계단형 절연막을 관통하는 콘택 플러그들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 베리어 패턴들을 형성하는 단계는,
    상기 계단형 절연막의 표면 상에 베리어막을 형성하는 단계; 및
    상기 계단형 절연막의 상면이 노출되도록 상기 베리어막을 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 계단형 적층체를 관통하는 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 베리어 패턴들은 도전물로 형성되는 반도체 장치의 제조방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항이 있어서,
    상기 베리어 패턴들 각각은 폴리 실리콘, 질화막, 티타늄 질화막, 및 금속막 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항이 있어서,
    상기 베리어 패턴들은 상기 콘택 플러그들 각각의 양측에 배치된 제1 베리어 패턴 및 제2 베리어 패턴을 포함하는 반도체 장치의 제조방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27 항이 있어서,
    상기 콘택 플러그들 각각은 상기 제1 베리어 패턴 및 상기 제2 베리어 패턴 중 어느 하나의 측벽에 접촉되고, 나머지 하나로부터 이격된 반도체 장치의 제조방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27 항이 있어서,
    상기 콘택 플러그들 각각은 상기 제1 베리어 패턴 및 상기 제2 베리어 패턴으로부터 이격된 반도체 장치의 제조방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27 항이 있어서,
    상기 콘택 플러그들 각각은
    상기 제1 및 제2 베리어 패턴들 중 어느 하나에 중첩되고, 나머지 하나로부터 이격된 반도체 장치의 제조방법.
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