KR102432793B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장된 제1 패드 패턴, 및 상기 제1 패드 패턴으로부터 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고 상기 제1 패드 패턴에 가까워질수록 폭이 넓어지는 제1 라인 패턴들을 포함하고, 서로 이격되어 적층된 제1 도전 패턴들; 및 서로 이웃한 상기 제1 도전 패턴들 사이마다 배치된 제1 층간 절연막들을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 예들은 반도체 장치에 관한 것으로, 보다 구체적으로 패드 패턴 및 패드 패턴으로부터 연장된 라인 패턴들을 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 도전 패턴들을 포함할 수 있다. 도전 패턴들 각각은 외부로부터 신호를 인가받기 위한 패드 패턴과, 패드 패턴으로부터 연장되어 메모리 셀들에 연결된 라인 패턴들을 포함할 수 있다. 패드 패턴은 콘택 플러그에 접속되어 외부로부터의 신호를 인가받을 수 있다.
본 발명의 실시 예는 패드 패턴으로부터 연장된 라인 패턴들에 연결된 메모리 셀들의 동작 속도를 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장된 제1 패드 패턴, 및 상기 제1 패드 패턴으로부터 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고 상기 제1 패드 패턴에 가까워질수록 폭이 넓어지는 제1 라인 패턴들을 포함하고, 서로 이격되어 적층된 제1 도전 패턴들; 및 서로 이웃한 상기 제1 도전 패턴들 사이마다 배치된 제1 층간 절연막들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향을 따라 연장된 제1 패드 패턴; 및 상기 제1 패드 패턴으로부터 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고, 상기 제1 패드 패턴에 가까워질수록 폭이 넓어지는 제1 라인 패턴들을 포함할 수 있다.
본 발명의 실시 예는 패드 패턴으로부터 연장되는 라인 패턴의 폭을 패드 패턴에 가까울수록 넓게 형성함으로써, 패드 패턴과 라인 패턴 연결부의 저항을 줄일 수 있다. 이로써, 본 발명의 실시 예는 패드 패턴에 인가되는 신호를 라인 패턴으로 원활하게 전송하여 라인 패턴에 연결되는 메모리 셀들의 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 메모리 셀 어레이의 다양한 구조를 설명하기 위한 사시도들이다.
도 3은 본 발명의 일 실시 예에 따른 도전 패턴을 설명하기 위한 평면도이다.
도 4a 내지 도 4c는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 5 및 도 6은 라인 패턴을 관통하는 채널 기둥들의 다양한 배치를 설명하기 위한 평면도들이다.
도 7은 패드 패턴의 적층 구조를 설명하기 위한 도면이다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 메모리 셀 어레이(10) 및 주변 회로(40)를 포함할 수 있다.
메모리 셀 어레이(10)는 메모리 블록들(BLK0 내지 BLKn)을 포함할 수 있다. 메모리 블록들(BLK0 내지 BLKn) 각각은 메모리 셀들을 포함할 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 연결될 수 있다. 메모리 스트링은 비트 라인에 연결되고, 메모리 셀들은 워드 라인들에 연결될 수 있다.
주변 회로(40)는 로우 디코더(20A, 20B) 및 페이지 버퍼(30)를 포함할 수 있다. 로우 디코더(20A, 20B)는 메모리 셀 어레이(10)를 사이에 두고 마주하는 제1 로우 디코더(20A) 및 제2 로우 디코더(20B)를 포함할 수 있다.
로우 디코더(20A, 20B)는 워드 라인들에 연결된 패드 패턴을 통해 메모리 셀 어레이(10)에 전기적으로 연결될 수 있다. 로우 디코더(20A, 20B)는 어드레스 정보에 따라, 메모리 블록을 선택하고, 선택된 메모리 블록에 연결된 워드 라인을 선택하도록 구성될 수 있다.
페이지 버퍼(30)는 비트 라인들을 통해 메모리 셀 어레이(10)에 전기적으로 연결될 수 있다. 페이지 버퍼(30)는 비트 라인들을 선택적으로 프리차지하거나, 비트 라인들의 전위를 이용하여 메모리 셀들의 문턱 전압을 센싱하도록 구성될 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 메모리 셀 어레이의 다양한 구조를 설명하기 위한 사시도들이다. 보다 구체적으로, 도 2a 및 도 2b는 3차원 구조의 메모리 셀 어레이를 도시한 도면들이다. 설명의 편의를 위해 도 2a 및 도 2b에서 메모리막을 포함하는 다층막 및 절연막들은 도시하지 않았다.
도 2a를 참조하면, 메모리 셀 어레이의 메모리 블록들 각각은 스트레이트 타입의 셀 스트링(SCST)을 포함할 수 있다. 스트레이트 타입의 셀 스트링(SCST)은 일 방향을 따라 연장된 채널기둥(CH)과, 채널기둥(CH)을 감싸며 이격되어 적층된 라인 패턴들(LP)을 포함할 수 있다.
채널기둥(CH)은 소스막(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 채널기둥(CH)은 라인 패턴들(LP)을 관통하는 홀 내부에 형성된다. 채널기둥(CH)은 홀의 중심영역에 배치된 코어 절연막을 감싸는 튜브형으로 형성되거나, 홀의 중심영역을 완전히 채우는 매립형으로 형성될 수 있다. 채널기둥(CH)과 라인 패턴들(LP) 사이에 메모리막을 포함하는 다층막이 형성될 수 있다. 다층막은 채널기둥(CH)의 외벽 형상을 따라 형성되거나, 라인 패턴들(LP) 각각의 외벽 형상을 따라 형성될 수 있다. 다층막이 라인 패턴들(LP) 각각의 외벽 형상을 따라 형성되는 경우, 다층막은 제1 및 제2 슬릿(SI1 및 SI2)에 의해 분리될 수 있다.
비트 라인(BL)은 채널기둥(CH)의 상단에 전기적으로 연결되고, 도 1에서 상술한 페이지 버퍼(30)를 향해 연장될 수 있다. 소스막(SL)은 채널기둥(CH)의 하단에 직접 연결될 수 있다. 소스막(SL)은 불순물이 주입된 반도체 기판의 일부이거나, 반도체 기판 상에 형성된 도프트 실리콘막일 수 있다.
라인 패턴들(LP)은 제1 슬릿(SI1)에 의해 분리될 수 있다. 라인 패턴들(LP)은 채널기둥(CH)을 따라 순차로 적층된 하부 셀렉트 라인(LSL), 워드 라인들(WL), 및 상부 셀렉트 라인(USL)을 포함할 수 있다. 하부 셀렉트 라인(LSL)은 워드 라인들(WL)과 소스막(SL) 사이에 배치될 수 있다. 워드 라인들(WL)과 소스막(SL) 사이에 적층된 하부 셀렉트 라인(LSL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 상부 셀렉트 라인(USL)은 워드 라인들(WL)과 비트 라인(BL) 사이에 배치될 수 있다. 워드 라인들(WL)과 비트 라인(BL) 사이에 적층된 상부 셀렉트 라인(USL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 하부 셀렉트 라인(LSL) 및 상부 셀렉트 라인(LSL, USL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각은 2열 이상의 채널기둥(CH)을 감싸도록 형성될 수 있고, 상부 셀렉트 라인(USL)은 1열의 채널기둥(CH)을 감싸도록 형성될 수 있다. 이 경우, 상부 셀렉트 라인(USL)은 제1 슬릿(SI1) 뿐 아니라, 제2 슬릿(SI2)에 의해서도 분리되어 워드 라인들(WL)보다 좁게 형성될 수 있다. 라인 패턴들(LP)은 도 1에서 상술한 제1 로우 디코더(20A) 또는 제2 로우 디코더(20B)를 향해 연장될 수 있다. 라인 패턴들(LP) 각각의 일단은 패드 패턴에 연결될 수 있다. 라인 패턴들(LP) 각각은 그에 연결된 패드 패턴을 경유하여 제1 로우 디코더(20A) 또는 제2 로우 디코더(30B)에 전기적으로 연결될 수 있다.
상술한 구조에 따르면, 메모리 셀들은 채널기둥(CH)과 워드 라인들(WL)의 교차부에 형성되고, 하부 셀렉트 트랜지스터는 채널기둥(CH)과 하부 셀렉트 라인(LSL)의 교차부에 형성되고, 상부 셀렉트 트랜지스터는 채널기둥(CH)과 상부 셀렉트 라인(USL)의 교차부에 형성된다. 하나의 채널기둥(CH)을 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터는 채널기둥(CH)을 통해 직렬로 연결되어 스트레이트 타입의 셀 스트링(SCST)을 구성한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 하부 셀렉트 라인(LSL)은 하부 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 상부 셀렉트 라인(USL)은 상부 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 2b를 참조하면, 메모리 셀 어레이의 메모리 블록들 각각은 U 타입의 셀 스트링(UCST)을 포함할 수 있다. U 타입의 셀 스트링(UCST)은 U 타입의 채널기둥(CH), 채널기둥(CH)을 감싸며 이격되어 적층된 라인 패턴들(LP_S, LP_D), 및 라인 패턴들(LP_S, LP_D) 하부에 배치되어 채널기둥(CH)을 감싸는 파이프 게이트(PG)를 포함할 수 있다.
채널기둥(CH)은 파이프 게이트(PG) 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스 사이드 채널기둥(S_CH) 및 드레인 사이드 채널기둥(D_CH)을 포함할 수 있다. 채널기둥(CH)은 도 2a에서 상술한 바와 같이 튜브형으로 형성되거나, 매립형으로 형성될 수 있다. 메모리막을 포함하는 다층막은 채널기둥(CH)의 외벽 형상을 따라 형성되거나, 라인 패턴들(LP_S, LP_D) 각각의 외벽 형상을 따라 형성될 수 있다. 다층막이 라인 패턴들(LP_S, LP_D) 각각의 외벽 형상을 따라 형성되는 경우, 다층막은 슬릿(SI)에 의해 분리될 수 있다.
채널기둥(CH)은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)은 드레인 사이드 채널기둥(D_CH)의 상단에 전기적으로 연결되고, 도 1에서 상술한 페이지 버퍼(30)를 향해 연장될 수 있다. 비트 라인(BL)과 드레인 사이드 채널기둥(D_CH) 사이에 콘택 플러그가 형성될 수 있다. 공통 소스 라인(CSL)은 소스 사이드 채널기둥(S_CH)의 상단에 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 채널기둥(S_CH) 사이에 콘택 플러그가 형성될 수 있다.
파이프 게이트(PG)는 비트 라인(BL), 공통 소스 라인(CSL), 및 라인 패턴들(LP_S, LP_D) 하부에 배치되고, 파이프 채널막(P_CH)을 감싸도록 형성될 수 있다.
라인 패턴들(LP_S, LP_D)은 슬릿(SI)에 의해 분리된 소스 사이드 라인 패턴들(LP_S) 및 드레인 사이드 라인 패턴들(LP_D)을 포함할 수 있다. 소스 사이드 라인 패턴들(LP_S) 및 드레인 사이드 라인 패턴들(LP_D)은 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치될 수 있다.
소스 사이드 라인 패턴들(LP_S)은 소스 사이드 채널기둥(S_CH)을 따라 순차로 적층된 소스 사이드 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 사이드 워드 라인들은(WL_S)은 공통 소스 라인(CSL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 공통 소스 라인(CSL)과 소스 사이드 워드 라인들(WL_S) 사이에 배치될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 워드 라인들(WL_S) 사이에 배치된 소스 셀렉트 라인(SSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
드레인 사이드 라인 패턴들(LP_D)은 드레인 사이드 채널기둥(D_CH)을 따라 순차로 적층된 드레인 사이드 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 사이드 워드 라인들은(WL_D)은 비트라인(BL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 비트라인(BL)과 드레인 사이드 워드 라인들(WL_D) 사이에 배치될 수 있다. 비트라인(BL)과 드레인 사이드 워드 라인들(WL_D) 사이에 배치된 드레인 셀렉트 라인(DSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
라인 패턴들(LP_S, LP_D)은 도 1에서 상술한 제1 로우 디코더(20A) 또는 제2 로우 디코더(20B)를 향해 연장될 수 있다. 예를 들어, 소스 사이드 라인 패턴들(LP_S)은 제1 로우 디코더(20A)를 향해 연장될 수 있고, 드레인 사이드 라인 패턴들(LP_D)은 제2 로우 디코더(20B)를 향해 연장될 수 있다. 라인 패턴들(LP_S, LP_D) 각각의 일단은 패드 패턴에 연결될 수 있다. 라인 패턴들(LP_S, LP_D) 각각은 그에 연결된 패드 패턴을 경유하여 제1 로우 디코더(20A) 또는 제2 로우 디코더(30B)에 전기적으로 연결될 수 있다.
상술한 구조에 따르면, 소스 사이드 메모리 셀들은 소스 사이드 채널기둥(S_CH)과 소스 사이드 워드 라인들(WL_S)의 교차부에 형성되고, 드레인 사이드 메모리 셀들은 드레인 사이드 채널기둥(D_CH)과 드레인 사이드 워드 라인들(WL_D)의 교차부에 형성된다. 소스 셀렉트 트랜지스터는 소스 사이드 채널기둥(S_CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인 사이드 채널기둥(D_CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 채널기둥(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널기둥(CH)을 통해 직렬로 연결되어 U 타입의 셀 스트링(UCST)을 구성한다. 소스 사이드 워드 라인들(WL_S)은 소스 사이드 메모리 셀들의 게이트들에 신호를 전송하고, 드레인 사이드 워드 라인들(WL_D)은 드레인 사이드 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 게이트에 신호를 전송할 수 있다.
채널기둥(CH)은 도 2a 및 도 2b에서 상술한 구조 이외에도 W자형 등 다양한 형태로 형성될 수 있다.
도 2a 및 도 2b에서 상술한 바와 같이 채널기둥(CH)을 감싸는 라인 패턴(LP, LP_S, 또는 LP_D)은 도 1에 도시된 로우 디코더(20A 또는 20B)를 향해 연장되고 패드 패턴을 경유하여 로우 디코더(20A 또는 20B)에 전기적으로 연결될 수 있다. 이하의 도면에서 패드 패턴 및 라인 패턴을 포함하는 각층의 도전 패턴에 대해 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시 예에 따른 도전 패턴을 설명하기 위한 평면도이다. 도 3은 제1 및 제2 방향(I 및 Ⅱ)을 따라 확장된 하나의 평면에 배치된 도전 패턴들을 도시한 것이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 도전 패턴(CA)을 포함할 수 있다. 제1 도전 패턴(CA)은 제1 방향(I)을 따라 연장된 제1 패드 패턴(110A) 및 제1 패드 패턴(110A)으로부터 연장된 제1 라인 패턴들(115A)을 포함할 수 있다. 제1 라인 패턴들(115A)은 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다.
제1 패드 패턴(110A)에 콘택 플러그(미도시)가 접촉될 수 있다. 콘택 플러그는 제1 패드 패턴(110A)을 로우 디코더에 전기적으로 연결하기 위한 도전성 구조물로서 제1 방향(I) 및 제2 방향(Ⅱ)에 수직 교차하는 제3 방향을 따라 연장될 수 있다. 제1 라인 패턴들(115A)은 제1 패드 패턴(110A)을 경유하여 로우 디코더로부터의 신호를 인가받을 수 있다. 제1 라인 패턴들(115A) 각각은 제1 패드 패턴(110A)에 인접하여 제1 패드 패턴(110A)에 연결된 제1 단부와 제1 단부에 마주하는 제2 단부를 포함할 수 있다. 제1 단부의 제1 폭(WA1)은 제2 단부의 제2 폭(WA2)과 동일할 수 있다. 즉, 제1 라인 패턴들(115A) 각각은 일정한 폭으로 제2 방향(Ⅱ)을 따라 연장될 수 있다. 제1 라인 패턴들(115A) 각각은 제1 채널기둥을 포함하는 제1 관통구조(TH_A)에 의해 관통될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 제1 도전 패턴(CA)과 동일층에 배치된 제2 도전 패턴(CB)을 더 포함할 수 있다. 제2 도전 패턴(CB)은 제1 방향(I)을 따라 연장된 제2 패드 패턴(110B) 및 제2 패드 패턴(110B)으로부터 연장된 제2 라인 패턴들(115B)을 포함할 수 있다. 제2 패드 패턴(110B)은 제1 라인 패턴들(115A)을 사이에 두고 제1 패드 패턴(110A)에 마주할 수 있다.
제2 라인 패턴들(115B)은 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 제2 라인 패턴들(115B)은 제1 패드 패턴(110A)과 제2 패드 패턴(110B) 사이의 공간에서 제1 라인 패턴들(115A)과 교대로 배치될 수 있다.
제2 패드 패턴(110B)에 콘택 플러그(미도시)가 접촉될 수 있다. 콘택 플러그는 제2 패드 패턴(110B)을 로우 디코더에 전기적으로 연결하기 위한 도전성 구조물로서 제1 방향(I) 및 제2 방향(Ⅱ)에 수직 교차하는 제3 방향을 따라 연장될 수 있다. 제2 라인 패턴들(115B)은 제2 패드 패턴(110B)을 경유하여 로우 디코더로부터의 신호를 인가받을 수 있다. 제2 라인 패턴들(115B) 각각은 제2 패드 패턴(110B)에 인접하여 제2 패드 패턴(110B)에 연결된 제1 단부와 제1 단부에 마주하는 제2 단부를 포함할 수 있다. 제1 단부의 제1 폭(WB1)은 제2 단부의 제2 폭(WB2)과 동일할 수 있다. 즉, 제2 라인 패턴들(115B) 각각은 일정한 폭으로 제2 방향(Ⅱ)을 따라 연장될 수 있다. 제2 라인 패턴들(115B) 각각은 제2 채널기둥을 포함하는 제2 관통구조(TH_B)에 의해 관통될 수 있다.
상술한 제1 라인 패턴들(115A) 및 제2 라인 패턴들(115B)은 도 2a에서 상술한 라인 패턴들(LP)일 수 있다. 이 경우, 제1 관통 구조(TH_A) 및 제2 관통 구조(TH_B) 각각은 도 2a에서 상술한 스트라이트 타입의 채널기둥(CH)을 포함할 수 있다.
또는, 제1 라인 패턴들(115A)은 도 2b에서 상술한 소스 사이드 라인 패턴(LP_S)이고, 제2 라인 패턴들(115B)은 도 2b에서 상술한 드레인 사이드 라인 패턴(LP_D)일 수 있다. 이 경우, 제1 관통 구조(TH_A)는 도 2b에서 상술한 소스 사이드 채널기둥(S_CH)을 포함하고, 제2 관통 구조(TH_B)는 도 2b에서 상술한 드레인 사이드 채널기둥(D_CH)을 포함할 수 있다.
제1 패드 패턴(110A)은 도 1에서 상술한 제1 로우 디코더(20A)에 인접하게 배치되고, 제1 로우 디코더(20A)에 전기적으로 연결될 수 있다. 제2 패드 패턴(110B)은 도 1에서 상술한 제2 로우 디코더(20B)에 인접하게 배치되고, 제2 로우 디코더(20B)에 전기적으로 연결될 수 있다.
상술한 실시 예에 따르면, 하나의 제1 패드 패턴(110A)을 경유하여 다수의 제1 라인 패턴들(115A)에 동시에 신호를 인가할 수 있으며, 하나의 제2 패드 패턴(110B)을 경유하여 다수의 제2 라인 패턴들(115B)에 동시에 신호를 인가할 수 있다. 제1 및 제2 라인 패턴들(115A 및 115B) 각각은 제2 방향(Ⅱ)을 따라 균일한 폭으로 형성될 수 있다. 이 경우, 제1 패드 패턴(110A)에 인접한 제1 라인 패턴들(115A) 각각의 제1 단부와 제2 패드 패턴(110B)에 인접한 제2 라인 패턴들(115B) 각각의 제1 단부의 저항이 높아질 수 있다. 그 결과, RC 지연에 의해 제1 라인 패턴들(115A)에 연결된 메모리 셀들 및 제2 라인 패턴들(115B)에 연결된 메모리 셀들의 동작 속도가 느려질 수 있다. 예를 들어, 제1 및 제2 라인 패턴들(115A 및 115B) 각각의 제1 단부 저항 증가로 인한 RC 지연에 의해 제1 및 제2 라인 패턴들(115A 및 115B)에 연결된 메모리 셀들의 프로그램 속도가 느려질 수 있다.
이하의 실시 예들에서는 RC 지연을 개선하여 메모리 셀들의 동작 속도를 높일 수 있는 도전 패턴의 구조를 설명한다.
도 4a 내지 도 4c는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 보다 구체적으로, 도 4a는 제1 및 제2 방향(I 및 Ⅱ)을 따라 확장된 하나의 평면에 배치된 반도체 장치의 도전 패턴들을 도시한 것이다. 도 4b 및 도 4c는 도 4a에 도시된 선 "X-X'"를 따라 절취한 반도체 장치의 단면도들이다.
도 4a을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 제1 도전 패턴(CP_A)을 포함할 수 있다. 제1 도전 패턴(CP_A)은 제1 방향(I)을 따라 연장된 제1 패드 패턴(120A) 및 제1 패드 패턴(120A)으로부터 연장된 제1 라인 패턴들(125A)을 포함할 수 있다. 제1 라인 패턴들(125A)은 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다.
제1 패드 패턴(120A)에 콘택 플러그(미도시)가 접촉될 수 있다. 콘택 플러그는 제1 패드 패턴(120A)을 로우 디코더에 전기적으로 연결하기 위한 도전성 구조물로서 제1 방향(I) 및 제2 방향(Ⅱ)에 수직 교차하는 제3 방향을 따라 연장될 수 있다. 제1 라인 패턴들(125A)은 제1 패드 패턴(120A)을 경유하여 로우 디코더로부터의 신호를 인가받을 수 있다. 제1 라인 패턴들(125A) 각각은 제1 패드 패턴(120A)에 인접하여 제1 패드 패턴(120A)에 연결된 제1 단부와 제1 단부에 마주하는 제2 단부를 포함할 수 있다. 제1 라인 패턴들(125A) 각각은 제1 패드 패턴(120A)에 가까워질수록 넓어질 수 있다. 이에 따라, 제1 단부의 제1 폭(WA11)은 제2 단부의 제2 폭(WA21)보다 넓게 형성될 수 있다. 제1 라인 패턴들(125A) 각각은 제1 채널기둥을 포함하는 제1 관통구조(TH_A)에 의해 관통될 수 있다. 다시 말해, 제1 라인 패턴들(125A) 각각은 제1 관통구조(TH_A)를 감쌀 수 있다. 제1 라인 패턴들(125A) 각각은 그 연장방향인 제2 방향(Ⅱ)을 따라 1열로 배열된 다수의 제1 관통구조들(TH_A)을 감쌀 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 제1 도전 패턴(CP_A)과 동일층에 배치된 제2 도전 패턴(CP_B)을 더 포함할 수 있다. 제2 도전 패턴(CP_B)은 제1 방향(I)을 따라 연장된 제2 패드 패턴(120B) 및 제2 패드 패턴(120B)으로부터 연장된 제2 라인 패턴들(125B)을 포함할 수 있다. 제2 패드 패턴(120B)은 제1 라인 패턴들(125A)을 사이에 두고 제1 패드 패턴(120A)에 마주할 수 있다.
제2 라인 패턴들(125B)은 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 제2 라인 패턴들(125B)은 제1 패드 패턴(120A)과 제2 패드 패턴(120B) 사이의 공간에서 제1 라인 패턴들(125A)과 교대로 배치될 수 있다.
제2 패드 패턴(120B)에 콘택 플러그(미도시)가 접촉될 수 있다. 콘택 플러그는 제2 패드 패턴(120B)을 로우 디코더에 전기적으로 연결하기 위한 도전성 구조물로서 제1 방향(I) 및 제2 방향(Ⅱ)에 수직 교차하는 제3 방향을 따라 연장될 수 있다. 제2 라인 패턴들(125B)은 제2 패드 패턴(120B)을 경유하여 로우 디코더로부터의 신호를 인가받을 수 있다. 제2 라인 패턴들(125B) 각각은 제2 패드 패턴(120B)에 인접하여 제2 패드 패턴(120B)에 연결된 제1 단부와 제1 단부에 마주하는 제2 단부를 포함할 수 있다. 제2 라인 패턴들(125B) 각각은 제2 패드 패턴(120B)에 가까워질수록 넓어질 수 있다. 이에 따라, 제1 단부의 제1 폭(WB11)은 제2 단부의 제2 폭(WB21)보다 넓게 형성될 수 있다. 제2 라인 패턴들(125B) 각각은 제2 채널기둥을 포함하는 제2 관통구조(TH_B)에 의해 관통될 수 있다. 다시 말해, 제2 라인 패턴들(125B) 각각은 제2 관통구조(TH_B)를 감쌀 수 있다. 제2 라인 패턴들(125B) 각각은 그 연장방향인 제2 방향(Ⅱ)을 따라 1열로 배열된 다수의 제1 관통구조들(TH_B)을 감쌀 수 있다.
상기에서, 제1 패드 패턴(120A)에 인접한 제1 라인 패턴들(125A) 각각의 제1 단부의 폭(WA11)은 제1 패드 패턴(120A)에 인접한 제2 라인 패턴들(125B) 각각의 제2 단부의 폭(WB21)보다 넓게 형성될 수 있다. 또한, 제2 패드 패턴(120B)에 인접한 제1 라인 패턴들(125A) 각각의 제2 단부의 폭(WA21)은 제2 패드 패턴(120B)에 인접한 제2 라인 패턴들(125B) 각각의 제1 단부의 폭(WB11)보다 좁게 형성될 수 있다.
제1 패드 패턴(120A)은 도 1에서 상술한 제1 로우 디코더(20A)에 인접하게 배치되고, 제1 로우 디코더(20A)에 전기적으로 연결될 수 있다. 제2 패드 패턴(120B)은 도 1에서 상술한 제2 로우 디코더(20B)에 인접하게 배치되고, 제2 로우 디코더(20B)에 전기적으로 연결될 수 있다.
상술한 실시 예에 따르면, 제1 라인 패턴들(125A) 각각은 제2 방향(Ⅱ)을 따라 연장되고, 제1 패드 패턴(120A)에 가까워질수록 폭이 넓어진다. 제2 라인 패턴들(125B) 각각은 제2 방향(Ⅱ)을 따라 연장되고, 제2 패드 패턴(120B)에 가까워질수록 폭이 넓어진다. 이에 따라, 제1 패드 패턴(120A)에 인접한 제1 라인 패턴들(125A) 각각의 제1 단부와 제2 패드 패턴(120B)에 인접한 제2 라인 패턴들(125B) 각각의 제1 단부에서의 저항을 도 3에 도시된 실시 예에서보다 낮출 수 있다. 그 결과, 제1 및 제2 라인 패턴들(125A 및 125B) 각각의 제1 단부 저항 감소를 통해 RC 지연을 개선할 수 있고, 제1 및 제2 라인 패턴들(125A 및 125B)에 연결된 메모리 셀들의 동작 속도를 높일 수 있다.
상기에서 제1 도전 패턴(CP_A)과 제2 도전 패턴(CP_B)은 슬릿(181)을 통해 분리된다.
도 4b 및 도 4c를 참조하면, 도 4a에 도시된 제1 도전 패턴(CP_A)은 제1 및 제2 방향에 수직한 제3 방향을 따라 이격되어 적층된다. 제1 도전 패턴(CP_A)은 제3 방향을 따라 제1 층간 절연막(ILD_A)과 교대로 적층될 수 있다. 제1 층간 절연막(ILD_A)은 서로 이웃한 제1 도전 패턴들(CP_A) 사이마다 배치되어 서로 다른 층에 배치된 제1 도전 패턴들(CP_A) 사이를 절연한다.
도 4a에 도시된 제2 도전 패턴(CP_B)은 제3 방향을 따라 이격되어 적층된다. 제2 도전 패턴(CP_B)은 제3 방향을 따라 제2 층간 절연막(ILD_B)과 교대로 적층될 수 있다. 제2 층간 절연막(ILD_B)은 서로 이웃한 제2 도전 패턴들(CP_B) 사이마다 배치되어 서로 다른 층에 배치된 제2 도전 패턴들(CP_B) 사이를 절연한다.
제1 도전 패턴(CP_A)의 제1 라인 패턴들(125A) 각각은 스트레이트 타입의 제1 관통 구조(TH_A)를 감쌀 수 있고, 제2 도전 패턴(CP_B)의 제2 라인 패턴들(125B) 각각은 스트레이트 타입의 제2 관통 구조(TH_B)를 감쌀 수 있다. 제1 관통 구조(TH_A) 및 제2 관통 구조(TH_B)는 제3 방향을 따라 연장된다.
제1 관통 구조(TH_A)는 제1 라인 패턴들(125A) 각각과 제1 층간 절연막(ILD_A)을 관통하는 제1 홀(171A) 내부에 배치되고, 제2 관통 구조(TH_B)는 제2 라인 패턴들(125B) 각각과 제2 층간 절연막(ILD_B)을 관통하는 제2 홀(171B) 내부에 배치될 수 있다.
제1 관통 구조(TH_A)는 제1 다층막(173A), 제1 채널기둥(175A), 제1 코어 절연막(177A) 및 제1 캡핑 도전막(179A)을 포함할 수 있다. 제1 다층막(173A)은 메모리막을 포함할 수 있다. 제1 다층막(173A)은 메모리막의 외벽을 감싸는 전하 차단막을 더 포함할 수 있다. 제1 다층막(173A)은 제1 채널기둥(175A)을 감싸며 메모리막과 제1 채널기둥(175A) 사이에 배치된 터널 절연막을 더 포함할 수 있다. 제1 다층막(173A)은 제1 홀(171A)의 측벽 상에 형성된다. 메모리막은 전하트랩이 가능한 실리콘질화막으로 형성될 수 있다. 전하 차단막은 실리콘 산화막을 포함할 수 있다. 터널 절연막은 실리콘 산화막을 포함할 수 있다. 제1 채널기둥(175A)은 제1 홀(171A)의 측벽 형상을 따라 튜브형으로 형성될 수 있다. 제1 채널기둥(175A)은 제1 다층막(173A) 상에 형성된다. 제1 채널기둥(175A)은 채널막으로 이용되며 실리콘막 등의 반도체막으로 형성될 수 있다. 제1 채널기둥(175A)이 튜브형으로 형성된 경우, 제1 채널기둥(175A)의 중심영역은 제1 코어 절연막(177A) 및 제1 캡핑 도전막(179A)의 적층 구조로 채워질 수 있다. 제1 코어 절연막(177A)은 제1 홀(171A)보다 낮은 높이로 형성될 수 있고, 제1 캡핑 도전막(179A)은 제1 코어 절연막(177A) 상에 배치될 수 있다. 제1 캡핑 도전막(179A)은 도프트 폴리 실리콘으로 형성될 수 있다. 제1 채널기둥(175A)이 제1 홀(171A)의 중심영역을 완전히 채우는 매립형으로 형성된 경우, 제1 코어 절연막(177A) 및 제1 캡핑 도전막(179A)은 생략될 수 있다.
제2 관통 구조(TH_B)는 제1 관통 구조(TH_B)와 동일한 구조로 형성될 수 있다. 구체적으로 제2 관통 구조(TH_B)는 제2 다층막(173B), 제2 채널기둥(175B), 제2 코어 절연막(177B) 및 제2 캡핑 도전막(179B)을 포함할 수 있다. 제2 다층막(173B)은 메모리막을 포함할 수 있다. 제2 다층막(173B)은 메모리막의 외벽을 감싸는 전하 차단막을 더 포함할 수 있다. 제2 다층막(173B)은 제2 채널기둥(175B)을 감싸며 메모리막과 제2 채널기둥(175B) 사이에 배치된 터널 절연막을 더 포함할 수 있다. 제2 다층막(173B)은 제2 홀(171B)의 측벽 상에 형성된다. 제2 채널기둥(175B)은 제2 홀(171B)의 측벽 형상을 따라 튜브형으로 형성될 수 있다. 제2 채널기둥(175B)은 제2 다층막(173B) 상에 형성된다. 제2 채널기둥(175B)은 채널막으로 이용되며 실리콘막 등의 반도체막으로 형성될 수 있다. 제2 채널기둥(175B)이 튜브형으로 형성된 경우, 제2 채널기둥(175B)의 중심영역은 제2 코어 절연막(177B) 및 제2 캡핑 도전막(179B)의 적층 구조로 채워질 수 있다. 제2 코어 절연막(177B)은 제2 홀(171B)보다 낮은 높이로 형성될 수 있고, 제2 캡핑 도전막(179B)은 제2 코어 절연막(177B) 상에 배치될 수 있다. 제2 캡핑 도전막(179B)은 도프트 폴리 실리콘으로 형성될 수 있다. 제2 채널기둥(175B)이 제2 홀(171B)의 중심영역을 완전히 채우는 매립형으로 형성된 경우, 제2 코어 절연막(177B) 및 제2 캡핑 도전막(179B)은 생략될 수 있다.
제1 관통 구조(TH_A)를 감싸는 제1 라인 패턴(125A) 적층 구조의 제1 폭(WA)과 제2 관통 구조(TH_B)를 감싸는 제2 라인 패턴(125B) 적층 구조의 제2 폭(WB)은 도 4a에 도시된 제1 패드 패턴(120A) 또는 제2 패드 패턴(120B)으로부터의 이격거리에 따라 변경될 수 있다. 제1 라인 패턴(125A)의 적층 구조와 제2 라인 패턴(125B)의 적층 구조는 슬릿(181)과 슬릿(181) 내부를 채우는 슬릿 절연막(185)에 의해 분리될 수 있다. 슬릿(181)과 슬릿 절연막(185)은 제1 층간 절연막(ILD_A) 및 제2 층간 절연막(ILD_B) 사이에 배치될 수 있다.
도 4b에 도시된 구조는 도 2a에 도시된 스트레이트 타입 셀 스트링에 적용될 수 있다. 보다 구체적으로 도 4b를 참조하면, 제1 라인 패턴(125A)의 적층 구조와 제2 라인 패턴(125B)의 적층 구조는 도 2a에 도시된 라인 패턴들(LP)일 수 있다. 제1 라인 패턴(125A)의 적층 구조를 관통하는 제1 채널기둥(175A)과 제2 라인 패턴(125B)의 적층 구조를 관통하는 제2 채널기둥(175B)은 도 2a에 도시된 스트레이트 타입의 채널기둥(CH)일 수 있다. 이 경우, 제1 및 제2 채널기둥들(175A 및175B)은 제1 라인 패턴(125A)의 적층 구조와 제2 라인 패턴(125B)의 적층 구조 하부에 배치된 소스막(SL)에 공통으로 연결될 수 있다.
도 4c에 도시된 구조는 도 2b에 도시된 U 타입 셀 스트링에 적용될 수 있다. 보다 구체적으로 도 4c를 참조하면, 제1 라인 패턴(125A)의 적층 구조는 도 2b에 도시된 소스 사이드 라인 패턴들(LP_S)이고, 제2 라인 패턴(125B)의 적층 구조는 도 2b에 도시된 드레인 사이드 라인 패턴들(LP_D)일 수 있다. 제1 라인 패턴(125A)의 적층 구조를 관통하는 제1 채널기둥(175A)은 도 2b에 도시된 소스 사이드 채널기둥(S_CH)이고, 제2 라인 패턴(125B)의 적층 구조를 관통하는 제2 채널기둥(175B)은 도 2b에 도시된 드레인 사이드 채널기둥(D_CH)일 수 있다. 이 경우, 반도체 장치는 제1 라인 패턴(125A)의 적층 구조와 제2 라인 패턴(125B)의 적층 구조 하부에 배치된 파이프 게이트(PG) 및 파이프 게이트(PG)를 관통하여 제1 및 제2 관통 구조들(TH_A 및 TH_B)을 적어도 한쌍씩 연결하는 파이프 관통 구조(TH_P)를 더 포함할 수 있다.
파이프 게이트(PG)는 제1 및 제2 파이프 게이트들(PG1 및 PG2)의 적층 구조로 형성될 수 있다. 파이프 게이트(PG)는 파이프 홀(171P)에 의해 관통될 수 있다.
파이프 홀(171P)은 제1 홀(171A) 및 제2 홀(171B)로부터 연장되어 제2 파이프 게이트(PG2)를 관통하는 수직부들과, 수직부들 사이를 연결하며 제1 파이프 게이트(PG1)를 관통하는 수평부를 포함할 수 있다. 이러한 파이프 홀(171P) 내에 파이프 관통 구조(TH_P)가 배치된다.
파이프 관통 구조(TH_P)는 제3 다층막(173P), 파이프 채널막(175P), 제3 코어 절연막(177P)을 포함할 수 있다. 제3 다층막(173P)은 제1 및 제2 다층막들(173A 및 173B)을 연결하며 파이프 홀(171P)의 표면 상에 형성된다. 제1 내지 제3 다층막들(173A, 173B, 173P)은 일체화된 라이너막일 수 있다. 파이프 채널막(175P)은 제1 및 제2 채널기둥들(175A 및 175B)을 적어도 한쌍식 연결하며 제3 다층막(173P) 상에 형성된다. 파이프 채널막(175P) 및 이에 연결된 제1 및 제2 채널기둥들(175A 및 175B)은 일체화된 라이너막일 수 있다. 제3 코어 절연막(177P)은 제1 및 제2 코어 절연막들(177A 및 177B)을 연결하며 파이프 채널막(175P)의 중심영역을 채울 수 있다. 제1 내지 제3 코어 절연막들(177A, 177B, 177P)은 일체화된 패턴으로 형성될 수 있다.
도 5 및 도 6은 라인 패턴을 관통하는 채널 기둥들의 다양한 배치를 설명하기 위한 평면도들이다.
도 5 및 도 6을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 도 4a에서 상술한 바와 같이 제1 도전 패턴(CP_A' 또는 CP_A") 및 제2 도전 패턴(CP_B' 또는 CP_B")을 포함할 수 있다. 제1 도전 패턴(CP_A' 또는 CP_A") 및 제2 도전 패턴(CP_B' 또는 CP_B")은 도 4a에서 상술한 바와 같이 슬릿(181' 또는 181")에 의해 분리될 수 있다.
제1 도전 패턴(CP_A' 또는 CP_A")은 도 4a에서 상술한 바와 동일하게 제1 패드 패턴(120A' 또는 120A") 및 제1 패드 패턴(120A' 또는 120A")으로부터 연장된 제1 라인 패턴들(125A' 또는 125A")을 포함할 수 있다. 제2 도전 패턴(CP_B' 또는 CP_B")은 도 4a에서 상술한 바와 동일하게 제2 패드 패턴(120B' 또는 120B") 및 제1 패드 패턴(120B' 또는 120B")으로부터 연장된 제2 라인 패턴들(125B' 또는 125B")을 포함할 수 있다. RC 지연을 개선하여, 제1 라인 패턴들(125A' 또는 125A") 및 제2 라인 패턴들(125B' 또는 125B")에 연결된 메모리 셀들의 동작 속도를 높이기 위해, 제1 라인 패턴들(125A' 또는 125A")의 폭은 제1 패드 패턴(120A' 또는 120A")에 가까워질수록 넓어질 수 있고, 제2 라인 패턴들(125B' 또는 125B")의 폭은 제2 패드 패턴(120B' 또는 120B")에 가까워질수록 넓어질 수 있다.
제1 라인 패턴들(125A' 또는 125A") 각각은 제1 관통구조들(TH_A' 또는 TH_A")에 의해 관통될 수 있고, 제2 라인 패턴들(125B' 또는 125B") 각각은 제2 관통구조들(TH_B' 또는 TH_B")에 의해 관통될 수 있다.
도 5에 도시된 바와 같이, 제1 라인 패턴들(125A') 각각은 2열의 제1 관통구조들(TH_A')을 감싸고, 제2 라인 패턴들(125B') 각각은 2열의 제2 관통구조들(TH_B')을 감쌀 수 있다. 또는 도 6에 도시된 바와 같이, 제1 라인 패턴들(125A") 각각은 2열 이상(예를 들어, 4열)의 제1 관통구조들(TH_A")을 감싸고, 제2 라인 패턴들(125B") 각각은 2열 이상(예를 들어, 4열)의 제2 관통구조들(TH_B")을 감쌀 수 있다.
도 5 및 도 6에 도시된 제1 관통구조들(TH_A' 또는 TH_A") 각각은 도 4b 및 도 4c에서 상술한 바와 같이 제1 채널기둥을 포함할 수 있고, 제2 관통구조들(TH_B' 또는 TH_B") 각각은 도 4b 및 도 4c에서 상술한 바와 같이 제2 채널기둥을 포함할 수 있다. 제1 관통구조들(TH_A' 또는 TH_A") 및 제2 관통구조들(TH_B' 또는 TH_B")은 집적도 향상을 위해 지그재그 형태로 배치될 수 있다.
도 7은 패드 패턴의 적층 구조를 설명하기 위한 도면이다. 도 7에 도시된 패드 패턴의 적층 구조는 제1 패드 패턴의 적층 구조 또는 제2 패드 패턴의 적층 구조일 수 있다.
도 7을 참조하면, 본 발명의 실시 예들에 따른 패드 패턴들(120_1 내지 120_4)은 계단 구조를 이루며 적층될 수 있다. 패드 패턴들(120_1 내지 120_4) 각각은 그와 동일층에 배치된 라인 패턴(115_1 내지 115_4 중 어느 하나)에 연결되어 로우 디코더로부터의 신호를 라인 패턴들(115_1 내지 115_4 중 어느 하나)에 전송할 수 있다.
패드 패턴들(120_1 내지 120_4)은 제1 방향(I)을 따라 연장되고, 라인 패턴들(115_1 내지 115_4)은 제2 방향(Ⅱ)을 따라 연장된다. 패드 패턴들(120_1 내지 120_4)은 제1 및 제2 방향(I 및 Ⅱ)에 수직 교차하는 제3 방향(Ⅲ)을 따라 이격되어 적층되고, 계단 구조를 이룬다. 계단 구조로 적층된 패드 패턴들(120_1 내지 120_4) 상에 제3 방향(Ⅲ)을 따라 연장된 콘택 플러그들(CT_1 내지 CT_4)이 접촉될 수 있다. 패드 패턴들(120_1 내지 120_4)은 콘택 플러그들(CT_1 내지 CT_4)을 경유하여 로우 디코더에 전기적으로 연결될 수 있다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 제1 물질막들(201) 및 제2 물질막들(203)이 교대로 적층된 적층구조를 형성한다. 도면에 도시하진 않았으나, 적층구조는 소스막 상부에 형성되거나, 희생물로 채워진 파이프홀에 의해 관통되는 파이프 게이트 상부에 형성될 수 있다.
제2 물질막들(203)은 도전 패턴들이 배치될 영역들을 정의하고, 제1 물질막들(201)은 층간 절연막들이 배치될 영역을 정의한다. 제2 물질막들(203)은 제1 물질막들(201)과 다른 물질로 형성된다.
예를 들어, 제1 물질막들(201)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(203)은 도전 패턴용 도전물로 형성될 수 있다.
또는, 제1 물질막들(201)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(203)은 제1 물질막들(201)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(201)은 실리콘 산화막으로 형성되고, 제2 물질막들(203)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(201 및 203)이 모두 절연물로 형성되는 경우, 홀들(211) 및 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는, 제2 물질막들(203)은 도전 패턴용 도전물로 형성되고, 제1 물질막들(201)은 제2 물질막들(203)에 대한 식각 선택비를 갖는 희생용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(201)은 언도프트 실리콘막으로 형성되고, 제2 물질막들(203)은 도프트 실리콘막으로 형성될 수 있다.
이어서, 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 이들을 관통하는 홀들(211)을 형성한다. 홀들(211)은 소스막(미도시)을 노출하거나, 파이프 홀 내부의 희생물(미도시)을 노출할 수 있다. 파이프 홀 내부의 희생물이 노출된 경우, 홀들(211)을 통해 희생물을 제거하여 파이프 홀을 개구시킬 수 있다.
이어서, 도면에 도시하진 않았으나, 패드 패턴들을 계단 구조로 정의하기 위해 제1 물질막들(201) 및 제2 물질막들(203)을 계단구조로 식각할 수 있다.
이 후, 홀들(211)의 측벽 상에 메모리막을 포함하는 다층막(213)을 형성할 수 있다. 다층막(213)은 전하 차단막, 메모리막 및 터널 절연막의 적층 구조로 형성될 수 있다. 전하 차단막, 메모리막 및 터널 절연막 각각은 홀들(211)의 측벽 형상을 따르는 라이너막일 수 있다. 다층막(213) 형성 후, 채널막(215)을 형성할 수 있다. 채널막(215)은 실리콘 등의 반도체물질로 형성된다. 채널막(215)은 홀들(211) 내부를 완전히 채우는 매립형으로 형성되거나, 홀들(211) 내부를 완전히 채우지 않고 다층막(213)의 표면 상에 튜브형으로 형성될 수 있다. 채널막(215)이 튜브형으로 형성된 경우, 튜브형 채널막(215)의 중심 영역은 코어 절연막(217)으로 채워질 수 있다.
파이프 홀이 개구된 경우, 다층막(213), 채널막(215) 및 코어 절연막(217)은 파이프 홀 내부까지 연장될 수 있다. 다층막(213), 채널막(215) 및 코어 절연막(217)은 평탄화될 수 있다.
도 8b를 참조하면, 코어 절연막(217)의 일부를 식각하여 코어 절연막(217)의 높이를 낮출 수 있다. 이 후, 코어 절연막(217)이 제거된 영역을 캡핑 도전막(219)으로 채울 수 있다. 캡핑 도전막(219)은 튜브형 채널막(215)에 접촉될 수 있다. 캡핑 도전막(219)은 도프트 폴리 실리콘막으로 형성될 수 있다.
도 8c를 참조하면, 제1 및 제2 물질막들(201, 203)을 관통하여 제1 및 제2 물질막들(201, 203)을 제1 적층체(ST_A)와 제2 적층체(ST_B)로 분리하는 슬릿(221)을 형성할 수 있다. 슬릿(221)은 도 4a, 도 5 및 도 6에 도시된 슬릿의 레이아웃과 동일한 레이아웃으로 형성될 수 있다.
제1 물질막들(201)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(203)이 도전 패턴용 도전물로 형성된 경우, 제1 적층체(ST_A)의 제2 물질막들(203)은 도 4a, 도 5 및 도 6에서 상술한 제1 도전 패턴으로 이용될 수 있고, 제2 적층체(ST_B)의 제2 물질막들(203)은 도 4a, 도 5 및 도 6에서 상술한 제2 도전 패턴으로 이용될 수 있다. 그리고, 제1 물질막들(201) 각각은 슬릿(221)에 의해 제1 층간 절연막 및 제2 층간 절연막으로 분리될 수 있다.
도 8d를 참조하면, 제1 물질막들(201)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(203)이 희생용 절연물로 형성된 경우, 슬릿(221)을 통해 제2 물질막들(203)을 제거할 수 있다. 이어서, 제2 물질막들(203)이 제거된 영역을 도전물로 채워서 제1 및 제2 도전 패턴들(CP_A 및 CP_B)을 형성할 수 있다. 제1 도전 패턴들(CP_A)은 제1 적층체(ST_A)의 제2 물질막들(203)이 제거된 영역에 배치되고, 제2 도전 패턴들(CP_B)은 제2 적층체(ST_B)의 제2 물질막들(203)이 제거된 영역에 배치된다. 제1 물질막들(201) 각각은 슬릿(221)에 의해 제1 층간 절연막(ILD_A) 및 제2 층간 절연막(ILD_B)으로 분리될 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(201)이 희생용 도전물로 형성되고, 제2 물질막들(203)이 도전 패턴용 도전물로 형성된 경우, 슬릿(221)을 통해 제1 물질막들(201)을 제거할 수 있다. 이어서, 제1 물질막들(201)이 제거된 영역을 절연물로 채워서 제1 및 제2 층간 절연막들을 형성할 수 있다. 제1 층간 절연막들은 제1 적층체(ST_A)의 제1 물질막들(201)이 제거된 영역에 배치되고, 제2 층간 절연막들은 제2 적층체(ST_B)의 제1 물질막들(201)이 제거된 영역에 배치된다. 제2 물질막들(203) 각각은 슬릿(221)에 의해 제1 도전 패턴들 및 제2 도전 패턴들로 분리될 수 있다. 구체적으로 제1 적층체(ST_A)의 제2 물질막들(203)은 도 4a, 도 5 및 도 6에서 상술한 제1 도전 패턴으로 이용될 수 있고, 제2 적층체(ST_B)의 제2 물질막들(203)은 도 4a, 도 5 및 도 6에서 상술한 제2 도전 패턴으로 이용될 수 있다.
이 후, 슬릿(221)을 슬릿 절연막(223)으로 채운다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 제1 방향을 따라 연장된 패드 패턴, 및 패드 패턴으로부터 제1 방향에 교차되는 제2 방향을 따라 연장되고 패드 패턴에 가까워질수록 폭이 넓어지는 라인 패턴들을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
CP_A, CP_A', CP_A": 제1 도전 패턴
CP_B, CP_B', CP_B": 제2 도전 패턴
120A, 120A', 120A": 제1 패드 패턴 125A, 125A', 125A": 제1 라인 패턴
120B, 120B', 120B": 제2 패드 패턴 125B, 125B', 125B": 제2 라인 패턴
ILD_A: 제1 층간 절연막 ILD_B: 제2 층간 절연막
175A: 제1 채널 기둥 175B: 제2 채널 기둥
SL: 소스막 PG: 파이프 게이트
P_CH, 175P: 파이프 채널막

Claims (17)

  1. 제1 방향을 따라 연장된 제1 패드 패턴, 및 상기 제1 패드 패턴으로부터 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고 상기 제1 패드 패턴에 가까워질수록 폭이 넓어지는 제1 라인 패턴들을 포함하고, 서로 이격되어 적층된 제1 도전 패턴들; 및
    서로 이웃한 상기 제1 도전 패턴들 사이마다 배치된 제1 층간 절연막들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 라인 패턴들 및 상기 제1 층간 절연막들을 관통하는 제1 채널 기둥들을 더 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 라인 패턴들 각각은 상기 제1 채널 기둥들을 1열 또는 2열 이상 감싸는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 채널 기둥들은 지그재그 형태로 배치된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 패드 패턴들은 계단 구조로 이루도록 적층된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 라인 패턴들을 사이에 두고 상기 제1 패드 패턴에 마주하고 상기 제1 방향을 따라 연장된 제2 패드 패턴, 및 상기 제2 패드 패턴으로부터 상기 제2 방향을 따라 연장되고 상기 제2 패드 패턴에 가까워질수록 폭이 넓어지고 상기 제1 라인 패턴들과 교대로 배치된 제2 라인 패턴들 포함하고, 상기 제1 도전 패턴들과 동일 층에 배치된 제2 도전 패턴들; 및
    서로 이웃한 상기 제2 도전 패턴들 사이마다 배치된 제2 층간 절연막들을 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제2 라인 패턴들 및 상기 제2 층간 절연막들을 관통하는 제2 채널 기둥들을 더 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제2 라인 패턴들 각각은 상기 제2 채널 기둥들을 1열 또는 2열 이상 감싸는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제2 채널 기둥들은 지그재그 형태로 배치된 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 패드 패턴에 인접한 상기 제1 라인 패턴들 각각의 단부는, 상기 제1 패드 패턴에 인접한 상기 제2 라인 패턴들 각각의 단부 보다 넓은 폭으로 형성된 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제2 패드 패턴에 인접한 상기 제1 라인 패턴들 각각의 단부는, 상기 제2 패드 패턴에 인접한 상기 제2 라인 패턴들 각각의 단부 보다 좁은 폭으로 형성된 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 라인 패턴들 및 상기 제1 층간 절연막들을 관통하는 제1 채널 기둥들; 및
    상기 제2 라인 패턴들 및 상기 제2 층간 절연막들을 관통하는 제2 채널 기둥들을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 및 제2 도전 패턴들 하부에 배치되고, 상기 제1 채널 기둥들 및 상기 제2 채널 기둥들에 공통으로 연결된 소스막을 더 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 및 제2 도전 패턴들 하부에 배치된 파이프 게이트; 및
    상기 파이프 게이트 내부에 매립되어 상기 제1 채널 기둥들 및 상기 제2 채널 기둥들을 적어도 한 쌍씩 연결하는 파이프 채널막을 더 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제2 패드 패턴들은 계단 구조로 이루도록 적층된 반도체 장치.
  16. 제1 방향을 따라 연장된 제1 패드 패턴; 및
    상기 제1 패드 패턴으로부터 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고, 상기 제1 패드 패턴에 가까워질수록 폭이 넓어지는 제1 라인 패턴들을 포함하고,
    상기 제1 패드 패턴 및 상기 제1 라인 패턴들은 메모리 셀 어레이에 접속된 도전패턴을 구성하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 라인 패턴들을 사이에 두고 상기 제1 패드 패턴에 마주하고, 상기 제1 방향을 따라 연장된 제2 패드 패턴; 및
    상기 제2 패드 패턴으로부터 상기 제2 방향을 따라 연장되고, 상기 제2 패드 패턴에 가까워질수록 폭이 넓어지고, 상기 제1 라인 패턴들과 교대로 배치된 제2 라인 패턴들을 더 포함하는 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3577689A4 (en) * 2017-02-04 2021-06-02 Monolithic 3D Inc. 3D SEMICONDUCTOR COMPONENT AND STRUCTURE
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
KR20200125148A (ko) * 2019-04-26 2020-11-04 삼성전자주식회사 가변 저항 층을 갖는 반도체 메모리 소자
KR20220037575A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20230019692A (ko) * 2021-08-02 2023-02-09 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
JP2013102008A (ja) 2011-11-08 2013-05-23 Toshiba Corp 不揮発性半導体記憶装置
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3418641A (en) * 1964-10-29 1968-12-24 Ibm Electrical distribution system
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP2006019579A (ja) * 2004-07-02 2006-01-19 Toshiba Corp 半導体装置及びその製造方法
KR20110018659A (ko) * 2009-08-18 2011-02-24 현대중공업 주식회사 태양전지의 전면전극 형성용 마스크
KR101702060B1 (ko) 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
JP2013102008A (ja) 2011-11-08 2013-05-23 Toshiba Corp 不揮発性半導体記憶装置
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置

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