JP2006019579A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 メモリセルのキャパシタンス比を大きくすることができ、しかもフローティングゲート間にコントロールゲートを確実に形成することが可能な半導体装置を提供する。
【解決手段】 第１の方向及び第１の方向に垂直な第２の方向に配列した複数のメモリセルを備えた半導体装置であって、各メモリセルは、半導体基板１０１上に形成された第１の絶縁膜１０２と、第１の絶縁膜上に形成されたフローティングゲート１０３と、フローティングゲートの上面に形成された第１の部分と、フローティングゲートの第１の方向に平行な側面に形成された第２の部分とを含む第２の絶縁膜１０９と、第２の絶縁膜の第１及び第２の部分を覆うコントロールゲート１１０とを備え、フローティングゲートの第２の方向における幅は下部から上部に向かって増加し、第２の絶縁膜の第２の部分の第２の方向における幅は下部から上部に向かって減少している。
【選択図】 図３

Description

本発明は、半導体装置に関する。
近年、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）等の電気的に消去可能な不揮発性半導体記憶装置（不揮発性メモリ）の需要が増大してきている。不揮発性メモリの各メモリセルは、半導体基板上にトンネル絶縁膜、フローティングゲート、電極間絶縁膜及びコントロールゲートが順次積層された構造を有している。
不揮発性メモリでは、メモリセルの動作電圧を下げるために、フローティングゲートとコントロールゲートとの間に形成された上部キャパシタのキャパシタンスＣ２と、半導体基板とフローティングゲートとの間に形成された下部キャパシタのキャパシタンスＣ１との比（Ｃ２／（Ｃ１＋Ｃ２））を大きくすることが重要である。
上記キャパシタンス比（カップリング比）を大きくするために、フローティングゲートの上面の幅を底面の幅より広くした構造（逆テーパー構造）や、フローティングゲートの上面及び側面に電極間絶縁膜を形成した構造が提案されている。しかしながら、これらの構造を組み合わせた構造では、以下のような問題が生じる。
上述した構造を得るためには、逆テーパー形状に加工されたフローティングゲート膜間にコントロールゲート膜を形成する必要がある。しかしながら、フローティングゲート膜が逆テーパー形状に加工されているため、フローティングゲート膜間の領域にコントロールゲート膜を完全に形成することが困難になる。その結果、素子特性の悪化や信頼性の低下を招くこととなる。
公知文献として、例えば特許文献１及び特許文献２には、逆テーパー形状のフローティングゲートを有する不揮発性半導体記憶装置が記載されているが、上述した問題を解決できるものではない。
以上のように、上部キャパシタと下部キャパシタとのキャパシタンス比（Ｃ２／（Ｃ１＋Ｃ２））を大きくするために、フローティングゲートを逆テーパー構造にするといった提案や、フローティングゲートの上面及び側面に電極間絶縁膜を形成するといった提案がなされている。しかしながら、フローティングゲート間の領域にコントロールゲートを完全に形成することが困難であり、素子特性の悪化や信頼性の低下を招くという問題があった。
特開平８−３１６３４８号公報 特開２０００−２２００８号公報
本発明は、メモリセルのキャパシタンス比を大きくすることができ、しかもフローティングゲート間にコントロールゲートを確実に形成することが可能な半導体装置及びその製造方法を提供することを目的としている。
本発明の第１の視点に係る半導体装置は、第１の方向及び第１の方向に垂直な第２の方向に配列した複数のメモリセルを備えた半導体装置であって、各メモリセルは、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの上面に形成された第１の部分と、前記フローティングゲートの前記第１の方向に平行な側面に形成された第２の部分とを含む第２の絶縁膜と、前記第２の絶縁膜の前記第１及び第２の部分を覆うコントロールゲートと、を備え、前記フローティングゲートの前記第２の方向における幅は下部から上部に向かって増加し、前記第２の絶縁膜の第２の部分の前記第２の方向における幅は下部から上部に向かって減少していることを特徴とする。
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にフローティングゲート膜を形成する工程と、前記フローティングゲート膜をパターニングして、第１の方向に延伸した複数の延伸構造を形成する工程と、前記延伸構造の上面及び側面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を覆うコントロールゲート膜を形成する工程と、前記コントロールゲート膜、前記第２の絶縁膜及び前記フローティングゲート膜をパターニングして、フローティングゲート及び前記第１の方向に垂直な第２の方向に延伸したコントロールゲートを形成する工程と、を備え、前記延伸構造の幅は下部から上部に向かって増加しており、前記第２の絶縁膜の前記延伸構造の側面に形成された部分の幅は下部から上部に向かって減少していることを特徴とする。
本発明によれば、メモリセルのキャパシタンス比を大きくすることができるとともに、フローティングゲート間にコントロールゲートを確実に形成することでき、特性に優れた信頼性の高い不揮発性半導体記憶装置を得ることができる。
以下、本発明の実施形態を図面を参照して説明する。本実施形態では、電気的に消去可能な不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明する。
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した平面図である（ただし、ビット線は図示していない）。図２は、図１に示した構成の等価回路図である。
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各選択トランジスタＳ１には、ビット線ＢＬ１及びＢＬ２が接続されている。なお、ここではメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではない。
図３（ａ）、図３（ｂ）及び図３（ｃ）は、図１及び図２に示したＮＡＮＤ型フラッシュメモリの断面を模式的に示した図である。図３（ａ）は図１のＡ−Ａに沿った断面（ワード線方向（第２の方向）の断面）に、図３（ｂ）は図１のＢ−Ｂに沿った断面（ビット線方向（第１の方向）の断面）に、図３（ｃ）は図１のＣ−Ｃに沿った断面（ワード線方向の断面）に、それぞれ対応している。
ソース・ドレイン拡散層１１４を有するシリコン基板（半導体基板）１０１上には、トンネル絶縁膜（ゲート絶縁膜、第１の絶縁膜）１０２が形成され、トンネル絶縁膜１０２上にフローティングゲート１０３が形成されている。このフローティングゲート１０３は、シリコン基板１０１からトンネル絶縁膜１０２を通して注入された電荷を保持することが可能である。図３（ａ）に示すように、フローティングゲート１０３のワード線方向における幅Ｗfgは下部から上部に向かって増加しており、フローティングゲート１０３のワード線方向に平行な断面は逆テーパー形状となっている。
隣接するフローティングゲート１０３間の領域には、素子分離絶縁膜１０７によって素子分離領域が形成されている。フローティングゲート１０３及び素子分離絶縁膜１０７上には電極間絶縁膜（第２の絶縁膜）１０９が形成され、フローティングゲート１０３の上面及びビット線方向に平行な側面は電極間絶縁膜１０９によって覆われている。電極間絶縁膜１０９のフローティングゲート１０３の上面に形成された部分１０９ｘ（第１の部分）の厚さは一定であるが、電極間絶縁膜１０９のフローティングゲート１０３の側面に形成された部分１０９ｙ（第２の部分）の幅Ｗieは、下部から上部に向かって減少しており、電極間絶縁膜１０９の第２の部分１０９ｙの断面は、順テーパー形状となっている。電極間絶縁膜１０９は、図３（ｃ）に示すように、第２の部分１０９ｙからビット線方向に延伸した部分１０９ｚ（第３の部分）を有しており、この第３の部分１０９ｚの幅も第２の部分１０９ｙと同様、下部から上部に向かって減少している。
電極間絶縁膜１０９上にはコントロールゲート（ワード線）１１０が形成されており、フローティングゲート１０３は、電極間絶縁膜１０９を介してコントロールゲート１１０で覆われている。コントロールゲート１１０は、ワード線方向で互いに隣接するメモリセルのフローティングゲート間の空隙に形成された部分を有しており、コントロールゲート１１０によって空隙が埋められている。したがって、コントロールゲート１１０の空隙に形成された部分の幅Ｗcgは、下部から上部に向かって増加している。ビット線方向で互いに隣接するメモリセル間は、絶縁物１０８によって電気的に分離されている。
このように、本実施形態では、フローティングゲート１０３の幅Ｗfgが下部から上部に向かって増加しているため、フローティングゲート１０３の上面の面積を底面の面積よりも大きくすることができる。また、フローティングゲート１０３の上面及び側面を利用して上部キャパシタを形成しているため、上部キャパシタの面積を大きくすることができる。したがって、メモリセルのキャパシタンス比（カップリング比）を大きくすることができ、メモリセルの動作電圧（書込み電圧及び消去電圧）を下げることが可能となる。
また、電極間絶縁膜１０９のフローティングゲート１０３の側面に形成された部分１０９ｙの幅Ｗieが、下部から上部に向かって減少しているため、コントロールゲート１１０を確実にフローティングゲート間の空隙に形成することができる。
したがって、本実施形態によれば、メモリセルのキャパシタンス比を大きくすることができるとともに、フローティングゲート間にコントロールゲートを確実に形成することでき、特性に優れた信頼性の高い不揮発性半導体記憶装置を得ることができる。
また、本実施形態では、図３（ｃ）に示すように、電極間絶縁膜１０９の第３の部分１０９ｚの幅も第２の部分１０９ｙと同様、下部から上部に向かって減少している。仮に、第３の部分１０９ｚの幅が一定であるとすると、コントロールゲート膜をパターニングする際に、電極間絶縁膜１０９の外側の側面にコントロールゲート膜の一部が残ってしまう。その結果、図１８の比較例に示すように、コントロールゲート膜の残部１１０ａによって、ビット線方向で隣接するメモリセルのコントロールゲートどうしが短絡してしまうという問題が生じる。本実施形態では、そのようなコントロールゲート膜の残部が生成されないため、コントロールゲートの短絡を防止することができる。その結果、短絡に起因するメモリセルの誤動作を大幅に低減することができる。
以下、本実施形態の製造方法を、図４（ａ）及び図４（ｂ）〜図９（ａ）及び図９（ｂ）を参照して説明する。なお、図４（ａ）〜図９（ａ）は、図１のＡ−Ａに沿った断面（ワード線方向の断面）に対応し、図４（ｂ）〜図９（ｂ）は、図１のＢ−Ｂに沿った断面（ビット線方向の断面）に対応している。
まず、図４（ａ）及び図４（ｂ）に示すように、不純物をドーピングしたシリコン基板１０１の表面に、ゲート絶縁膜（第１の絶縁膜）として厚さ１０ｎｍのトンネル絶縁膜１０２を熱酸化法で形成する。続いて、フローティングゲート膜１０３として、厚さ１５０ｎｍのリンドープ多結晶シリコン膜を、減圧ＣＶＤ（chemical vapor deposition）法で堆積する。その後、ＣＭＰ（chemical mechanical polishing）のストッパー膜１０４及びＲＩＥ（reactive ion etching）のマスク膜１０５を、順次減圧ＣＶＤ法で堆積する。さらに、マスク膜１０５上に、ビット線方向に延伸したレジストパターン（図示せず）を形成する。
次に、レジストパターンをマスクとして、ＲＩＥ法により、マスク膜１０５及びストッパー膜１０４を順次エッチングする。レジストパターンを除去した後、マスク膜１０５をマスクとして、ＲＩＥ法により、多結晶シリコン膜１０３を逆テーパー形状に加工する。さらに、トンネル絶縁膜１０２、シリコン基板１０１の露出領域を順次エッチングして、深さ１５０ｎｍの素子分離溝１０６を形成する。なお、多結晶シリコン膜１０３を逆テーパー形状に加工するには、エッチングガスとして臭化水素（ＨＢｒ）と塩素（Ｃｌ2 ）と酸素（Ｏ2 ）との混合ガスを用いて、長時間エッチングを行えばよい。このようにして、テーパー形状にパターニングされた多結晶シリコン膜１０３で形成され、ビット線方向に延伸した複数の延伸構造が形成される。
次に、図５（ａ）及び図５（ｂ）に示すように、露出したシリコン基板１０１の表面に、厚さ５ｎｍのシリコン酸化膜（図示せず）を熱酸化法で形成する。続いて、素子分離絶縁膜１０７として厚さ４００ｎｍのシリコン酸化膜を塗布法で形成し、このシリコン酸化膜で素子分離溝１０６を完全に埋める。その後、シリコン酸化膜１０７の表面領域とマスク膜１０５とをＣＭＰ法で除去し、表面を平坦化する。このとき、ストッパー膜１０４の表面が露出する。
次に、図６（ａ）及び図６（ｂ）に示すように、露出したストッパー膜１０４をリン酸溶液でエッチング除去する。さらに、シリコン酸化膜１０７の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン膜１０３の側壁面（側面）を露出させる。側壁面の高さは１００ｎｍである。
次に、図７（ａ）及び図７（ｂ）に示すように、全面にシリコン酸化膜を減圧ＣＶＤ法で堆積する。続いて、多結晶シリコン膜１０３の上面及び素子分離絶縁膜１０７の上面に形成されたシリコン酸化膜をＲＩＥ法（エッチバックＲＩＥ法）で除去し、多結晶シリコン膜１０３の側壁面にのみシリコン酸化膜１０９ａを残す。このとき、シリコン酸化膜１０９ａの露出面（側面）が順テーパー状になるように、エッチバックＲＩＥ条件を設定する。次に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜１０９ｂを全面に、減圧ＣＶＤ法により厚さ１５ｎｍ形成する。このとき、シリコン酸化膜１０９ａの側面が順テーパー状であるため、ＯＮＯ膜１０９ｂの側面も順テーパー状となる。
このようにして、多結晶シリコン膜１０３の表面は、シリコン酸化膜１０９ａ及びＯＮＯ膜１０９ｂで形成された電極間絶縁膜１０９で覆われる。多結晶シリコン膜１０３の側壁には、シリコン酸化膜１０９ａで形成された内側膜部分と、ＯＮＯ膜１０９ｂで形成された外側膜部分とが形成される。内側膜部分１０９ａの幅は下部から上部に向かって減少しているため、電極間絶縁膜１０９の多結晶シリコン膜１０３の側壁に形成された部分の幅も、下部から上部に向かって減少している。
次に、図８（ａ）及び図８（ｂ）に示すように、コントロールゲート膜１１０として、多結晶シリコン膜及びタングステンシリサイド膜の積層膜を、減圧ＣＶＤ法により厚さ１００ｎｍ形成する。電極間絶縁膜１０９の側面が順テーパー状であるため、隣接するフローティングゲート膜１０３間の領域に確実にコントロールゲート膜１１０を形成することができる。
なお、コントロールゲート膜１１０を構成する多結晶シリコン膜には、所定の不純物がドーピングされている。不純物のドーピングは、ノンドープ多結晶シリコン膜を堆積した後、イオン注入によって行ってもよい。この場合には、電極間絶縁膜１０９の側面が順テーパー状であるため、イオン注入の際に不純物イオンが電極間絶縁膜１０９の側面で遮られることがない。したがって、多結晶シリコン膜中に確実に不純物イオンを注入することができる。
次に、ＲＩＥのマスク膜１１１を減圧ＣＶＤ法によって堆積する。その後、ワード線方向に延伸したレジストパターン（図示せず）をマスクとして用い、ＲＩＥ法により、マスク膜１１１、コントロールゲート膜１１０、電極間絶縁膜１０９、フローティングゲート膜１０３及びトンネル絶縁膜１０２を順次エッチングする。これにより、コントロールゲート１１０、電極間絶縁膜１０９、フローティングゲート１０３及びトンネル絶縁膜１０２で形成された複数の積層セル構造が形成され、隣接する積層セル構造は空隙１１２によって分離される。
図１０〜図１３は、上述した積層セル構造を形成する際のエッチングステップを示したものであり、図１のＣ−Ｃ断面に対応した断面図である。図１０の工程でマスク膜１１１を形成した後、マスク膜１１１とコントロールゲート膜１１０をエッチングすることで図１１の構造が得られる。続いて、ＯＮＯ膜１０９ｂを異方性エッチングすることで、図１２に示すように、フローティングゲート膜１０３の側壁にのみＯＮＯ膜１０９ｂが残る。さらに、図１３に示すように、フローティングゲート膜１０３をエッチングして除去する。その結果、積層セル構造間の領域には、シリコン酸化膜１０９ａ及びＯＮＯ膜１０９ｂが残るが、ＯＮＯ膜１０９ｂの側面が順テーパー状であるため、コントロールゲート膜１１０は確実に除去されており、ＯＮＯ膜１０９ｂの側面にはコントロールゲート膜１１０は残っていない。
次に、図９（ａ）及び図９（ｂ）に示すように、厚さ１０ｎｍのシリコン酸化膜１１３を、熱酸化法及び減圧ＣＶＤ法を組み合わせて形成する。その後、イオン注入法を用いてセル拡散層（ソース・ドレイン拡散層）１１４を形成する。さらに、全面に層間絶縁膜１１５としてＢＰＳＧ膜を減圧ＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性半導体記憶装置が完成する。
以上のように、上述した製造方法を用いることで、すでに述べたような種々の優れた効果を得ることができ、特性に優れた信頼性の高い不揮発性半導体記憶装置を得ることが可能となる。
なお、上述した実施形態では、隣接したフローティングゲート１０３間の空隙をコントロールゲート１１０で完全に埋めるようにしたが、図１４に示すように、コントロールゲート１１０が電極間絶縁膜１０９に沿って形成されていてもよい。
また、上述した実施形態では、フローティングゲート１０３、電極間絶縁膜１０９及びコントロールゲート１１０の側面の傾斜角がいずれも一定であったが、以下のような変更も可能である。
図１５（ａ）、図１５（ｂ）及び図１５（ｃ）は、フローティングゲート１０３の断面形状の変更例を示した図である。図１５（ａ）及び図１５（ｂ）に示すように、フローティングゲート１０３の側面の傾斜角が、下から上に向かってしだいに増加或いは減少していてもよい。また、図１５（ｃ）に示すように、フローティングゲート１０３の側面が階段状になっていてもよい。これらの場合にも、上述した実施形態と同様の効果を得ることが可能である。
図１６（ａ）、図１６（ｂ）及び図１６（ｃ）は、電極間絶縁膜１０９のフローティングゲート１０３の側面に形成された部分の断面形状の変更例を示した図である。図１６（ａ）及び図１６（ｂ）に示すように、電極間絶縁膜１０９の側面の傾斜角が下から上に向かってしだいに増加或いは減少していてもよい。また、図１６（ｃ）に示すように、電極間絶縁膜１０９の側面が階段状になっていてもよい。これらの場合にも、上述した実施形態と同様の効果を得ることが可能である。
図１７（ａ）、図１７（ｂ）及び図１７（ｃ）は、コントロールゲート１１０のフローティングゲート１０３間に形成された部分の断面形状の変更例を示した図である。図１７（ａ）及び図１７（ｂ）に示すように、コントロールゲート１１０の側面の傾斜角が下から上に向かってしだいに増加或いは減少していてもよい。また、図１７（ｃ）に示すように、コントロールゲート１１０の側面が階段状になっていてもよい。これらの場合にも、上述した実施形態と同様の効果を得ることが可能である。
なお、図からわかるように、上述した図１５（ａ）、図１６（ａ）及び図１７（ａ）の構造は互いに組み合わせることが可能である。同様に、図１５（ｂ）、図１６（ｂ）及び図１７（ｂ）の構造も互いに組み合わせることが可能であり、図１５（ｃ）、図１６（ｃ）及び図１７（ｃ）の構造も互いに組み合わせることが可能である。
また、上述した実施形態の手法は、ＮＡＮＤ型メモリに限らず、ＮＯＲ型メモリについても適用可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の実施形態に係る半導体装置の構成を模式的に示した平面図である。 本発明の実施形態に係る半導体装置の等価回路を示した図である。 本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 図８の工程の一部を模式的に示した断面図である。 図８の工程の一部を模式的に示した断面図である。 図８の工程の一部を模式的に示した断面図である。 図８の工程の一部を模式的に示した断面図である。 本発明の実施形態に係り、コントロールゲートの変更例を模式的に示した断面図である。 本発明の実施形態に係り、フローティングゲートの変更例を模式的に示した断面図である。 本発明の実施形態に係り、電極間絶縁膜の変更例を模式的に示した断面図である。 本発明の実施形態に係り、コントロールゲートの変更例を模式的に示した断面図である。 本発明の実施形態の比較例の問題点を示した図である。
符号の説明
１０１…シリコン基板 １０２…トンネル絶縁膜
１０３…フローティングゲート １０４…ストッパー膜
１０５…マスク膜 １０６…素子分離溝
１０７…素子分離絶縁膜 １０８…絶縁物
１０９…電極間絶縁膜 １０９ａ…シリコン酸化膜 １０９ｂ…ＯＮＯ膜
１１０…コントロールゲート １１１…マスク膜
１１２…空隙 １１３…シリコン酸化膜
１１４…ソース・ドレイン拡散層 １１５…層間絶縁膜

Claims (5)

  1. 第１の方向及び第１の方向に垂直な第２の方向に配列した複数のメモリセルを備えた半導体装置であって、
    各メモリセルは、
    半導体基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成されたフローティングゲートと、
    前記フローティングゲートの上面に形成された第１の部分と、前記フローティングゲートの前記第１の方向に平行な側面に形成された第２の部分とを含む第２の絶縁膜と、
    前記第２の絶縁膜の前記第１及び第２の部分を覆うコントロールゲートと、
    を備え、
    前記フローティングゲートの前記第２の方向における幅は下部から上部に向かって増加し、
    前記第２の絶縁膜の第２の部分の前記第２の方向における幅は下部から上部に向かって減少している
    ことを特徴とする半導体装置。
  2. 前記コントロールゲートは、前記第２の方向で互いに隣接するメモリセルのフローティングゲート間に形成された部分を有する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記コントロールゲートの前記フローティングゲート間に形成された部分の前記第２の方向における幅は、下部から上部に向かって増加している
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の絶縁膜は、前記第２の部分から前記第１の方向に延伸した第３の部分をさらに含み、前記第３の部分の前記第２の方向における幅は下部から上部に向かって減少している
    ことを特徴とする請求項１に記載の半導体装置。
  5. 半導体基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上にフローティングゲート膜を形成する工程と、
    前記フローティングゲート膜をパターニングして、第１の方向に延伸した複数の延伸構造を形成する工程と、
    前記延伸構造の上面及び側面に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜を覆うコントロールゲート膜を形成する工程と、
    前記コントロールゲート膜、前記第２の絶縁膜及び前記フローティングゲート膜をパターニングして、フローティングゲート及び前記第１の方向に垂直な第２の方向に延伸したコントロールゲートを形成する工程と、
    を備え、
    前記延伸構造の幅は下部から上部に向かって増加しており、
    前記第２の絶縁膜の前記延伸構造の側面に形成された部分の幅は下部から上部に向かって減少している
    ことを特徴とする半導体装置の製造方法。
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