JP2006286720A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】浮遊ゲートと制御ゲートを有する不揮発性メモリの製造コストを上昇させずに、ＳＴＩを挟んで隣り合う素子間のパンチスルーを抑え、素子の性能を向上させる。
【解決手段】半導体層２０上にゲート絶縁膜１０、浮遊ゲート電極１１、ゲート間絶縁膜１２、制御ゲート電極（１３、１４）が積層されたゲート構造を有するセルトランジスタ６が配列されたセルアレイと、セルトランジスタ相互間の半導体層表層部で浮遊ゲート電極に自己整合的に形成された素子分離溝２１の内部に絶縁膜が埋め込まれたトレンチ型の素子分離領域と、素子分離溝の直下に存在する不純物領域１９とを有する。そして、素子分離領域は、素子分離溝内面から浮遊ゲート電極側面部まで形成された第１の素子分離絶縁膜８と、その上面側凹部を埋め込むように第２の素子分離絶縁膜９が塗布されてなる。そして、不純物領域は、第１の素子分離絶縁膜の上面側凹部に整合しており、その幅は素子分離溝の幅より狭い。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に係わり、特にシャロートレンチ型の素子分離領域（ＳＴＩ）により素子分離された不揮発性メモリセルを搭載した半導体装置およびその製造方法に関するもので、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に使用されるものである。

半導体装置、例えば不揮発性メモリにおいては、メモリセルアレイの微細な素子（セルトランジスタ）を分離するために、シャロートレンチ型の素子分離領域(STI;Shallow Trench Isolation)を形成している。このようなSTI 構造を有する不揮発性メモリにおいて、素子が形成されるウェル領域の不純物濃度が低い場合には、隣の素子領域とのパンチスルー耐圧やセルトランジスタのゲートに高い電圧がかかった時のフィールド反転耐圧が低いので、不良となることがある。パンチスルー耐圧やフィールド反転耐圧を上げるために、一般にはSTI の深さを深くしたり、ウェル濃度を高くする方法が考えられる。しかし、STI の深さを深くする方法は、素子領域と素子分離領域の微細化に伴ってエッチング技術の制約が厳しく、深くできないという問題があり、ウェル濃度を上げる方法は、トランジスタのバックバイアス特性を悪化させてしまうので、高くできないという問題がある。

一方、素子分離領域が広い場合には、フォトリソグラフィー工程によってSTI 上の一部を開口してSTI を通して底面直下部に不純物を導入してパンチスルー抑制領域（フィールドストッパ領域）を形成する方法がある。しかし、例えば大容量のＮＡＮＤ型フラッシュメモリのように、メモリセルアレイにおける直列接続されたセルトランジスタ相互間のSTI 溝の幅が非常に狭い場合には、狭いSTI 上でSTI よりさらに狭い開口を形成することは極めて困難であり、マスクパターンの合せずれによりSTI 直下のパンチスルー抑制領域と素子領域との距離が近づき、素子の特性を悪化させることが問題となる。したがって、STI 上でSTI よりさらに狭い開口を形成するためのフォトリソグラフィー工程を用いることはできない。

なお、ＤＲＡＭやＳＲＡＭにおいて、エッチングによってSTI 溝を加工し、STI 溝の側面にシリコン酸化膜を形成した後、さらにシリコン窒化膜を堆積してSTI 溝底面部を開口した状態で不純物イオンを注入してパンチスルー抑制領域を形成した後、シリコン酸化膜を埋め込んでSTI を形成する技術が開示されている。
特開平１１−３４０４６１号公報

本発明は前記した従来の問題点を解決すべくなされたもので、浮遊ゲートと制御ゲートを有する不揮発性メモリの製造コストを上昇させないで、素子の性能を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、素子領域および素子分離領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離領域に形成された素子分離溝の内壁に沿って形成され、中央部の高さが側端部の高さより低く形成された第１の素子分離絶縁膜と、前記第１の素子分離絶縁膜上に形成され、上面が基板表面より高く形成された第２の素子分離絶縁膜と、前記第１の素子分離絶縁膜の下の前記半導体基板中に形成された不純物領域であって、前記半導体基板と同じ導電型を有し、不純物濃度が前記半導体基板の不純物濃度より高く、前記素子分離溝の幅より狭く形成された不純物領域とを具備する。

本発明の半導体装置の製造方法は、浮遊ゲート電極と制御ゲート電極が積層されたゲート構造を有するメモリセルトランジスタのアレイを半導体層上に形成する際、隣り合う前記メモリセルトランジスタのそれぞれの浮遊ゲート電極に自己整合した素子分離溝を前記半導体層の表層部に形成する工程と、前記素子分離溝の内面に第１の素子分離絶縁膜を形成する工程と、前記第１の素子分離絶縁膜を介して前記素子分離溝の底面下の半導体層に不純物イオンを注入する工程と、その後、前記素子分離溝の内部を埋め込むように第２の素子分離絶縁膜を形成する工程と、前記イオン注入された不純物イオンを前記第２の素子分離絶縁膜の形成工程の前または後に活性化する工程とを具備する。

本発明によれば、浮遊ゲートと制御ゲートを有する不揮発性メモリの製造コストを上昇させないで、素子の性能を向上させることが可能な半導体装置およびその製造方法を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態としてＮＡＮＤ型の不揮発性メモリのセルアレイの構成の一部を模式的に示した平面図である。

図１に示すように、セルアレイの各ＮＡＮＤセルユニットは、直列接続された複数のメモリセル６の一端側に選択トランジスタ５が接続されており、同一列に複数のＮＡＮＤセルユニットが配列されている。セルアレイのワード線方向に隣り合うように配列された同一行のメモリセル６は、共通の制御ゲート線（ワード線）４に接続されており、セルアレイのワード線方向に隣り合うように配列された同一行の選択トランジスタ５は、共通の選択ゲート線３に接続されている。各選択トランジスタ５の一端側（ドレイン）には、ビット線コンタクト２５を介してビット線１が接続されている。

図２（ａ）は図１中のワード線方向のＡ−Ａ線（メモリセル行）に沿う断面図、図３は図１中のビット線方向のＢ−Ｂ線（ＮＡＮＤセルユニット列）に沿う断面図である。

図２（ａ）および図３において、半導体基板（例えばｐ型のシリコン基板）２０は、複数の素子形成部７が隣り合うように存在し、隣り合う素子形成部７相互間には素子分離溝２１が存在しており、素子形成部７にはメモリセル６（選択トランジスタ行の場合は選択トランジスタ５）が形成されている。

ＮＡＮＤセルユニット内でビット線方向に隣り合うメモリセル６はソース／ドレイン拡散層２３を共有しており、ビット線方向に隣り合うメモリセル６と選択トランジスタ５はソース／ドレイン拡散層２３を共有している。そして、選択トランジスタ５の一端側（ドレイン拡散層２３）にはビット線コンタクト２５がコンタクトしている。なお、ビット線コンタクト２５を介してビット線方向に隣り合う２つのＮＡＮＤセルユニットの各選択トランジスタ５がドレイン拡散層２３を共有する場合が多い。

メモリセル６は、下部ゲート絶縁膜（トンネル絶縁膜、ゲート絶縁膜）１０、浮遊ゲート電極１１、上部ゲート絶縁膜（ゲート間絶縁膜）１２、制御ゲートを備えている。なお、本例では、上部ゲート絶縁膜１２は例えばＯＮＯ膜（シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜が順次積層された膜）からなる。また、制御ゲートは、例えばポリシリコン膜１３とタングステンシリサイド膜（ＷＳｉ膜）１４が積層された積層膜を示しているが、これに限定されるものではなく、ポリシリコンのシリサイド膜などでも良い。

前記素子分離溝２１は、半導体層２０の表層部でワード線方向に隣り合う素子形成部７相互間において各浮遊ゲート電極１１に対して自己整合的に形成されており、その内部に第１の素子分離絶縁膜８および第２の素子分離絶縁膜９が順次埋め込まれてトレンチ型の素子分離領域となっている。この素子分離領域は、まず、素子分離溝２１の内面に第１の素子分離絶縁膜８が形成されており、この第１の素子分離絶縁膜８は浮遊ゲート１１の側面に接する位置まで上方に向かって延伸した部分を含む。そして、第１の素子分離絶縁膜８の上面側凹部内に第２の素子分離絶縁膜９が埋め込まれている。これらの素子分離絶縁膜８，９は、互いに異なる材質が用いられている。

上記素子分離絶縁膜８，９によって形成された素子分離領域上には、ゲート間絶縁膜１２を介して制御ゲート線４が通過している。第１の素子分離絶縁膜８の凹部底面直下の半導体層２０には不純物（例えばボロン）が導入された後に活性化された不純物領域１９が形成されている。この不純物領域１９は、半導体層２０と同じ導電型であって、且つその近傍の半導体層２０の不純物濃度よりも高濃度なパンチスルー抑制領域として作用する。

上記不純物領域１９の幅は、素子分離溝２１の幅（例えば７０ｎｍ）より例えば４０ｎｍ程度狭いので、不純物領域１９の不純物が素子形成部７に形成されている素子の特性に影響を与えることはない。

メモリセル６および選択トランジスタ５は、同様の構造を有するが、選択トランジスタ５の浮遊ゲート電極１１と制御ゲート電極（１３および１４）とは短絡接続されている。なお、両者の浮遊ゲート電極１１、上部ゲート絶縁膜１２、制御ゲート電極（１３および１４）はそれぞれ同時に形成される。

メモリセル６および選択トランジスタ５が形成された後に全面が層間絶縁膜１５で覆われており、層間絶縁膜１５上にはビット線１６が形成されており、ビット線１６は層間絶縁膜１５中に埋め込み形成されたビット線コンタクト２５を介して同一列の各ＮＡＮＤセルユニットの選択トランジスタ５のドレイン拡散層２３に接続されている。

図２（ｂ）は、図２（ａ）中のＣ−Ｃ線に沿う断面（素子分離絶縁膜９，８および半導体層２０の深さ方向）の不純物濃度プロファイルの一例を示している。

前記したように不純物領域１９を形成する際、第１の素子分離絶縁膜８を通してシリコン基板２０に不純物（ここではボロン）を注入しており、その後に第２の素子分離絶縁膜９を形成する。したがって、第１の素子分離絶縁膜８とシリコン基板２０にはボロンが存在するが、第２の素子分離絶縁膜９にはボロンは殆ど存在しない。本例では、シリコン基板２０中のボロン濃度のピークは1x10¹⁶ｃｍ^-3程度である。

上記したように第１の実施形態によれば、浮遊ゲート電極１１と制御ゲート電極（１３，１４）を有するＮＡＮＤ型の不揮発性メモリのセルアレイにおけるトレンチ埋め込み型の素子分離領域として、素子分離溝の内面に第１の素子分離絶縁膜８絶縁膜を形成した後に不純物を注入することにより素子分離領域の直下に自己整合的に不純物領域１９が形成されている。これにより、高精度のフォトリソグラフィー工程を追加することなく、素子分離領域を挟んで隣り合う素子領域相互間のパンチスルー耐性やフィールド反転耐圧を向上させることができる。また、素子形成部７と素子分離溝直下の不純物領域１９はある程度離れているので、不純物領域の不純物が素子形成部７の素子のバックバイアス特性などを悪化させることはない。つまり、製造コストを上昇させずに素子の性能を向上させることができる。

以下、本実施形態に係る半導体装置の製造工程について、図４〜図１２を参照して説明する。なお、図４〜図１２は図１中のＡ−Ａ線に沿う断面に対応したものである。

素子分離領域をエッチングによって加工した後に絶縁膜を埋め込んで素子分離領域を形成する際、素子分離領域の微細化により絶縁膜を一度で埋め込むことが困難になる。そこで、本実施形態では、素子特性を悪化させないように、膜質の良い第１の素子分離絶縁膜を堆積させた後、多少膜質が落ちるが埋め込みが容易な別の材質の第２の素子分離絶縁膜を堆積させる。

即ち、まず、図４に示すように、シリコン基板等の半導体基板２０上に、ゲート絶縁膜１０として、熱酸化法によって厚さ１０ｎｍ程度のシリコン酸化膜を形成する。

続いて、浮遊ゲート電極を形成するために、減圧化学気相成長法（ＬＰ−ＣＶＤ;LP-CDD;Low Pressure Chemical Vapor Deposition）法等によって厚さ１６０ｎｍ程度のポリシリコン膜１１を形成する。さらに、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）プロセスにおけるストッパー膜として、ＬＰ−ＣＶＤ法によって厚さ９０ｎｍ程度のシリコン窒化膜１８を形成する。続いて、シリコン窒化膜１８上に、リソグラフィ技術を用いて、フォトレジストパターン１７を形成する。

次に、図５に示すように、フォトレジストパターン１７をエッチングマスクとする異方性エッチングによって、シリコン窒化膜１８、ポリシリコン膜１１、下部ゲート絶縁膜１０および半導体基板２０を順次エッチングする。その結果、パターニングされたシリコン窒化膜１８、ポリシリコン膜（浮遊ゲート電極）１１、下部ゲート絶縁膜１０が得られるとともに、半導体基板２０には深さ２２０ｎｍ程度の素子分離溝２１が形成される。これにより、半導体基板２０には素子分離溝２１で分離された素子形成部７が形成される。

次に、図６に示すように、素子分離溝２１の内面からポリシリコン膜１１の側面まで第１の素子分離絶縁膜８を形成するために、全面にシリコン酸化膜をプラズマＣＶＤ法によって形成する。この場合、シリコン酸化膜８の厚さは、素子分離溝２１の幅の１／２未満であり、素子分離溝２１内で上面側に所望の凹部２４が得られるように（素子分離溝２１が埋め込まれてしまわないように）、素子分離溝２１の幅や深さ等を考慮して決められる。また、シリコン酸化膜８の厚さは、後述するようにシリコン酸化膜８を通してイオン注入が行われた後の熱工程により不純物が拡散する距離以上に設定される。本例では、シリコン酸化膜８の厚さは、図示しない平坦領域において２００ｎｍ程度となるようにし、この時にシリコン酸化膜８の縦に延伸した部分の幅は２０ｎｍ程度とする。

次に、図７に示すように、シリコン酸化膜８を通して不純物イオンの注入を行う。この時、必要に応じてメモリセルアレイ以外の領域（例えば周辺回路領域など）はマスクで覆う必要があるが、これは高精度のフォトリソグラフィー工程を必要としない。この不純物注入の電圧加速条件としては、素子分離溝２１の底面部の第１の素子分離絶縁膜８を不純物が通過するのに十分な条件、本例では加速電圧が70keV でＰタイプの不純物（例えばボロン）を注入する。この不純物は、第１の素子分離絶縁膜８の凹部底面部を通過して半導体基板２０に導入されるが、第１の素子分離絶縁膜８が縦に延伸した部分や、シリコン窒化膜１８が存在する領域では殆んど通過しない。結果的に、図８に示すように、素子分離溝２１の凹部底面直下のシリコン基板にのみ不純物領域１９が形成される。

次に、図９に示すように、素子分離溝２１の内部（第１の素子分離絶縁膜８の上面側凹部の内部）に第２の素子分離絶縁膜９を埋め込むために、全面に例えばポリシラザンを塗布し、さらに水蒸気添加酸化雰囲気において熱処理を行ってポリシラザンを緻密化する。このように、第２の素子分離絶縁膜９としてポリシラザン等の塗布膜を用いることにより、凹部２４が深に場合でも容易に埋めることができる。

次に、図１０に示すように、第２の素子分離絶縁膜９および第１の素子分離絶縁膜８に対して、素子分離溝２１外の部分をＣＭＰ法（あるいはレジストエッチバック等）によって除去し、平坦化する。この時、シリコン窒化膜１８はＣＭＰのストッパーとして機能する。

次に、図１１に示すように、前記シリコン窒化膜１８を除去してポリシリコン膜１１の上面を露出させる。そして、第１の素子分離絶縁膜８の一部と第２の素子分離絶縁膜９の一部をエッチングによって除去する。このエッチングに際して、第２の素子分離絶縁膜９のエッチングレートの方が第１の素子分離絶縁膜８のエッチングレートよりも高い選択エッチングを用いる。本例では、バッファフッ酸（フッ酸とフッ化アンモニウムとの混合液）を用いてエッチングを行う。バッファフッ酸を用いることで、ＣＶＤシリコン酸化膜８のエッチングレートに対するポリシラザン９のエッチングレートの比（選択比）を高くすることができる。上記バッファフッ酸の代わりにフッ酸蒸気を用いてもよい。上記エッチングは膜の上部から進むので、本工程で第１の素子分離絶縁膜８の上部もエッチングされ、ポリシリコン膜１１の側面が部分的に露出する。

次に、図１２に示すように、ゲート間絶縁膜１２として、ＬＰ−ＣＶＤ法によって所定厚さのＯＮＯ膜を形成する。ゲート間絶縁膜１２は、少なくともポリシリコン膜１１の露出表面に形成されていればよいが、本例では、第１の素子分離絶縁膜８上および第２の素子分離絶縁膜９上を覆うように形成することによって、後述するようにゲート間絶縁膜１２上に形成される制御ゲート電極（１３，１４）と素子領域部７との間の絶縁を確実に確保している。この際、選択トランジスタ５については、ゲート間絶縁膜１２を形成した後にその一部をエッチング除去してポリシリコン膜１１を部分的に露出させておく。

なお、ここまでの工程の間に、半導体基板２０の表層部は、セルトランジスタが所望の電気的特性となるように、閾値調整用のイオン注入を行う。そして、素子分離領域を形成した後に素子形成部７にソース／ドレイン領域を形成するために半導体層２０の表層部にイオン注入を行うことによって半導体層とは逆導電型の高濃度拡散層領域２３を形成しておく。

この後、全面にポリシリコン膜１３およびタングステンシリサイド膜（ＷＳｉ膜）１４を順次形成してパターニングを行うことにより制御ゲート電極を形成する。この際、選択トランジスタ５の制御ゲート電極の一部であるポリシリコン膜１３と浮遊ゲート電極であるポリシリコン膜１１とが接続される。

さらに、第１の層間絶縁膜１５として例えばシリコン酸化膜等の絶縁膜を堆積する。そして、ビット線コンタクトを形成するために第１の層間絶縁膜１５に所望のコンタクトホールを形成し、コンタクトプラグを埋め込む。この後、ビット線を形成するために、上記コンタクトプラグを介して高濃度拡散層領域２３に電気的に接触する金属配線（ビット線）１６を形成する。

以降、必要に応じて、層間絶縁膜および上層配線を形成した後、表面をシリコン窒化膜等の保護膜で覆うことにより、半導体装置が完成する。

上記した製造方法によれば、浮遊ゲートと制御ゲートを有する不揮発性メモリセルのアレイにおけるトレンチ埋め込み型の素子分離領域を形成する際、素子分離溝２１の内面に第１の素子分離絶縁膜８を形成した後、第１の素子分離絶縁膜８の上面側凹部を利用して自己整合的に不純物イオンを注入する。これにより、高精度のリソグラフィ技術を必要とせず、コストを抑えつつ、素子分離領域の直下に自己整合的に所望の不純物領域１９を形成することができる。

本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成の一部を概略的に示す平面図。 図１中のＡ−Ａ線に沿う断面図および素子分離領域の素子分離絶縁膜とその直下の半導体層の深さ方向における不純物濃度プロファイルの一例を示す特性図。 図１中のＢ−Ｂ線に沿う断面図。 本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程の一部を示す断面図。 図４の工程に続く工程を示す断面図。 図５の工程に続く工程を示す断面図。 図６の工程に続く工程を示す断面図。 図７の工程に続く工程を示す断面図。 図８の工程に続く工程を示す断面図。 図９の工程に続く工程を示す断面図。 図１０の工程に続く工程を示す断面図。 図１１の工程に続く工程を示す断面図。

符号の説明

５…選択トランジスタ、６…メモリセル、７…複数の素子形成部、８…第１の素子分離絶縁膜、９…第２の素子分離絶縁膜、１０…下部ゲート絶縁膜、１１…浮遊ゲート、１２…上部ゲート絶縁膜（ゲート間絶縁膜）、１３…ポリシリコン膜、１４…タングステンシリサイド膜（ＷＳｉ膜）、１５…層間絶縁膜、１６…ビット線、１９…不純物領域、２０…半導体基板（例えばｐ型のシリコン基板）、２１…素子分離溝、２３…ソース／ドレイン拡散層、２５…ビット線コンタクト。

Claims (4)

1. 素子領域および素子分離領域を有する半導体基板と、
   前記素子領域上にゲート絶縁膜を介して形成されたゲート電極と、
   前記素子分離領域に形成された素子分離溝の内壁に沿って形成され、中央部の高さが側端部の高さより低く形成された第１の素子分離絶縁膜と、
   前記第１の素子分離絶縁膜上に形成され、上面が基板表面より高く形成された第２の素子分離絶縁膜と、
   前記第１の素子分離絶縁膜の下の前記半導体基板中に形成された不純物領域であって、前記半導体基板と同じ導電型を有し、不純物濃度が前記半導体基板の不純物濃度より高く、前記素子分離溝の幅より狭く形成された不純物領域と
   を具備したことを特徴とする半導体装置。
2. 前記第２の素子分離絶縁膜は、絶縁性材料が塗布されてなることを特徴とする請求項１記載の半導体装置。
3. 浮遊ゲート電極と制御ゲート電極が積層されたゲート構造を有するメモリセルトランジスタのアレイを半導体層上に形成する際、
   隣り合う前記メモリセルトランジスタのそれぞれの浮遊ゲート電極に自己整合した素子分離溝を前記半導体層の表層部に形成する工程と、
   前記素子分離溝の内面に第１の素子分離絶縁膜を形成する工程と、
   前記第１の素子分離絶縁膜を介して前記素子分離溝の底面下の半導体層に不純物イオンを注入する工程と、
   その後、前記素子分離溝の内部を埋め込むように第２の素子分離絶縁膜を形成する工程と、
   前記イオン注入された不純物イオンを前記第２の素子分離絶縁膜の形成工程の前または後に活性化する工程
   とを具備することを特徴とする半導体装置の製造方法。
4. 前記第２の素子分離絶縁膜を形成する工程は、絶縁性材料を塗布する工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。

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