CN109786383B - 半导体器件及其形成方法和半导体结构 - Google Patents

Abstract

一种半导体器件及其形成方法和半导体结构，半导体器件的形成方法包括：提供基底，包括具有沟槽的衬底、位于沟槽之间的衬底上的浮置栅层、以及位于浮置栅层上的硬掩膜层；在浮置栅层的侧壁上形成保护层；形成保护层后，在沟槽内形成隔离结构；形成隔离结构后，去除硬掩膜层。本发明在形成隔离结构之前，在浮置栅层的侧壁上形成保护层，所述保护层能够对所述浮置栅层的侧壁起到保护作用，以减小或避免去除所述硬掩膜层的工艺对所述浮置栅层侧壁的刻蚀损耗，从而避免出现所述浮置栅层的宽度过小或者宽度均一性较差的问题，进而有利于优化所形成快闪存储器的电学性能。

Description

半导体器件及其形成方法和半导体结构

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法和半导体结构。

背景技术

目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NAND Flash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

但是，现有技术的快闪存储器的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法和半导体结构，优化快闪存储器的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括具有沟槽的衬底、位于所述沟槽之间的衬底上的浮置栅层、以及位于所述浮置栅层上的硬掩膜层；在所述浮置栅层的侧壁上形成保护层；形成所述保护层后，在所述沟槽内形成隔离结构；形成所述隔离结构后，去除所述硬掩膜层。

可选的，所述浮置栅层的材料为多晶硅，所述硬掩膜层的材料为氮化硅或氮氧化硅，所述保护层的材料为氧化硅。

可选的，形成所述保护层的步骤包括：对所述浮置栅层的侧壁进行氧化处理。

可选的，所述氧化处理为氧等离子体处理。

可选的，所述保护层的厚度为

至

可选的，所述氧等离子体处理所采用的反应气体包括O₂、O₃和N₂O中的一种或多种。

可选的，所述氧等离子体处理所采用的反应气体为O₃，所述氧等离子体处理的参数包括：反应气体的流量为50sccm至300sccm，工艺时间为10秒至50秒。

可选的，所述氧等离子体处理所采用的工艺为缝隙平面天线工艺。

可选的，所述缝隙平面天线工艺所采用的反应气体为O₂。

可选的，形成所述保护层的步骤包括：采用沉积工艺在所述浮置栅层的侧壁上形成所述保护层，所述保护层还覆盖所述沟槽底部和侧壁、以及所述硬掩膜层的侧壁和顶部。

可选的，所述沉积工艺为原子层沉积工艺或低压化学气相沉积工艺。

可选的，所述保护层的厚度为

至

可选的，形成所述隔离结构的步骤包括：在所述沟槽内填充满隔离材料，所述隔离材料还覆盖所述硬掩膜层顶部；采用平坦化工艺，去除高于所述硬掩膜层顶部的隔离材料；在所述平坦化工艺后，对剩余隔离材料进行回刻处理形成隔离结构，所述隔离结构顶部与所述衬底顶部齐平，或者，所述隔离结构顶部高于所述衬底顶部。

可选的，去除所述硬掩膜层后，所述形成方法还包括：采用氢氟酸溶液对所述基底进行清洗处理。

相应的，本发明还提供一种半导体器件，包括：基底，所述基底包括具有沟槽的衬底、以及位于所述沟槽之间的衬底上的浮置栅层；隔离结构，位于所述沟槽内；保护层，位于所述隔离结构和所述衬底之间。

可选的，所述保护层的厚度为

至

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括具有沟槽的衬底、位于所述沟槽之间的衬底上的浮置栅层、以及位于所述浮置栅层上的硬掩膜层；保护层，位于所述浮置栅层的侧壁上。

可选的，所述浮置栅层的材料为多晶硅，所述硬掩膜层的材料为氮化硅或氮氧化硅，所述保护层的材料为氧化硅。

可选的，所述保护层的厚度为

至

或者，所述保护层的厚度为

至

可选的，所述保护层仅位于所述浮置栅层的侧壁上；或者，所述保护层还位于所述沟槽的底部和侧壁、以及所述硬掩膜层的侧壁和顶部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成隔离结构之前，在浮置栅层的侧壁上形成保护层，后续去除所述硬掩膜层时，所述保护层能够对所述浮置栅层的侧壁起到保护作用，以减小或避免去除所述硬掩膜层的工艺对所述浮置栅层侧壁的刻蚀损耗，从而避免出现所述浮置栅层的宽度过小或者宽度均一性较差的问题，进而有利于优化所形成快闪存储器的电学性能。

可选方案中，去除所述硬掩膜层后，所述形成方法还包括：采用氢氟酸溶液对所述基底进行清洗处理，所述清洗处理不仅能够去除所述浮置栅层表面的杂质和自然氧化层，而且由于剩余保护层的厚度较小，所述清洗处理还能够去除所述浮置栅层侧壁的剩余保护层，以露出所述浮置栅层表面(包括顶部表面和侧壁表面)，从而为后续工艺步骤提供良好的界面基础。

附图说明

图1至图4是一种半导体器件的形成方法中各步骤对应的结构示意图；

图5是采用图1至图4所述形成方法所形成半导体器件的电镜图；

图6至图11是本发明半导体器件的形成方法第一实施例中各步骤对应的结构示意图；

图12至图17是本发明半导体器件的形成方法第二实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，快闪存储器的电学性能仍有待提高。现结合一种半导体器件的形成方法分析其电学性能仍有待提高的原因。

结合参考图1至图4，示出了一种半导体器件的形成方法中各步骤对应的结构示意图。所述半导体器件的形成方法包括以下步骤：

参考图1，提供基底(未标示)，所述基底包括具有沟槽11的衬底10、位于所述沟槽11之间的衬底10上的多晶硅浮置栅(Floating Gate，FG)层20、以及位于所述浮置栅层20上的硬掩膜层30。

本实施例中，所述硬掩膜层30用于作为刻蚀形成所述沟槽11的刻蚀掩膜，所述硬掩膜层30的材料为氮化硅或氮氧化硅。

参考图2，在所述沟槽11(如图1所示)内填充满隔离材料45，所述隔离材料45还覆盖所述硬掩膜层30顶部。

参考图3，采用平坦化工艺，去除高于所述硬掩膜层30顶部的隔离材料45(如图2所示)；在所述平坦化工艺后，对剩余隔离材料进行回刻处理形成隔离结构(Shallow TrenchIsolation，STI)40，所述隔离结构40顶部与所述衬底10顶部齐平，或者，所述隔离结构40顶部高于所述衬底10顶部。

参考图4，形成所述隔离结构40后，去除所述硬掩膜层30(如图3所示)。

本实施例中，采用湿法刻蚀工艺去除所述硬掩膜层30。所述硬掩膜层30的材料为氮化硅或氮氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。

结合参考图5，示出了采用上述形成方法所形成半导体器件的电镜图。在去除所述硬掩膜层30的工艺过程中，所述浮置栅层20的侧壁暴露在所述湿法刻蚀工艺的刻蚀环境中，由于湿法刻蚀工艺具有各向同性的刻蚀特性，且磷酸溶液还会对多晶硅材料进行刻蚀，因此所述湿法刻蚀工艺会对所述浮置栅层20的侧壁造成刻蚀损耗(如图5中虚线圈所示)；相应的，所述浮置栅层20容易因刻蚀损耗而出现宽度(即沿垂直于所述浮置栅层20延伸方向的尺寸)过小的问题，从而导致所形成快闪存储器的电学性能下降；而且，所述湿法刻蚀工艺对所述浮置栅层20侧壁的刻蚀损耗量的可控性较差，因此还容易出现所述浮置栅层20的宽度均一性较差的问题，从而导致所形成快闪存储器的电学性能均一性变差，例如阈值电压均一性下降的问题。

此外，快闪存储器通常包括位于所述衬底10上的核心存储电路(Cell Circuit)和位于所述核心存储电路周围的外围电路(Peripheral Circuit)。其中，所述核心存储电路包括一些具有较小特征尺寸的晶体管，即核心存储电路所对应的浮置栅层20的宽度较小，因此所述浮置栅层20宽度的变化对核心存储电路的晶体管性能的影响尤为明显。

为了解决所述技术问题，本发明在形成隔离结构之前，在浮置栅层的侧壁上形成保护层，后续去除所述硬掩膜层时，所述保护层能够对所述浮置栅层的侧壁起到保护作用，以减小或避免去除所述硬掩膜层的工艺对所述浮置栅层侧壁的刻蚀损耗，从而避免出现所述浮置栅层的宽度过小或者宽度均一性较差的问题，进而有利于优化所形成快闪存储器的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图11是本发明半导体器件的形成方法第一实施例中各步骤对应的结构示意图。

参考图6，提供基底(未标示)，所述基底包括具有沟槽101的衬底100、位于所述沟槽101之间的衬底100上的浮置栅层120、以及位于所述浮置栅层120上的硬掩膜层130。

所述衬底100为后续形成快闪存储器提供工艺平台。具体地，所述衬底100用于形成与非闪存(NAND Flash)器件。

本实施例中，所述衬底100用于形成核心存储电路。在其他实施例中，所述衬底还可以用于形成外围电路，或者用于形成核心存储电路和外围电路。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述衬底100内形成有沟槽101，从而为后续形成隔离结构提供工艺空间。

所述浮置栅层120用于在所形成快闪存储器中起到存储载流子的作用，从而使所述快闪存储器起到数据存储的功能。本实施例中，所述浮置栅层120的材料为多晶硅。

需要说明的是，所述浮置栅层120和所述衬底100之间还形成有栅氧化层110。所述栅氧化层110用于作为所述浮置栅层120与所述衬底100之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层120内的载流子进入所述衬底100，进而减少载流子的流失，即所述栅氧化层110适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述栅氧化层110的材料为氧化硅。

所述硬掩膜层130用于作为刻蚀形成所述沟槽101的刻蚀掩膜，还用于在后续进行平坦化工艺时起到停止层的作用，且还能够对所述浮置栅层120顶部起到保护作用。

所述硬掩膜层130的材料与所述衬底100的材料不同，用于作为刻蚀形成所述沟槽101的刻蚀掩膜；而且，所述硬掩膜层130的材料与后续所形成隔离结构的材料不同，从而在去除所述硬掩膜层130时减少对所述隔离结构造成的刻蚀损耗。

因此，所述硬掩膜层130的材料可以为氮化硅或氮氧化硅。本实施例中，所述硬掩膜层130的材料为氮化硅。

具体地，提供所述基底的步骤包括：在所述衬底100上形成栅氧化材料层；在所述栅氧化材料层上形成浮置栅材料层；在所述浮置栅材料层上形成硬掩膜材料层；在所述硬掩膜材料层上形成图形层(图未示)；以所述图形层为掩膜，依次刻蚀所述硬掩膜材料层和浮置栅材料层，在所述浮置栅材料层内形成开口(未标示)，且刻蚀后的剩余浮置栅材料层作为所述浮置栅层120，剩余硬掩膜材料层作为所述硬掩膜层130；去除所述图形层；以所述硬掩膜层130为掩膜，沿所述开口依次刻蚀所述栅氧化材料层和衬底100，在所述衬底100内形成沟槽101，且刻蚀后的剩余栅氧化材料层作为所述栅氧化层110。

需要说明的是，前述提供所述基底的步骤仅为一示例。在其他实施例中，提供所述基底的步骤包括：在所述衬底上形成栅氧化材料层；在所述栅氧化材料层上形成浮置栅材料层；在所述浮置栅材料层上形成硬掩膜材料层；在所述硬掩膜材料层上形成图形层；以所述图形层为掩膜，依次刻蚀所述硬掩膜材料层、浮置栅材料层，在所述浮置栅材料层内形成开口，且刻蚀后的剩余浮置栅材料层作为浮置栅层，剩余硬掩膜材料层作为硬掩膜层；以所述图形层为掩膜，沿所述开口依次刻蚀所述栅氧化材料层和衬底，在所述衬底内形成沟槽，且刻蚀后的剩余栅氧化材料层作为栅氧化层；去除所述图形层。

参考图7，在所述浮置栅层120的侧壁上形成保护层200。

后续步骤还包括采用湿法刻蚀工艺去除所述硬掩膜层130，在所述湿法刻蚀工艺中，所述保护层200能够对所述浮置栅层120的侧壁起到保护作用，从而减小或避免所述湿法刻蚀工艺对所述浮置栅层120侧壁的刻蚀损耗。

因此，所述保护层200的材料与所述硬掩膜层130的材料不同，所述湿法刻蚀工艺对所述硬掩膜层130和保护层200具有较高的刻蚀选择比；此外，后续去除所述硬掩膜层130后，还包括在所述浮置栅层120表面(包括顶部表面和侧壁表面)形成所需功能层的步骤，即后续还需去除所述保护层200以露出所述浮置栅层120的侧壁，因此所述保护层200的材料为易于被去除的材料，从而有利于减小后续去除所述保护层200的工艺对所述浮置栅层120的损耗。本实施例中，所述保护层200的材料为氧化硅。

需要说明的是，形成隔离结构的工艺通常包括刻蚀工艺，所述刻蚀工艺容易在所述浮置栅层120侧壁形成聚合物，本实施例在形成所述隔离结构之前形成所述保护层200，能够避免形成所述隔离结构的刻蚀工艺在所述浮置栅层120侧壁形成聚合物的问题，也就是说，在形成所述保护层200时，所述浮置栅层120侧壁具有良好的界面基础，从而有利于在所述浮置栅层120侧壁形成较为致密的所述保护层200，进而有利于提高所述保护层200对所述浮置栅层120侧壁的保护作用。

还需要说明的是，所述保护层200的厚度不宜过小，也不宜过大。如果所述保护层200的厚度过小，则难以对所述浮置栅层120的侧壁起到保护作用，所述浮置栅层120侧壁在后续湿法刻蚀工艺中受到刻蚀损耗的概率较高；如果所述保护层200的厚度过大，则容易增加后续去除所述保护层200的工艺难度，且还会造成工艺资源和成本的浪费、以及生产效率的下降。

为此，本实施例中，所述保护层200的厚度为

至

其中，所述厚度指的是所述保护层200沿垂直于所述浮置栅层120侧壁方向的尺寸。

本实施例中，形成所述保护层200的步骤包括：对所述浮置栅层120的侧壁进行氧化处理。

具体地，所述氧化处理为氧等离子体(O Plasma)处理135。

所述氧等离子体处理135将所述反应气体电离形成氧等离子体，所述氧等离子体对所述浮置栅层120的侧壁进行轰击，从而沿垂直于所述浮置栅层120侧壁的方向上，使所述浮置栅层120侧壁的部分厚度材料由多晶硅转化为氧化硅，进而在所述浮置栅层120的侧壁上形成氧化硅材料的保护层200。相应的，所述氧等离子体处理135所采用的反应气体可以包括O₂、O₃和N₂O中的一种或多种。

需要说明的是，采用氧等离子体处理135所形成的保护层200的致密度较高，相应的，在湿法刻蚀工艺去除所述硬掩膜层130的过程中，所述湿法刻蚀工艺对所述保护层200的刻蚀速率较小，因此采用较小厚度的保护层200即可实现对所述浮置栅层120侧壁的保护作用；而且，与常规热氧化工艺相比，氧等离子体处理135的工艺温度较低，因此可以减小对已形成半导体结构的影响。

还需要说明的是，所述保护层200由所述浮置栅层120侧壁的部分厚度材料转化而成，而通过氧等离子体处理135所形成的保护层200的厚度较小，从而能够避免出现所述浮置栅层120宽度过小的问题，进而避免对所形成快闪存储器的性能产生不良影响。

此外，与多晶硅材料相比，所述氧等离子体处理135对硅和氮化硅的氧化速率较低，因此形成厚度较小的所述保护层200后，所述衬底100和硬掩膜层130被氧化的概率较低。

本实施例中，所述氧等离子体处理135为臭氧等离子体(O₃Plasma)处理，臭氧等离子体具有较高的氧化能力，从而有利于改善所述氧等离子体处理135的氧化效果和所述保护层200的形成质量，提高所述保护层200的致密度。

其中，所述氧等离子体处理135的反应气体的流量不宜过小，也不宜过大。如果所述反应气体的流量过小，则容易出现所产生的等离子体不足量的问题，从而容易导致所述氧等离子体处理135对所述浮置栅层120侧壁的氧化稳定性下降以及所述保护层200的形成质量下降；如果所述反应气体的流量过大，则容易造成不必要的工艺资源和成本的浪费，且容易导致所述氧等离子体处理135的工艺稳定性变差。为此，本实施例中，所述氧等离子体处理135的反应气体的流量为50sccm至300sccm。

所述氧等离子体处理135的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，则容易导致所形成保护层200的厚度难以满足工艺需求，从而导致所述保护层200难以对所述浮置栅层120的侧壁起到保护作用；如果所述工艺时间过长，则会增加不必要的工艺时间，造成生产效率的下降。为此，本实施例中，所述氧等离子体处理135的工艺时间为10秒至50秒。

在其他实施例中，所述氧等离子体处理所采用的工艺为缝隙平面天线(SlotPlainAntenna，SPA)工艺。其中，SPA工艺指的是在含氧气体氛围下，通过具有多个缝隙的平面天线部件辐射微波而产生高密度的RLSA(Radial Line Slot Antenna，径向线缝隙天线)等离子体，并将所述浮置栅层的侧壁暴露在所述等离子体中，采用所述等离子体对所述浮置栅层侧壁的材料进行改性，从而在所述浮置栅层的侧壁上形成氧化硅材料的保护层。

SPA工艺可以在较低温度下产生浓度分布均匀的高密度等离子体，因此通过SPA工艺所形成保护层的膜层质量较高；且由于SPA工艺的工艺温度较低，从而能够减小对已形成半导体结构的影响，降低已形成半导体结构的电学性能发生恶化的概率；此外，SPA工艺的工艺时间较短，从而还有利于提高生产效率。

本实施例中，所述保护层的材料为氧化硅，相应的，所述SPA工艺所采用的反应气体为O₂。

在另一些实施例中，还可以采用臭氧水进行浸渍处理，从而实现对所述浮置栅层侧壁的氧化处理。具体地，在单片晶片喷溅器(Single Wafer Spray Tool)中对所述浮置栅层的侧壁进行喷溅，或者将形成有所述浮置栅层的基底浸渍于酸槽(Bench Tank)中，臭氧水和所述浮置栅层侧壁的材料进行反应，从而在所述浮置栅层侧壁形成所述保护层。

结合参考图8和图9，形成所述保护层200(如图8所示)后，在所述沟槽101(如图6所示)内形成隔离结构150(如图9所示)。

所述隔离结构150用于对相邻器件之间起到隔离作用。

本实施例中，所述隔离结构150的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

具体地，形成所述隔离结构150的步骤包括：在所述沟槽101内填充满隔离材料140(如图8所示)，所述隔离材料140还覆盖所述硬掩膜层130顶部；采用平坦化工艺，去除高于所述硬掩膜层130顶部的隔离材料140；在所述平坦化工艺后，对剩余隔离材料140进行回刻处理以形成隔离结构150，所述隔离结构150顶部与所述衬底100顶部齐平，或者，所述隔离结构150顶部高于所述衬底100顶部。

本实施例中，采用干法刻蚀工艺对剩余隔离材料140进行回刻处理，从而能够较好地控制对所述剩余隔离材料140的刻蚀量。

需要说明的是，所述保护层200的材料与所述隔离结构150的材料相同，均为氧化硅，因此所述回刻处理还对所述保护层200进行刻蚀，在所述回刻处理后，露出于所述隔离结构150的保护层200厚度减小；此外，所述回刻处理以所述硬掩膜层130作为刻蚀掩膜，且干法刻蚀工艺具有各向异性的刻蚀特性，因此在所述硬掩膜层130的保护作用下，所述浮置栅层120的侧壁上仍有保护层200保留。

还需要说明的是，所述浮置栅层120和所述衬底100之间还形成有栅氧化层110，因此为了使相邻器件之间能够相互隔离，所述隔离结构150顶部与所述栅氧化层110顶部齐平，或者，所述隔离结构150顶部高于所述栅氧化层110顶部。

本实施例中，根据实际工艺需求，所述隔离结构150还覆盖所述浮置栅层120的部分侧壁，即所述隔离结构150顶部高于所述栅氧化层110顶部。

参考图10，形成所述隔离结构150后，去除所述硬掩膜层130(如图9所示)。

通过去除所述硬掩膜层130，以露出所述浮置栅层120的顶部，从而为后续在所述浮置栅层120表面(包括顶部表面和侧壁表面)形成所需功能层提供工艺基础。

本实施例中，采用湿法刻蚀工艺去除所述硬掩膜层130。具体地，所述硬掩膜层130的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。

所述浮置栅层120的侧壁上形成有所述保护层200，由于磷酸溶液对氧化硅材料的损耗较小，因此所述保护层200相应能够对所述浮置栅层120的侧壁起到保护作用，以减小或避免所述湿法刻蚀工艺对所述浮置栅层120侧壁的刻蚀损耗，从而避免出现所述浮置栅层120的宽度过小或者宽度均一性较差的问题，进而有利于优化所形成快闪存储器的电学性能。其中，所述浮置栅层120的宽度指的是沿垂直于所述浮置栅层120侧壁方向的尺寸。

结合参考图11，需要说明的是，在去除所述硬掩膜层130(如图9所示)后，所述形成方法还包括：采用氢氟酸溶液对所述基底(未标示)进行清洗处理。

所述清洗处理既用于去除所述浮置栅层120表面的杂质和自然氧化层(NativeOxide)，而且由于剩余保护层200的厚度较小，所述清洗处理还能够去除所述浮置栅层120侧壁的剩余保护层200(如图9所示)，以露出所述浮置栅层120表面，从而为后续工艺步骤提供良好的界面基础。

图12至图17是本发明半导体器件的形成方法第二实施例中各步骤对应的结构示意图。

本实施例与前述实施例的相同之处，本实施例在此不再赘述。参考图12，本实施例与前述实施例的不同之处在于：形成所述保护层400的步骤包括：采用沉积工艺在所述浮置栅层320的侧壁上形成所述保护层400，所述保护层400还覆盖所述沟槽301底部和侧壁、以及所述硬掩膜层330的侧壁和顶部。

通过采用沉积工艺以形成所述保护层400的方案，能够避免形成所述保护层400时消耗所述浮置栅层320材料的问题，从而避免对所述浮置栅层320的宽度产生影响，进而有利于进一步改善所形成快闪存储器的性能。

相应的，所述沉积工艺具有良好的保形覆盖能力，从而在所述浮置栅层320的侧壁上形成所述保护层400的同时，避免出现在所述沟槽301中填充所述保护层400的问题，从而减小对后续隔离结构形成工艺的影响。所以，所述沉积工艺为原子层沉积(Atomic LayerDeposition，ALD)工艺或低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺。

本实施例中，所述沉积工艺为低压化学气相沉积工艺，所述保护层400为高温氧化物材料(High Temperature Oxides，HTO)。HTO具有薄膜质量高、质量均一性较佳的特点，因此有利于较好地实现所述保护层400对所述浮置栅层320侧壁的保护作用。

需要说明的是，与采用氧等离子体处理以形成保护层的方案相比，采用沉积工艺所形成的保护层400的致密度较小，因此可适当增加所述保护层400的厚度，以实现所述保护层400对所述浮置栅层320侧壁的保护作用。

但是，所述保护层400的厚度不宜过小，也不宜过大。如果所述保护层400的厚度过小，则难以对所述浮置栅层320的侧壁起到保护作用，所述浮置栅层320侧壁在后续湿法刻蚀工艺中受到刻蚀损耗的概率较高；如果所述保护层400的厚度过大，则容易增加后续去除所述保护层400的工艺难度，且还会造成工艺资源和成本的浪费、以及生产效率的下降，此外，当所述保护层400的厚度过大时，还容易导致所述保护层400过多地占据所述沟槽301的空间，从而不利于后续隔离结构在所述沟槽301的形成。

为此，本实施例中，所述保护层400的厚度为

至

其中，所述厚度指的是所述保护层400沿垂直于所述浮置栅层320侧壁方向的尺寸。

结合参考图13至图15，在所述沟槽301(如图12所示)内填充满隔离材料340(如图13所示)，所述隔离材料340还覆盖所述硬掩膜层330顶部；采用平坦化工艺，去除高于所述硬掩膜层330顶部的隔离材料340；在所述平坦化工艺后，对剩余隔离材料340进行回刻处理以形成隔离结构350(如图15所示)，所述隔离结构350顶部与所述衬底300顶部齐平，或者，所述隔离结构350顶部高于所述衬底300顶部。

对形成所述隔离结构350的步骤的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

需要说明的是，由于所述保护层400还覆盖所述硬掩膜层330顶部，因此在所述沟槽301内填充满隔离材料340(如图13所示)后，所述隔离材料340覆盖所述硬掩膜层330上的保护层400顶部；相应的，在所述平坦化工艺的过程中，还去除所述硬掩膜层330顶部的所述保护层400，使得在所述平坦化工艺后，剩余隔离材料340顶部与所述硬掩膜层330顶部齐平。

参考图16，形成所述隔离结构350后，去除所述硬掩膜层330(如图15所示)。

对去除所述硬掩膜层330的步骤的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

同理，所述保护层400能够对所述浮置栅层320的侧壁起到保护作用，以减小或避免所述湿法刻蚀工艺对所述浮置栅层320侧壁的刻蚀损耗。

结合参考图17，需要说明的是，在去除所述硬掩膜层330(如图15所示)后，所述形成方法还包括：采用氢氟酸溶液对所述基底(未标示)进行清洗处理。

所述清洗处理既用于去除所述浮置栅层320表面的杂质和自然氧化层，而且由于剩余保护层200的厚度较小，所述清洗处理还能够去除露出于所述隔离结构350的剩余保护层400(如图16所示)，以露出所述浮置栅层320表面，从而为后续工艺步骤提供良好的界面基础。

对所述清洗处理的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

需要说明的是，在所述清洗处理后，所述隔离结构350和衬底300之间、所述隔离结构350和栅氧化层310之间、以及所述隔离结构350和浮置栅层320之间的保护层400被保留，由于所述保护层400的材料为氧化硅，即所述保护层400的材料也适于作为所述隔离结构350的材料，因此可以避免剩余保护层400对所形成半导体器件的性能产生影响。

相应的，本发明还提供一种半导体器件。

继续参考图17，示出了本发明半导体器件一实施例的结构示意图。

所述半导体器件包括：基底(未标示)，所述基底包括具有沟槽301(如图12所示)的衬底300、以及位于所述沟槽301之间的衬底300上的浮置栅层浮置栅层320；隔离结构350，位于所述沟槽301内；保护层400，位于所述隔离结构350和所述衬底300之间。

所述衬底300用于为快闪存储器的形成提供工艺平台。具体地，所述衬底300用于形成与非闪存器件。

本实施例中，所述衬底300用于形成核心存储电路。在其他实施例中，所述衬底还可以用于形成外围电路，或者用于形成核心存储电路和外围电路。

所述浮置栅层320用于在快闪存储器中起到存储载流子的作用，从而使所述快闪存储器起到数据存储的功能。本实施例中，所述浮置栅层320的材料为多晶硅。

需要说明的是，所述半导体结构还包括：栅氧化层310，位于所述浮置栅层320和所述衬底300之间。所述栅氧化层310用于作为所述浮置栅层320与所述衬底300之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层310内的载流子进入所述衬底300，进而减少载流子的流失，即所述栅氧化层310适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述栅氧化层310的材料为氧化硅。

所述隔离结构350用于对相邻器件之间起到隔离作用。

本实施例中，所述隔离结构350的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

所述隔离结构350顶部与所述衬底300顶部齐平，或者，所述隔离结构350顶部高于所述衬底300顶部。需要说明的是，为了使相邻器件之间能够相互隔离，所述隔离结构350顶部与所述栅氧化层310顶部齐平，或者，所述隔离结构350顶部高于所述栅氧化层310顶部。

本实施例中，根据实际工艺需求，所述隔离结构350还覆盖所述浮置栅层320的部分侧壁，即所述隔离结构350顶部高于所述栅氧化层310顶部。

所述保护层400用于对所述浮置栅层320的侧壁进行保护。

具体地，在半导体器件的形成工艺中，在形成所述隔离结构350之前，所述浮置栅层320顶部通常具有硬掩膜层，所述硬掩膜层的材料可以为氮化硅或氮氧化硅，所述硬掩膜层用于作为刻蚀形成所述沟槽301的刻蚀掩膜，还用于在形成所述隔离结构350的平坦化工艺中起到停止层的作用，且还能够对所述浮置栅层320顶部起到保护作用。

需要说明的是，在形成所述隔离结构350后，通常还采用湿法刻蚀工艺去除所述硬掩膜层，所述湿法刻蚀工艺容易对所述浮置栅层320的侧壁造成刻蚀损耗。

因此，在所述半导体器件的形成工艺中，为了在所述湿法刻蚀工艺中对所述浮置栅层320的侧壁起到保护作用，以减小或避免所述湿法刻蚀工艺对所述浮置栅层320侧壁的刻蚀损耗，在形成所述隔离结构350之前，采用沉积工艺在所述浮置栅层320的侧壁上形成所述保护层400，相应的，所述保护层400还覆盖所述沟槽301底部和侧壁、以及所述硬掩膜层的侧壁和顶部。

本实施例中，在形成所述隔离结构350后，露出于所述隔离结构350的保护层400被去除，所述沟槽301内的剩余保护层400在所述隔离结构350的保护作用下被保留，从而使所述隔离结构350和所述衬底300之间具有所述保护层400。

需要说明的是，采用沉积工艺所形成的保护层400的致密度较小，因此可适当增加所述保护层400的厚度，以实现所述保护层400对所述浮置栅层320侧壁的保护作用。

但是，所述保护层400的厚度不宜过小，也不宜过大。如果所述保护层400的厚度过小，则难以对所述浮置栅层320的侧壁起到保护作用，所述浮置栅层320侧壁在所述湿法刻蚀工艺中受到刻蚀损耗的概率较高；如果所述保护层400的厚度过大，则容易增加去除所述保护层400的工艺难度，且还会造成工艺资源和成本的浪费、以及生产效率的下降，此外，当所述保护层400的厚度过大时，还容易导致所述保护层400过多地占据所述沟槽301的空间，从而不利于所述隔离结构350在所述沟槽301内的形成。

为此，本实施例中，所述保护层400的厚度为

至

其中，所述厚度指的是所述保护层400沿垂直于所述浮置栅层320侧壁方向的尺寸。

相应的，本发明还提供一种半导体结构。

继续参考图7，示出了本发明半导体结构第一实施例的结构示意图。

所述半导体结构包括：基底(未标示)，所述基底包括具有沟槽101(如图6所示)的衬底100、位于所述沟槽101之间的衬底100上的浮置栅层120、以及位于所述浮置栅层120上的硬掩膜层130；保护层200，位于所述浮置栅层120的侧壁上。

所述衬底100用于为快闪存储器的形成提供工艺平台。具体地，所述衬底100用于形成与非闪存器件。

本实施例中，所述衬底100用于形成核心存储电路。在其他实施例中，所述衬底还可以用于形成外围电路，或者用于形成核心存储电路和外围电路。

本实施例中，所述衬底100内具有沟槽101，从而为隔离结构的形成提供工艺空间。

所述浮置栅层120用于在快闪存储器中起到存储载流子的作用，从而使所述快闪存储器起到数据存储的功能。本实施例中，所述浮置栅层120的材料为多晶硅。

需要说明的是，所述半导体结构还包括：栅氧化层110，位于所述浮置栅层120和所述衬底100之间。所述栅氧化层110用于作为所述浮置栅层120与所述衬底100之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层120内的载流子进入所述衬底100，进而减少载流子的流失，即所述栅氧化层110适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述栅氧化层110的材料为氧化硅。

所述硬掩膜层130用于作为刻蚀形成所述沟槽101的刻蚀掩膜，还用于在形成隔离结构的平坦化工艺过程中起到停止层的作用，且还能够对所述浮置栅层120顶部起到保护作用。

所述硬掩膜层130的材料可以为氮化硅或氮氧化硅。本实施例中，所述硬掩膜层130的材料为氮化硅。

对所述衬底100、栅氧化层110、浮置栅层120、硬掩膜层130和沟槽101的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

在快闪存储器的形成过程中，还包括采用湿法刻蚀工艺去除所述硬掩膜层130的步骤，在所述湿法刻蚀工艺中，所述保护层200能够对所述浮置栅层120的侧壁起到保护作用，从而减小或避免所述湿法刻蚀工艺对所述浮置栅层120侧壁的刻蚀损耗，以避免出现所述浮置栅层120的宽度过小或者宽度均一性较差的问题，进而有利于优化所形成快闪存储器的电学性能。其中，所述浮置栅层120的宽度指的是沿垂直于所述浮置栅层120侧壁方向的尺寸。

因此，所述保护层200的材料与所述硬掩膜层130的材料不同，所述湿法刻蚀工艺对所述硬掩膜层130和保护层200具有较高的刻蚀选择比；此外，去除所述硬掩膜层130后，还包括在所述浮置栅层120表面(包括顶部表面和侧壁表面)形成所需功能层的步骤，即还需去除所述保护层200以露出所述浮置栅层120的侧壁，因此所述保护层200的材料为易于被去除的材料，从而有利于减小去除所述保护层200的工艺对所述浮置栅层120的损耗。本实施例中，所述保护层200的材料为氧化硅。

需要说明的是，所述保护层200的厚度不宜过小，也不宜过大。如果所述保护层200的厚度过小，则难以对所述浮置栅层120的侧壁起到保护作用，所述浮置栅层120侧壁在湿法刻蚀工艺中受到刻蚀损耗的概率较高；如果所述保护层200的厚度过大，则容易增加去除所述保护层200的工艺难度，且还会造成工艺资源和成本的浪费、以及生产效率的下降。

为此，本实施例中，所述保护层200的厚度为

至

其中，所述厚度指的是所述保护层200沿垂直于所述浮置栅层120侧壁方向的尺寸。

本实施例中，所述保护层200通过对所述浮置栅层120的侧壁进行氧化处理的方式形成，即所述保护层200由所述浮置栅层120侧壁的部分厚度材料转化而成。

所述保护层200的致密度较高，相应的，所述湿法刻蚀工艺对所述保护层200的刻蚀速率较小，因此采用较小厚度的保护层200即可实现对所述浮置栅层120侧壁的保护作用。

而且，所述保护层200的厚度较小，从而能够避免出现所述浮置栅层120宽度过小的问题，进而避免对所形成快闪存储器的性能产生不良影响。

所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述第一实施例中的相应描述，本实施例在此不再赘述。

继续参考图12，示出了本发明半导体结构第二实施例的结构示意图。

本实施例与前述实施例的相同之处，本实施例在此不再赘述。本实施例与前述实施例的不同之处在于：所述保护层400还位于所述沟槽301的底部和侧壁、以及所述硬掩膜层330的侧壁和顶部。

需要说明的是，所述保护层400的厚度不宜过小，也不宜过大。如果所述保护层400的厚度过小，则难以对所述浮置栅层320的侧壁起到保护作用，所述浮置栅层320侧壁在湿法刻蚀工艺中受到刻蚀损耗的概率较高；如果所述保护层400的厚度过大，则容易增加去除所述保护层400的工艺难度，且还会造成工艺资源和成本的浪费、以及生产效率的下降，此外，当所述保护层400的厚度过大时，还容易导致所述保护层400过多地占据所述沟槽301的空间，从而不利于隔离结构在所述沟槽301的形成。

为此，本实施例中，所述保护层400的厚度为

至

其中，所述厚度指的是所述保护层400沿垂直于所述浮置栅层320侧壁方向的尺寸。

所述半导体结构可以采用前述第二实施例所述的形成方法所形成，也可以采用其他方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述第二实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种半导体器件的形成方法，其特征在于，包括：

提供衬底，在所述衬底上形成浮置栅材料层和位于浮置栅材料层上的硬掩膜材料层，图形化所述硬掩膜材料层和浮置栅材料层，形成硬掩膜层和浮置栅层，刻蚀所述硬掩膜层露出的所述衬底，在所述衬底内形成沟槽；

在所述浮置栅层的侧壁上形成保护层，形成所述保护层的步骤包括：对所述浮置栅层的侧壁进行氧化处理，所述氧化处理为氧等离子体处理，等离子体对浮置栅层的侧壁进行轰击，沿垂直于所述浮置栅层侧壁的方向上，使所述浮置栅层侧壁的部分厚度材料转化成保护层；

形成所述保护层后，在所述沟槽内形成隔离结构；

形成所述隔离结构后，去除所述硬掩膜层。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述浮置栅层的材料为多晶硅，所述硬掩膜层的材料为氮化硅或氮氧化硅，所述保护层的材料为氧化硅。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的厚度为

至

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧等离子体处理所采用的反应气体包括O₂、O₃和N₂O中的一种或多种。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧等离子体处理所采用的反应气体为O₃，所述氧等离子体处理的参数包括：反应气体的流量为50sccm至300sccm，工艺时间为10秒至50秒。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧等离子体处理所采用的工艺为缝隙平面天线工艺。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述缝隙平面天线工艺所采用的反应气体为O₂。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述隔离结构的步骤包括：

在所述沟槽内填充满隔离材料，所述隔离材料还覆盖所述硬掩膜层顶部；

采用平坦化工艺，去除高于所述硬掩膜层顶部的隔离材料；

在所述平坦化工艺后，对剩余隔离材料进行回刻处理形成隔离结构，所述隔离结构顶部与所述衬底顶部齐平，或者，所述隔离结构顶部高于所述衬底顶部。

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