CN112466888A - 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 - Google Patents
半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 Download PDFInfo
- Publication number
- CN112466888A CN112466888A CN202011294013.6A CN202011294013A CN112466888A CN 112466888 A CN112466888 A CN 112466888A CN 202011294013 A CN202011294013 A CN 202011294013A CN 112466888 A CN112466888 A CN 112466888A
- Authority
- CN
- China
- Prior art keywords
- substrate
- layer
- forming
- polysilicon
- protective layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 150
- 238000000034 method Methods 0.000 title claims abstract description 68
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000002210 silicon-based material Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 131
- 229920005591 polysilicon Polymers 0.000 claims abstract description 119
- 239000011241 protective layer Substances 0.000 claims abstract description 83
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims abstract description 23
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000004380 ashing Methods 0.000 claims abstract description 9
- 238000002360 preparation method Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 119
- 239000010408 film Substances 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 8
- 230000009286 beneficial effect Effects 0.000 abstract description 5
- 239000006227 byproduct Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010891 electric arc Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910001868 water Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体器件结构中多晶硅插塞材料的填充方法及3D NAND存储器的制备方法，在衬底的阵列区的堆叠结构中形成沟道结构之后，在堆叠结构的侧壁以及位于外围区域的衬底的表面形成保护层，该保护层具有相对多晶硅足够高的刻蚀选择比，例如可以是碳薄膜。然后在沟道结构的顶部形成沟槽并沉积多晶硅。去除多余的多晶硅时，由于保护层与多晶硅的刻蚀选择比足够高，不会刻蚀到堆叠结构以及衬底，不会在堆叠结构和衬底的截面处产生衬底凹槽这样的缺陷，有利于提高器件的性能。灰化处理去除保护层，不会有副产物残留，同时也不会对衬底造成损伤。本发明的3D NAND存储器制备方法同样采用上述方法形成多晶硅插塞，因此同样具有以上有益效果。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构中多晶硅材料填充方法及3D NAND存储器的制备方法。
背景技术
存储器是用于存储保存信息的记忆设备，随着集成电路中器件对集成度以及存储密度的需求的不断提高，3D存储技术，例如3D NAND(3D与非)闪存，越来越受到人们的青睐。
在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。在SONO型3DNAND闪存器件中，通常会以掺杂的多晶硅插塞(Plug Poly)作为存储单元接触区及位线接触的导电回路，从而提供低漏电结特性，并尽可能将漏电电流限制在较小量，以使得存储器能够具备更长的保持时间。
常规的多晶硅插塞制备工艺中，沉积多晶硅插塞时，在ONO叠层的上方及侧壁上以及ONO叠层周围的衬底的表面上也会沉积多晶硅。首先通过平坦化工艺，例如CMP工艺，去除ONO叠层上方的多晶硅。对于ONO叠层侧壁及衬底表面上的多晶硅，通常采用倾斜式干法刻蚀，此时，为了防止ONO叠层被破坏，多晶硅/ONO叠层的刻蚀选择比较高。较高的多晶硅/ONO叠层的刻蚀选择比容易在ONO叠层与衬底的交界位置产生衬底凹槽缺陷。在后续高能膜层沉积时容易发生电弧作用，严重影响器件的性能。另外，在去除衬底表面的多晶硅的同时，会刻蚀到衬底，使得衬底的表面粗糙度加大，会对后续膜层的形成造成影响。
因此，需要一种能够有效去除多晶硅插塞形成过程中多余的多晶硅，同时有不会产生上述缺陷的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构中多晶硅材料填充方法及3D NAND存储器制备方法，本发明的方法中，在衬底多晶硅插塞之前，首先在堆叠结构的侧壁以及衬底的裸露表面上沉积一层保护层，例如沉积一层碳薄膜，然后再沉积多晶硅。在去除多余的多晶硅时，上述保护层能够有效保护堆叠结构和衬底，不会在衬底和堆叠结构的交界处产生凹槽缺陷，同时不会造成衬底表面粗糙度的改变，不会影响后续膜层的形成，有利于提高器件的性能。
为实现上述目的及其它相关目的，本发明提供了一种半导体器件结构中多晶硅材料的填充方法，该方法包括以下步骤：
提供衬底，所述衬底划分为阵列区域及外围区域，在位于所述阵列区域的所述衬底的正面形成堆叠结构，在所述堆叠结构中形成沟道结构；
在所述堆叠结构的侧面以及位于外围区域的所述衬底的表面形成保护层；
在所述沟道结构上方形成多晶硅材料层；
去除多晶硅材料层形成工艺中在所述保护层上形成的多晶硅；
去除所述保护层。
所述半导体器件结构为3D NAND存储器，在所述沟道结构上形成多晶硅材料作为多晶硅插塞，所述多晶硅插塞与所述沟道结构的沟道层连接。
可选地，在所述堆叠结构中形成沟道结构还包括以下步骤：
沿所述堆叠结构的堆叠方向在所述堆叠结构中形成沟道孔；
在所述沟道孔的侧壁上形成存储器层及多晶硅沟道层，在所述沟道孔中间填充介电层。
可选地，在所述沟道结构上方形成多晶硅材料层还包括以下步骤：
刻蚀所述介电层在所述沟道结构的顶部形成沟槽；
在所述沟槽中沉积多晶硅；
对所述多晶硅进行平坦化，去除所述堆叠结构上的多晶硅；
去除所述堆叠结构侧壁以及位于外围区域的所述衬底上的多晶硅。
可选地，所述保护层包括含碳材料膜层。
可选地，所述保护层为碳薄膜。
可选地，去除所述保护层包括将所述保护层进行灰化处理。
可选地，在位于外围区域的所述衬底的表面形成保护层包括：在位于所述外围区域的衬底的正面、背面以及所述衬底的侧壁上形成连续的保护层。
可选地，所述堆叠结构的侧面成台阶状，所述保护层形成在台阶的表面及侧壁上。
可选地，半导体器件结构中多晶硅材料的填充方法还包括：在所述多晶硅插塞以及所述堆叠结构上方形成绝缘帽层。
根据本发明的另一方面，提供一种3D NAND存储器制造方法，该方法包括以下步骤：
提供衬底，所述衬底划分为阵列区域及外围区域；
在位于所述阵列区域的衬底的正面交替叠置牺牲层和绝缘层形成堆叠结构，所述堆叠结构包括核心区及台阶区；
在所述核心区形成沟道孔，在所述沟道孔的侧壁上依次形成存储器层及沟道层，在所述沟道孔中间填充介电层；
在所述堆叠结构的所述台阶区及位于所述外围区域的衬底的表面形成保护层；
在所述沟道孔的顶部形成多晶硅插塞；
去除多晶硅插塞形成工艺中在所述保护层上形成的多晶硅；
去除所述保护层；
在所述堆叠结构中形成栅线缝隙；
通过所述栅线缝隙替换所述牺牲层形成字线层。
可选地，在所述堆叠结构中形成沟道结构还包括以下步骤：
沿所述堆叠结构的堆叠方向在所述堆叠结构中形成沟道孔；
在所述沟道孔的侧壁上形成存储器层及多晶硅沟道层，在所述沟道孔中间填充介电层。
可选地，在所述沟道结构上方形成多晶硅插塞还包括以下步骤：
刻蚀所述介电层在所述沟道结构的顶部形成沟槽；
在所述沟槽中沉积多晶硅；
对所述多晶硅进行平坦化，去除所述堆叠结构上的多晶硅；
去除所述堆叠结构侧壁以及位于外围区域的所述衬底上的多晶硅。
可选地，所述保护层包括含碳材料膜层。
可选地，所述保护层为碳薄膜。
可选地，去除所述保护层包括将所述保护层进行灰化处理。
可选地，在位于外围区域的所述衬底的表面形成保护层包括：在位于所述外围区域的衬底的正面、背面以及所述衬底的侧壁上形成连续的保护层。
可选地，所述保护层形成在所述台阶区的上表面及侧壁上。
可选地，在所述堆叠结构中形成栅线缝隙之前还包括：在形成了所述多晶硅插塞的结构上方形成绝缘帽层。
可选地，3D NAND存储器制备方法还包括：
在所述栅线缝隙中形成共源极；
在所述堆叠结构的核心区及台阶区上方分别形成多晶硅插塞接触及字线接触。
如上所述，本发明提供的半导体器件结构中多晶硅材料填充方法及3D NAND存储器的制备方法，至少具备如下有益技术效果：
本发明在半导体器件结构中形成多晶硅材料层，例如形成多晶硅插塞时，首先在衬底的阵列区形成堆叠结构，在堆叠结构中形成沟道结构，然后在堆叠结构的侧壁以及位于外围区域的衬底的表面形成保护层，该保护层具有相对多晶硅足够高的刻蚀选择比，例如可以是碳薄膜。然后在沟道结构的顶部形成沟槽并沉积多晶硅。对于多余的多晶硅，首先采用平坦化工艺出去堆叠结构上方的多余多晶硅，然后采用倾斜式干法刻蚀去除堆叠结构的侧壁及位于外围区域的衬底的表面上的多晶硅。由于有保护层的存在，并且保护层与多晶硅的刻蚀选择比足够高，在倾斜式干法刻蚀过程中，不会刻蚀到堆叠结构以及衬底，从而不会在堆叠结构和衬底的截面处产生衬底凹槽这样的缺陷。或者在存在有衬底凹槽的情况，由于保护层的存在，不会增大该衬底凹槽。由此在后续形成高能膜层时，不会出现电弧现象，有利于提高器件的性能。
去除上述多晶硅之后，对于保护层，例如碳薄膜可对其进行灰化处理，将其去除，并且不会有副产物残留，同时也不会对衬底造成损伤。另外，由于上述保护层的作用，干法刻蚀去除多晶硅的过程也不会对衬底造成损伤。由此不会影响衬底的粗糙度等特性，不影响后续膜层的形成，有利于提高器件的性能。
本发明的3D NAND存储器制备方法同样采用上述方法形成多晶硅插塞，因此同样具有以上有益效果。
附图说明
图1显示为现有技术中形成多晶硅插塞时残留的多晶硅的示意图。
图2显示为去除图1所示的多晶硅后的结构示意图。
图3显示为本发明实施例一提供的半导体器件结构中多晶硅材料的填充方法的流程示意图。
图4显示为在衬底阵列区形成堆叠结构以及在堆叠结构中形成沟道结构的示意图。
图5显示为在图4所示的结构上形成保护层的结构示意图。
图6显示为在图5所示的结构中形成沟槽的结构示意图。
图7显示为图6所示的结构中沉积多晶硅的结构示意图。
图8显示为去除图7所示的堆叠结构上方的多晶硅的结构示意图。
图9显示为去除图8所示的堆叠结构侧壁及衬底表面的多晶硅的结构示意图。
图10显示为去除图9所示的保护层的结构示意图。
图11显示为在图10所示结构中形成绝缘帽层的结构示意图。
图12显示为本发明实施例二提供的3D NAND存储器制备方法的流程示意图。
图13显示为在图11所示的结构中形成栅线缝隙的结构示意图。
图14显示为经图13所示的栅线缝隙在堆叠结构中形成字线沟槽的结构示意图。
图15显示为在图14所示的结构中形成字线层的结构示意图。
图16显示为在图15所示的结构中形成共源极的结构示意图。
图17显示为在图16所述的结构中形成各类接触的结构示意图。
附图标记列表
10 衬底 1034 沟槽
11 沟道 1035 多晶硅
12 ONO叠层 104 保护层
13 多晶硅插塞 105 多晶硅插塞
14 衬底凹槽 106 绝缘帽层
101 衬底 107 栅线缝隙
102 堆叠结构 1071 绝缘侧墙
1021 牺牲层 1072 共源极
1022 绝缘层 1080 字线沟槽
103 沟道结构 108 字线层
1031 存储器层 109 多晶硅插塞接触
1032 沟道层 110 字线接触
1033 介电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
如图1所示，常规的多晶硅插塞13的制备工艺中，在沟道11顶部沉积多晶硅插塞13时，在ONO叠层12的上方及侧壁上以及ONO叠层周围的衬底10的表面(正面、背面及侧壁)上也会沉积多晶硅。去除上述多余的多晶硅时，首先通过平坦化工艺，例如CMP工艺，去除ONO叠层上方的多晶硅。对于ONO叠层侧壁及衬底表面上的多晶硅，通常采用倾斜式干法刻蚀，此时，为了防止ONO叠层被破坏，多晶硅/ONO叠层的刻蚀选择比较高。如图2所示，较高的多晶硅/ONO叠层的刻蚀选择比容易在ONO叠层与衬底的交界位置产生衬底凹槽14这样的缺陷。在后续高能膜层沉积时容易发生电弧作用，严重影响器件的性能。另外，在去除衬底表面的多晶硅的同时，会刻蚀到衬底，使得衬底的表面粗糙度加大，会对后续膜层的形成造成影响。
为了解决上述技术问题，本申请提供一种新的方法，既能够保证多晶硅插塞的形成，又不会在去除多余的多晶硅时对衬底和堆叠层造成损伤。
现通过下面的具体实施例并结合附图详细描述本发明。
实施例一
本实施例提供一种半导体器件结构中多晶硅材料填充方法，如图3所示，该方法包括如下步骤：
S101：提供衬底，所述衬底划分为阵列区域及外围区域，在位于所述阵列区域的所述衬底的正面形成堆叠结构，在所述堆叠结构中形成沟道结构；
上述半导体器件结构可以是各种需要形成多晶硅材料层或者多晶硅接触插塞等类似结构的半导体器件结构，本实施例中以3D NAND存储器为例进行说明。应该理解的是，3D NAND存储器仅仅是示例性的并非限定性的。
如图4所示，提供衬底101，该衬底101可以是硅衬底，绝缘体上硅衬底等任意适合的衬底。在本实施例中，衬底101为硅衬底。
如图4所示，该衬底划分有阵列区A以及外围区W，在位于阵列区的衬底101的正面形成有堆叠结构102，该堆叠结构102在垂直与衬底表面方向上堆叠。堆叠结构包括依次交叠在衬底上的牺牲层1021和绝缘层1022。牺牲层1021可以为氮化硅层，绝缘层1022可以是氧化硅或者氮氧化硅层。当然也可以是其他蚀刻选择比差异较大的材料。堆叠结构中的底部牺牲层和衬底之间还形成有介电保护层(未详细示出)，该介电保护层可以是氧化硅等。
在可选实施例中，上述堆叠结构102形成有核心区C以及位于核心区周围的台阶区SS。核心区用于形成存储串，台阶区用于形成接触。
同样参照图4，在堆叠结构的核心区形成有作为存储串的沟道结构103，该沟道结构包括形成在沟道孔侧壁上的存储器层1031、沟道层1032，以及填充在沟道孔中间的介电层1033。可以在堆叠结构上方经曝光、显影、刻蚀、沉积等步骤形成在堆叠方向上贯穿堆叠结构的沟道结构。具体地，例如，首先经曝光、显影等步骤在堆叠结构上方形成掩膜版，经掩膜版对堆叠结构102进行刻蚀，形成沿堆叠方向贯穿堆叠结构102的沟道孔。在可选实施例中，刻蚀堆叠结构101及部分衬底100，形成贯穿堆叠结构102及部分衬底101的沟道孔。在沟道孔的底部首先形成选择性外延结构，然后在沟道孔侧壁上形成存储器层及沟道层，沟道层与选择性外延结构连通，最后在沟道孔中填充介电材料形成介电层。
S102：在所述堆叠结构的侧面以及位于外围区域的所述衬底的表面形成保护层。
如图5所示，为了保护堆叠结构的侧壁以及位于外围区域的衬底的表面，在堆叠结构102的侧壁及位于外围区域的衬底的表面形成保护层104。在本实施例中，堆叠结构102形成为台阶结构，此时，如图5所示，保护层形成在台阶结构的上表面及侧壁上。同时保护层104形成在位于外围区域的衬底101的正面背面以及侧壁上。
该保护层为相对于多晶硅具有较高的刻蚀选择比的保护层。并且该保护层易于去除，去除过程不会对衬底及堆叠结构产生影响或者破坏。在可选实施例中，该保护层104选择含碳的材料，更优选地，选择碳。在堆叠结构的侧壁和衬底的表面沉积形成碳薄膜。
S103：在所述沟道结构上方形成多晶硅材料层；
参照图6～图9，首先，如图6所示，刻蚀沟道结构中的介电层103，在沟道结构的顶部形成沟槽1034，该沟槽形成在沟道结构中，位于沟道结构的顶部，沟槽的四周为沟道结构的沟道层1032。
然后如图7所示，在图6所示的结构上沉积多晶硅1035，即，在沟槽1034中沉积多晶硅，同时堆叠结构的表面以及保护层104上方均沉积有多晶硅1035，形成多晶硅材料层。
S104：去除多晶硅材料层形成工艺中在所述保护层上形成的多晶硅；
对于堆叠结构的表面以及保护层104上方的多晶硅1035，如图8所示，首先去除堆叠结构上方的多晶硅，例如通过化学机械研磨工艺进行平坦化，去除堆叠结构上方的多晶硅，直至露出堆叠结构最上方的绝缘层。然后，如图9所示，去除堆叠结构侧壁以及外围区域的衬底表面的多晶硅。在本实施例中采用倾斜式干法刻蚀工艺对多晶硅进行刻蚀直至去除上述多晶硅。由于保护层(例如碳薄膜)与多晶硅的刻蚀选择比足够高，因此在去除多晶硅的同时保护层不会被破坏，在整个刻蚀过程中能够有效保护堆叠结构的侧壁以及衬底的表面，尤其在堆叠结构和衬底的交界处，由于保护层的存在，该交界处不会被破坏，不会产生图2所示的衬底凹槽这样的缺陷，有效保证后续形成的器件的性能。
如图9所示，堆叠结构上方、侧壁以及衬底表面的多余的多晶硅均已被去除，仅保留沟槽1034中的多晶硅形成多晶硅插塞105。
S105：去除所述保护层。
形成图9所示的多晶硅插塞105之后，如图10所示，将堆叠结构侧壁及衬底表面的保护层去除。在本实施例中，对保护层进行灰化处理，将其去除。以保护层为碳薄膜为例，将氧气引入处于真空条件下的室中，使得等离子体与碳薄膜发生反应并将其氧化以形成水、一氧化碳和二氧化碳，从而将碳薄膜去除。在保护膜的去除过程中，不会对衬底产生影响，不会影响衬底的粗糙度，也就不会影响后续膜层的形成。
在本实施例中，形成上述多晶硅插塞并且去除保护层之后，还包括在图10所示的结构上方形成绝缘帽层106。例如在图10所示的结构上方沉积绝缘材料形成该绝缘帽层，该绝缘帽层的材料可以是氧化物、氮氧化物等绝缘材料。
如上所述，本实施例中，采用倾斜式干法刻蚀去除堆叠结构的侧壁及位于外围区域的衬底的表面上的多晶硅时，由于有保护层的存在，并且保护层与多晶硅的刻蚀选择比足够高，不会刻蚀到堆叠结构以及衬底，从而不会在堆叠结构和衬底的截面处产生衬底凹槽这样的缺陷。或者在存在有衬底凹槽的情况，由于保护层的存在，不会增大该衬底凹槽。由此在后续形成高能膜层时，不会出现电弧现象，有利于提高器件的性能。
去除上述多晶硅之后，对于保护层，例如碳薄膜可对其进行灰化处理，将其去除，并且不会有副产物残留，同时也不会对衬底造成损伤。另外，由于上述保护层的作用，干法刻蚀去除多晶硅的过程也不会对衬底造成损伤。由此不会影响衬底的粗糙度等特性，不影响后续膜层的形成，有利于提高器件的性能。
实施例二
本实施例提供一种3D NAND存储器制备方法，如图12所示，该方法包括如下步骤：
S201：提供衬底，所述衬底划分为阵列区域及外围区域；
S202：在位于所述阵列区域的衬底的正面交替叠置牺牲层和绝缘层形成堆叠结构，所述堆叠结构包括核心区及台阶区；
S203：在所述核心区形成沟道孔，在所述沟道孔的侧壁上依次形成存储器层及沟道层，在所述沟道孔中间填充介电层；
S204：在所述堆叠结构的所述台阶区及位于所述外围区域的衬底的表面形成保护层；
S205：在所述沟道孔的顶部形成多晶硅插塞；
S206：去除多晶硅插塞形成工艺中在所述保护层上形成的多晶硅；
S207：去除所述保护层；
本实施例中，上述步骤S201～步骤S207可以参照实施例一以及附图3～附图10的描述，其中堆叠结构、沟道结构以及多晶硅插塞的形成与实施例一相同，在此不再赘述。
S208：在所述堆叠结构中形成栅线缝隙；
形成栅线缝隙之前，如图11所示，在形成了多晶硅插塞的结构上方形成绝缘帽层106。例如在图10所示的结构上方沉积绝缘材料形成该绝缘帽层，该绝缘帽层的材料可以是氧化物、氮氧化物等绝缘材料。
然后，如图14所示，刻蚀绝缘帽层及堆叠结构，形成在堆叠结构的堆叠方向上贯穿堆叠结构的栅线缝隙107，该栅线缝隙在垂直于堆叠结构的堆叠方向上延伸。在可选实施例中，刻蚀堆叠结构之后继续刻蚀部分衬底，使得栅线缝隙107的底部形成在衬底101中。
S209：通过所述栅线缝隙替换所述牺牲层形成字线层。
如图14所示，形成栅线缝隙之后，通过该栅线缝隙去除堆叠结构中的牺牲层1022，例如可以采用湿法刻蚀，腐蚀去除牺牲层1021，形成字线沟槽1080。然后在字线沟槽1080中沉积导电材料形成字线层108。在可选实施例中，首先在字线沟槽1080的侧壁上沉积一层高k介电层，然后在字线沟槽中填充导电材料，例如通过沉积工艺在字线沟槽中沉积导电材料形成字线层，该导电材料包括但不限于钨(W)、钻(Co)、铜(Cu)、铝(A1)、多晶硅、掺杂硅、硅化物或其任何组合。
如图16所示，形成字线层之后，包括在栅线缝隙107中形成共源极1072。在可选实施例中，首先在栅线缝隙107的侧壁上形成绝缘侧墙1071以隔离字线层与共源极1072，该绝缘侧壁的材料可以是例如氧化硅、氮化硅、氮氧化硅等。然后在栅线缝隙中填充导电材料，例如多晶硅或者导电金属等，形成共源极1072。
在本实施例的可选实施例中，还包括形成各类接触的步骤。如图17所示，在绝缘帽层106中形成贯通该绝缘帽层的接触通孔，然后在接触通孔中填充导电材料，例如金属钨等，形成接触。在堆叠结构的核心区，形成分别与沟道结构上方的多晶硅插塞连接的多晶硅插塞接触109；在台阶区形成分别与每一层字线层连通的字线接触110。
本实施例中，同样采用实施例一所述的方法形成多晶硅插塞，因此在形成后续的字线层、共源极以及各类接触时，能够充分保证器件的性能。
如上所述，本发明提供的半导体器件结构中多晶硅材料的填充方法及3D NAND存储器的制备方法，至少具备如下有益技术效果：
本发明在半导体器件结构中形成多晶硅材料层，例如形成多晶硅插塞时，首先在衬底的阵列区形成堆叠结构，在堆叠结构中形成沟道结构，然后在堆叠结构的侧壁以及位于外围区域的衬底的表面形成保护层，该保护层具有相对多晶硅足够高的刻蚀选择比，例如可以是碳薄膜。然后在沟道结构的顶部形成沟槽并沉积多晶硅。对于多余的多晶硅，首先采用平坦化工艺出去堆叠结构上方的多余多晶硅，然后采用倾斜式干法刻蚀去除堆叠结构的侧壁及位于外围区域的衬底的表面上的多晶硅。由于有保护层的存在，并且保护层与多晶硅的刻蚀选择比足够高，在倾斜式干法刻蚀过程中，不会刻蚀到堆叠结构以及衬底，从而不会在堆叠结构和衬底的截面处产生衬底凹槽这样的缺陷。或者在存在有衬底凹槽的情况，由于保护层的存在，不会增大该衬底凹槽。由此在后续形成高能膜层时，不会出现电弧现象，有利于提高器件的性能。
去除上述多晶硅之后，对于保护层，例如碳薄膜可对其进行灰化处理，将其去除，并且不会有副产物残留，同时也不会对衬底造成损伤。另外，由于上述保护层的作用，干法刻蚀去除多晶硅的过程也不会对衬底造成损伤。由此不会影响衬底的粗糙度等特性，不影响后续膜层的形成，有利于提高器件的性能。
本发明的3D NAND存储器制备方法同样采用上述方法形成多晶硅插塞，因此同样具有以上有益效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (20)
1.一种半导体器件结构中多晶硅材料的填充方法，其特征在于，包括以下步骤：
提供衬底，所述衬底划分为阵列区域及外围区域，在位于所述阵列区域的所述衬底的正面形成堆叠结构，在所述堆叠结构中形成沟道结构；
在所述堆叠结构的侧面以及位于外围区域的所述衬底的表面形成保护层；
在所述沟道结构上方形成多晶硅材料层；
去除多晶硅材料层形成工艺中在所述保护层上形成的多晶硅；
去除所述保护层。
2.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，所述半导体器件结构为3D NAND存储器，在所述沟道结构上形成多晶硅材料作为多晶硅插塞，所述多晶硅插塞与所述沟道结构的沟道层连接。
3.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，在所述堆叠结构中形成沟道结构还包括以下步骤：
沿所述堆叠结构的堆叠方向在所述堆叠结构中形成沟道孔；
在所述沟道孔的侧壁上形成存储器层及多晶硅沟道层，在所述沟道孔中间填充介电层。
4.根据权利要求3所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，在所述沟道结构上方形成多晶硅材料层还包括以下步骤：
刻蚀所述介电层在所述沟道结构的顶部形成沟槽；
在所述沟槽中沉积多晶硅；
对所述多晶硅进行平坦化，去除所述堆叠结构上的多晶硅；
去除所述堆叠结构侧壁以及位于外围区域的所述衬底上的多晶硅。
5.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，所述保护层包括含碳材料膜层。
6.根据权利要求1或5所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，所述保护层为碳薄膜。
7.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，去除所述保护层包括将所述保护层进行灰化处理。
8.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，在位于外围区域的所述衬底的表面形成保护层包括：在位于所述外围区域的衬底的正面、背面以及所述衬底的侧壁上形成连续的保护层。
9.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，所述堆叠结构的侧面成台阶状，所述保护层形成在台阶的表面及侧壁上。
10.根据权利要求1所述的半导体器件结构中多晶硅材料的填充方法，其特征在于，还包括：
在所述多晶硅插塞以及所述堆叠结构上方形成绝缘帽层。
11.一种3D NAND存储器制备方法，其特征在于，包括如下步骤：
提供衬底，所述衬底划分为阵列区域及外围区域；
在位于所述阵列区域的衬底的正面交替叠置牺牲层和绝缘层形成堆叠结构，所述堆叠结构包括核心区及台阶区；
在所述核心区形成沟道孔，在所述沟道孔的侧壁上依次形成存储器层及沟道层，在所述沟道孔中间填充介电层；
在所述堆叠结构的所述台阶区及位于所述外围区域的衬底的表面形成保护层；
在所述沟道孔的顶部形成多晶硅插塞；
去除多晶硅插塞形成工艺中在所述保护层上形成的多晶硅；
去除所述保护层；
在所述堆叠结构中形成栅线缝隙；
通过所述栅线缝隙替换所述牺牲层形成字线层。
12.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，在所述堆叠结构中形成沟道结构还包括以下步骤：
沿所述堆叠结构的堆叠方向在所述堆叠结构中形成沟道孔；
在所述沟道孔的侧壁上形成存储器层及多晶硅沟道层，在所述沟道孔中间填充介电层。
13.根据权利要求12所述的3D NAND存储器制备方法，其特征在于，在所述沟道结构上方形成多晶硅插塞还包括以下步骤：
刻蚀所述介电层在所述沟道结构的顶部形成沟槽；
在所述沟槽中沉积多晶硅；
对所述多晶硅进行平坦化，去除所述堆叠结构上的多晶硅；
去除所述堆叠结构侧壁以及位于外围区域的所述衬底上的多晶硅。
14.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，所述保护层包括含碳材料膜层。
15.根据权利要求11或14所述的3D NAND存储器制备方法，其特征在于，所述保护层为碳薄膜。
16.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，去除所述保护层包括将所述保护层进行灰化处理。
17.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，在位于外围区域的所述衬底的表面形成保护层包括：在位于所述外围区域的衬底的正面、背面以及所述衬底的侧壁上形成连续的保护层。
18.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，所述保护层形成在所述台阶区的上表面及侧壁上。
19.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，在所述堆叠结构中形成栅线缝隙之前还包括：在形成了所述多晶硅插塞的结构上方形成绝缘帽层。
20.根据权利要求11所述的3D NAND存储器制备方法，其特征在于，还包括：
在所述栅线缝隙中形成共源极；
在所述堆叠结构的核心区及台阶区上方分别形成多晶硅插塞接触及字线接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011294013.6A CN112466888B (zh) | 2020-11-18 | 2020-11-18 | 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011294013.6A CN112466888B (zh) | 2020-11-18 | 2020-11-18 | 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112466888A true CN112466888A (zh) | 2021-03-09 |
| CN112466888B CN112466888B (zh) | 2024-05-14 |
Family
ID=74837709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011294013.6A Active CN112466888B (zh) | 2020-11-18 | 2020-11-18 | 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112466888B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113284907A (zh) * | 2021-05-14 | 2021-08-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN115988875A (zh) * | 2023-01-30 | 2023-04-18 | 北京超弦存储器研究院 | 一种3d堆叠的半导体器件及其制造方法、电子设备 |
| US11864373B2 (en) | 2021-04-23 | 2024-01-02 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure with core and peripheral regions and semiconductor structure thereof |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9443861B1 (en) * | 2015-05-28 | 2016-09-13 | Sandisk Technologies Llc | Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures |
| KR20160118114A (ko) * | 2015-03-31 | 2016-10-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| CN108649033A (zh) * | 2018-03-20 | 2018-10-12 | 长江存储科技有限责任公司 | 半导体器件及其制造方法 |
| CN109216366A (zh) * | 2017-07-07 | 2019-01-15 | 三星电子株式会社 | 三维半导体器件及其制造方法 |
| KR20190108387A (ko) * | 2018-03-14 | 2019-09-24 | 삼성전자주식회사 | 3차원 반도체 메모리 장치의 제조 방법 |
| CN111146207A (zh) * | 2018-11-02 | 2020-05-12 | 三星电子株式会社 | 三维半导体存储器件 |
| CN111370419A (zh) * | 2020-03-16 | 2020-07-03 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| CN111430357A (zh) * | 2020-04-10 | 2020-07-17 | 长江存储科技有限责任公司 | 三维存储器的形成方法 |
| CN111477632A (zh) * | 2020-04-23 | 2020-07-31 | 长江存储科技有限责任公司 | 一种3d nand存储器件的制造方法 |
| US20200303394A1 (en) * | 2019-03-20 | 2020-09-24 | Winbond Electronics Corp. | Semiconductor memory device and method of manufacturing the same |
-
2020
- 2020-11-18 CN CN202011294013.6A patent/CN112466888B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160118114A (ko) * | 2015-03-31 | 2016-10-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| US9443861B1 (en) * | 2015-05-28 | 2016-09-13 | Sandisk Technologies Llc | Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures |
| CN109216366A (zh) * | 2017-07-07 | 2019-01-15 | 三星电子株式会社 | 三维半导体器件及其制造方法 |
| KR20190108387A (ko) * | 2018-03-14 | 2019-09-24 | 삼성전자주식회사 | 3차원 반도체 메모리 장치의 제조 방법 |
| CN108649033A (zh) * | 2018-03-20 | 2018-10-12 | 长江存储科技有限责任公司 | 半导体器件及其制造方法 |
| CN111146207A (zh) * | 2018-11-02 | 2020-05-12 | 三星电子株式会社 | 三维半导体存储器件 |
| US20200303394A1 (en) * | 2019-03-20 | 2020-09-24 | Winbond Electronics Corp. | Semiconductor memory device and method of manufacturing the same |
| CN111370419A (zh) * | 2020-03-16 | 2020-07-03 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| CN111430357A (zh) * | 2020-04-10 | 2020-07-17 | 长江存储科技有限责任公司 | 三维存储器的形成方法 |
| CN111477632A (zh) * | 2020-04-23 | 2020-07-31 | 长江存储科技有限责任公司 | 一种3d nand存储器件的制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11864373B2 (en) | 2021-04-23 | 2024-01-02 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure with core and peripheral regions and semiconductor structure thereof |
| CN113284907A (zh) * | 2021-05-14 | 2021-08-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN115988875A (zh) * | 2023-01-30 | 2023-04-18 | 北京超弦存储器研究院 | 一种3d堆叠的半导体器件及其制造方法、电子设备 |
| CN115988875B (zh) * | 2023-01-30 | 2023-09-05 | 北京超弦存储器研究院 | 一种3d堆叠的半导体器件及其制造方法、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112466888B (zh) | 2024-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7256091B2 (en) | Method of manufacturing a semiconductor device with a self-aligned polysilicon electrode | |
| CN108257919B (zh) | 随机动态处理存储器元件的形成方法 | |
| US6509599B1 (en) | Trench capacitor with insulation collar and method for producing the trench capacitor | |
| CN112466888B (zh) | 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 | |
| CN110061001B (zh) | 半导体元件及其制作方法 | |
| CN106206445B (zh) | 存储器结构的形成方法 | |
| CN111211134A (zh) | 一种3d存储器及其制造方法 | |
| US20090311856A1 (en) | Flash memory device having recessed floating gate and method for fabricating the same | |
| US9640432B2 (en) | Memory device structure and fabricating method thereof | |
| US10566337B2 (en) | Method of manufacturing memory device | |
| JP2006041475A (ja) | メモリ素子及びその製造方法 | |
| KR100520846B1 (ko) | 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법 | |
| CN114420642A (zh) | 半导体结构的形成方法以及半导体结构 | |
| US10868022B2 (en) | Flash memory device and fabrication method thereof | |
| CN112071838A (zh) | 存储器及其形成方法 | |
| CN111415937B (zh) | 存储器及其形成方法 | |
| CN112635659B (zh) | 半导体结构及其形成方法 | |
| KR100772687B1 (ko) | 반도체 소자 제조방법 | |
| KR20020002898A (ko) | 반도체메모리장치의 스토리지노드 전극 제조방법 | |
| JP2012019009A (ja) | 半導体記憶装置及びその製造方法 | |
| CN107527858B (zh) | 快闪记忆体中浅沟槽的制作方法 | |
| CN110246841B (zh) | 半导体元件及其制作方法 | |
| CN117529096B (zh) | 半导体器件的制备方法 | |
| CN113380812B (zh) | 一种半导体器件的形成方法 | |
| CN209785940U (zh) | 存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |