KR20190108387A - 3차원 반도체 메모리 장치의 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치의 제조 방법이 제공된다. 3차원 반도체 메모리 장치의 제조 방법은 채널 영역들 및 상기 채널 영역들 사이의 비채널 영역을 포함하는 기판 상에 몰드 구조체를 형성하는 것; 상기 몰드 구조체 상에 차례로 적층된 제 1 마스크막, 식각 정지막, 및 제 2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 다중 마스크막은 상기 채널 영역들에서 상기 몰드 구조체를 노출시키는 마스크 홀들, 상기 비채널 영역에서 상기 식각 정지막을 노출시키는 더미 마스크 홀들, 및 상기 마스크 홀들 및 상기 더미 마스크 홀들에 노출된 상기 제 2 마스크막의 측벽 상에 버퍼 스페이서를 포함하는 것; 및 상기 다중 마스크막을 식각 마스크로 이용하여 상기 몰드 구조체를 식각하여 상기 채널 영역들에 채널 홀들을 형성하는 것을 포함할 수 있다.

Description

3차원 반도체 메모리 장치의 제조 방법{METHOD FOR FABRICATING THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 채널 영역들 및 상기 채널 영역들 사이의 비채널 영역을 포함하는 기판 상에 몰드 구조체를 형성하는 것; 상기 몰드 구조체 상에 차례로 적층된 제 1 마스크막, 식각 정지막, 및 제 2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 다중 마스크막은 상기 채널 영역들에서 상기 몰드 구조체를 노출시키는 마스크 홀들, 상기 비채널 영역에서 상기 식각 정지막을 노출시키는 더미 마스크 홀들, 및 상기 마스크 홀들 및 상기 더미 마스크 홀들에 노출된 상기 제 2 마스크막의 측벽을 덮는 버퍼 스페이서를 포함하는 것; 및 상기 다중 마스크막을 식각 마스크로 이용하여 상기 몰드 구조체를 식각하여 상기 채널 영역들에 채널 홀들을 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 채널 영역들 및 상기 채널 영역들 사이의 비채널 영역을 포함하는 기판 상에 몰드 구조체를 형성하는 것; 상기 몰드 구조체 상에 상기 제 1 마스크막, 상기 식각 정지막, 및 상기 제 2 마스크막을 차례로 적층하는 것; 상기 채널 영역들의 상기 제 2 마스크막에 제 1 오프닝들을 형성하고, 상기 비채널 영역의 상기 제 2 마스크막에 제 2 오프닝들을 형성하는 것; 상기 제 2 마스크막 상에 상기 제 1 및 제 2 오프닝들의 내벽들을 컨포말하게 덮는 제 1 버퍼막을 형성하는 것; 상기 제 1 버퍼막이 형성된 상기 제 2 오프닝들을 채우며 상기 제 1 오프닝들을 노출시키는 블록 오프닝들을 갖는 희생 마스크막을 형성하는 것; 상기 희생 마스크막을 식각 마스크로 이용하여 상기 식각 정지막 및 상기 제 1 마스크막을 이방성 식각하여, 상기 채널 영역들에서 상기 몰드 구조체를 노출시키는 마스크 홀들을 갖는 다중 마스크막을 형성하는 것; 및 상기 다중 마스크막을 식각 마스크로 이용하여 상기 몰드 구조체를 식각하여 상기 채널 영역들에 채널 홀들을 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 셀 어레이 영역 및 제 1 방향으로 상기 셀 어레이 영역에 인접한 연결 영역을 포함하는 기판 상에 몰드 구조체를 형성하되, 상기 셀 어레이 영역 및 연결 영역은 상기 제 1 방향과 교차하는 제 2 방향으로 번갈아 배열된 채널 영역들 및 비채널 영역들을 포함하는 것; 상기 몰드 구조체 상에 차례로 적층된 제 1 마스크막, 식각 정지막, 및 제 2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 다중 마스크막은 상기 셀 어레이 영역의 상기 채널 영역들에서 상기 몰드 구조체를 노출시키는 제 1 마스크 홀들, 상기 연결 영역의 상기 채널 영역들에서 상기 몰드 구조체를 노출시키는 제 2 마스크 홀들, 및 상기 셀 어레이 영역의 상기 비채널 영역들에서 상기 식각 정지막을 노출시키는 더미 마스크 홀들을 포함하는 것; 및 상기 다중 마스크막을 식각 마스크로 이용하여 상기 몰드 구조체를 식각하여, 상기 셀 어레이 영역의 상기 채널 영역들에서 상기 몰드 구조체를 관통하는 제 1 채널 홀들 및 상기 연결 영역의 상기 채널 영역들에서 상기 몰드 구조체를 관통하는 제 2 채널 홀들을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 각 채널 영역의 가장자리에 위치하는 채널 홀들이 각 채널 영역의 중심에 위치하는 채널 홀들에 비해 크기 또는 모양이 달라지는 것을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 홀들을 형성하는 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 12a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 홀들을 형성하는 방법을 설명하기 위한 도면들로서, 도 2의 I-I' 선을 따라 자른 단면들이다.
도 3b 내지 도 12b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 홀들을 형성하는 방법을 설명하기 위한 도면들로서, 도 2의 II-II' 선을 따라 자른 단면들이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 14a는 도 13의 I-I' 선을 따라 자른 단면을 나타낸다.
도 14b 및 도 14c는 도 13의 II-II' 선을 따라 자른 단면들을 나타낸다.
도 14d는 도 13의 III-III' 선을 따라 자른 단면을 나타낸다.
도 15a는 도 14a의 A 부분을 확대한 도면이다.
도 15b는 도 14a의 B 부분을 확대한 도면이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다. 일 예로, 3차원 반도체 메모리 장치는 수직형 낸드(NAND) 플래시 메모리 장치일 수 있으며, 셀 어레이 영역(CAR)에 제 1 및 제 2 방향을 따라 2차원적으로 배열되며, 제 1 및 제 2 방향에 대해 수직하는 제 3 방향으로 연장되는 셀 스트링들이 제공될 수 있다. 여기서, 셀 스트링들 각각은 직렬 연결된 스트링 선택 트랜지스터들, 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들 각각은 데이터 저장 요소(data storage element)를 포함한다.
연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체(예를 들어, 콘택 플러그들 및 도전 라인들)가 배치될 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트 라인들과 연결되는 칼럼 디코더가 배치된다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 홀들을 형성하는 방법을 설명하기 위한 평면도이다. 도 3a 내지 도 12a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 홀들을 형성하는 방법을 설명하기 위한 도면들로서, 도 2의 I-I' 선을 따라 자른 단면들이다. 도 3b 내지 도 12b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 채널 홀들을 형성하는 방법을 설명하기 위한 도면들로서, 도 2의 II-II' 선을 따라 자른 단면들이다.
도 2, 도 3a, 및 도 3b를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 제 1 방향(D1)으로 셀 어레이 영역(CAR)에 인접한 연결 영역(CNR)을 포함할 수 있다. 기판(10)의 셀 어레이 영역(CAR)은 제 1 방향(D1)에 대해 수직하는 제 2 방향(D2)으로 번갈아 채널 영역들(channel regions; CR) 및 비채널 영역들(non-channel regions; NCR)을 포함할 수 있다. 마찬가지로, 기판(10)의 연결 영역(CNR)은 제 2 방향(D2)으로 번갈아 채널 영역들(CR) 및 비채널 영역들(NCR)을 포함할 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 기판(10)의 상면과 평행할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
기판(10) 상에 몰드 구조체(100)가 형성될 수 있다. 몰드 구조체(100)는 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 반복적으로 적층된 복수 개의 희생막들(SL) 및 복수 개의 절연막들(ILD)을 포함할 수 있다. 몰드 구조체(100)에서 최상층에 제공된 절연막(ILD)은 다른 절연막들(ILD)보다 두꺼울 수 있다. 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막일 수 있으며, 절연막들(ILD)은 실리콘 산화막일 수 있다. 이에 더하여, 몰드 구조체(100)의 절연막들(ILD) 및 희생막들(SL)은 연결 영역(CNR)에서 계단식 구조를 갖도록 적층될 수 있다. 연결 영역(CNR)에서 몰드 구조체(100)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 규칙적으로 감소할 수 있다.
몰드 구조체(100) 상에 다중 마스크막(MML)이 제공될 수 있으며, 다중 마스크막(MML)은 차례로 적층된 제 1 마스크막(110), 식각 정지막(120), 제 2 마스크막(130), 및 하드 마스크막(140)을 포함할 수 있다.
제 1 및 제 2 마스크막들(110, 130)은 동일한 물질로 이루어질 수 있으며, 식각 정지막(120) 및 하드 마스크막(140)은 제 1 및 제 2 마스크막들(110, 130)에 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 마스크막(110)은 제 2 마스크막(130)보다 두꺼울 수 있다. 제 1 및 제 2 마스크막들(110, 130)은 예를 들어, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 에스오에이치막(Spin-On Hardmask)일 수 있으며, 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 식각 정지막(120)은, 예를 들어, 실리콘 산화막일 수 있으며, 하드 마스크막(140)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
다중 마스크막(MML) 상에 개구부들을 갖는 제 1 포토마스크 패턴(MP1)이 형성될 수 있다. 제 1 포토 마스크 패턴(MP1)의 개구부들은 셀 어레이 영역(CAR)에서 채널 영역들(CR) 및 비채널 영역들(NCR)의 일부분들과 연결 영역(CNR)에서 채널 영역들(CR)의 일부분들을 노출시킬 수 있다. 제 1 포토마스크 패턴(MP1)의 개구부들은 셀 어레이 영역(CAR)에서보다 연결 영역(CNR)에서 큰 폭을 가질 수 있다. (W1< W2)
도 2, 도 4a, 및 도 4b를 참조하면, 제 1 포토마스크 패턴(MP1)을 식각 마스크로 이용하여 하드 마스크막(140) 및 제 2 마스크막(130)이 차례로 이방성 식각될 수 있다. 이에 따라 하드 마스크막(140) 및 제 2 마스크막(130)을 관통하여 식각 정지막(120)을 노출시키는 제 1, 제 2, 및 제 3 오프닝들(OP1, OP2, OP3)이 형성될 수 있다.
실시예들에 따르면, 제 1 오프닝들(OP1)은 셀 어레이 영역(CAR)의 채널 영역들(CR)에 형성될 수 있으며, 제 2 오프닝들(OP2)은 셀 어레이 영역(CAR)의 비채널 영역들(NCR)에 형성될 수 있다. 제 3 오프닝들(OP3)은 연결 영역(CNR)의 채널 영역들(CR)에 형성될 수 있다.
셀 어레이 영역(CAR)의 각 채널 영역(CR)에서, 제 1 오프닝들(OP1)은 제 1 방향(D1)을 따라 복수 개의 열들을 구성할 수 있다. 인접하는 열들의 제 1 오프닝들(OP1)은 서로 오프셋될 수 있다. 마찬가지로, 셀 어레이 영역(CAR)의 각 비채널 영역(NCR)에서, 제 2 오프닝들(OP2)은 제 1 방향(D1)을 따라 복수 개의 열들을 구성할 수 있다.
실시예들에서, 제 1 오프닝들(OP1)과 제 2 오프닝들(OP2)은 실질적으로 동일한 제 1 폭(W1)을 가질 수 있다. 이와 달리, 제 2 오프닝들(OP2)의 폭이 제 1 오프닝들(OP1)의 폭보다 작을 수도 있다. 서로 인접하는 제 1 오프닝들(OP1) 간의 간격은 서로 인접하는 제 2 오프닝들(OP2) 간의 간격과 실질적으로 동일할 수 있다. 서로 인접하는 제 1 오프닝들(OP1) 간의 간격은 서로 인접하는 제 1 및 제 2 오프닝들(OP1, OP2) 간의 간격과 실질적으로 동일할 수 있다.
제 3 오프닝들(OP3)은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다. 이와 달리, 제 3 오프닝들(OP3)의 제 2 폭(W2)은 제 1 오프닝들(OP1)의 제 1 폭(W1)과 실질적으로 동일할 수도 있다. 서로 인접하는 제 3 오프닝들(OP3) 간의 간격은 서로 인접하는 제 1 오프닝들(OP1) 간의 간격보다 클 수 있다. 연결 영역(CNR)의 비채널 영역들(NCR)에서 하드 마스크막(140)은 제 1 포토마스크 패턴(MP1)에 의해 노출되지 않을 수 있다.
실시예들에서, 각 채널 영역(CR)에서 제 1 오프닝들(OP1)이 제 2 방향(D2)으로 9열로 제공되는 것을 도시하였으나, 본 발명은 이에 한정되지 않으며, 4열, 8열, 또는 10열 등으로 제공될 수도 있다. 또한, 각 비채널 영역(NCR)에서 제 2 오프닝들(OP2)이 3열로 제공되는 것을 도시되었으나, 본 발명은 이에 한정되지 않으며, 제 2 오프닝들(OP2)은 1열, 2열 또는 4열 등으로 제공될 수 있다.
제 1, 제 2, 및 제 3 오프닝들(OP1, OP2, OP3)을 형성한 후, 제 1 포토마스크 패턴(MP1)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 2, 도 5a, 및 도 5b를 참조하면, 제 1, 제 2, 및 제 3 오프닝들(OP1, OP2, OP3)의 내벽을 균일한 두께로 덮는 제 1 버퍼막(150)이 형성될 수 있다. 제 1 버퍼막(150)은 제 2 마스크막(130) 및 하드 마스크막(140)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 버퍼막(150)은 식각 정지막(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 버퍼막(150)은 실리콘 산화막일 수 있으며, 원자층 증착 방법(ALD)을 이용하여 형성될 수 있다.
이어서, 도 2, 도 6a, 및 도 6b를 참조하면, 제 1 버퍼막(150)이 형성된 제 1, 제 2, 및 제 3 오프닝들(OP1, OP2, OP3)을 채우는 희생 마스크막(160)이 형성될 수 있다. 희생 마스크막(160)은 제 1 마스크막(110)과 동일한 물질을 포함할 수 있다. 예를 들어, 희생 마스크막(160)은 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 에스오에이치막(Spin-On Hardmask)일 수 있다.
희생 마스크막(160) 상에 제 2 버퍼막(170)이 형성될 수 있다. 제 2 버퍼막(170)은 제 1 버퍼막(150)과 동일한 물질로 이루어질 수 있다.
제 2 버퍼막(170) 상에 제 2 포토마스크 패턴(MP2)이 형성될 수 있다. 제 2 포토마스크 패턴(MP2)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되는 라인 형태일 수 있으며, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 채널 영역들(CR)에서 제 2 버퍼막(170)을 노출시킬 수 있다.
도 2, 도 7a, 및 도 7b를 참조하면, 제 2 포토마스크 패턴(MP2)을 식각 마스크로 이용하여 채널 영역들(CR)의 제 2 버퍼막(170) 및 희생 마스크막(160)이 차례로 이방성 식각될 수 있다. 이에 따라, 제 2 버퍼막(170) 및 희생 마스크막(160)에 블록 오프닝들(BO)이 형성될 수 있다. 블록 오프닝들(BO)을 형성하는 이방성 식각 공정에서, 제 1 버퍼막(150)이 식각 정지막으로 이용될 수 있다. 블록 오프닝들(BO)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장되는 라인 형태일 수 있으며, 제 1 오프닝들(OP1) 및 제 3 오프닝들(OP3)을 덮는 제 1 버퍼막(150)을 노출시킬 수 있다.
희생 마스크막(160)에 블록 오프닝들(BO)을 형성한 후, 제 2 포토마스크 패턴(MP2)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
이어서, 도 2, 도 8a, 및 도 8b를 참조하면, 블록 오프닝들(BO)을 갖는 희생 마스크막(160)을 식각 마스크로 이용하여 제 1 및 제 2 버퍼막들(150, 170), 및 식각 정지막(120)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 채널 영역들(CR)에서 제 1 오프닝들(OP1) 및 제 3 오프닝들(OP3)의 내측벽을 덮는 제 1 버퍼 스페이서(155a)가 형성될 수 있다. 제 1 버퍼 스페이서(155a)를 형성하는 동안 비채널 영역들(NCR)에서 희생 마스크막(160) 아래에 제 1 버퍼막의 일부분들(155b)이 잔류할 수 있다. 제 1 버퍼 스페이서(155a)를 형성하는 동안 과도 식각에 의해 식각 정지막(120)이 식각되어 제 1 마스크막(110)이 노출될 수 있다. 또한, 비채널 영역들(NCR)에서 제 2 버퍼막(170)이 제거되어 희생 마스크막(160)의 상면이 노출될 수 있다.
도 2, 도 9a, 및 도 9b를 참조하면, 제 1 버퍼 스페이서(155a)를 형성한 후, 블록 오프닝들(BO)을 갖는 희생 마스크막(160) 및 제 1 버퍼 스페이서(155a)을 식각 마스크로 이용하여 제 1 마스크막(110)에 대한 이방성 식각 공정이 수행될 수 있다. 여기서, 이방성 식각 공정은 제 1 마스크막(110)을 이방성 식각하는 식각 레서피가 사용될 수 있다. 제 1 마스크막(110)에 대한 이방성 식각 공정에 의해 제 1 마스크막(110)에 몰드 구조체(100)를 노출시키는 제 1 및 제 2 마스크 홀들(MH1, MH2)이 형성될 수 있다. 여기서, 제 1 마스크 홀들(MH1)은 셀 어레이 영역(CAR)의 채널 영역들(CR)에 형성되며, 제 2 마스크 홀들(MH2)은 연결 영역(CNR)의 채널 영역들(CR)에 형성될 수 있다.
제 1 및 제 2 마스크 홀들(MH1, MH2)을 형성하는 이방성 식각 공정 동안 비채널 영역들(NCR)에서 희생 마스크막(160)이 제거될 수 있으며, 이에 따라 제 2 오프닝들(OP2)을 덮는 제 1 버퍼막의 일부분들(155b) 또는 제 2 오프닝들(OP2) 아래의 식각 정지막(120)이 노출될 수 있다.
실시예들에 따르면, 제 1 및 제 2 마스크 홀들(MH1, MH2)을 형성하는 동안 제 2 오프닝들(OP2) 아래의 제 1 버퍼막의 일부분들(155b) 및/또는 식각 정지막(120)이 존재하므로, 셀 어레이 영역(CAR)의 비채널 영역들(NCR)에서 제 2 오프닝들(OP2) 아래의 제 1 마스크막(110)이 식각되는 것은 방지될 수 있다. 이에 따라, 셀 어레이 영역(CAR)의 비채널 영역들(NCR)에서 제 1 마스크막(110)의 두께는 유지될 수 있다. 즉, 다중 마스크막(MML)에 제 1 및 제 2 마스크 홀들(MH1, MH2)을 형성하는 동안, 비채널 영역들(NCR)에서 몰드 구조체(100)는 노출되지 않을 수 있다. 또한, 비채널 영역들(NCR)과 채널 영역들(CR)에서 다중 마스크막(MML)의 상면 레벨 차이를 줄일 수 있다.
이어서, 도 2, 도 10a, 및 도 10b를 참조하면, 제 1 및 제 2 마스크 홀들(MH1, MH2)에 노출된 몰드 구조체(100)에 대한 1차 이방성 식각 공정이 수행될 수 있다. 몰드 구조체(100)에 대한 1차 이방성 식각 공정은 절연막들(ILD) 및 희생막들(SL)을 연속적으로 이방성 식각할 수 있는 식각 레서피가 사용될 수 있다. 몰드 구조체(100)에 대한 1차 이방성 식각 공정은 플라즈마를 이용한 건식 식각 공정일 수 있으며, 플라즈마에 의해 식각 가스가 이온화되어 생성된 식각 이온들이 기판(10) 전면으로 제공될 수 있다.
이러한 다중 마스크막(MML)을 이용하여 몰드 구조체(100)에 대한 1차 이방성 식각 공정을 수행함에 따라, 몰드 구조체(100)의 일부분들을 관통하는 제 1 및 제 2 예비 채널 홀들(PCH1, PCH2)이 형성될 수 있다. 제 1 예비 채널 홀들(PCH1a, PCH1b)은 제 1 마스크 홀들(MH1)이 전사되어 셀 어레이 영역(CAR)의 채널 영역들(CR)에 형성될 수 있으며, 제 2 예비 채널 홀들(PCH2a, PCH2b)은 제 2 마스크 홀들(MH)이 전사되어 연결 영역(CNR)의 채널 영역들(CR)에 형성될 수 있다. 제 2 예비 채널 홀들(PCH2a, PCH2b)의 직경은 제 1 예비 채널 홀들(PCH1a, PCH1b)에 비해 클 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR)에서, 제 1 예비 채널 홀들(PCH1a, PCH1b)은 비채널 영역들(NCR)과 인접한 제 1 외측 예비 채널 홀들(PCH1a) 및 제 1 외측 예비 채널 홀들(PCH1a)에 비해 비채널 영역들(NCR)로부터 멀리 떨어진 제 1 내측 예비 채널 홀들(PCH1b)을 포함할 수 있다. 연결 영역(CNR)에서, 제 2 예비 채널 홀들(PCH2a, PCH2b)은 비채널 영역들(NCR)과 인접한 제 2 외측 예비 채널 홀들(PCH2a) 및 제 2 외측 예비 채널 홀들(PCH2a)에 비해 비채널 영역들(NCR)로부터 멀리 떨어진 제 2 내측 예비 채널 홀들(PCH2b)을 포함할 수 있다.
몰드 구조체(100)에 대한 1차 이방성 식각 공정 동안 하드 마스크막(140) 상의 제 1 버퍼막(150) 및 하드 마스크막(140)이 식각될 수 있으며, 제 2 마스크막(130)의 두께가 감소할 수 있다. 또한, 셀 어레이 영역(CAR)의 비채널 영역들(NCR)에서, 제 2 오프닝들(OP2) 아래의 제 1 버퍼막의 일부분들(155b), 식각 정지막(120), 및 제 1 마스크막(110)의 일부가 식각되어 더미 마스크 홀들(DMH)이 형성될 수 있다. 즉, 채널 영역들(CR)에서 제 1 및 제 2 마스크막들(110, 130)을 관통하는 제 1 및 제 2 마스크 홀들(MH1, MH2) 및 비채널 영역들(NCR)에서 제 2 마스크막(130)을 관통하는 더미 마스크 홀들(DMH)을 갖는 다중 마스크막(MML)이 몰드 구조체(100) 상에 형성될 수 있다. 또한, 다중 마스크막(MML)은 제 2 마스크막(130)의 측벽들을 덮는 버퍼 스페이서들(155a)을 포함할 수 있다. 버퍼 스페이서들(155a)은 제 1 및 제 2 마스크 홀들(MH1, MH2) 및 더미 마스크 홀들(DMH)의 상부 부분들을 덮을 수 있다. 여기서, 더미 마스크 홀들(DMH)의 바닥면들은 몰드 구조체(100)의 상면과 이격될 수 있다. 더미 마스크 홀들(DMH)의 폭은 제 1 마스크 홀들(MH1)의 폭과 실질적으로 동일하거나 작을 수 있다.
계속해서, 도 2, 도 11a, 및 도 11b를 참조하면, 제 1 및 제 2 마스크 홀들(MH1, MH2) 및 더미 마스크 홀들(DMH)을 갖는 다중 마스크막(MML)을 식각 마스크로 이용하여 기판(10)이 노출되도록 몰드 구조체(100)에 대한 2차 이방성 식각 공정이 수행될 수 있다. 2차 이방성 식각 공정은 1차 이방성 식각 공정과 동일한 조건에서 연속적으로 수행될 수 있다. 이에 따라, 몰드 구조체(100)를 관통하여 기판(10)을 노출시키는 제 1 채널 홀들(CH1a, CH1b) 및 제 2 채널 홀들(CH2a, CH2b)이 형성될 수 있다. 제 1 채널 홀들(CH1a, CH1b)은 셀 어레이 영역(CAR)의 채널 영역들(CR)에 형성될 수 있으며, 제 2 채널 홀들(CH2a, CH2b)은 연결 영역(CNR)의 채널 영역들(CR)에 형성될 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)에서, 제 1 채널 홀들(CH1)은 비채널 영역들(NCR)과 인접한 제 1 외측 채널 홀들(CH1a) 및 제 1 외측 채널 홀들(CH1a)에 비해 비채널 영역들(NCR)로부터 멀리 떨어진 제 1 내측 채널 홀들(CH1b)을 포함할 수 있다. 연결 영역(CNR)에서, 제 2 채널 홀들(CH2)은 비채널 영역들(NCR)과 인접한 제 2 외측 채널 홀들(CH2a) 및 제 2 외측 채널 홀들(CH2a)에 비해 비채널 영역들(NCR)로부터 멀리 떨어진 제 2 내측 채널 홀들(CH2b)을 포함할 수 있다.
실시예들에 따르면, 몰드 구조체(100)에 대한 1차 및 2차 이방성 식각 공정은 식각 가스를 이온화시켜 생성된 식각 이온들을 제 1 및 제 2 마스크 홀들(MH1, MH2)로 제공하여 몰드 구조체(100)를 식각할 수 있다. 실시예들에서, 몰드 구조체(100)에 대한 이방성 식각 공정시 비채널 영역들(NCR)의 다중 마스크막(MML)에 더미 마스크 홀들(DMH)이 채널 영역들(CR)의 제 1 마스크 홀들(MH1)과 동일한 크기 및 배열을 가지므로, 채널 영역들(CR)의 가장자리와 중심에서 식각 환경은 유사할 수 있다. 다시 말해, 몰드 구조체(100)을 이방성 식각하는 동안 셀 어레이 영역(CAR)의 제 1 마스크 홀들(MH1)로 제공되는 라디칼 플럭스(radical flux)는 실질적으로 균일할 수 있다. 따라서, 채널 영역들(CR)과 비채널 영역들(NCR) 간의 마스크 구조 차이로 인해 제 1 외측 채널 홀들(CH1a)이 제 1 내측 채널 홀들(CH1b)에 비해 크기나 형태가 변형되는 것을 방지할 수 있다. 다시 말해, 셀 어레이 영역(CAR)의 채널 영역들(CR)에서, 제 1 외측 채널 홀들(CH1a)과 제 1 내측 채널 홀들(CH1b)의 크기 및 형태는 실질적으로 동일하게 형성될 수 있다.
한편, 연결 영역(CNR)에서, 비채널 영역들(NCR)에 더미 마스크 홀들이 형성되지 않으므로, 몰드 구조체(100)에 대한 이방성 식각 공정 동안 비채널 영역들(NCR)에 인접한 제 2 마스크 홀들(MH2)에 라디칼 플럭스가 집중될 수 있다. 이에 따라, 도 11b에 도시된 바와 같이, 제 2 외측 채널 홀들(CH2a)이 비채널 영역(NCR)으로 휘어지거나, 제 2 내측 채널 홀들(CH2b)에 비해 하부 폭이 감소할 수 있다. 이와 달리, 연결 영역(CNR)의 채널 영역들(CR)에서, 제 2 외측 채널 홀들(CH2a)과 제 2 내측 채널 홀들(CH2b)은 실질적으로 동일한 크기 및 형태를 가질 수도 있다.
이에 더하여, 제 1 및 제 2 채널 홀들(CH1a, CH1b, CH2a, CH2b)을 형성하는 동안 다중 마스크막(MML)의 버퍼 스페이서들(155a), 제 2 마스크막(130), 식각 정지막(120)이 제거될 수 있으며, 제 1 마스크막(110)의 두께가 감소할 수 있다. 셀 어레이 영역(CAR)의 비채널 영역들(NCR)에 더미 마스크 홀들이 존재하므로, 셀 어레이 영역(CAR)에서 제 1 마스크막(110)의 두께 감소는 유사할 수 있다. 즉, 셀 어레이 영역(CAR)에서, 몰드 구조체(100) 상에 잔류하는 제 1 마스크막(110)은 채널 영역들(CR)에서 제 1 두께(H1)를 가질 수 있으며, 비채널 영역들(NCR)에서 제 1 두께(H1)와 실질적으로 동일한 제 2 두께(H2)를 가질 수 있다.
한편, 연결 영역(CNR)에서 비채널 영역들(NCR)에 더미 마스크 홀들이 존재하지 않으므로, 연결 영역(CNR)에서 제 1 마스크막(110)의 두께 감소는 비채널 영역들(NCR)보다 채널 영역들(CR)에서 클 수 있다. 즉, 연결 영역(CAR)에서, 몰드 구조체(100) 상에 잔류하는 제 1 마스크막(110)은 채널 영역들(CR)에서 제 3 두께(H3)를 가질 수 있으며, 비채널 영역들(NCR)에서 제 3 두께(H3)보다 큰 제 4 두께(H4)를 가질 수 있다.
나아가, 제 1 및 제 2 채널 홀들(CH1a, CH1b, CH2a, CH2b)을 형성하는 동안, 더미 마스크 홀들(DMH) 아래의 제 1 마스크막(110) 및 최상층 절연막(ILD)의 일부가 식각될 수 있다. 이에 따라, 셀 어레이 영역(CAR)의 비채널 영역들(NCR)에서 최상층 절연막(ILD)에 리세스 영역들(RR)이 형성될 수 있다.
도 2, 도 12a, 및 도 12b를 참조하면, 제 1 채널 홀들(CH1a, CH1b) 내에 수직 절연막(VL) 및 제 1 수직 채널들(VS1) 형성될 수 있으며, 제 2 채널 홀들(CH2) 내에 수직 절연막(VL) 및 제 2 수직 채널들(VS2)이 형성될 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2)은 제 1 및 제 2 채널 홀들(CH1, CH2) 내에 동시에 형성될 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2) 각각은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 제 1 및 제2 채널 홀들(CH1, CH2)에 노출된 기판을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 제 1 및 제2 채널 홀들(CH1, CH2)의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 하부 반도체 패턴(LSP)의 상면은 최하층 희생막(SL)의 상면보다 위에 위치할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 및 데이터 저장막이 형성된 제 1 및 제 2 채널 홀들(CH1, CH2) 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 연결 될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 상부 반도체 패턴(USP)의 내에 절연 물질 또는 에어(air)로 이루어진 매립 절연막(VI)이 채워질 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2)은 각각은 각 상부 반도체 패턴(USP)의 상단에 형성된 비트라인 도전 패드(BCP)를 포함할 수 있다. 비트라인 도전 패드(BCP)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
수직 절연막(VL)은 하부 반도체 패턴(LSP) 상에서 제 1 및 제 2 채널 홀들(CH1, CH2)의 측벽들을 컨포말하게 덮을 수 있다. 수직 절연막(VL)은 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 절연막(VL)은 NAND 플래시 메모리 장치의 메모리 요소로서 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 여기서, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다.
계속해서, 제 1 및 제 2 수직 채널들(VS1, VS2)을 형성한 후, 비채널 영역들(NCR)에서 몰드 구조체(100)를 관통하여 기판을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
트렌치들(T)을 형성하는 것은, 제 1 및 제 2 수직 채널들(VS1, VS2)의 상면들을 덮는 제 1 층간 절연막(60)을 형성한 후, 제 1 층간 절연막(60) 상에 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 제 1 층간 절연막(60) 및 몰드 구조체(100)를 이방성 식각하는 것을 포함할 수 있다. 트렌치들(T)을 형성함에 따라, 몰드 구조체(100)가 복수개의 서브-몰드 구조체들로 분리될 수 있으며, 서브-몰드 구조체들 사이의 기판(10)이 노출될 수 있다. 또한, 희생막들(SL) 및 절연막들(ILD)의 측벽들이 노출될 수 있다.
이어서, 트렌치들(T)에 노출된 희생막들(SL)을 제거한 후, 절연막들(ILD) 사이의 빈 공간들 내에 전극들(EL)이 형성될 수 있다. 여기서, 전극들(EL)을 형성하기 전에, 절연막들(ILD) 사이에 정의된 빈 공간들의 내벽들을 컨포말하게 덮는 수평 절연막(도 15a의 HL 참조)이 형성될 수 있다. 이와 같이 희생막들(SL)을 전극들(EL)로 대체함에 따라, 기판 상에 절연막들(ILD) 및 전극들(EL)이 번갈아 적층된 적층 구조체들(ST)이 형성될 수 있다.
이하, 도 13, 도 14a 내지 도 14d, 도 15a, 및 도 15b를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법을 이용하여 형성된 3차원 반도체 메모리 장치에 대해 설명한다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 14a는 도 13의 I-I' 선을 따라 자른 단면을 나타낸다. 도 14b 및 도 14c는 도 13의 II-II' 선을 따라 자른 단면들을 나타낸다. 도 14d는 도 13의 III-III' 선을 따라 자른 단면을 나타낸다. 도 15a는 도 14a의 A 부분을 확대한 도면이다. 도 15b는 도 14a의 B 부분을 확대한 도면이다.
도 13, 도 14a, 도 14c, 및 도 14d를 참조하면, 기판(10)은 제 1 방향(D1)으로 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함한다. 셀 어레이 영역(CAR) 및 연결 영역(CNR)은 제 2 방향(D2)으로 번갈아 배열된 채널 영역들(CR) 및 비채널 영역들(NCR)을 포함할 수 있다.
적층 구조체들(ST)이 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 채널 영역들(CR)의 기판(10) 상에 각각 제공될 수 있다. 적층 구조체들(ST) 각각은 기판(10) 상에서 제 3 방향(D3)을 따라 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다.
적층 구조체들(ST)은 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 상세하게, 전극들(EL)은 기판으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 적층 구조체들(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다.
평탄 절연막(50)이 기판(10) 상에서 적층 구조체들(ST)을 덮을 수 있다. 평탄 절연막(50)은 실질적으로 평탄한 상면을 가질 수 있으며, 연결 영역(CNR)에서 적층 구조체들(ST)의 계단식 구조를 덮을 수 있다. 평탄 절연막(50)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 제 1 수직 채널들(VS1)이 셀 어레이 영역(CAR)에서 적층 구조체들(ST)를 관통할 수 있으며, 복수 개의 제 2 수직 채널들(VS2)이 연결 영역(CNR)에서 평탄 절연막(50) 및 적층 구조체들(ST)를 관통할 수 있다.
복수 개의 제 1 수직 채널들(VS1)은 평면적 관점에서, 매트릭스 형태로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 1 수직 채널들(VS1)은 원형의 상면을 가질 수 있다. 제 2 수직 채널들(VS2)은 제 1 수직 채널들(VS1)보다 큰 폭을 가질 수 있다. 제 2 수직 채널들(VS2)은 실질적으로 원형 형태를 가질 수 있으며, 이와 달리, 타원 형태 또는 바(bar) 형태를 가질 수도 있다. 제 2 수직 채널들(VS2)의 상면들은 제 1 수직 채널들(VS1)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 제 2 수직 채널들(VS2)은 전극(EL)의 단부들을 관통할 수 있다.
도 15a 및 도 15b를 참조하면, 제 1 및 제 2 수직 채널들(VS1, VS2) 각각은, 앞서 설명한 것처럼, 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 및 비트라인 도전 패드(BCP)를 포함할 수 있다. 적층 구조체(ST)와 상부 반도체 패턴(USP) 사이에 배치되며, 제 3 방향(D3)으로 연장되는 수직 절연막(VL)이 배치될 수 있다. 수평 절연막(HL)이 수직 절연막(VL)과 전극들(HL) 사이에서 전극들(HL)의 상면들 및 하면들 상으로 연장될 수 있다. 도 15b를 참조하면, 하부 반도체 패턴(LSP)의 측벽 상에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(EL)과 하부 반도체 패턴(LSP) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다. 수평 절연막(HL)의 일부가 게이트 절연막(15)과 최하층 전극(EL) 사이에 배치될 수 있다.
공통 소오스 영역들(CSR)이 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장되며, 비채널 영역들(NCR)의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 적층 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SS)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다. 공통 소오스 플러그(CSP)와 적층 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SS)가 개재될 수 있다.
제 1 층간 절연막(60)이 평탄 절연막(50) 및 적층 구조체들(ST)상에 배치될 수 있으며, 제 1 수직 채널들(VS1)의 상면들 및 제 2 수직 채널들(VS2)의 상면들을 덮을 수 있다. 제 2 층간 절연막(70)이 제 1 층간 절연막(60) 상에 배치될 수 있으며, 공통 소오스 플러그들(CSP)의 상면들을 덮을 수 있다. 비트 라인들(BL)이 제 2 층간 절연막(70) 상에서 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 제 1 수직 채널들(VS1)에 전기적으로 연결될 수 있다.
실시예들에 따르면, 제 1 수직 채널들(VS1)은 비채널 영역(NCR) 또는 공통 소오스 플러그(CSP)에 인접한 제 1 외측 수직 채널들(VS1a) 및 제 1 외측 수직 채널들(VS1a)에 비해 비채널 영역(NCR) 또는 공통 소오스 플러그(CSP)로부터 떨어진 제 1 내측 수직 채널들(VS1b)을 포함할 수 있다. 마찬가지로, 제 2 수직 채널들(VS2)은 비채널 영역(NCR) 또는 공통 소오스 플러그(CSP)에 인접한 제 2 외측 수직 채널들(VS2a) 및 제 2 외측 수직 채널들(VS2a)에 비해 비채널 영역(NCR) 또는 공통 소오스 플러그(CSP)로부터 떨어진 제 2 내측 수직 채널들(VS2b)을 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 제 2 외측 수직 채널들(VS2a)은 제 1 외측 수직 채널들(VS1a)에 비해 공통 소오스 플러그(CSP)를 향해 휘어질 수 있다. 이와 달리, 제 2 외측 수직 채널들(VS2a)은 도 14c에 도시된 바와 같이, 제 2 내측 수직 채널들(VS2b)처럼, 기판(10)의 상면에 대해 실질적으로 수직할 수 있다.
이에 더하여, 적층 구조체(ST)의 최상층 절연막(ILD)은 그 상면의 일부가 리세스된 리세스 영역(RR)을 가질 수 있으며, 리세스 영역(RR)은 공통 소오스 플러그(CSP)와 인접할 수 있다. 최상층 절연막(ILD)에서 리세스 영역(RR)의 바닥면은 비트라인 도전 패드(BCP)의 바닥면보다 높은 레벨에 위치할 수 있다.
리세스 영역(RR)은 앞서 설명한 바와 같이, 셀 어레이 영역(CAR)에 제 1 채널 홀들 제 1 및 제2 채널 홀들(CH1, CH2)을 형성하는 이방성 식각 공정에 의해 형성될 수 있다. 한편, 최상층의 절연막은 리세스 영역(RR)의 형성 없이, 실질적으로 평탄한 상면을 가질 수도 있다. 리세스 영역(RR)과 이에 인접한 제 1 수직 채널(VS1) 간의 거리는 서로 인접하는 제 1 수직 채널들(VS1) 간의 거리와 실질적으로 동일할 수 있다.
최상층 절연막(ILD)의 리세스 영역(RR)은 제 1 층간 절연막(60)으로 채워질 수 있으며, 리세스 영역(RR) 일부에 수직 절연막의 일부 및 상부 반도체 패턴의 일부가 잔류할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 채널 영역들 및 상기 채널 영역들 사이의 비채널 영역을 포함하는 기판 상에 몰드 구조체를 형성하는 것;
    상기 몰드 구조체 상에 차례로 적층된 제 1 마스크막, 식각 정지막, 및 제 2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 다중 마스크막은 상기 채널 영역들에서 상기 몰드 구조체를 노출시키는 마스크 홀들, 상기 비채널 영역에서 상기 식각 정지막을 노출시키는 더미 마스크 홀들, 및 상기 마스크 홀들 및 상기 더미 마스크 홀들에 노출된 상기 제 2 마스크막의 측벽을 덮는 버퍼 스페이서를 포함하는 것; 및
    상기 다중 마스크막을 식각 마스크로 이용하여 상기 몰드 구조체를 식각하여 상기 채널 영역들에 채널 홀들을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 마스크막은 상기 제 2 마스크막보다 두꺼운 3차원 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 마스크막들은 동일한 물질을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 채널 홀들을 형성하는 것은, 상기 더미 마스크 홀들 아래에서 상기 몰드 구조체의 상면이 리세스되어 리세스 영역들을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 다중 마스크막을 형성하는 것은:
    상기 채널 영역들의 상기 제 2 마스크막에 제 1 오프닝들을 형성하고, 상기 비채널 영역의 상기 제 2 마스크막에 제 2 오프닝들을 형성하되, 상기 제 1 및 제 2 오프닝들은 실질적으로 동일한 직경을 갖는 것;
    상기 제 2 마스크막 상에 상기 제 2 오프닝들을 채우며 상기 제 1 오프닝들을 노출시키는 블록 오프닝들을 갖는 희생 마스크막을 형성하는 것; 및
    상기 희생 마스크막을 식각 마스크로 이용하여 상기 식각 정지막 및 상기 제 1 마스크막을 식각하여 상기 마스크 홀들을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 블록 오프닝들은 일 방향을 따라 연장되는 라인 형태를 갖는 3차원 반도체 메모리 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 희생 마스크막은 상기 제 1 마스크막과 동일한 물질을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 희생 마스크막을 형성하기 전에, 상기 제 2 마스크막 상에 상기 제 1 및 제 2 오프닝들의 내벽들을 컨포말하게 덮는 제 1 버퍼막을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 마스크 홀들을 형성하는 것은 상기 제 1 버퍼막을 이방성 식각하여 상기 버퍼 스페이서를 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 제 5 항에 있어서,
    상기 마스크 홀들을 형성하는 동안 상기 희생 마스크막이 제거되어 상기 비채널 영역의 상기 제 1 마스크막이 노출되는 3차원 반도체 메모리 장치의 제조 방법.
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