CN110277403A - 制造三维半导体存储器件的方法 - Google Patents

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Abstract

提供了制造三维半导体存储器件的方法。一种方法可以包括：在衬底上形成模结构，该膜结构包括沟道区域和在沟道区域之间的非沟道区域；以及在模结构上形成多层掩模层，该多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层。该多层掩模层可以包括暴露沟道区域中的模结构的掩模孔、暴露非沟道区域中的第一掩模层的虚设掩模孔、以及覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁的缓冲间隔物。该方法可以包括使用该多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。

Description

制造三维半导体存储器件的方法
技术领域
本发明构思的实施方式涉及制造半导体器件的方法，更具体地，涉及制造三维半导体存储器件的方法。
背景技术
半导体器件可以被高度集成以满足高性能和低成本的要求。例如，二维(2D)或平面半导体器件的集成度可以主要由用于单位存储单元的面积确定。因此，2D或平面半导体器件的集成密度可以取决于用于精细图案形成的技术。然而，用于在2D或平面半导体制造工艺中形成这样的精细图案的设备会具有高的成本，因此，制造成本会限制2D或平面半导体器件的集成密度的增加。
包括三维存储单元的三维半导体存储器件可以减少或克服以上限制。
发明内容
根据本发明构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括在衬底的表面上形成模结构。模结构可以包括多个沟道区域和在沟道区域之间的非沟道区域。该方法可以包括在模结构上形成多层掩模层，该多层掩模层包括顺序堆叠的第一掩模层、蚀刻停止层和第二掩模层。多层掩模层还可以包括：掩模孔，暴露沟道区域中的模结构；虚设掩模孔，暴露非沟道区域中的第一掩模层；以及缓冲间隔物，覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁。该方法可以包括使用多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。
根据本发明构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括在衬底的表面上形成模结构。模结构可以包括多个沟道区域和在沟道区域之间的非沟道区域。该方法可以包括：在模结构上顺序地形成第一掩模层、蚀刻停止层和第二掩模层；在沟道区域中的第二掩模层中形成第一开口以及在非沟道区域中的第二掩模层中形成第二开口；以及在第二掩模层上形成第一缓冲层。第一缓冲层可以共形地覆盖第一开口的内表面和第二开口的内表面。该方法可以包括形成牺牲掩模层，该牺牲掩模层填充具有第一缓冲层的第二开口。牺牲掩模层可以包括暴露第一开口的块开口。该方法可以包括使用牺牲掩模层作为蚀刻掩模来各向异性地蚀刻该蚀刻停止层和第一掩模层以形成多层掩模层。多层掩模层可以包括掩模孔，该掩模孔暴露沟道区域中的模结构。该方法可以包括使用多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。
根据本发明构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括在衬底上形成模结构。模结构可以包括在第一方向上彼此相邻的单元阵列区域和连接区域。单元阵列区域和连接区域可以每个包括在垂直于第一方向的第二方向上交替地布置的多个沟道区域和多个非沟道区域。该方法可以包括形成多层掩模层，该多层掩模层包括顺序地堆叠在模结构上的第一掩模层、蚀刻停止层和第二掩模层。多层掩模层还可以包括暴露单元阵列区域的沟道区域中的模结构的第一掩模孔、暴露连接区域的沟道区域中的模结构的第二掩模孔以及暴露单元阵列区域的非沟道区域中的第一掩模层的虚设掩模孔；以及使用该多层掩模层作为蚀刻掩模蚀刻该模结构，以形成穿过单元阵列区域的沟道区域中的模结构的第一沟道孔和穿过连接区域的沟道区域中的模结构的第二沟道孔。
附图说明
图1是示出根据一些实施方式的三维半导体存储器件的示意性平面图。
图2是示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作的平面图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是沿着图2的线I-I'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿着图2的线II-II'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。
图13是示出根据一些实施方式的三维半导体存储器件的平面图。
图14A是沿着图13的线I-I'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。
图14B和图14C是沿着图13的线II-II'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。
图14D是沿着图13的线III-III'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。
图15A是根据一些实施方式的图14A的部分A的放大图。
图15B是根据一些实施方式的图14A的部分B的放大图。
具体实施方式
将参照附图更全面地描述各种示例实施方式，附图中示出一些实施方式。然而，本发明构思可以以许多替代的形式实施，而不应被解释为仅限于这里阐述的实施方式。
图1是示出根据一些实施方式的三维半导体存储器件的示意性平面图。
参照图1，三维(3D)半导体存储器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COL DCR和控制电路区域。在一些实施方式中，连接区域CNR可以在单元阵列区域CAR和行解码器区域ROW DCR之间。
包括多个存储单元的存储单元阵列可以在单元阵列区域CAR中。在一些实施方式中，存储单元阵列可以包括三维地布置的存储单元、连接到存储单元的多个字线以及连接到存储单元的多个位线。在一些实施方式中，三维半导体存储器件可以是垂直NAND快闪存储器件，并且单元串可以在单元阵列区域CAR中在第一方向(见例如图2的D1)和第二方向(见例如图2的D2)上二维地布置，并可以在垂直于第一方向和第二方向的第三方向(见例如图2的D3)上延伸。每个单元串可以包括串联连接的至少一个串选择晶体管、多个存储单元晶体管和至少一个接地选择晶体管。每个存储单元晶体管可以包括数据存储元件。
用于电连接存储单元阵列和行解码器的互连结构(例如接触插塞和导电线)可以在连接区域CNR中。
用于选择存储单元阵列的字线的行解码器可以在行解码器区域ROWDCR中。行解码器可以根据地址信息选择字线之一
在页缓冲器区域PBR中，可以设置用于读取存储在存储单元中的数据的页缓冲器。页缓冲器可以根据操作模式临时存储将被存储在存储单元中的数据或者可以感测存储在存储单元中的数据。
列解码器可以在列解码器区域COL DCR中以接到存储单元阵列的位线。列解码器可以在页缓冲器和外部装置(例如存储器控制器)之间提供数据传输路径。
图2是示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作的平面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是沿着图2的线I-I'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿着图2的线II-II'截取的剖视图，示出根据一些实施方式的形成三维半导体存储器件的沟道孔的方法的操作。
参照图2、图3A和图3B，衬底10可以包括在第一方向D1上彼此相邻的单元阵列区域CAR和连接区域CNR。单元阵列区域CAR可以包括在垂直于第一方向D1的第二方向D2上交替地布置并在第一方向D1上延伸到连接区域CNR中的沟道区域CR和非沟道区域NCR。第一方向D1和第二方向D2可以平行于衬底10的上表面。
衬底10可以包括半导体材料(例如硅晶片)、绝缘材料(例如玻璃)、由绝缘材料覆盖的半导体、和/或导电层。例如，衬底10可以是第一导电类型的硅晶片。
模结构100可以形成在衬底10上。模结构100可以包括在垂直于衬底10的上表面的第三方向D3上重复且交替地堆叠在衬底10上的多个牺牲层SL和多个绝缘层ILD。界面绝缘层11可以形成在衬底10和牺牲层SL中的最下面的一个之间。在一些实施方式中，模结构100还可以包括界面绝缘层11。绝缘层ILD中的最上面的一个可以比绝缘层ILD中的其它绝缘层厚。牺牲层SL可以由与绝缘层ILD不同的材料形成。例如，牺牲层SL可以由硅氮化物形成，并且绝缘层ILD可以由硅氧化物形成。绝缘层ILD和牺牲层SL可以堆叠以在连接区域CNR中具有阶梯结构。连接区域CNR中的模结构100的阶梯结构的高度可以在远离单元阵列区域CAR的方向上规则地减小。
多层掩模层MML可以在模结构100上。多层掩模层MML可以包括顺序堆叠在模结构100上的第一掩模层110、蚀刻停止层120、第二掩模层130和硬掩模层140。
第一掩模层110和第二掩模层130可以由相同的材料形成。蚀刻停止层120和硬掩模层140可以由相对于第一掩模层110和第二掩模层130的材料具有蚀刻选择性的材料形成。第一掩模层110可以比第二掩模层130厚。第一掩模层110和第二掩模层130可以由例如非晶碳层(ACL)或旋涂硬掩模(SOH)层形成。SOH层可以包括碳基SOH层或硅基SOH层。蚀刻停止层120可以是例如硅氧化物层。硬掩模层140可以是例如硅氮化物层或硅氮氧化物层。
包括开口的第一光掩模图案MP1可以形成在多层掩模层MML上。第一光掩模图案MP1的开口可以暴露单元阵列区域CAR中的沟道区域CR的部分和非沟道区域NCR的部分以及连接区域CNR中的沟道区域CR的部分。第一光掩模图案MP1的开口可以在连接区域CNR中具有比单元阵列区域CAR中的宽度W1大的宽度W2(W1<W2)。
参照图2、图4A和图4B，硬掩模层140和第二掩模层130可以使用第一光掩模图案MP1作为蚀刻掩模来各向异性地蚀刻。因此，第一开口OP1、第二开口OP2和第三开口OP3可以形成为穿过硬掩模层140和第二掩模层130并暴露蚀刻停止层120。
例如，第一开口OP1可以形成在单元阵列区域CAR中的沟道区域CR中。第二开口OP2可以形成在单元阵列区域CAR中的非沟道区域NCR中。第三开口OP3可以形成在连接区域CNR中的沟道区域CR中。
第一开口OP1可以布置为在第一方向D1上形成彼此平行的多行。相邻行的第一开口OP1可以在第二方向D2上彼此偏移。第二开口OP2可以布置在单元阵列区域CAR中的非沟道区域NCR中，以在第一方向D1上形成彼此平行的多行。在一些实施方式中，一行中的第二开口OP2可以与平行的行中的相邻行中的第二开口OP2交错。
每个第一开口OP1和每个第二开口OP2可以具有基本上相同的第一宽度W1。在一些实施方式中，每个第二开口OP2的宽度可以小于每个第一开口OP1的宽度W1。相邻的第一开口OP1之间的距离可以与相邻的第二开口OP2之间的距离基本上相同。相邻的第一开口OP1之间的距离可以与第一开口OP1中的一个和第二开口OP2中的一个(它们彼此相邻)之间的距离基本上相同。
每个第三开口OP3可以具有大于第一宽度W1的第二宽度W2。在一些实施方式中，每个第三开口OP3的第二宽度W2可以与每个第一开口OP1的第一宽度W1基本上相同。相邻的第三开口OP3之间的距离可以大于相邻的第一开口OP1之间的距离。硬掩模层140可以在连接区域CNR中的非沟道区域NCR中不被第一光掩模图案MP1暴露。
在图2中，第一开口OP1被示出为在每个沟道区域CR中沿第二方向D2布置成九行，但是本发明构思不限于此。例如，第一开口OP1可以在第二方向D2上布置成更多或更少的行，诸如四行、八行或十行。在每个非沟道区域NCR中，第二开口OP2被示出为在第二方向D2上布置成三行，但是本发明构思不限于此。例如，第二开口OP2可以在第二方向D2上布置成更多或更少的行，诸如一行、两行或四行。
在形成第一至第三开口OP1、OP2和OP3之后，第一光掩模图案MP1可以通过灰化工艺和/或剥离工艺去除。
参照图2、图5A和图5B，第一缓冲层150可以形成为以均匀的厚度覆盖第一至第三开口OP1、OP2和OP3的内表面。第一缓冲层150可以包括相对于第二掩模层130和硬掩模层140具有蚀刻选择性的材料。在一些实施方式中，第一缓冲层150可以包括与蚀刻停止层120相同的材料。例如，第一缓冲层150可以是硅氧化物层，并可以通过原子层沉积(ALD)工艺形成。
参照图2A、图6A和图6B，可以形成牺牲掩模层160以填充具有第一缓冲层150的第一至第三开口OP1、OP2和OP3。在一些实施方式中，牺牲掩模层160可以包括与第一掩模层110相同的材料。例如，牺牲掩模层160可以是非晶碳层(ACL)或旋涂硬掩模(SOH)层。
第二缓冲层170可以形成在牺牲掩模层160上。第二缓冲层170可以包括与第一缓冲层150相同的材料。
第二光掩模图案MP2可以形成在第二缓冲层170上。第二光掩模图案MP2可以具有在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR中的线性形状，并可以暴露单元阵列区域CAR中和连接区域CNR中的沟道区域CR中的第二缓冲层170。
参照图2、图7A和图7B，沟道区域CR中的第二缓冲层170和牺牲掩模层160可以使用第二光掩模图案MP2作为蚀刻掩模而被顺序地各向异性蚀刻。因此，块开口BO可以形成在第二缓冲层170和牺牲掩模层160中。在用于形成块开口BO的各向异性蚀刻工艺中，第一缓冲层150可以用作蚀刻停止层。块开口BO可以每个具有在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR中的线性形状，并可以暴露覆盖第一开口OP1的内表面和第三开口OP3的内表面的第一缓冲层150。
在牺牲掩模层160中形成块开口BO之后，可以通过灰化工艺和/或剥离工艺去除第二光掩模图案MP2。
参照图2、图8A和图8B，可以使用具有块开口BO的牺牲掩模层160作为蚀刻掩模对第一缓冲层150和第二缓冲层170以及蚀刻停止层120执行各向异性蚀刻工艺。因此，可以形成第一缓冲间隔物155a以覆盖单元阵列区域CAR中的沟道区域CR中的第一开口OP1和连接区域CNR中的沟道区域CR中的第三开口OP3的内侧壁。在形成第一缓冲间隔物155a期间，第一缓冲层150的部分可以保留为在非沟道区域NCR中的牺牲掩模层160下面的第一缓冲部分155b。蚀刻停止层120可以在形成第一缓冲间隔物155a期间通过过蚀刻来蚀刻，因此暴露第一掩模层110。此外，第二缓冲层170可以在非沟道区域NCR中被去除以暴露牺牲掩模层160的上表面。
参照图2、图9A和图9B，在形成第一缓冲间隔物155a之后，可以使用具有块开口BO的牺牲掩模层160和第一缓冲间隔物155a作为蚀刻掩模对第一掩模层110执行各向异性蚀刻工艺。各向异性蚀刻工艺可以使用用于各向异性地蚀刻第一掩模层110的蚀刻配方。第一掩模孔MH1和第二掩模孔MH2可以通过各向异性蚀刻工艺形成在第一掩模层110中以暴露模结构100的部分。第一掩模孔MH1可以形成在单元阵列区域CAR中的沟道区域CR中。第二掩模孔MH2可以形成在连接区域CNR中的沟道区域CR中。
在形成第一掩模孔MH1和第二掩模孔MH2的各向异性蚀刻工艺期间，牺牲掩模层160可以在非沟道区域NCR中被去除，因此暴露覆盖第二开口OP2的内表面和底表面的第一缓冲部分155b。在一些实施方式中，形成第一掩模孔MH1和第二掩模孔MH2的各向异性蚀刻工艺可以暴露第二开口OP2下面的蚀刻停止层120。由于在形成第一掩模孔MH1和第二掩模孔MH2期间存在第二开口OP2中的第一缓冲部分155b和/或第二开口OP2下面的蚀刻停止层120，所以可以防止单元阵列区域CAR中的非沟道区域NCR中的第二开口OP2下面的第一掩模层110被蚀刻。因此，可以保持单元阵列区域CAR中的非沟道区域NCR中的第一掩模层110的厚度。在多层掩模层MML中形成第一掩模孔MH1和第二掩模孔MH2时，模结构100可以不暴露在非沟道区域NCR中。此外，可以减小沟道区域CR和非沟道区域NCR中的多层掩模层MML的上表面的高度差。
参照图2、图10A和图10B，可以对由第一掩模孔MH1和第二掩模孔MH2暴露的模结构100执行第一各向异性蚀刻工艺。第一各向异性蚀刻工艺可以使用用于连续地各向异性地蚀刻绝缘层ILD和牺牲层SL的蚀刻配方。第一各向异性蚀刻工艺可以是例如使用等离子体的干蚀刻工艺。例如，通过利用等离子体的蚀刻气体的电离而产生的蚀刻离子可以被提供到衬底10。
当使用多层掩模层MML对模结构100执行第一各向异性蚀刻工艺时，形成第一初始沟道孔PCH1和第二初始沟道孔PCH2以部分地穿过模结构100。第一初始沟道孔PCH1可以通过第一掩模孔MH1的转移而形成在单元阵列区域CAR中的沟道区域CR中。第二初始沟道孔PCH2可以通过第二掩模孔MH2的转移而形成在连接区域CNR中的沟道区域CR中。每个第二初始沟道孔PCH2的直径可以大于每个第一初始沟道孔PCH1的直径。
在单元阵列区域CAR中，第一初始沟道孔PCH1可以包括与非沟道区域NCR相邻的第一外部初始沟道孔PCH1a以及与第一外部初始沟道孔PCH1a相比远离非沟道区域NCR的第一内部初始沟道孔PCH1b。在连接区域CNR中，第二初始沟道孔PCH2可以包括与非沟道区域NCR相邻的第二外部初始沟道孔PCH2a以及与第二外部初始沟道孔PCH2a相比远离非沟道区域NCR的第二内部初始沟道孔PCH2b。
在针对模结构100的第一各向异性蚀刻工艺期间，硬掩模层140和在硬掩模层140上的第一缓冲层150可以被蚀刻，并且可以减小第二掩模层130的厚度。此外，在单元阵列区域CAR中的非沟道区域NCR中，第一缓冲部分155b的在第二开口OP2的底表面上的部分以及蚀刻停止层120和第一掩模层110的在第二开口OP2下面的部分可以被去除以形成虚设掩模孔DMH。因此，多层掩模层MML可以在模结构100上形成为具有穿过沟道区域CR中的第一掩模层110和第二掩模层130的第一掩模孔MH1和第二掩模孔MH2以及穿过非沟道区域NCR中的第二掩模层130的虚设掩模孔DMH。此外，多层掩模层MML可以包括覆盖第二掩模层130的侧壁的缓冲间隔物155a'。缓冲间隔物155a'可以覆盖第一掩模孔MH1和第二掩模孔MH2的侧壁的上部以及虚设掩模孔DMH的侧壁的上部。虚设掩模孔DMH的底表面可以远离模结构100的上表面。每个虚设掩模孔DMH的宽度可以基本上等于或小于每个第一掩模孔MH1的宽度。
参照图2、图11A和图11B，可以使用具有第一掩模孔MH1和第二掩模孔MH2以及虚设掩模孔DMH的多层掩模层MML作为蚀刻掩模对模结构100执行第二各向异性蚀刻工艺以暴露衬底10的部分。可以在与第一各向异性蚀刻工艺相同的条件连续地执行第二各向异性蚀刻工艺。因此，第一沟道孔CH1和第二沟道孔CH2可以形成为穿过模结构100以暴露衬底10。第一沟道孔CH1可以形成在单元阵列区域CAR中的沟道区域CR中。第二沟道孔CH2可以形成在连接区域CNR中的沟道区域CR中。在单元阵列区域CAR中，第一沟道孔CH1可以包括与非沟道区域NCR相邻的第一外部沟道孔CH1a以及与第一外部沟道孔CH1a相比远离非沟道区域NCR的第一内部沟道孔CH1b。在连接区域CNR中，第二沟道孔CH2可以包括与非沟道区域NCR相邻的第二外部沟道孔CH2a以及与第二外部沟道孔CH2a相比远离非沟道区域NCR的第二内部沟道孔CH2b。
在一些实施方式中，第一各向异性蚀刻工艺和第二各向异性蚀刻工艺可以通过将由蚀刻气体的电离产生的蚀刻离子经由第一掩模孔MH1和第二掩模孔MH2提供到模结构100来执行，使得模结构100可以被蚀刻。由于虚设掩模孔DMH形成在多层掩模层MML中以具有与沟道区域CR中的第一掩模孔MH1相同的尺寸和相同的布置，所以当各向异性地蚀刻模结构100时，蚀刻条件可以在第二方向D2上在每个沟道区域CR的边缘区域和中间区域中类似。换句话说，当模结构100被各向异性蚀刻时，提供到单元阵列区域CAR中的第一掩模孔MH1的自由基通量可以是基本均匀的。因此，可以防止每个第一外部沟道孔CH1a的尺寸和形状与每个第一内部沟道孔CH1b的尺寸和形状不同。在单元阵列区域CAR中的沟道区域CR中，第一外部沟道孔CH1a和第一内部沟道孔CH1b的尺寸和形状可以基本上相同。
由于虚设掩模孔没有形成在连接区域CNR中的非沟道区域NCR中，所以当模结构100被各向异性蚀刻时，自由基通量可以集中在与非沟道区域NCR相邻的第二掩模孔MH2上。因此，如图11B所示，在一些实施方式中，第二外部沟道孔CH2a可以在接近衬底10的方向上朝向连接区域CNR中的非沟道区域NCR弯曲，或者每个第二外部沟道孔CH2a可以与第二内部沟道孔CH2b相比具有减小的宽度。或者，在一些实施方式中，在连接区域CNR中的沟道区域CR中，第二外部沟道孔CH2a和第二内部沟道孔CH2b可以具有相同的尺寸和形状。
此外，当形成第一沟道孔CH1和第二沟道孔CH2时，多层掩模层MML中的缓冲间隔物155a'、第二掩模层130和蚀刻停止层120可以被去除，并且第一掩模层110的厚度可以减小。由于虚设掩模孔DMH存在于单元阵列区域CAR中的非沟道区域NCR中，所以第一掩模层110的厚度的减小可以在整个单元阵列区域CAR上类似。在单元阵列区域CAR中，保留在模结构100上的第一掩模层110可以在沟道区域CR中具有第一厚度H1，并可以在非沟道区域NCR中具有与第一厚度H1基本上相等的第二厚度H2。
由于在连接区域CNR中，虚设掩模孔不存在于非沟道区域NCR中，所以第一掩模层110的厚度的减小可以在沟道区域CR中比在非沟道区域NCR中更大。在连接区域CNR中，保留在模结构100上的第一掩模层110可以在沟道区域CR中具有第三厚度H3，并可以在非沟道区域NCR中具有大于第三厚度H3的第四厚度H4。
此外，当形成第一沟道孔CH1和第二沟道孔CH2时，可以去除第一掩模层110和最上面的绝缘层ILD的在虚设掩模孔DMH下面的部分。因此，凹陷区RR可以形成在单元阵列区域CAR中的非沟道区域NCR中的最上面的绝缘层ILD中。
参照图2、图12A和图12B，垂直绝缘层VL和第一垂直沟道VS1可以形成在每个第一沟道孔CH1中，并且垂直绝缘层VL和第二垂直沟道VS2可以形成在每个第二沟道孔CH2中。
第一垂直沟道VS1和第二垂直沟道VS2可以分别同时形成在第一沟道孔CH1和第二沟道孔CH2中。第一垂直沟道VS1和第二垂直沟道VS2中的每个可以包括下半导体图案LSP和上半导体图案USP。在一些实施方式中，第一垂直沟道VS1和第二垂直沟道VS2中的每个还可以包括掩埋绝缘层VI。
下半导体图案LSP可以通过使用由第一沟道孔CH1和第二沟道孔CH2暴露的衬底10作为籽晶执行选择性外延生长工艺来形成。因此，下半导体图案LSP可以形成为填充第一沟道孔CH1和第二沟道孔CH2中的每个的下部的柱形式。下半导体图案LSP的上表面可以位于比最下面的牺牲层SL的上表面更高的高度处。
上半导体图案USP可以形成在其中形成下半导体图案LSP和垂直绝缘层VL的第一沟道孔CH1和第二沟道孔CH2中。上半导体图案USP可以连接到下半导体图案LSP，并可以具有其底端封闭的管形状或通心粉形状。掩埋绝缘层VI可以形成为填充由上半导体图案USP限定的空间并可以由绝缘材料或空气形成。
第一垂直沟道VS1和第二垂直沟道VS2中的每个还可以包括在上半导体图案USP的顶端上的位线导电焊盘BCP。位线导电焊盘BCP可以由掺杂有杂质的半导体形成，或者可以由导电材料形成。
垂直绝缘层VL可以在下半导体图案LSP上并可以共形地覆盖第一沟道孔CH1和第二沟道孔CH2中的每个的上部的内侧壁。垂直绝缘层VL可以具有管形状或通心粉形状。垂直绝缘层VL可以包括隧道绝缘层、电荷存储层和阻挡绝缘层作为NAND闪存器件的存储元件。电荷存储层可以包括陷阱绝缘层或包含导电纳米点的绝缘层。
在形成第一垂直沟道VS1和第二垂直沟道VS2之后，可以形成沟槽T以穿过非沟道区域NCR中的模结构100从而暴露衬底10。沟槽T可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。
沟槽T可以通过如下形成：形成覆盖第一垂直沟道VS1和第二垂直沟道VS2的上表面的第一层间绝缘层60；在第一层间绝缘层60上形成限定沟槽T的平面位置的掩模图案；以及使用掩模图案作为蚀刻掩模各向异性地蚀刻第一层间绝缘层60和模结构100。当形成沟槽T时，模结构100可以被分成多个子模结构，因此可以暴露子模结构之间的衬底10。另外，牺牲层SL的侧壁和绝缘层ILD的侧壁可以通过沟槽T暴露。
在去除由沟槽T暴露的牺牲层SL之后，电极EL可以形成在绝缘层ILD之间的中空空间中。在形成电极EL之前，可以形成水平绝缘层(见例如图15A的HL)以共形地覆盖绝缘层ILD之间限定的中空空间的内表面。这样，当牺牲层SL用电极EL代替时，可以在衬底10上形成堆叠结构ST，每个堆叠结构ST包括交替地堆叠的绝缘层ILD和电极EL。
将参照图13、图14A至图14D、图15A和图15B描述使用上述制造三维半导体存储器件的方法形成的三维半导体存储器件。
图13是示出根据一些实施方式的三维半导体存储器件的平面图。图14A是沿着图13的线I-I'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。图14B和图14C是沿着图13的线II-II'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。图14D是沿着图13的线III-III'截取的剖视图，示出根据一些实施方式的三维半导体存储器件。图15A是根据一些实施方式的图14A的部分A的放大图。图15B是根据一些实施方式的图14A的部分B的放大图。
参照图13、图14A、图14C和图14D，衬底10可以包括在第一方向D1上布置的单元阵列区域CAR和连接区域CNR。单元阵列区域CAR和连接区域CNR中的每个可以包括在第二方向D2上交替地布置的沟道区域CR和非沟道区域NCR。
每个堆叠结构ST可以在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR中，并可以提供在沟道区域CR中的衬底10上。每个堆叠结构ST可以包括在第三方向D3上交替地堆叠在衬底10上的绝缘层ILD和电极EL。
每个堆叠结构ST可以在连接区域CNR中具有阶梯结构。例如，电极EL可以具有在远离衬底10的方向上减小的第一方向D1上的长度。每个堆叠结构ST的高度可以在远离单元阵列区域CAR的方向上减小。界面绝缘层11可以形成在衬底10和电极EL中的最下面的一个之间。
平坦化的绝缘层50可以形成在衬底10上以覆盖堆叠结构ST。平坦化的绝缘层50可以具有基本上平坦的上表面，并可以覆盖连接区域CNR中的堆叠结构ST的阶梯结构。平坦化的绝缘层50可以包括一个绝缘层或多个堆叠的绝缘层。平坦化的绝缘层50可以包括例如硅氧化物和/或低k电介质材料。
多个第一垂直沟道VS1可以穿过单元阵列区域CAR中的堆叠结构ST。多个第二垂直沟道VS2可以穿过连接区域CNR中的平坦化的绝缘层50和堆叠结构ST。
在平面图中，所述多个第一垂直沟道VS1可以以矩阵形式或以交错的Z字形形式布置。每个第一垂直沟道VS1可以具有圆形的上表面。每个第二垂直沟道VS2可以具有比每个第一垂直沟道VS1的宽度大的宽度。在平面图中，每个第二垂直沟道VS2可以具有基本上圆形的形状。或者，在一些实施方式中，在平面图中，每个第二垂直沟道VS2可以具有椭圆形或条形。第二垂直沟道VS2的上表面可以与第一垂直沟道VS1的上表面共平面。第二垂直沟道VS2可以穿过电极EL的端部。
参照图13、图14A、图14C、图14D、图15A和图15B，第一垂直沟道VS1和第二垂直沟道VS2中的每个可以包括如上所述的下半导体图案LSP、上半导体图案USP和位线导电焊盘BCP。第一垂直沟道VS1和第二垂直沟道VS2中的每个还可以包括掩埋绝缘层VI。垂直绝缘层VL可以在每个堆叠结构ST和上半导体图案USP之间，并可以在第三方向D3上延伸。水平绝缘层HL可以在垂直绝缘层VL之间，并可以在电极EL的上表面和下表面上延伸。参照图15B，栅极绝缘层15可以在下半导体图案LSP的侧壁上。栅极绝缘层15可以在最下面的电极EL和下半导体图案LSP之间。栅极绝缘层15可以包括硅氧化物，例如热氧化物。栅极绝缘层15可以具有圆化的侧壁。水平绝缘层HL的一部分可以在栅极绝缘层15和最下面的电极EL之间。
参照图13、图14A、图14B、图14C和图14D，公共源极区域CSR可以在第一方向D1上平行于堆叠结构ST延伸，并可以通过将第二导电类型的杂质掺杂到非沟道区域NCR的衬底10中来形成。公共源极区域CSR可包括例如n型杂质，例如砷(As)或磷(P)。
公共源极插塞CSP可以分别在相邻的堆叠结构ST之间，并可以分别连接到公共源极区域CSR。作为示例，每个公共源极插塞CSP可以具有基本上均匀的上部宽度并可以在第一方向D1上延伸。在一些实施方式中，每个公共源极插塞CSP可以穿过绝缘间隔物SS以局部地连接到每个公共源极区域CSR。绝缘间隔物SS可以在每个公共源极插塞CSP与相邻的堆叠结构ST的每个面对的侧壁之间。
第一层间绝缘层60可以在平坦化的绝缘层50和堆叠结构ST上，并可以覆盖第一垂直沟道VS1的上表面和第二垂直沟道VS2的上表面。第二层间绝缘层70可以在第一层间绝缘层60上，并可以覆盖公共源极插塞CSP的上表面。位线BL可以在第二层间绝缘层70上并可以在第二方向D2上延伸。位线BL可以通过位线接触插塞BPLG电连接到第一垂直沟道VS1。
在一些实施方式中，第一垂直沟道VS1可以包括与非沟道区域NCR或公共源极插塞CSP相邻的第一外部垂直沟道VS1a以及与第一外部垂直沟道VS1a相比远离非沟道区域NCR或公共源极插塞CSP的第一内部垂直沟道VS1b。第二垂直沟道VS2可以包括与非沟道区域NCR或公共源极插塞CSP相邻的第二外部垂直沟道VS2a以及与第二外部垂直沟道VS2a相比远离非沟道区域NCR或公共源极插塞CSP的第二内部垂直沟道VS2b。
参照图13、图14A和图14B，与第一外部垂直沟道VS1a相比，第二外部垂直沟道VS2a可以在接近衬底10的方向上朝向每个公共源极插塞CSP弯曲。或者，如图14C所示，第二外部垂直沟道VS2a可以像第二内部垂直沟道VS2b一样基本上垂直于衬底10的上表面。
参照图15A，每个堆叠结构ST的最上面的绝缘层ILD可以在其上表面中包括凹陷区RR。凹陷区RR可以与公共源极插塞CSP相邻。最上面的绝缘层ILD中的凹陷区RR的底表面可以位于比位线导电焊盘BCP的下表面高的高度处。
如上所述，凹陷区RR可以通过在单元阵列区域CAR中形成第一沟道孔CH1和第二沟道孔CH2的各向异性蚀刻工艺来形成。在一些实施方式中，最上面的绝缘层ILD可以具有基本上平坦的表面而不形成凹陷区RR。凹陷区RR和与其相邻的第一垂直沟道VS1之间的距离可以基本上等于相邻的第一垂直沟道VS1之间的距离。
最上面的绝缘层ILD的凹陷区RR可以填充有第一层间绝缘层60的材料。垂直绝缘层VL的一部分和上半导体图案USP的一部分可以保留在凹陷区RR的一部分中。
尽管已经参照本发明构思的一些实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而没有脱离权利要求书的精神和范围。
本申请要求于2018年3月14日在韩国知识产权局提交的韩国专利申请第10-2018-0029847号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种制造三维半导体存储器件的方法，该方法包括：
在衬底的表面上形成模结构，所述模结构包括多个沟道区域和在所述多个沟道区域之间的非沟道区域；
在所述模结构上形成多层掩模层，所述多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层，所述多层掩模层还包括暴露所述多个沟道区域中的所述模结构的掩模孔、暴露所述非沟道区域中的所述第一掩模层的虚设掩模孔以及覆盖由所述掩模孔和所述虚设掩模孔暴露的所述第二掩模层的侧壁的缓冲间隔物；以及
使用所述多层掩模层作为蚀刻掩模来蚀刻所述模结构，以在所述多个沟道区域中形成沟道孔。
2.根据权利要求1所述的方法，其中在垂直于所述衬底的表面的方向上，所述第一掩模层比所述第二掩模层厚。
3.根据权利要求1所述的方法，其中所述第一掩模层包括与所述第二掩模层的材料相同的材料。
4.根据权利要求1所述的方法，其中形成所述沟道孔的步骤包括：在所述虚设掩模孔中的相应虚设掩模孔下面的所述模结构的上表面中形成凹陷区。
5.根据权利要求1所述的方法，其中形成所述多层掩模层的步骤包括：
在所述多个沟道区域中的所述第二掩模层中形成第一开口以及在所述非沟道区域中的所述第二掩模层中形成第二开口，所述第一开口包括与所述第二开口的直径相同的直径；
在所述第二掩模层上形成牺牲掩模层，所述牺牲掩模层填充所述第二开口并包括暴露所述第一开口的块开口；以及
使用所述牺牲掩模层作为蚀刻掩模蚀刻所述蚀刻停止层和所述第一掩模层，以形成所述掩模孔。
6.根据权利要求5所述的方法，其中所述块开口包括在与所述衬底的所述表面平行的方向上延伸的线性形状。
7.根据权利要求5所述的方法，其中所述牺牲掩模层包括与所述第一掩模层的材料相同的材料。
8.根据权利要求5所述的方法，还包括：在形成所述牺牲掩模层之前，在所述第二掩模层上形成缓冲层以共形地覆盖所述第一开口的内表面和所述第二开口的内表面。
9.根据权利要求8所述的方法，其中形成所述掩模孔的步骤包括各向异性地蚀刻所述缓冲层以形成所述缓冲间隔物。
10.根据权利要求5所述的方法，其中在形成所述掩模孔的同时去除所述牺牲掩模层。
11.一种制造三维半导体存储器件的方法，该方法包括：
在衬底的表面上形成模结构，所述模结构包括多个沟道区域和在所述多个沟道区域之间的非沟道区域；
在所述模结构上顺序地形成第一掩模层、蚀刻停止层和第二掩模层；
在所述多个沟道区域中的所述第二掩模层中形成第一开口以及在所述非沟道区域中的所述第二掩模层中形成第二开口；
在所述第二掩模层上形成第一缓冲层，所述第一缓冲层共形地覆盖所述第一开口的内表面和所述第二开口的内表面；
形成牺牲掩模层，所述牺牲掩模层填充具有所述第一缓冲层的所述第二开口，所述牺牲掩模层包括暴露所述第一开口的块开口；
使用所述牺牲掩模层作为蚀刻掩模各向异性地蚀刻所述蚀刻停止层和所述第一掩模层以形成多层掩模层，所述多层掩模层包括暴露所述多个沟道区域中的所述模结构的掩模孔；以及
使用所述多层掩模层作为蚀刻掩模蚀刻所述模结构，以在所述多个沟道区域中形成沟道孔。
12.根据权利要求11所述的方法，
其中所述第一掩模层包括与所述第二掩模层的材料相同的材料，并且
其中所述第一掩模层比所述第二掩模层厚。
13.根据权利要求11所述的方法，其中所述第一缓冲层包括与所述蚀刻停止层的材料相同的材料。
14.根据权利要求11所述的方法，其中所述牺牲掩模层包括与所述第一掩模层的材料相同的材料。
15.根据权利要求11所述的方法，其中所述牺牲掩模层的所述块开口包括在与所述衬底的所述表面平行的方向上延伸的线性形状。
16.一种制造三维半导体存储器件的方法，该方法包括：
在衬底上形成模结构，所述模结构包括在第一方向上彼此相邻的单元阵列区域和连接区域，所述单元阵列区域和所述连接区域的每个包括在垂直于所述第一方向的第二方向上交替地布置的多个沟道区域和多个非沟道区域；
形成多层掩模层，所述多层掩模层包括顺序地堆叠在所述模结构上的第一掩模层、蚀刻停止层和第二掩模层，所述多层掩模层还包括暴露所述单元阵列区域的所述多个沟道区域中的所述模结构的第一掩模孔、暴露所述连接区域的所述多个沟道区域中的所述模结构的第二掩模孔以及暴露所述单元阵列区域的所述多个非沟道区域中的所述第一掩模层的虚设掩模孔；以及
使用所述多层掩模层作为蚀刻掩模蚀刻所述模结构，以形成穿过所述单元阵列区域的所述多个沟道区域中的所述模结构的第一沟道孔和穿过所述连接区域的所述多个沟道区域中的所述模结构的第二沟道孔。
17.根据权利要求16所述的方法，其中所述第二掩模孔的直径大于所述第一掩模孔的直径。
18.根据权利要求16所述的方法，其中所述虚设掩模孔的直径等于所述第一掩模孔的直径。
19.根据权利要求16所述的方法，其中所述多层掩模层还包括缓冲间隔物，所述缓冲间隔物覆盖由所述第一掩模孔和所述第二掩模孔以及所述虚设掩模孔暴露的所述第二掩模层的侧壁。
20.根据权利要求16所述的方法，其中在形成所述第一沟道孔和所述第二沟道孔时暴露所述模结构的在所述虚设掩模孔下面的部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111226317A (zh) * 2020-01-17 2020-06-02 长江存储科技有限责任公司 双堆栈三维nand存储器以及用于形成其的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102368932B1 (ko) * 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
KR102641734B1 (ko) 2018-05-31 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020047681A (ja) * 2018-09-15 2020-03-26 キオクシア株式会社 半導体記憶装置
CN112466888B (zh) * 2020-11-18 2024-05-14 长江存储科技有限责任公司 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法
KR20220085103A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
US20130109158A1 (en) * 2011-10-31 2013-05-02 Jinkwan Lee Methods of Fabricating Semiconductor Devices Using Mask Shrinking
US20150349109A1 (en) * 2014-06-03 2015-12-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9525065B1 (en) * 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
WO2017099220A1 (ja) * 2015-12-09 2017-06-15 株式会社 東芝 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4945165B2 (ja) 2006-04-28 2012-06-06 株式会社東芝 半導体装置の製造方法
KR20110015338A (ko) * 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
JP5968130B2 (ja) 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9449982B2 (en) * 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
KR102190675B1 (ko) * 2013-10-10 2020-12-15 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP5970004B2 (ja) 2014-01-09 2016-08-17 東京エレクトロン株式会社 半導体装置の製造方法
JP2016058552A (ja) 2014-09-09 2016-04-21 株式会社東芝 半導体装置の製造方法
US20160104718A1 (en) 2014-10-10 2016-04-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR102170701B1 (ko) 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
KR102325201B1 (ko) * 2015-04-22 2021-11-11 삼성전자주식회사 반도체 소자의 제조 방법
KR20170030283A (ko) * 2015-09-09 2017-03-17 에스케이하이닉스 주식회사 3차원 반도체 메모리 소자의 제조방법
US9412752B1 (en) 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
JP2018160616A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102411071B1 (ko) * 2017-05-29 2022-06-21 삼성전자주식회사 반도체 장치
KR102401178B1 (ko) * 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
US20130109158A1 (en) * 2011-10-31 2013-05-02 Jinkwan Lee Methods of Fabricating Semiconductor Devices Using Mask Shrinking
US20150349109A1 (en) * 2014-06-03 2015-12-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9525065B1 (en) * 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
WO2017099220A1 (ja) * 2015-12-09 2017-06-15 株式会社 東芝 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111226317A (zh) * 2020-01-17 2020-06-02 长江存储科技有限责任公司 双堆栈三维nand存储器以及用于形成其的方法
US11456315B2 (en) 2020-01-17 2022-09-27 Yangtze Memory Technologies Co., Ltd. Dual deck three-dimensional NAND memory with channel dips and method for forming the same

Also Published As

Publication number Publication date
US11521983B2 (en) 2022-12-06
KR102437273B1 (ko) 2022-08-30
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US10672790B2 (en) 2020-06-02
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