KR20170030283A - 3차원 반도체 메모리 소자의 제조방법 - Google Patents

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KR20170030283A
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Abstract

3D 반도체 메모리 소자의 제조방법에 관한 기술이다. 본 발명은, 반도체 기판 상에 상호 절연된 복수의 게이트 도전층을 적층하여, 적층 레이어 구조물을 형성한다. 다음, 상기 적층 레이어 구조물의 소정 부분을 식각하여 채널 홀을 형성한다. 이어서, 상기 채널 홀의 내벽을 따라 게이트 절연막 및 제 1 채널층을 형성한 다음, 상기 채널 홀의 바닥부에 과도 리플로우된 유기 물질층을 형성한다. 이어서, 노출된 상기 채널홀 측벽에 측벽 보호 스페이서를 형성하고, 상기 측벽 보호 스페이서를 마스크로 이용하여, 상기 채널홀 바닥부에 위치하는 상기 유기 물질층, 상기 제 1 채널층 및 상기 게이트 절연막을 순차적으로 제거한다. 그 후, 상기 측벽 보호 스페이서를 제거한다.

Description

3차원 반도체 메모리 소자의 제조방법{Method of manufacturing 3-Dimensional Semiconductor Memory Device}
본 발명은 고집적 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 반도체 기판 상에 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 반도체 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 워드 라인들(게이트 전극)을 포함한다. 층간 절연막들과 워드 라인들로 구성된 적층 구조물내에 채널층 및 메모리층이 관통 구조로 형성된다.
그러나, 이러한 구조를 구현하기 위해서는, 적층 구조물을 관통하는 좁고 깊은 콘택홀을 형성하여야 하고, 이 과정에서, 관통 홀(혹은 채널 홀)에 의해 노출되는 표면 및 채널 측벽면에 위치한 물질층에 손상과 같은 공정 불량이 발생되기 쉽다.
본 발명은 공정 불량을 방지할 수 있는 3D 반도체 메모리 소자의 제조방법을 제공하는 것이다.
본 발명에 따른 반도체 메모리 소자의 제조방법은 다음의 단계들을 포함한다. 먼저, 반도체 기판 상에 상호 절연된 복수의 게이트 도전층을 적층하여, 적층 레이어 구조물을 형성한다. 상기 적층 레이어 구조물의 소정 부분을 식각하여 채널 홀을 형성한 다음, 상기 채널 홀의 내벽을 따라 게이트 절연막 및 제 1 채널층을 형성한다. 상기 채널 홀의 바닥부에 과도 리플로우된 유기 물질층을 형성하고, 노출된 상기 채널홀 측벽에 측벽 보호 스페이서를 형성한다. 그후, 상기 측벽 보호 스페이서를 마스크로 이용하여, 상기 채널홀 바닥부에 위치하는 상기 유기 물질층, 상기 제 1 채널층 및 상기 게이트 절연막을 순차적으로 제거한다. 이어서, 상기 측벽 보호 스페이서를 제거한다.
본 발명에 따르면, 복수의 게이트 전극이 적층되는 3D 적층 구조내에 채널층을 형성하기 위한 채널 홀 형성시, 채널 홀의 바닥부를 과도 리플로우된 유기 물질층에 의해 완벽히 차폐시킨다. 다음, 채널 홀 측벽에, ONO 절연막 및 제 1 채널층을 보호하는 측벽 보호 스페이서를 형성한다. 상기 측벽 보호 스페이서를 형성한 상태에서, 상기 채널홀 바닥부를 노출시키는 공정을 수행하므로, 채널홀 측벽에 위치하는 제 1 채널층 및 ONO 절연막의 특성 열화를 방지할 수 있다.
또한, 상기 측벽 스페이서를 마스크로 이용하여, 채널 홀 바닥부에 위치하는 유기 물질층, 제 1 채널층 및 ONO 절연막을 순차적으로 제거하므로써, 채널 홀 바닥부를 노출시키기 위한 무리한 과도 식각 공정이 요구되지 않는다. 이에 따라, 무리한 식각 공정에 따른 채널 홀의 사이즈 변형 및 반도체 기판의 손상을 줄일 수 있다.
또한, 상기 과도 리플로우된 유기 물질층이 채널홀 하부에 완벽히 충진되었다가 제거되기 때문에, 채널 홀을 기준으로 양측 구조물간에 완벽한 노드 분리를 달성할 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 3D 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 10은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 11은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 3D 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 접합 영역(105)이 형성된 반도체 기판(100) 상부에 게이트 절연막(110) 및 소스 선택 게이트 도전층(115)을 순차적으로 적층한다. 접합 영역(105)은 예를 들어, 도전 타입을 갖는 n형 또는 p형의 불순물을 반도체 기판(100)내에 주입하여 형성될 수 있다. 본 실시예에서는 예를 들어, n형의 불순물 영역을 접합 영역으로 이용하였다. 상기 접합 영역(105)은 섬(island) 형태로 구성되었지만, 여기에 한정하지 않고, 커먼 소스 라인(common source line) 형태로 형성될 수 있다. 그 후, 소스 선택 게이트 도전층(115) 상부에 층간 절연막(120) 및 게이트 도전층(125)을 다수 번 교대로 반복 형성한다. 상기 반복 회수는 셀 스트링을 구성하는 트랜지스터의 개수 및 드레인 선택 트랜지스터의 개수를 합산한 수에 해당할 수 있다. 여기서, 최상부 게이트 도전층은 상기 드레인 선택 트랜지스터의 게이트 도전층에 해당할 수 있다. 또한, 상기 소스 선택 게이트 도전층(115)의 두께는 상기 게이트 도전층(125)의 두께보다 두껍게 형성될 수 있다. 또한, 상기 최상부 게이트 도전층(125) 상부에 상부 절연막(130)을 형성하여, 적층 레이어 구조물을 형성한다.
상기 적층 레이어 구조물의 소정 부분을 식각하여, 채널 홀(H)을 형성한다. 예를 들어, 채널 홀(H)은 접합 영역(105, 섬형태로 구성된 경우) 사이의 반도체 기판(100)이 노출되도록 형성될 수 있다. 채널 홀(H)의 내벽을 따라, 셀 스트링 트랜지스터의 게이트 절연막으로서, ONO(oxide-nitride-oxide) 절연막(135)을 형성한다. 다음, ONO 절연막(135) 표면에 제 1 채널층(140)을 형성한다. 제 1 채널층(140)으로는 예를 들어, 도핑된 폴리실리콘막이 이용될 수 있다. 제 1 채널층(140) 및 ONO 절연막(135)은 상기 채널 홀(H) 내부에만 잔류할 수 있도록 일부 식각된다. 이때, 제 1 채널층(140)은 채널 홀(H) 측벽면을 따라 형성되기 때문에, 실질적으로 버티컬 채널 구조를 형성하게 된다.
도 2에 도시된 바와 같이, 채널 홀(H) 바닥부에 유기 물질층(145)을 형성한다. 유기 물질층(145)은 전체 채널 홀(H) 높이의 0.1% 내지 15%, 보다 자세하게는 0.1% 내지 1% 수준의 두께를 갖도록 형성될 수 있다. 유기 물질층(145)으로는 예를 들어, SOC(spin on carbon) 물질이 이용될 수 있다.
다음, 도 3에 도시된 바와 같이, 상기 유기 물질층(145)을 과도 리플로우 처리한다. 과도 리플로우 처리라 함은 상기 유기 물질층(145)을 그것의 녹는점 또는 그것의 유리 전이 온도(glass transition temperature) 이상까지 가열하여 액체 상태로 만든 다음, 큐어링하는 일련의 공정이다.
즉, 상기 과도 리플로우 공정은 상기 유기 물질층(145)을 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 가열시켜, 상기 유기 물질층(145)을 완전히 멜팅(melting)시키는 단계, 및 상기 멜팅된 유기 물질층(145)을 그것의 녹는점 이상의 온도 또는 유리 전이 온도 이상의 온도에서 큐어링하는 단계를 포함할 수 있다. 본 실시예에서 멜팅 단계 및 큐어링 단계는 동일 온도 대역에서 연속적으로 실시될 수도 있고, 서로 다른 온도 대역에서 구분하여 실시될 수도 있다.
예를 들어, 유기 물질층(145)이 50 내지 350℃ 사이의 녹는점을 갖는 경우, 상기 멜팅 공정은 50 내지 350℃ 사이에서 진행될 수 있고, 큐어링 공정은 멜팅 공정 온도보다 더 높은 150 내지 400℃ 사이에서 진행될 수 있다. 또한, 유기 물질층(145)은 50 내지 400℃ 범위에서 상기 멜팅 및 큐어링 공정이 진행될 수 있다.
유기 물질층(145)의 과도 리플로우 처리에 의해, 깊고 좁은 채널 홀(H)의 하부 영역 및 그것의 가장 자리 영역에 유기 물질층(145)이 완벽히 충진될 수 있다. 이에 따라, 적층 레이어 구조물간에 완벽한 노드 분리를 실현할 수 있다. 또한, 유기 물질층(145)의 과도 리플로우 공정에 따라, 상기 유기 물질층(145a)의 두께가 증대될 수 있다.
다음, 과도 리플로우 처리된 유기 물질층(145a) 상부에 보호막(150)을 형성한다. 보호막(150)은 예를 들어, 실리콘 질화막 물질이 이용될 수 있다.
다음, 도 4에 도시된 바와 같이, 상기 유기 물질층(145a) 상부 표면이 노출되도록 상기 보호막(150)을 비등방성 식각하여, 측벽 스페이서(150a)를 형성한다. 상기 측벽 스페이서(150a)는 후속의 공정시, 상기 제 1 채널층(140) 및 ONO 절연막(135)을 보호하기 위해 제공될 수 있다.
그 후, 도 5에 도시된 바와 같이, 상기 측벽 스페이서(150a)에 의해 노출된 유기 물질층(145a)을 선택적으로 제거한다. 상기 유기 물질층(145a)은 산소 또는 오존 처리, 예를 들어, 산소 또는 오존 플라즈마 처리에 의해 선택적으로 제거될 수 있다.
다음, 도 6을 참조하여 설명하면, 측벽 보호 스페이서(150a)를 마스크로 이용하여, 노출된 채널 홀(H) 바닥부의 제 1 채널층(140)을 식각한다. 여기서, 도면 부호 140a는 식각 처리된 제 1 채널층을 지시한다.
도 7을 참조하면, 상기 측벽 보호 스페이서(150a)를 공지의 방식으로 제거한 다음, 잔류하는 제 1 채널층(140)을 마스크로 이용하여, 노출된 채널 홀(H) 바닥부의 ONO 절연막(135)을 선택적으로 제거한다. 이때, ONO 절연막(135)을 단독으로 제거하기 때문에, 반도체 기판(100)의 손상 없이 ONO 절연막(135)만을 선택적으로 제거할 수 있다.
도 8을 참조하면, 채널 홀(H) 측벽을 따라, 제 2 채널층(155)을 형성한다. 제 2 채널층(155)은 예를 들어, 도핑된 폴리실리콘막으로 형성될 수 있다. 이러한 제 2 채널층(155)은 제 1 채널층(140) 표면 및 반도체 기판(100) 표면에 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 복수의 게이트 전극이 적층되는 3D 적층 구조내에 채널층을 형성하기 위한 채널 홀 형성시, 채널 홀의 바닥부를 과도 리플로우된 유기 물질층에 의해 완벽히 차폐시킨다. 다음, 채널 홀 측벽에, ONO 절연막 및 제 1 채널층을 보호하는 측벽 보호 스페이서를 형성한다. 상기 측벽 보호 스페이서를 형성한 상태에서, 상기 채널홀 바닥부를 노출시키는 공정을 수행하므로, 채널홀 측벽에 위치하는 제 1 채널층 및 ONO 절연막의 특성 열화를 방지할 수 있다.
또한, 상기 측벽 스페이서를 마스크로 이용하여, 채널 홀 바닥부에 위치하는 유기 물질층, 제 1 채널층 및 ONO 절연막을 순차적으로 제거하므로써, 채널 홀 바닥부를 노출시키기 위한 무리한 과도 식각 공정이 요구되지 않으며, 무리한 식각 공정에 따른 채널 홀의 사이즈 변형 및 반도체 기판의 손상을 줄일 수 있다.
또한, 상기 과도 리플로우된 유기 물질층이 채널홀 하부에 완벽히 충진되었다가 제거되기 때문에, 채널 홀을 기준으로 양측 구조물간에 완벽한 노드 분리를 달성할 수 있다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 9를 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 10은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 10을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 11 및 도 12를 참조하여 설명하기로 한다.
도 11은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 11을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
도 12를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 디바이스들 중 어느 하나의 반도체 디바이스는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 반도체 기판 120 : 층간 절연막
125 : 게이트 도전층 135 : ONO 절연막
140 : 제 1 채널층 145 : 유기 물질층
145a: 과도 리플로우된 유기 물질층
150 : 보호막 150a : 측벽 보호 스페이서
155 : 제 2 채널층

Claims (11)

  1. 반도체 기판 상에 상호 절연된 복수의 게이트 도전층을 적층하여, 적층 레이어 구조물을 형성하는 단계;
    상기 적층 레이어 구조물의 소정 부분을 식각하여 채널 홀을 형성하는 단계;
    상기 채널 홀의 내벽을 따라 게이트 절연막 및 제 1 채널층을 형성하는 단계;
    상기 채널 홀의 바닥부에 과도 리플로우된 유기 물질층을 형성하는 단계;
    노출된 상기 채널홀 측벽에 측벽 보호 스페이서를 형성하는 단계;
    상기 측벽 보호 스페이서를 마스크로 이용하여, 상기 채널홀 바닥부에 위치하는 상기 유기 물질층, 상기 제 1 채널층 및 상기 게이트 절연막을 순차적으로 제거하는 단계; 및
    상기 측벽 보호 스페이서를 제거하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 적층 레이어 구조물을 형성하는 단계는,
    상기 반도체 기판 상에 소스 선택 트랜지스터용 게이트 절연막을 형성하는 단계;
    상기 소스 선택 트랜지스터용 게이트 절연막 상부에 소스 선택 트랜지스터용 게이트 도전층을 형성하는 단계;
    상기 소스 선택 트랜지스터용 게이트 도전층 상부에 층간 절연막 및 상기 게이트 도전층을 적어도 2회 이상 교대로 반복 적층하는 단계; 및
    최상부 게이트 도전층 상부에 상부 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 ONO(oxide-nitride-oxide) 절연막을 포함하는 반도체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 채널층은 도핑된 폴리실리콘막을 포함하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 과도 리플로우된 유기 물질층을 형성하는 단계는,
    상기 유기 물질층을 상기 채널 홀 바닥부에 형성하는 단계; 및
    상기 유기 물질층을 완전 멜팅시킨 후 큐어링하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 과도 리플로우하는 단계는,
    상기 유기 물질층을 그것의 녹는점 온도 또는 유리 전이 온도까지 가열하는 단계; 및
    상기 유기 물질층을 상기 녹는점 온도 이상의 온도 또는 유리 전이 온도에서 큐어링하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 유기 물질층은 SOC(spin on carbon)층을 포함하는 반도체 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 측벽 보호 스페이서를 형성하는 단계는,
    상기 채널 홀 내측벽 및 상기 유기 물질층 표면을 따라 보호막을 형성하는 단계; 및
    상기 유기 물질층 표면이 노출되도록 상기 보호막을 비등방성 식각하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 측벽 보호 스페이서는 실리콘 질화막을 포함하는 반도체 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 측벽 보호 스페이서를 제거하는 단계 이후에,
    상기 채널홀 내벽을 따라 제 2 채널층을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 2 채널층은 도핑된 폴리실리콘막을 포함하는 반도체 메모리 소자의 제조방법
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