KR20140016301A - 전하 저장 장치, 시스템 및 방법 - Google Patents

전하 저장 장치, 시스템 및 방법 Download PDF

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산흐 디. 탕
존 케이. 자후락
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마이크론 테크놀로지, 인크.
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Abstract

다층 반도체 디바이스를 형성하는 방법, 다층 반도체 디바이스를 포함하는 장치 및 시스템이 개시된다. 하나의 이러한 방법에서, 반도체 물질층과 유전체층에 개구가 형성된다. 개구에 의해 노출된 반도체 물질층의 일부가 상기 층의 나머지 반도체 물질과는 다르게 도핑되도록 처리된다. 상기 층의 나머지 반도체 물질의 적어도 실질적으로 모든 부분이 제거되어 전하 저장 구조로 반도체 물질층의 다르게 도핑된 부분을 남긴다. 상기 전하 저장 구조의 제1 표면 위에 터널링 유전체가 형성되고, 전하 저장 구조의 제2 표면 위에 게이트간 유전체가 형성된다. 추가적인 실시예가 더 개시된다.

Description

전하 저장 장치, 시스템 및 방법{CHARGE STORAGE APPARATUS, SYSTEMS AND METHODS}
우선권 출원
본 특허 출원은 전체 내용이 본 명세서에 참조 문헌으로 병합된 2011년 2월 25일에 출원된 미국 출원 제13/035,700호의 우선권의 이익을 주장한다.
비휘발성 반도체 메모리(Non-volatile semiconductor memory: NVSM)는 퍼스널 디지털 어시스턴트(personal digital assistant: PDA), 랩탑 컴퓨터, 모바일 폰 및 디지털 카메라와 같은 많은 전자 디바이스에 널리 사용된다. 이들 메모리의 일부는 플로우팅 게이트 트랜지스터와 같은 전하 저장 트랜지스터의 어레이를 구비한다.
일부 실시예는 예를 들어 첨부 도면에 비제한적으로 도시된다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 구조물(semiconductor construction)의 3차원 도면;
도 2는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 3은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 4는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 5는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 6은 본 발명의 예시적인 실시예에 따른 반도체 구조물에 따른 3차원 도면;
도 7은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 8은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 9는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 10은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 11은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 12는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 13은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 14는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 15는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 16은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 17은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 18은 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 19는 본 발명의 예시적인 실시예에 따른 반도체 구조물의 3차원 도면;
도 20은 본 발명의 예시적인 실시예에 따른 방법의 흐름도;
도 21은 본 발명의 예시적인 실시예에 따른 시스템을 도시한 도면.
본 발명의 예시적인 실시예에 따른 전하 저장 디바이스의 어레이는 NOT 및 NAND 메모리 디바이스와 같은 메모리 디바이스 내 메모리 셀의 어레이로 기능할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 반도체 구조물(100)에서 층 및 영역은 간결함과 명료함을 위해 도 1 내지 도 8에 걸쳐 동일한 참조 부호로 식별된다. 박막 트랜지스터(TFT)를 포함하는 전하 저장 디바이스의 어레이는 후술되는 바와 같이 반도체 구조물(100)로 형성된다. 반도체 구조물(100)은 본 발명의 예시적인 실시예에 따른 메모리 셀의 NAND 스트링 어레이를 포함한다.
반도체 구조물(100)은 비도핑된 폴리실리콘(110)과 같은 반도체 물질층과 유전체층(120)을 교호로 포함한다. 유전체층(120) 각각은 2개의 비도핑된 폴리실리콘층(110) 사이에서 이들 층과 접촉하고 있다. 유전체(120)는, 본 발명의 예시적인 실시예에 따르면, 예를 들어, 실리콘 이산화물(SiO2), 산질화물 또는 질화 산화물을 포함할 수 있다. 하드 마스크(미도시)는 반도체 구조물(100)의 상부에 비도핑된 폴리실리콘층(110)들 중 하나 위에 형성될 수 있다. 하드 마스크는, 본 발명의 예시적인 실시예에 따르면, 예를 들어, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4) 또는 폴리실리콘일 수 있다. 3개의 비도핑된 폴리실리콘층(110)과 2개의 유전체층(120)이 도 1에 도시되어 있고, 반도체 구조물(100)은, 본 발명의 예시적인 실시예에 따르면, 유전체층(120)과 교호로 형성된, 예를 들어, 8, 16, 24, 32, 40, 48개 이상의 비도핑된 폴리실리콘층(110)을 포함할 수 있다. p-형 또는 n형 폴리실리콘은, 본 발명의 예시적인 실시예에 따르면, 비도핑된 폴리실리콘(110) 대신에 반도체 구조물(100)로 사용될 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 홀(hole)(220)과 같은 개구가 비도핑된 폴리실리콘층(110)과 유전체층(120)을 통해 반도체 구조물(100)로 에칭된다. 홀(220)은, 본 발명의 예시적인 실시예에 따르면, 단일 건식 에칭, 예를 들어, 반응성 이온 에칭을 이용함으로써 반도체 구조물(100)을 통해 패터닝되고 에칭될 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 반도체 구조물(100)은 붕소와 같은 p-형 불순물을 수용한다. 붕소는 예를 들어 플라즈마 지원 증착(plasma assist deposition: PLAD)으로 주입될 수 있다. 홀(220)에 의해 노출된 비도핑된 폴리실리콘 부분(110)은 홀(220)을 둘러싸는 p+형 폴리실리콘의 링(ring)(306)을 형성하도록 홀(220)을 통해 붕소를 수용한다. p+형 폴리실리콘의 링(306)은 붕소가 도달하지 않는 비도핑된 폴리실리콘 부분(110)으로 둘러싸인다. 하드 마스크(미도시)는 붕소가 하드마스크 아래 반도체 구조물(100)에 도달하는 것을 실질적으로 방지한다. 반도체 구조물(100)은 본 발명의 예시적인 실시예에 따르면 붕소가 아닌 p-형 불순물로 도핑될 수 있다.
붕소를 수용하는 홀(220)에 의해 노출된 비도핑된 폴리실리콘 부분(110)은 링이 아닐 수 있다. 따라서, 이 부분은, 본 발명의 예시적인 실시예에 따르면, 각 홀(220)을 부분적으로만 둘러쌀 수 있다.
대안적으로, p-형 폴리실리콘은 붕소와 같은 p-형 불순물이 p-형 폴리실리콘으로부터 홀(220)에 인접한 비도핑된 폴리실리콘(110) 안으로 확산할 수 있도록 홀(220) 내 플러그(plug)로서 형성(예를 들어, 증착)될 수 있다. p-형 폴리실리콘 플러그는 p+형 폴리실리콘의 링(306)이 일단 형성되면 홀(220)로부터 선택적으로 제거된다. p+형 폴리실리콘의 링(306)은, 본 발명의 예시적인 실시예에 따르면, 기상(gas phase) 또는 고상(solid phase) 도핑에 의해 형성될 수 있다. p+형 폴리실리콘의 링(306)은, 폴리실리콘의 링(306)이 선택적으로 에칭된 나머지 폴리실리콘과는 다르게 도핑되는 한, 본 발명의 예시적인 실시예에 따라 n형으로 도핑되거나 비도핑된 채 유지될 수 있다.
도 4는 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 터널링 유전체(428)는 p+형 폴리실리콘의 링(306)과 유전체(120) 위 홀(220) 내에 형성된다. 터널링 유전체(428)는 예를 들어, 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)일 수 있고, 증착되거나 성장될 수 있다. 박막 실리콘 필름(442)은 터널링 유전체(428) 위 홀(220) 내에 형성(예를 들어, 증착)된다. 박막 실리콘 필름(442)은 약 3 내지 약 15 나노미터 범위의 두께를 구비하고 약 30 내지 약 100 나노미터 범위의 외부 치수(도 4에서 직경)를 구비한다. 박막 실리콘 필름(442)은 p+형 폴리실리콘의 링(306)을 포함하는 TFT용 채널로 사용될 수 있다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 수직 슬롯(560)은 비도핑된 폴리실리콘층(110)과 유전체층(120)을 통해 홀(220) 사이에 에칭되어 반도체 구조물(100)을 분할할 수 있다. 수직 슬롯(560)은, 본 발명의 예시적인 실시예에 따르면, 단일 건식 에칭, 예를 들어, 반응성 이온 에칭을 이용함으로써 패터닝되고 에칭될 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 비도핑된 폴리실리콘 부분(110)(예를 들어, 비도핑된 폴리실리콘의 적어도 실질적으로 모두(110))는 p+형 폴리실리콘 링(306)과 유전체층(120)을 남기고 에칭에 의해 제거된다. 비도핑된 폴리실리콘(110)은 선택적으로 예를 들어, 테트라메틸수산화 암모늄(Tetramethylammonium hydroxide: TMAH) 에칭에 의하여 제거될 수 있다. 전술된 하드 마스크(미도시)는 TMAH 에칭 동안 남아있다. p+형 폴리실리콘의 링(306)은 대략 10 내지 15 나노미터 두께일 수 있고 반도체 구조물(100)에서 플로우팅 게이트와 같은 전하 저장 구조(charge storage structure)로 사용될 수 있다. 비도핑된 폴리실리콘(110)에 의해 이전에 점유된 유전체층(120) 사이의 틈(670)은 유전체(120) 부분을 제거하는 습식 에칭에 의해 확장될 수 있다. 유전체(120)는 p+형 폴리실리콘 링(306)이 유전체(120)로부터 돌출된 부분(overhang)에서 돌출하도록 습식 에칭에 의해 p+형 폴리실리콘 링(306)에 대해 언더컷(undercut)될 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 유전체(120) 사이 확장된 틈(670)은 p+형 폴리실리콘 링(306) 주위에 형성된 제1 IPD(inter-poly dielectric) 층과 같은 제1 게이트간 유전체(inter-gate dielectric: IGD)를 수용할 수 있다. 유전체(120)는 예를 들어, 희석 불화수소산 또는 수산화 암모늄에 의해 에칭될 수 있다. p+형 폴리실리콘 링(306)은 산소에 노출되어 제1 IPD 층으로 실리콘 이산화물(SiO2)(710)을 형성할 수 있다. 실리콘 이산화물(SiO2)(710)은 유전체(120)와 p+형 폴리실리콘 링(306) 사이의 에지까지 p+형 폴리실리콘 링(306) 위에서 선택적으로 성장될 수 있다.
도 8은 본 발명의 예시적인 실시예에 따른 반도체 구조물(100)의 3차원 도면이다. 실리콘 질화물(Si3N4)(820)은 실리콘 이산화물(SiO2)(710)과 유전체(120)를 포함하는 반도체 구조물(100) 위에 증착될 수 있다. 실리콘 이산화물(SiO2)(824)은 틈(670)에 실리콘 질화물(Si3N4)(820) 위에 증착될 수 있다. 실리콘 이산화물(SiO2)(710 및 824) 및 실리콘 질화물(Si3N4)(820)은 p+형 폴리실리콘 링(306)과 워드 라인(840) 사이에 산화물-질화물-산화물(SiO2Si3N4SiO2 또는 "ONO")의 IPD를 함께 포함한다. IPD는 대안적으로 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 워드 라인(840)에 대하여, 금속은 반도체 구조물(100) 위에 형성(예를 들어, 증착)될 수 있고, 유전체층(120) 사이에 금속 워드 라인(840)을 형성하도록 선택적으로 에칭하고 틈(670)을 채워서 금속 워드 라인(840)이 실질적으로 서로 절연될 수 있게 한다. 금속은 본 발명의 예시적인 실시예에 따르면 반응성 이온 에칭에 의해 에칭될 수 있다. 금속은, 본 발명의 예시적인 실시예에 따르면, 예를 들어, 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 텅스텐(W)일 수 있다. 실리콘 이산화물(SiO2)(710 및 824), 실리콘 질화물(Si3N4)(820) 및 금속 워드 라인(840)은 p+형 폴리실리콘의 링(306)을 적어도 부분적으로 둘러싼다(예를 들어, 일부 경우에, 완전히 둘러싼다).
반도체 구조물(100)에서 각 박막 실리콘 필름(442)은 본 발명의 예시적인 실시예에 따르면 NAND 스트링(870)에 있는 복수의 전하 저장 트랜지스터(860)에 채널을 제공하는데 사용될 수 있다. 전하 저장 트랜지스터(860)는 또한 메모리 셀이라고 지칭될 수 있다. 각 전하 저장 트랜지스터(860)는 터널링 유전체(428)에 의해 박막 실리콘 필름(442)과 분리된 전하 저장 구조인 p+형 폴리실리콘의 링(306) 중 하나의 적어도 일부를 포함한다. 각 전하 저장 트랜지스터(860)는 IPD(예를 들어, 실리콘 이산화물(SiO2)(710 및 824) 및 실리콘 질화물(Si3N4)(820))에 의해 p+형 폴리실리콘 링(306)과 분리된 워드 라인(840) 중 하나의 적어도 일부를 더 포함한다. 액세스 디바이스(미도시)는 박막 실리콘 필름(442)을 통해 전하 저장 트랜지스터에 액세스하기 위해 반도체 구조물(100) 아래에 형성된다. 각 NAND 스트링은 3개의 전하 저장 트랜지스터(860)를 포함하는 것으로 도시되고, 및 4개의 NAND 스트링(870)이 전하 저장 트랜지스터(860) 또는 메모리 셀의 어레이를 포함하는 것으로 도 8에 도시된다. 각 NAND 스트링(870)은 더 많은 전하 저장 트랜지스터를 포함할 수 있고, 반도체 구조물(100)은 본 발명의 예시적인 실시예에 따르면 더 많은 NAND 스트링을 포함할 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 반도체 구조물(900)의 층과 영역은 간결함과 명료함을 위하여 도 9 내지 도 19에 걸쳐 동일한 참조 부호로 식별된다. TFT를 포함하는 전하 저장 디바이스의 어레이는 후술되는 바와 같이 반도체 구조물(900)에 형성된다. 반도체 구조물(900)은 본 발명의 예시적인 실시예에 따르면 메모리 셀의 NAND 스트링의 어레이를 포함한다.
폴리실리콘은 반도체 구조물(900)의 폴리실리콘 베이스(904)를 형성하도록 증착될 수 있다. 리세스는 폴리실리콘 베이스(904)로 패터닝되고 에칭되며, 실리콘 질화물(Si3N4)(906)의 장형 부분(elongated portion)은 리세스에 증착될 수 있다. 폴리실리콘 베이스(904)는 폴리실리콘의 주변을 청결히 하기 위해 더 에칭될 수 있다. 폴리실리콘 베이스(904)는 본 발명의 예시적인 실시예에 따르면 반응성 이온 에칭으로 에칭될 수 있다. 실리콘 질화물(Si3N4)(906)의 장형 부분은 폴리실리콘 베이스(904)에서 정지하는 화학적-기계적 평탄화(chemical-mechanical planarization: CMP)와 같은 평탄화를 거칠 수 있다.
폴리실리콘 베이스(904)와 실리콘 질화물(Si3N4)(906)은 다른 방법으로 형성될 수 있다. 예를 들어, 폴리실리콘이 증착될 수 있고 이후 실리콘 질화물(Si3N4)이 증착될 수 있다. 실리콘 질화물(Si3N4)은 패터닝되고 에칭될 수 있고, 이 에칭은 폴리실리콘에서 정지한다. 두꺼운 폴리실리콘이 이후 증착되고 실리콘 질화물(Si3N4)에서 정지하는 CMP와 같은 평탄화를 거쳐 폴리실리콘을 평탄하게 만든다. 실리콘 질화물(Si3N4)(906)은 실리콘 질화물(Si3N4)(906) 위에 폴리실리콘 베이스(904) 위에 추가적인 폴리실리콘에 의해 둘러싸일 수 있다. 폴리실리콘 베이스(904)의 주변에 있는 폴리실리콘은 본 발명의 예시적인 실시예에 따르면 반응성 이온 에칭과 같은 에칭을 이용해서(예를 들어, 워드 라인 금속과 함께) 제거될 수 있다.
도 10은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 비도핑된 폴리실리콘(1010)과 같은 반도체 물질층과 유전체(1008)의 교호층이 각 유전체(1008)가 2개의 비도핑된 폴리실리콘(1010) 또는 폴리실리콘 베이스 층(904)과 비도핑된 폴리실리콘층(1010) 사이에 이와 접촉하도록 폴리실리콘 베이스(904) 위에 형성된다. 유전체(1008)는, 본 발명의 예시적인 실시예에 따르면 예를 들어, 실리콘 이산화물(SiO2), 산질화물 또는 질화 산화물을 포함할 수 있다. 하드 마스크(1030)는 반도체 구조물(900)의 상부에 비도핑된 폴리실리콘층(1010) 중 하나 위에 형성된다. 하드 마스크(1030)는 예를 들어, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4) 또는 폴리실리콘일 수 있다. 3개의 비도핑된 폴리실리콘층(1010)과 유전체(1008)가 도 10에 도시되어 있으나, 반도체 구조물(900)은 본 발명의 예시적인 실시예에 따르면 유전체(1008)와 교호로 형성된 예를 들어, 8, 16, 24, 32, 40, 48개 이상의 비도핑된 폴리실리콘층(1010)을 포함할 수 있다. p-형 또는 n형의 폴리실리콘은, 본 발명의 예시적인 실시예에 따르면 비도핑된 폴리실리콘(1010) 대신에 반도체 구조물(100)에 사용될 수 있다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 홀(1140)과 같은 개구가 반도체 구조물(900)에 패터닝되고 에칭된다. 홀(1140)은 실리콘 질화물(906)의 장형 부분의 단부와 정렬되도록 패터닝된다. 홀(1140)은 하드 마스크(1030), 비도핑된 폴리실리콘층(1010)과 유전체층(1008)을 통해 에칭되어, 실리콘 질화물(906)의 장형 부분에서 정지된다. 2개의 홀(1140)이 실리콘 질화물(906)의 장형 부분 중 각 부분의 각 단부로 연장하는데 하나의 단부에 하나의 홀(1140)이 연장하여, 실리콘 질화물(906)의 각 장형 부분은 2개의 홀(1140) 사이에서 연장한다. 홀(1140)은 실질적으로 정사각형인 것으로 도시되지만, 실질적으로 원형이거나 실질적으로 타원형이거나 또는 임의의 다른 기하학적 형상을 구비할 수 있다. 홀(1140)은 본 발명의 예시적인 실시예에 따르면 단일 건식 에칭, 예를 들어, 반응성 이온 에칭을 사용하여 에칭된다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 반도체 구조물(900)은 붕소와 같은 p-형 불순물을 수용한다. 붕소는 예를 들어 PLAD로 주입될 수 있다. 홀(1140)에 의해 노출된 비도핑된 폴리실리콘(1010) 부분은 붕소를 수용하여 홀(1140) 주위에 p+형 폴리실리콘(1270) 링을 형성한다. p+형 폴리실리콘(1270)의 링은 붕소에 의해 도달되지 않은 비도핑된 폴리실리콘(1010) 부분으로 둘러싸인다. p+형 폴리실리콘(1270)의 링은 홀(1140)이 정사각형이므로 정사각형 형상을 구비한다. 따라서, 링(1270)은 홀(1140)의 형상에 순응하는 형상을 일반적으로 구비한다. 하드 마스크(1030)는 하드 마스크(1030) 아래 반도체 구조물(900)에 붕소가 도달하는 것을 실질적으로 방지한다. 반도체 구조물(900)은 본 발명의 예시적인 실시예에 따르면 붕소와는 다른 p-형 불순물로 도핑될 수 있다.
대안적으로, p-형 폴리실리콘은 p-형 폴리실리콘으로부터 홀(1140)에 인접한 비도핑된 폴리실리콘(1010)으로 붕소와 같은 p-형 불순물이 확산할 수 있도록 홀(1140)에 플러그로 형성(예를 들어, 증착)될 수 있다. p-형 폴리실리콘 플러그는 p+형 폴리실리콘(1270) 링이 일단 형성되면, 홀(1140)로부터 선택적으로 제거된다. p+형 폴리실리콘(1270) 링은 본 발명의 예시적인 실시예에 따르면 기상 또는 고상 도핑에 의해 형성될 수도 있다. p+형 폴리실리콘(1270) 링은 폴리실리콘(1270) 링이 선택적으로 에칭될 나머지 폴리실리콘과는 다르게 도핑되는 한, 본 발명의 예시적인 실시예에 따르면 n형인 것으로 도핑되거나 비도핑된 상태로 유지될 수 있다.
붕소를 수용하는 홀(1140)에 의해 노출된 비도핑된 폴리실리콘(1010) 부분은 링이 아닌 p+형 폴리실리콘 부분일 수 있고, 이 부분만이 본 발명의 예시적인 실시예에 따라 각 홀(1140)을 부분적으로 둘러싸도록 할 수 있다.
도 13은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 실리콘 질화물(906)의 장형 부분은 습식 질산염 스트립(wet nitrate strip: WNS)으로 홀(1140)을 통해 선택적으로 제거된다. 실리콘 질화물(906)의 장형 부분을 제거하면 폴리실리콘 베이스(904)에 장형 공동이 남는다. 각 장형 공동은 반도체 구조물(900)에 U자 형상의 파이프(1380)를 형성하기 위하여 각 단부에 하나의 홀(1140)씩 2개의 홀(1140)에서 개방된다. 각 U자 형상의 파이프(1380)는 하드 마스크(1030), 비도핑된 폴리실리콘층(1010)과 유전체층(1008)을 통한 홀(1140)의 하나의 홀, 제거된 실리콘 질화물(906)의 장형 부분에 의해 남겨진 공동, 및 비도핑된 폴리실리콘층(1010)과 유전체층(1008)과 하드 마스크(1030)를 통한 홀(1140)의 제2 홀을 포함하는 개구이다. 6개의 U자 형상의 파이프(1380)가 도 13에 도시되어 있으나, 더 많거나 더 적은 수의 U자 형상의 파이프(1380)가 본 발명의 예시적인 실시예에 따라 반도체 구조물(900)로 형성될 수 있다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 터널링 유전체(1492)는 하드 마스크(1030), 유전체(1008) 및 p+형 폴리실리콘(1270) 링 위 U자 형상의 파이프(1380) 내에 형성된다. 터널링 유전체(1492)는 예를 들어, 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)일 수 있고, 본 발명의 예시적인 실시예에 따르면 증착되거나 성장될 수 있다. 박막 실리콘 필름은 터널링 유전체(1492) 위 U자 형상의 파이프(1380) 내에 형성(예를 들어, 증착)된다. 각 U자 형상의 파이프(1380) 내 박막 실리콘 필름은 U자 형상의 파이프 채널(1496)을 제공한다. 박막 실리콘 필름은 약 3 내지 약 15 나노미터 범위의 두께를 구비하여 U자 형상의 파이프 채널(1496)이 약 3 내지 약 15 나노미터 범위의 두께를 구비하고 30 내지 100 나노미터 범위의 외부 치수를 구비하도록 한다. 반도체 구조물(900)은 U자 형상의 파이프 채널(1496)의 여분의 부분을 제거하도록 CMP와 같은 평탄화를 거친다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 실리콘 이산화물(SiO2) 마스크(1516)가 반도체 구조물(900) 위에 형성되어 하드 마스크(1030)와 U자 형상의 파이프 채널(1496)을 커버한다. 반도체 구조물(900)은 예를 들어, 고온에서 테트라에틸 오쏘실리케이트(Tetraethyl orthosilicate: TEOS)에 노출되어 실리콘 이산화물(SiO2) 마스크(1516)를 형성할 수 있다.
도 16은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 수직 슬롯((1628)은 마스크(1516), 하드 마스크(1030), 및 비도핑된 폴리실리콘층(1010) 및 유전체층(1008)을 통해 반도체 구조물(900)로 에칭된다. 수직 슬롯(1628)은 U자 형상의 파이프 채널(1496)의 홀(1140) 사이에 에칭되어 폴리실리콘 베이스(904) 바로 위 유전체(1008)에서 종료되어 U자 형상의 파이프 채널(1496)이 수직 슬롯(1628)에 의해 파괴되지 않게 한다. 각 수직 슬롯(1628)은 3개의 도시된 U자 형상의 파이프 채널(1496)의 홀(1140) 사이에 에칭된 것으로 도시되어 있으나, 각 수직 슬롯(1628)은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)에서 하나 이상의 U자 형상의 파이프 채널의 홀 사이에 에칭될 수 있다. 수직 슬롯(1628)은 본 발명의 예시적인 실시예에 따르면 단일 건식 에칭, 예를 들어, 반응성 이온 에칭을 이용해서 반도체 구조물(900)을 통해 패터닝되고 에칭된다.
도 17은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 비도핑된 폴리실리콘(1010)의 나머지 부분의 적어도 실질적으로 모든 부분은 p+형 폴리실리콘(1270) 링과 유전체층(1008)을 남기고 에칭에 의하여 제거된다. 비도핑된 폴리실리콘(1010) 부분은 본 발명의 예시적인 실시예에 따르면 TMAH 에칭에 의하여 선택적으로 제거될 수 있다. 하드 마스크(1030)와 마스크(1516)는 TMAH 에칭 동안 남아있다. p+형 폴리실리콘(1270) 링은 대략적으로 10 내지 15 나노미터 두께일 수 있고 반도체 구조물(900)에서 플로우팅 게이트와 같은 전하 저장 구조로 사용될 수 있다. 본 발명의 예시적인 실시예에 따르면, 전하 저장 구조인 p+형 폴리실리콘 부분은 완전한 링이 아닐 수 있으며, 이에 따라 부분적인 링이 각 홀(1140)을 부분적으로 둘러싸도록 형성될 수 있다. 비도핑된 폴리실리콘(1010)에 의해 이전에 점유된 유전체층(1008) 사이의 틈(1732)은 유전체(1008)의 부분을 제거하는 습식 에칭에 의해 확장될 수 있다. 유전체(1008)는 습식 에칭에 의하여 p+형 폴리실리콘(1270) 링에 대하여 언더컷될 수 있어서 p+형 폴리실리콘(1270) 링이 유전체(1008)로부터 돌출하도록 할 수 있다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 유전체(1008)(도 17에 도시됨) 사이의 확장된 틈(1732)은 IPD를 수용할 수 있다. 유전체(1008)는 예를 들어, 희석 불화수소산 또는 수산화 암모늄에 의해 에칭될 수 있다. p+형 폴리실리콘(1270) 링은 산소에 노출되어 실리콘 이산화물(SiO2)(1838)을 형성할 수 있다. 실리콘 이산화물(SiO2)(1838)은 p+형 폴리실리콘(1270) 링과 유전체(120) 사이의 에지까지 p+형 폴리실리콘(1270) 링 위에서 성장될 수 있다. 실리콘 질화물(Si3N4)(1842)은 실리콘 이산화물(SiO2)(1838), 마스크(1516), 하드 마스크(1030), 및 수직 슬롯(1628)에 의해 노출된 유전체(1008)를 포함하는 반도체 구조물(900) 위에 증착될 수 있다. 실리콘 이산화물(SiO2)(1846)은 틈(1732)의 실리콘 질화물(Si3N4)(1842) 위에 증착될 수 있다. 실리콘 이산화물(SiO2)(1838 및 1846) 및 실리콘 질화물(Si3N4)(1842)은 함께 p+형 폴리실리콘(1270) 링 및 워드 라인(1852) 사이에 ONO의 IPD를 포함할 수 있다. 워드 라인(1852)에 대해, 금속이 실리콘 이산화물(SiO2)(1838 및 1846) 및 실리콘 질화물(Si3N4)(1842)을 포함하는 IPD에 의해 커버된 유전체(1008) 사이에 형성(예를 들어, 증착)되어 틈(1732)을 충진할 수 있다. 금속은, 본 발명의 예시적인 실시예에 따르면, 예를 들어 티타늄 질화물(TiN), 탄탈륨(Ta) 또는 텅스텐(W)일 수 있다. 금속은 실질적으로 서로 절연된 틈(1732)에 금속 워드 라인(1852)을 형성하도록 선택적으로 에칭된다. 금속은 예를 들어, 반응성 이온 에칭에 의해 에칭될 수 있다. 실리콘 이산화물(SiO2)(1838 및 1846), 실리콘 질화물(Si3N4)(1842) 및 금속 워드 라인(1852)은 p+형 폴리실리콘(1270) 링을 적어도 부분적으로 둘러싼다(예를 들어, 일부 경우에, 완전히 둘러싼다).
도 19는 본 발명의 예시적인 실시예에 따른 반도체 구조물(900)의 3차원 도면이다. 수직 슬롯(1628)은 예를 들어, 실리콘 이산화물(SiO2)과 같은 유전체(1966)로 충진된다. U자 형상의 파이프 채널(1496)의 내부 공간은 에어 갭을 포함하거나 또는 예를 들어, 실리콘 이산화물(SiO2)과 같은 폴리실리콘 또는 유전체로 충진될 수 있다.
반도체 구조물(900)에서 각 U자 형상의 파이프 채널(1496)은 본 발명의 예시적인 실시예에 따르면 NAND 스트링(1990)에 있는 복수의 전하 저장 트랜지스터(1980)에 채널을 제공할 수 있다. 전하 저장 트랜지스터(1980)는 메모리 셀이라고도 언급된다. 각 전하 저장 트랜지스터(1980)는 터널링 유전체(1492)에 의해 U자 형상의 파이프 채널(1496)과는 분리된 전하 저장 구조인 p+형 폴리실리콘(1270) 링 중 하나의 적어도 일부를 포함한다. 각 전하 저장 트랜지스터(1980)는 IPD(예를 들어, 실리콘 이산화물(SiO2)(1838 및 1846) 및 실리콘 질화물(Si3N4)(1842))에 의해 p+형 폴리실리콘(1270) 링과는 분리된 금속 워드 라인(1852) 중 하나의 적어도 일부를 더 포함한다. 액세스 디바이스(미도시)는 U자 형상의 파이프 채널(1496)을 통해 전하 저장 트랜지스터(1980)와 채널에 액세스하기 위해 반도체 구조물(900) 아래에 형성된다. 각 NAND 스트링(1990)은 3개의 전하 저장 트랜지스터(1980)를 포함하는 것으로 도시되어 있고, 및 6개의 NAND 스트링(1990)은 전하 저장 트랜지스터(1980) 또는 메모리 셀의 어레이를 포함하는 것으로 도 19에 도시되어 있다. 각 NAND 스트링은 더 많은 전하 저장 트랜지스터를 포함할 수 있고, 반도체 구조물(900)은 본 발명의 예시적인 실시예에 따라 더 많은 NAND 스트링을 포함할 수 있다.
도 20은 본 발명의 예시적인 실시예에 따른 방법(2000)의 흐름도이다. 블록(2010)에서, 방법(2000)이 시작된다. 블록(2020)에서, 폴리실리콘층과 제1 유전체층의 교호층들을 포함하는 반도체 구조물에 개구가 형성된다. 블록(2030)에서, 개구에 의해 노출된 폴리실리콘 부분에 개구를 통해 p-형 불순물이 첨가된다. 블록(2040)에서, p-형 불순물을 수용하지 않는 나머지 폴리실리콘의 적어도 실질적으로 모든 부분이 p-형 폴리실리콘을 포함하는 복수의 전하 저장 구조를 남기도록 제거되고, 각 전하 저장 구조는 층의 개구를 적어도 부분적으로 둘러싼다. 블록(2050)에서, 각 전하 저장 구조(예를 들어, 전하 저장 구조와 개구 사이)의 제1 표면에는 제2 유전체가 형성된다. 블록(2060)에서, 각 전하 저장 구조(예를 들어, 폴리실리콘이 제거된 곳)의 제2 표면에 제3 유전체가 형성된다. 블록(2070)에서, 각 제3 유전체에는 금속 게이트가 형성된다. 블록(2080)에서, 방법(2000)이 종료된다. 예시적인 실시예는 도 20에 도시된 것보다 더 많거나 더 적은 동작을 구비할 수 있다. 일부 실시예에서, 동작은 직렬 또는 병렬 방식으로 반복되고 및/또는 수행될 수 있다.
다층 반도체 디바이스는 다수의 층의 반도체 물질에 특징부를 형성하는 것이 곤란하므로 제조하는 것이 비쌀 수 있다. 발명자는, 전술한 문제 중 적어도 일부와 다른 문제들이 반도체 구조물에 개구를 형성함으로써 해결될 수 있는 것을 발견하였으며, 여기서 반도체 구조물은, 예를 들어, 폴리실리콘층과 유전체층의 교호층들(alternating tiers)을 포함한다. 불순물은 개구에 의해 노출된 폴리실리콘에 첨가될 수 있고, 불순물을 수용하지 않은 폴리실리콘의 적어도 실질적으로 모든 부분이 개구 주위에 도핑된 폴리실리콘의 부분을 남기도록 제거된다. 도핑된 폴리실리콘의 각 부분 주위에는 유전체가 형성된다. 도핑된 폴리실리콘 부분은 수반되는 동작이 도핑된 폴리실리콘의 이웃한 부분에 실질적으로 영향을 미치지 않도록 실질적으로 전기적으로 서로 절연된다. 예를 들어, 도핑된 폴리실리콘 부분 중 하나가 전하 저장 구조로 프로그래밍되거나 판독될 때 이웃한 부분의 전위는 그 결과 실질적으로 변경되지 않는다.
도 21은 본 발명의 예시적인 실시예에 따른 시스템(2100)을 도시한 도면이다. 시스템(2100)은 프로세서(2110), 메모리 디바이스(2120), 메모리 제어기(2130), 그래픽 제어기(2140), 입력 및 출력(I/O) 제어기(2150), 디스플레이(2152), 키보드(2154), 포인팅 디바이스(2156) 및 주변 디바이스(2158)를 포함할 수 있다. 버스(2160)는 이들 디바이스 모두를 함께 연결한다. 클록 생성기(2170)는 버스(2160)에 연결되어 클록 신호를 버스(2160)를 통해 시스템(2100) 중 적어도 하나에 제공한다. 클록 생성기(2170)는 마더보드와 같은 회로 보드에 발진기를 포함할 수 있다. 시스템(2100)에 도시된 2개 이상의 디바이스는 단일 집적 회로 칩에 형성될 수 있다. 메모리 디바이스(2120)는 본 발명의 예시적인 실시예에 따라 본 명세서에 설명되고 도면에 도시된 바와 같이 메모리 셀의 NAND 스트링(870) 어레이 및/또는 NAND 스트링(1990) 어레이와 같은 디바이스를 포함할 수 있다. 버스(2160)는 회로 보드 상에 상호연결 트레이스이거나 또는 하나 이상의 케이블일 수 있다. 버스(2160)는 전자기 복사선, 예를 들어, 라디오 전파와 같은 무선 수단에 의해 시스템(2100)의 디바이스를 연결할 수 있다. I/O 제어기(2150)에 연결된 주변 디바이스(2158)는 프린터, 광학 디바이스, 예를 들어 CD-ROM 및 DVD 판독기 및 기록기, 자기 디바이스 판독기 및 기록기, 예를 들어, 플로피 디스크 드라이버, 또는 오디오 디바이스, 예를 들어, 마이크로폰일 수 있다.
도 21에 의해 도시된 시스템(2100)은 컴퓨터(예를 들어, 데스크톱, 랩탑, 핸드헬드, 서버, 웹 기기, 라우터 등), 무선 통신 디바이스(예를 들어, 셀룰러 폰, 코드리스 폰, 페이저, 퍼스널 디지털 어시스턴트 등), 컴퓨터 관련 주변 기기(예를 들어, 프린터, 스캐너, 모니터 등), 엔터테인먼트 디바이스(예를 들어, 텔레비전, 라디오, 스테레오, 테이프 및 콤팩트 디스크 플레이어, 비디오 카세트 레코더, 캠코더, 디지털 카메라, MP3(Motion Picture Experts Group, 오디오 레이어 3) 플레이어, 비디오 게임, 시계 등) 등을 포함할 수 있다.
본 명세서에 설명된 회로 또는 시스템 중 어느 것은 모듈이라고 지칭될 수 있다. 모듈은 예시적인 실시예에 따르면 회로 및/또는 펌웨어를 포함할 수 있다.
전하 저장 트랜지스터를 제조하는 예시적인 구조 및 방법이 기술되었다. 특정 실시예들이 기술되었으나, 이들 실시예에는 여러 변형과 변경이 이루어질 수 있는 것이 명백하다. 따라서, 본 명세서와 도면은 제한적인 의미라기보다는 예시적인 의미인 것으로 고려되어야 한다.
본 명세서의 요약서는 독자로 하여금 개시 내용의 기술적 사항의 특징을 신속하게 확인할 수 있도록 하는 요약을 요구하는 37 C.F.R.§1.72(b) 요구조건에 따라 제공된다. 이 요약은 청구범위를 해석하거나 제한하는데 사용되어서는 안 되는 것으로 이해된다. 나아가, 본 상세한 설명은 본 발명의 개시를 원활히 하기 위하여 여러 특징들을 단일 실시예로 서로 그룹화된 것으로 볼 수 있다. 본 발명의 방법은 청구범위를 제한하는 것으로 해석되어서는 안 된다. 따라서, 이하 청구범위는 본 상세한 설명에 포함되며, 각 청구범위는 별도의 실시예로서 각자 존재한다.

Claims (30)

  1. 방법으로서,
    반도체 물질층과 유전체층에 개구를 형성하는 단계;
    상기 개구에 의해 노출된 상기 반도체 물질층의 일부가 상기 층의 나머지 반도체 물질과는 다르게 도핑되도록 처리하는 단계;
    상기 층의 상기 나머지 반도체 물질의 적어도 실질적으로 모든 부분을 제거하는 단계;
    상기 전하 저장 구조의 제1 표면 위에 터널링 유전체를 형성하는 단계; 및
    상기 전하 저장 구조의 제2 표면 위에 게이트간 유전체를 형성하는 단계를 포함하되,
    상기 반도체 물질층의 다르게 도핑된 부분은 전하 저장 구조(charge storage structure)를 포함하는 것인 방법.
  2. 제1항에 있어서, 반도체 물질층과 유전체층에 개구를 형성하는 단계는 폴리실리콘층과 유전체층의 교호층들(alternating tiers)에 상기 개구를 형성하는 단계를 포함하며, 상기 개구에 의해 노출된 폴리실리콘층의 일부가 상기 층의 나머지 폴리실리콘과는 다르게 도핑되도록 처리하는 단계는 상기 개구에 의해 노출된 폴리실리콘층 각각의 각 부분이 상기 층의 나머지 폴리실리콘과는 다르게 도핑되도록 처리하는 단계를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 개구에 의해 노출된 반도체 물질층의 일부가 상기 층에 나머지 반도체 물질과는 다르게 도핑되도록 처리하는 단계는 폴리실리콘층의 일부를 도핑하는 단계를 포함하고, 상기 층의 나머지 폴리실리콘은 비도핑된 폴리실리콘을 포함하는 것인 방법.
  4. 제3항에 있어서, 상기 폴리실리콘층의 일부를 도핑하는 단계는 상기 개구에 의해 노출된 폴리실리콘 부분에 상기 개구를 통해 p-형 불순물을 첨가하는 단계를 포함하는 것인 방법.
  5. 제3항에 있어서, 상기 폴리실리콘층의 일부를 도핑하는 단계는 상기 개구에 p-형 폴리실리콘 플러그를 형성하는 단계와, 상기 플러그로부터 상기 부분으로 p-형 불순물을 확산시키는 단계를 포함하는 것인 방법.
  6. 제3항에 있어서, 상기 폴리실리콘층의 일부를 도핑하는 단계는 붕소를 주입하는 단계를 포함하는 것인 방법.
  7. 제1항에 있어서, 개구를 형성하는 단계는 홀(hole)을 형성하는 단계를 포함하는 것인 방법.
  8. 방법으로서,
    복수의 전하 저장 구조를 형성하는 단계로서, 각 전하 저장 구조는 반도체 구조물(semiconductor construction) 내의 수직 개구를 적어도 부분적으로 둘러싸고, 각 전하 저장 구조는 제1 유전체에 의해 인접한 전하 저장 구조로부터 분리된 것인, 상기 전하 저장 구조를 형성하는 단계;
    상기 개구의 각 전하 저장 구조 위에 제2 유전체를 형성하는 단계;
    상기 수직 개구의 상기 제2 유전체 위에 실리콘을 형성하는 단계; 및
    각 전하 저장 구조 위에 제3 유전체를 형성하는 단계를 포함하되,
    상기 제2 유전체는 상기 실리콘으로부터 상기 전하 저장 구조를 분리시키는 것인 방법.
  9. 제8항에 있어서, 각 제3 유전체 위에 금속 게이트를 형성하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서, 상기 개구는 실질적으로 정사각형, 타원형 또는 원형 형상을 지니는 것인 방법.
  11. 제8항에 있어서, 상기 실리콘을 형성하는 단계는 상기 수직 개구에 실리콘 필름을 약 3 내지 약 15 나노미터 두께로 형성하는 단계를 포함하는 것인 방법.
  12. 제8항에 있어서,
    제2 유전체를 형성하는 단계는 실리콘 이산화물 또는 실리콘 질화물을 형성하는 단계를 포함하고;
    제3 유전체를 형성하는 단계는 실리콘 이산화물 및 실리콘 질화물 중 하나 이상을 형성하는 단계를 포함하는 것인 방법.
  13. 방법으로서,
    반도체 구조물에 개구를 형성하는 단계로서, 상기 반도체 구조물은 비도핑된 폴리실리콘층과 유전체층의 교호층들을 포함하는 것인, 상기 개구를 형성하는 단계;
    상기 개구를 적어도 부분적으로 둘러싸는 비도핑된 폴리실리콘층의 각 부분에 불순물을 첨가하는 단계;
    상기 층의 나머지 비도핑된 폴리실리콘의 적어도 실질적으로 모든 부분을 제거하는 단계; 및
    도핑된 폴리실리콘의 각 부분의 대향하는 표면 위에 유전체를 형성하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 개구에 실리콘 필름을 형성하는 단계를 더 포함하는 방법.
  15. 제13항에 있어서, 도핑된 폴리실리콘의 각 부분에 인접하여 전도성 게이트를 형성하는 단계를 더 포함하는 방법.
  16. 장치로서,
    실리콘 필름;
    제1 위치에서 상기 실리콘 필름을 적어도 부분적으로 둘러싸는 제1 전하 저장 구조;
    제2 위치에서 상기 실리콘 필름을 적어도 부분적으로 둘러싸는 제2 전하 저장 구조; 및
    상기 제1 전하 저장 구조와 상기 실리콘 필름 사이에 및 상기 제2 전하 저장 구조와 상기 실리콘 필름 사이에 유전체를 포함하는 장치.
  17. 제16항에 있어서, 상기 실리콘 필름은 NAND 스트링에 있는 복수의 전하 저장 트랜지스터에 채널을 제공하도록 약 3 내지 약 15 나노미터 두께이고, 상기 전하 저장 트랜지스터들 중 제1 전하 저장 트랜지스터는 제1 워드 라인의 적어도 일부와 상기 제1 전하 저장 구조를 포함하고, 상기 전하 저장 트랜지스터들 중 제2 전하 저장 트랜지스터는 제2 워드 라인의 적어도 일부와 상기 제2 전하 저장 구조를 포함하는 것인 장치.
  18. 제16항에 있어서, 상기 제1 전하 저장 구조를 적어도 부분적으로 둘러싸는 전도성 워드 라인을 더 포함하는 장치.
  19. 제18항에 있어서, 상기 제1 전하 저장 구조와 상기 워드 라인 사이에 IGD를 더 포함하는 장치.
  20. 제16항에 있어서, 상기 유전체는 터널링 유전체를 포함하는 것인 장치.
  21. 제16항에 있어서, 상기 실리콘 필름의 단면은 U자 형상인 것인 장치.
  22. 제20항에 있어서, 상기 제1 전하 저장 구조와 상기 제2 전하 저장 구조 사이에 절연 유전체를 더 포함하는 장치.
  23. 제16항에 있어서, 상기 제1 전하 저장 구조는 상기 제1 위치에서 상기 실리콘 필름 주위에 도핑된 폴리실리콘 링을 포함하는 것인 장치.
  24. 제23항에 있어서, 상기 유전체는 터널링 유전체를 포함하고, 도핑된 폴리실리콘 링을 적어도 부분적으로 둘러싸는 게이트간 유전체(inter-gate dielectric: IGD)을 더 포함하는 것인 장치.
  25. 제24항에 있어서, 도핑된 폴리실리콘 링을 적어도 부분적으로 둘러싸는 워드 라인을 더 포함하며, 상기 IGD는 상기 워드 라인과 상기 도핑된 폴리실리콘 링 사이에 있는 것인 장치.
  26. 제8항에 있어서, 상기 수직 개구에 실리콘을 형성하는 단계는 U자 형상의 파이프에 실리콘을 형성하는 단계를 포함하고, 상기 U자 형상의 파이프의 일부는 상기 수직 개구를 포함하는 것인 방법.
  27. 장치로서,
    한 쌍의 제1 유전체 내에 개구를 통해 연장하는 실리콘 필름;
    상기 한 쌍의 제1 유전체 사이에 상기 실리콘 필름을 적어도 부분적으로 둘러싸는 폴리실리콘 게이트;
    상기 폴리실리콘 게이트와 상기 실리콘 필름 사이에 제2 유전체; 및
    상기 폴리실리콘 게이트와 제어 게이트 사이에 제3 유전체를 포함하는 장치.
  28. 제27항에 있어서, 상기 한 쌍의 제1 유전체는 한 쌍의 실리콘 이산화물 층을 포함하고;
    상기 제2 유전체는 실리콘 이산화물 또는 실리콘 질화물을 포함하며;
    상기 제3 유전체는 실리콘 이산화물, 실리콘 질화물 및 실리콘 이산화물을 포함하는 것인 장치.
  29. 제27항에 있어서, 상기 실리콘 필름은 약 3 내지 약 15 나노미터 두께인 것인 장치.
  30. 제27항에 있어서, 상기 폴리실리콘 게이트는 p-형 폴리실리콘, n-형 폴리실리콘 또는 비도핑된 폴리실리콘을 포함하는 것인 장치.
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