WO2006132158A1 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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semiconductor memory
control gate
gate
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Fujio Masuoka
Takuya Oba
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Sharp Kabushiki Kaisha
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Definitions

  • Nonvolatile semiconductor memory device and manufacturing method thereof are nonvolatile semiconductor memory devices and manufacturing method thereof.
  • the present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof, and more particularly to a nonvolatile semiconductor memory device using a memory transistor including a floating gate and a control gate and a manufacturing method thereof.
  • a MOS transistor has a floating gate and a control gate in a gate portion, and uses a tunnel current to inject charges into and release charges from the floating gate. Structural devices are known.
  • the difference in threshold voltage due to the difference in charge accumulation state of the floating gate is stored as data “0” and “1”.
  • the source diffusion layer is grounded and a positive high voltage is applied to the drain diffusion layer and the control gate.
  • a positive high voltage is applied to the drain diffusion layer and the control gate.
  • high-energy electrons that can exceed the energy barrier to the oxide film, that is, hot electrons are generated, and these electrons are generated in the silicon oxide film. It is pulled by the high voltage of the control gate across the barrier and injected into the floating gate. By this electron injection, the threshold voltage of the memory cell moves in the positive direction.
  • the control gate is grounded, and a positive high voltage is applied to either the source / drain diffusion layer or the substrate. At this time, electrons are emitted from the floating gate to the substrate side by the tunnel current. By this electron emission, the threshold voltage of the memory cell moves in the negative direction.
  • the gate insulating film between them is made thin or the dielectric constant is increased or the opposing area between the floating gate and the control gate Must be increased.
  • reducing the gate insulating film has a limit in reliability.
  • the semiconductor substrate is separated by a lattice-like groove, a plurality of columnar semiconductor layers are arranged in a matrix, and a memory transistor is configured using the sidewalls of the columnar semiconductor layers.
  • EEPROMs have been proposed (for example, Non-Patent Document 1). With this configuration, the capacitance between the floating gate and the control gate is sufficiently large with a small footprint.
  • the drain diffusion layer connected to the bit line of each memory cell is formed on the upper surface of the columnar semiconductor layer, and is electrically completely insulated by the groove.
  • the element isolation region can be reduced, and the memory cell size can be reduced. Therefore, it is possible to obtain a large-capacity EEPROM that integrates memory cells having excellent writing and erasing efficiencies.
  • Non-Patent Document 1 Fumihiko Hayashi and James D. Hummer, "A Self-Aligned Split-Gate Flash EEPROM Cell with 3-D Pillar Structure ", 1999 Symposium on VSLI Technology, Session 7A, T7A— 4, Kyoto, Japan
  • FIG. 17 showing the structure described in Non-Patent Document 1
  • the floating gate and the control gate are arranged. What is necessary is just to enlarge the capacity between the heads. To that end, it is only necessary to increase the thickness of the floating gate. If the thickness of the floating gate is increased, the capacitance between the semiconductor layer under the floating gate and the floating gate also increases, resulting in a decrease in the coupling ratio. Resulting in.
  • an object of the present invention is to increase the coupling ratio without increasing the capacitance between the semiconductor layer and the floating gate.
  • the present invention relates to a floating gate that includes a columnar semiconductor layer on a substrate and is arranged in parallel to a side surface of the columnar semiconductor layer.
  • control gate is formed so as to cover the opposite surface and the upper side of the floating gate facing the columnar semiconductor layer, thereby increasing the coupling ratio
  • control gate is formed so as to cover the opposite side of the floating gate facing the columnar semiconductor layer and the lower part, so that the semiconductor layer under the floating gate depends on the floating gate thickness. Eliminating the capacitance between the floating gate and reducing the coupling ratio without increasing the capacitance between the semiconductor layer and the floating gate; or
  • control gate is formed so as to cover the upper surface and the opposite surface opposite to the side facing the columnar semiconductor layer of the floating gate, the capacitance between the floating gate and the control gate is increased.
  • a columnar semiconductor layer is provided on a substrate
  • the floating gate is arranged in parallel to the side surface of the columnar semiconductor layer,
  • the control gate is formed through an insulating film so as to cover an opposite surface opposite to the side facing the columnar semiconductor layer of the floating gate and at least one other surface adjacent thereto.
  • a nonvolatile semiconductor memory device is provided.
  • the control gate is formed so as to cover the above-mentioned facing surface of the floating gate and the upper part and / or the lower part thereof, so that the control gate does not increase the capacitance between the semiconductor layer and the floating gate. It is possible to increase only the capacitance between the floating gate and the floating gate, and the coupling ratio can be made larger than that of the conventional SGT flash memory. Therefore, the write characteristics are improved, and an ideal sub-threshold swing S can be realized.
  • FIG. 1 is a schematic process cross-sectional view of a nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 2 is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 3 is a schematic cross-sectional process diagram of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 4a is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 4b is a schematic cross-sectional process diagram of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 4c is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 5a is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 5b is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 6a is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 6b is a schematic cross-sectional process diagram of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 6c is a schematic process sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 7 is a schematic cross-sectional process diagram of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 8 is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • FIG. 9a is a schematic cross-sectional process diagram of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 9b is a schematic cross-sectional process diagram of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 9c is a schematic process cross-sectional view of the nonvolatile semiconductor memory device according to Example 1 of the present invention.
  • 10a A schematic process cross-sectional view of the nonvolatile semiconductor memory device according to the example 1 of the invention.
  • FIG. 10b is a cross-sectional view of the nonvolatile semiconductor memory device in accordance with Example 1 of the present invention.
  • FIG. 11 is a cross-sectional view of a nonvolatile semiconductor memory device according to Example 2 of the present invention.
  • FIG. 12 is a cross-sectional view of a nonvolatile semiconductor memory device according to Example 3 of the present invention.
  • FIG. 13 is a cross-sectional view of a nonvolatile semiconductor memory device according to Example 4 of the present invention.
  • FIG. 14 is a cross-sectional view of a nonvolatile semiconductor memory device according to Example 5 of the present invention.
  • FIG. 15 is a cross-sectional view of a nonvolatile semiconductor memory device in accordance with Example 6 of the present invention.
  • FIG. 16 is a cross-sectional view of a nonvolatile semiconductor memory device in accordance with Example 7 of the present invention.
  • FIG. 17 is a cross-sectional view of a conventional nonvolatile semiconductor memory device.
  • FIG. 18 is a diagram for explaining the coupling ratio of the prior art.
  • FIG. 19 is a diagram for explaining the coupling ratio of the prior art.
  • FIG. 20 is a diagram for explaining the coupling ratio of the prior art.
  • FIG. 21 is a diagram for explaining a coupling ratio according to the technique of the present invention.
  • FIG. 22 is a diagram for explaining a coupling ratio according to the technique of the present invention.
  • FIG. 23 is a diagram for explaining a coupling ratio of the technique of the present invention.
  • FIG. 24 is a diagram for explaining the coupling ratio of the technique of the present invention.
  • FIG. 25 is a diagram for explaining the coupling ratio of the technique of the present invention.
  • FIG. 26 is a diagram comparing the coupling ratios of a conventional semiconductor device and a semiconductor memory device according to the present invention.
  • FIG. 27 is a diagram comparing the coupling ratios of a conventional semiconductor device and a semiconductor memory device according to the present invention.
  • FIG. 28 is a diagram comparing the coupling ratios of a conventional semiconductor device and a semiconductor memory device according to the present invention.
  • FIG. 29 is a diagram comparing the coupling ratios of a semiconductor device according to the prior art and a semiconductor memory device according to the present invention.
  • Second semiconductor layer Source diffusion layer, n-type
  • second semiconductor layer drain diffusion layer, n-type
  • the columnar semiconductor layer is provided on the substrate, the floating gate is disposed in parallel to the side surface of the columnar semiconductor layer, and the control gate is provided on the columnar semiconductor layer of the floating gate.
  • a non-volatile semiconductor memory device formed so as to cover the opposite surface opposite to the facing surface and the upper, lower, or upper and lower portions of the adjacent floating gate in the width direction.
  • the semiconductor substrate that can be used in the present invention is not particularly limited, and any known substrate can be used.
  • an elemental semiconductor such as silicon or germanium
  • a Balta substrate made of a compound semiconductor such as silicon germanium, GaAs, InGaAs, ZnSe, or GaN may be used.
  • the semiconductor layer on the surface has a semiconductor layer on various substrates such as an SOI (Silicon on Insulator) substrate, an SOS (Silicon on Sapphire) substrate, or a multilayer SOI substrate, and on a glass or plastic substrate. And the like. Of these, a silicon substrate or an SOI substrate having a silicon layer formed on the surface is preferable.
  • the semiconductor substrate has a p-type or n-type first conductivity type.
  • the columnar semiconductor layer formed on the substrate may have the same or different material force as the material constituting the substrate.
  • the same material force it is more preferable that the same material force be used, and the silicon force is preferable.
  • the shape of the columnar semiconductor layer is not particularly limited, and may be a cylinder or a prism (triangular, quadrangular, or polygonal). Various shapes such as a cone and a pyramid can be employed.
  • the columnar semiconductor layer may have the same conductivity type as the substrate or a different conductivity type.
  • the method for forming the columnar semiconductor layer is not particularly limited, and any known method can be used. For example, a method of forming a columnar semiconductor layer by depositing a semiconductor layer on a substrate and etching the semiconductor layer using an epitaxial method, or a method of forming a columnar semiconductor layer by digging down the substrate by etching Is mentioned.
  • a floating gate is disposed in parallel to the side surface.
  • the upper or lower portion of the floating gate in the width direction does not necessarily have to be perpendicular to the columnar semiconductor layer, and may be arbitrarily inclined.
  • the method for forming the floating gate is not particularly limited, and examples thereof include a deposition method.
  • the floating gate may have the same or different material force as the material constituting the substrate and / or the columnar semiconductor layer, but is not particularly limited.
  • the floating gate is formed by a deposition method as described above, Polysilicon that is easy to deposit by chemical vapor deposition is preferred.
  • An insulating film such as a silicon oxide film is usually formed between the columnar semiconductor layer and the floating gate.
  • control gate is formed via an insulating film so as to cover the opposite surface opposite to the side facing the columnar semiconductor layer of the floating gate and at least one other surface adjacent thereto.
  • the ratio of the control gate covering the floating gate is not particularly limited. However, the viewpoint power to increase the coupling ratio is also preferable.
  • the formation method of a control gate is not specifically limited, For example, the deposition method is mentioned.
  • the material constituting the control gate is not particularly limited, and examples thereof include semiconductors such as polysilicon and amorphous silicon, silicides, metals, refractory metals, and the like.
  • semiconductors such as polysilicon and amorphous silicon, silicides, metals, refractory metals, and the like.
  • Easy to deposit by chemical vapor deposition! ⁇ Polysilicon is preferred.
  • Insulating film formed between control gate and floating gate
  • an interpoly insulating film having a three-layer force of a silicon nitride film and a silicon oxide film.
  • an impurity diffusion layer can be formed on the upper and lower portions of the columnar semiconductor layer or on the semiconductor substrate.
  • the upper diffusion layer of the impurity diffusion layer functions as a drain / source region
  • the diffusion layer formed below the columnar semiconductor layer or on the semiconductor substrate functions as a source / drain region.
  • the lower diffusion layer of the columnar semiconductor layer may extend from the columnar semiconductor layer onto the semiconductor substrate.
  • the impurity diffusion layer is formed on the semiconductor substrate, the entire upper surface of the semiconductor substrate excluding the base portion of the columnar semiconductor layer, or the lower portion of the floating gate and the control gate of the semiconductor substrate You may form in the peripheral part on the semiconductor substrate except.
  • the impurity diffusion layer includes a semiconductor substrate and a columnar semiconductor layer.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the columnar semiconductor layer is p-type.
  • the first conductivity type is preferably n-type.
  • a bit line can be formed by exposing the surface of the diffusion layer formed above the columnar semiconductor layer by a method known to those skilled in the art.
  • the columnar semiconductor layer is provided on the substrate, the floating gate is disposed in parallel to the side surface of the columnar semiconductor layer, and the control gate is disposed on the side facing the columnar semiconductor layer of the floating gate.
  • a nonvolatile semiconductor memory device formed so as to cover the opposite facing surface and the upper and lower portions.
  • a nonvolatile semiconductor memory device in which the control gate is formed so as to cover the opposing surface and the upper portion of the floating gate is also included in the scope of the present invention.
  • control gate is included in the scope of the present invention, wherein the control gate is formed so as to cover the opposing surface and the lower part of the floating gate.
  • FIG. 1 to FIG. 10b are schematic views showing stepwise a manufacturing method of one nonvolatile semiconductor memory device existing on a semiconductor substrate according to the present invention.
  • 10b to 16 are schematic views showing the structure of a nonvolatile semiconductor memory device manufactured according to the present invention.
  • FIGS. 17 to 20 and FIGS. 21 to 25 are schematic views showing the structures of the semiconductor device according to the prior art and the semiconductor memory device according to the present invention, respectively.
  • a columnar semiconductor layer formed on a semiconductor substrate is shown in a columnar shape.
  • a thick silicon oxide film (2) is formed by thermal oxidation on a p-type semiconductor substrate (1) made of silicon (FIG. 1).
  • the silicon oxide film is formed as a mask for etching the p-type semiconductor substrate by lithography and reactive ion etching (RIE) technology (FIG. 2).
  • RIE reactive ion etching
  • a silicon pillar is formed by shaving the p-type semiconductor substrate by, for example, a depth of about 500 nm by RIE technology (FIG. 3).
  • the etching mask and silicon oxide on the silicon pillar are removed by a wet etching technique (FIG. 4a). Then, the silicon pillar is thinned by sacrificial oxidation using thermal oxidation technology and wet etching technology (Fig. 4b).
  • gate oxidation is performed to form a gate oxide film (3) on the entire surface including the periphery of the silicon pillar (Fig. 4c).
  • a polysilicon layer (4) is then deposited by chemical vapor deposition (CVD) technology ( Figure 5a). Then, the surface of the polysilicon deposited by the thermal acid method is oxidized to form an oxide film (5) (FIG. 5b).
  • CVD chemical vapor deposition
  • the polysilicon is removed by wet etching ( Figure 6b) to form a floating gate.
  • phosphorus (P) ions are implanted into the silicon pillar by oblique ion implantation to form a diffusion layer (7/8) that becomes the source / drain of the memory, thereby forming a first layer consisting of a channel and a source / drain cap.
  • the first and second semiconductor layers (6-8) are formed (FIG. 7).
  • the silicon oxide film and the polysilicon film function as a mask, and the channel portion (6) of the memory is formed in a self-aligned manner.
  • the length of the formed memory channel in the y-axis direction is the channel length.
  • the length of the channel can be easily adjusted by RIE of the polysilicon oxide film and wet etching of the polysilicon shown in each step of FIGS. 6a to 6c.
  • an interpoly insulating film having a one-layer silicon oxide physical force can also be formed.
  • a polysilicon layer (11) is deposited on the surface of the silicon oxide formed as described above by the CVD technique, and the surface of the polysilicon is flattened by the chemical mechanical polishing (CMP) technique. ( Figure 9a).
  • control gate is formed by lithography and RIE technology ( Figure 9b).
  • upper part of the control gate is formed by molding polysilicon by RIE technology to obtain the structure shown in FIG. 9c.
  • silicon oxide (13) is deposited on the surface of the obtained structure by CVD technology.
  • bit line (14) is formed by CVD technology and lithography, thereby providing a nonvolatile semiconductor memory device in which a control gate is formed so as to cover the opposing surface and upper and lower portions of the floating gate. ( Figure 10b).
  • the channel portion is not floating, and is arranged in parallel with the channel portion without sandwiching the control gate below the floating gate. In addition, it has a transistor portion.
  • FIGS. 11 to 16 each show a nonvolatile semiconductor memory according to another embodiment of the present invention obtained by slightly changing the manufacturing conditions in the manufacturing method of the nonvolatile semiconductor memory device shown in FIG. 10b (Example 1). An example of manufacturing a conductive semiconductor memory device will be described.
  • the semiconductor memory device shown in FIG. 11 having the same length as the p-type channel force floating gate between the n-type drain diffusion layer and the n-type source diffusion layer in Example 1 by changing the conditions in step 5 Is obtained.
  • the semiconductor memory device thus obtained has a transistor portion because the channel portion is floating and the diffusion layer is next to the control gate below the floating gate. Not.
  • Example 1 the semiconductor memory shown in FIG. 12 in which the p-type channel is formed longer than the floating gate length between the n-type drain diffusion layer and the n-type source diffusion layer by changing the conditions in step 5 A device is obtained.
  • the channel portion is floating, and the control gate below the floating gate is arranged in parallel with the channel portion without the floating gate interposed therebetween.
  • the memory cell In addition to the memory cell, it has a transistor portion.
  • Example 13 The semiconductor shown in FIG. 13 in which the interpoly insulating film only has a single layer of silicon oxide film as in Example 1 except that only the silicon oxide film is deposited in step 7 of Example 1. A storage device is obtained.
  • the semiconductor memory device obtained in this way is obtained by changing the ONO film of the semiconductor memory device obtained in Example 1 only to a silicon oxide film, and the coupling ratio thereof is that of Example 1. Although it is lower than that of a semiconductor memory device, the number of manufacturing steps can be reduced.
  • step 4 of the first embodiment the silicon oxide film and the polysilicon are subjected to the RIE technique to form a floating gate disposed on the semiconductor substrate via the gate oxide film.
  • the thickness of the floating gate is substantially the same as the thickness of the polysilicon.
  • step 7 a control gate is formed.
  • the portion where the source Z drain diffusion layer is formed is exposed using the control gate as a mask.
  • step 6 a memory drain / source diffusion layer is formed on the periphery of the semiconductor substrate except for the upper portion of the columnar semiconductor layer and the lower portion of the floating gate and the control gate.
  • the control gate is formed so as to cover the opposing surface and the upper part of the floating gate by performing the processes of steps 11 and 12, and the floating gate and the control gate are formed under the p-type channel.
  • the semiconductor memory device shown in FIG. 14 is obtained in which the n-type source diffusion layer is formed outside the control gate of this channel.
  • the semiconductor memory device thus obtained has a control gate on the side surface and upper part of the floating gate.
  • the coupling ratio is lower than that of the semiconductor memory device of Example 1.
  • the number of manufacturing steps can be reduced.
  • step 9 of Example 1 etching is performed until the interpoly insulating film formed on the floating gate is exposed.
  • a control gate is formed so as to cover the opposite surface and the lower portion of the floating gate, and the lower part of the control gate is composed of a p-type channel, An n-type source diffusion layer is formed on the outside of the control gate of this channel, so that the semiconductor memory device shown in FIG. 15 is obtained.
  • the semiconductor memory device obtained in this way has control gates on the side and bottom of the floating gate, and the coupling ratio is lower than that of the semiconductor memory device of Example 1, but the number of manufacturing steps is reduced. Can be made.
  • Step 1 of Example 1 phosphorus (P) ions are implanted into the silicon pillar and the substrate surface by vertical ion implantation into the substrate to form a memory source / drain diffusion layer (7/8).
  • step 6 the semiconductor memory device shown in FIG. 16 is obtained by performing the processes in and after step 2 in the same manner as in the first embodiment.
  • the semiconductor memory device obtained in this way also has a transistor portion above the floating gate, compared to the semiconductor memory device of Example 1 in which the transistor portions other than the memory cells are only below the floating gate. Therefore, it is possible to increase the reliability without increasing the area.
  • FIG. 12 shows a semiconductor memory device having the highest coupling ratio among the nonvolatile semiconductor memory devices according to the present invention.
  • the floating gate is arranged in parallel to the side surface of the columnar semiconductor layer
  • the control gate is opposite to the side of the floating gate facing the columnar semiconductor layer
  • the upper portion of the floating gate adjacent thereto and The lower part is covered with an insulating film (interpoly insulating film).
  • the total tunnel oxide film capacity (hereinafter referred to as C) in the conventional technology is a cylindrical shape.
  • the column radius of the silicon pillar hereinafter referred to as R
  • the tunnel oxide film thickness hereinafter referred to as T
  • the floating gate film thickness hereinafter referred to as T and ), Interpoly insulation film thickness
  • oxl—side parallel plate capacity (C) is expressed by the following formula:
  • interpoly insulating film capacitance (hereinafter referred to as C.1) is only the cylindrical capacitor shown in Fig. 19, ⁇ ,, L, R, T, T, T defined above are used.
  • the tunnel oxide film capacity (hereinafter referred to as C) in the present invention is not limited to the cylindrical shape shown in FIG.
  • the total interpoly insulating film capacitance (hereinafter referred to as C) is a cylinder-shaped interface.
  • the ONO film is composed of three layers. So Figure 21 and
  • the thickness of the silicon nitride film and its capacity are T and C1, respectively.
  • the capacitance C of the interpoly insulating film having a cylindrical shape is the capacitance of the ONO film.
  • ⁇ ' is the thickness of the three-layer ONO film converted to a silicon oxide film.
  • the coupling ratio was calculated by dividing the tunnel oxide film capacitance by the interpoly insulation film capacitance, that is, dividing the interpoly insulation film capacitance by the tunnel oxide film capacitance.
  • FIG. 26 to FIG. 29 show the results of calculation and comparison as described above for each semiconductor memory device manufactured in the following test examples.
  • Figure 26 shows a graph that compares changes in the coupling ratio due to changes in the floating gate thickness.
  • the vertical axis indicates the coupling ratio
  • the horizontal axis indicates the floating gate film thickness T.
  • the semiconductor memory device according to the present invention has a larger coupling ratio than that according to the prior art, and the difference becomes larger as the floating gate film thickness is increased.
  • the semiconductor memory device according to the present invention increases the thickness T.
  • control gate since the control gate is above and below the floating gate, it is possible to increase only the capacitance between the control gate and the floating gate without increasing the capacitance between the semiconductor layer and the floating gate.
  • the coupling ratio can be made larger than that of the conventional SGT flash memory. Therefore, the write characteristics are improved, and an ideal sub-threshold swing S can be realized.

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Abstract

　浮遊ゲート及び制御ゲートを有する半導体記憶装置の、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させる半導体記憶装置及びその製造方法を提供することを目的とする。 　半導体層の側壁の周囲の全部に形成された浮遊ゲート及び制御ゲートから構成されるメモリセルを有する半導体記憶装置であり、浮遊ゲートを半導体層の底部から離すことにより、制御ゲートを浮遊ゲート下部に形成する。さらに、浮遊ゲート上部に制御ゲートを形成することにより、凹形状の制御ゲートを作る手段を提供する。

Description

明 細 書
不揮発性半導体記憶装置およびその製造方法
技術分野
[0001] 本発明は、不揮発性半導体記憶装置及びその製造方法に関し、より詳細には、浮 遊ゲートと制御ゲートとを備えるメモリトランジスタを用いた不揮発性半導体記憶装置 及びその製造方法に関する。
背景技術
[0002] 従来、 EEPROMのメモリセルとしては、ゲート部に浮遊ゲートと制御ゲートとを有し 、トンネル電流を利用して浮遊ゲートへの電荷の注入、浮遊ゲートからの電荷の放出 を行う MOSトランジスタ構造のデバイスが知られている。このメモリセルでは、浮遊ゲ ートの電荷蓄積状態の相違によるしきい値電圧の相違をデータ" 0"、 "1"として記憶 する。
[0003] 例えば、浮遊ゲートを用いた nチャネルのメモリセルの場合、浮遊ゲートに電子を注 入するには、ソース拡散層を接地し、ドレイン拡散層および制御ゲートに正の高電圧 を印加する。このとき、ドレイン拡散層付近で、シリコン表面力も酸ィ匕膜へのエネルギ 一障壁を越えることができる高 、エネルギーを有する電子、すなわちホットエレクト口 ンが発生し、この電子がシリコン酸ィ匕膜の障壁を越えて制御ゲートの高電圧に引か れて浮遊ゲートに注入される。この電子注入により、メモリセルのしきい値電圧は正方 向に移動する。
[0004] 一方、浮遊ゲートの電子を放出させるには、制御ゲートを接地し、ソース/ドレイン拡 散層又は基板のいずれかに正の高電圧を印加する。このとき、浮遊ゲートからトンネ ル電流によって基板側へ電子が放出される。この電子放出により、メモリセルのしきい 値電圧は負方向に移動する。
[0005] 以上の動作において、電子の注入と放出、すなわち書き込みと消去とを効率良く行 うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係 が重要である。すなわち、浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御 ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み及び消去が容 易になる。
[0006] し力しながら、近年の半導体技術の進歩、特に微細加工技術の進歩により、 EEPR
OMのメモリセルの小型化と大容量ィ匕とが急速に進んでいる。
したがって、メモリセル面積を小さくして、カロえて、浮遊ゲートと制御ゲートとの間の 容量を如何に大きく確保するかが重要な問題となっている。
[0007] 浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶 縁膜を薄くするか、その誘電率を大きくする力 又は浮遊ゲートと制御ゲートとの対向 面積を大きくすることが必要である。
しかしながら、ゲート絶縁膜を薄くすることには信頼性上限界がある。また、ゲート絶 縁膜の誘電率を大きくするには、例えば、シリコン酸ィ匕膜に代えてシリコン窒素膜等 を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
[0008] したがって、十分な容量を確保するために、浮遊ゲートと制御ゲートとの対抗面積 を一定値以上確保することが必要となる力 これは、メモリセルの面積を小さくして EE
PROMの大容量ィ匕を図ることとは相反する。
[0009] そこで、これに対し、半導体基板が格子縞状の溝により分離され、そこに複数の柱 状半導体層をマトリクス状に配列し、その柱状半導体層の側壁を利用してメモリトラン ジスタが構成される EEPROMが提案されている（例えば、非特許文献 1)。このような 構成により、小さい占有面積で、浮遊ゲートと制御ゲートとの間の容量を十分大きく
½保することができる。
[0010] また、この構成において、各メモリセルのビット線に繋がるドレイン拡散層は、それぞ れ柱状半導体層の上面に形成され、溝によって電気的に完全に絶縁されている。さ らに、素子分離領域を小さくすることができ、メモリセルサイズも小さくできる。したがつ て、優れた書き込みと消去の効率を有するメモリセルを集積した大容量ィ匕 EEPROM を得ることができる。
[0011] また、不揮発性半導体記憶装置の課題として、浮遊ゲートと制御ゲート間の容量を 大きくすることにより、低い制御ゲート電圧においても半導体層と浮遊ゲート間の電圧 を大きくし、浮遊ゲートに電子を注入し書き込みを行うことが可能となる。
[0012] 非特許文献 1 : Fumihiko Hayashi and James D. Hummer, "A Self-Aligned Split-Gate Flash EEPROM Cell with 3-D Pillar Structure", 1999 Symposium on VSLI Technol ogy, Session 7A, T7A— 4, Kyoto, Japan
発明の開示
発明が解決しょうとする課題
[0013] ところで、非特許文献 1に記載の構造を示す図 17において、浮遊ゲートの膜厚と制 御ゲートの膜厚との間のカップリング比を大きくするためには、浮遊ゲートと制御ゲー ト間の容量を大きくすればよい。そのためには、浮遊ゲートの膜厚を厚くすればよい 力 浮遊ゲートの膜厚を厚くすると浮遊ゲートの下にある半導体層と浮遊ゲート間の 容量も大きくなつてしまい、結果としてカップリング比は低下してしまう。
[0014] そこで、本発明は、半導体層と浮遊ゲート間の容量を増やすことなぐカップリング 比を増加させることを課題とする。
課題を解決するための手段
[0015] 本発明は、基板上に柱状半導体層を備え、柱状半導体層の側面に平行に配置さ れる浮遊ゲートに関して、
(1)制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と上部 を覆うように形成されることで、カップリング比を増加させるか；
(2)制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、下部 を覆うように形成されることで、浮遊ゲート膜厚に依存する浮遊ゲート下の半導体層と 浮遊ゲートとの間の容量を無くし、半導体層と浮遊ゲート間の容量を増加させずに、 カップリング比の低下を起こさせな 、か；または、
[0016] (3)制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と上下 部とを覆うように形成されることにより、浮遊ゲートと制御ゲート間の容量を大きくする ことを可能にし、その結果、カップリング比を大きくさせる；
ことにより、上記課題を解決する不揮発性半導体記憶装置を提供する。
[0017] カゝくして、本発明によれば、基板上に柱状半導体層を備え、
浮遊ゲートが、柱状半導体層の側面に平行に配置され、
制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣 接する少なくとも他の 1面とを覆うように絶縁膜を介して形成されていることを特徴とす る不揮発性半導体記憶装置が提供される。
発明の効果
[0018] 本発明によれば、制御ゲートが、浮遊ゲートの上記の対向面と上部および/または 下部を覆うように形成されているため、半導体層と浮遊ゲート間の容量を増やすこと なぐ制御ゲートと浮遊ゲート間の容量だけを増やすことが可能となり、カップリング比 を従来の SGT型フラッシュメモリよりも大きくすることが可能となる。そのため、書き込 み特性が良くなり、理想的なサブスレツショルドスウィング Sの実現が可能となる。 図面の簡単な説明
[0019] [図 1]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 2]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 3]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 4a]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 4b]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である
[図 4c]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 5a]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 5b]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である
[0020] [図 6a]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 6b]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である
[図 6c]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 7]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 8]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 9a]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。
[図 9b]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である
[図 9c]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である。 圆 10a]本発明の実施例 1による不揮発性半導体記憶装置の概略工程断面図である
[0021] [図 10b]本発明の実施例 1による不揮発性半導体記憶装置の断面図である。
[図 11]本発明の実施例 2による不揮発性半導体記憶装置の断面図である。
[図 12]本発明の実施例 3による不揮発性半導体記憶装置の断面図である。
[図 13]本発明の実施例 4による不揮発性半導体記憶装置の断面図である。
[図 14]本発明の実施例 5による不揮発性半導体記憶装置の断面図である。
[図 15]本発明の実施例 6による不揮発性半導体記憶装置の断面図である。
[図 16]本発明の実施例 7による不揮発性半導体記憶装置の断面図である。
[0022] [図 17]従来の技術の不揮発性半導体記憶装置の断面図である。
[図 18]従来の技術のカップリング比を説明するための図である。
[図 19]従来の技術のカップリング比を説明するための図である。
[図 20]従来の技術のカップリング比を説明するための図である。
[図 21]本発明の技術のカツプリング比を説明するための図である。
[0023] [図 22]本発明の技術のカップリング比を説明するための図である。
[図 23]本発明の技術のカップリング比を説明するための図である。
[図 24]本発明の技術のカップリング比を説明するための図である。
[図 25]本発明の技術のカップリング比を説明するための図である。
[0024] [図 26]従来の技術による半導体装置と本発明による半導体記憶装置のカップリング 比を比較する図である。
[図 27]従来の技術による半導体装置と本発明による半導体記憶装置のカップリング 比を比較する図である。
[図 28]従来の技術による半導体装置と本発明による半導体記憶装置のカップリング 比を比較する図である。
[図 29]従来の技術による半導体装置と本発明による半導体記憶装置のカップリング 比を比較する図である。
符号の説明
[0025] 1 半導体基板 (p型） 2、 5、 13 シリコン酸ィ匕膜
3 シリコン酸ィ匕膜 (トンネル酸ィ匕膜）
4 ポリシリコン層（浮遊ゲート）
6 第 1半導体層 (チャネル、 p型）
7/8 第 2半導体層 (ソース拡散層、 n型) Z第 2半導体層（ドレイン拡散層、 n型）
9 シリコン酸ィ匕膜 (インターポリ絶縁膜）
10 シリコン窒化膜 (インターポリ絶縁膜）
11 ポリシリコン層（制御ゲート）
12 フォトレジスト膜
14 ビットライン
発明を実施するための最良の形態
[0026] 具体的には、本発明によれば、基板上に柱状半導体層を備え、浮遊ゲートが、柱 状半導体層の側面に平行に配置され、制御ゲートが、浮遊ゲートの柱状半導体層に 面する側とは反対の対向面と、これと隣接する浮遊ゲートの横幅方向の上部、下部ま たは上下部とを覆うように形成されて!ヽる不揮発性半導体記憶装置が提供される。
[0027] 本発明に使用できる半導体基板としては、特に限定されず、公知の基板をいずれ も使用できる。例えば、シリコン、ゲルマニウム等の元素半導体、およびシリコンゲル マニウム、 GaAs、 InGaAs、 ZnSe、 GaN等の化合物半導体によるバルタ基板等が 挙げられる。
[0028] また、表面に半導体層を有するものとしては、 SOI(Silicon on Insulator)基板、 SOS( Silicone on Sapphire)基板又は多層 SOI基板等の種々の基板、ガラスやプラスチック 基板上に半導体層を有するもの等が挙げられる。なかでもシリコン基板又は表面に シリコン層が形成された SOI基板等が好ましい。また、半導体基板は、 p型又は n型の 第 1の導電型を有している。
[0029] 次に、上記基板上に形成されている柱状半導体層は、基板を構成する材料と同一 又は異なる材料力もなつていてもよい。特に、同一の材料力もなることが好ましぐシリ コン力 なることがより好ましい。
[0030] 柱状半導体層の形状は、特に限定されず、円柱、角柱 (三角柱、四角柱、多角柱） 、円錐、角錐等の種々の形状が採用できる。また、柱状半導体層は、基板と同一の 導電型でも、異なる導電型を有していてもよい。
柱状半導体層の形成方法は、特に限定されず、公知の方法をいずれも使用できる 。例えば、ェピタキシャル法を用いて、基板上に半導体層を堆積させ、半導体層をェ ツチングすることで柱状半導体層を形成する方法、または基板をエッチングにより掘り 下げることにより柱状半導体層を形成する方法が挙げられる。
[0031] 上記の柱状半導体層の側面には、該側面と平行に浮遊ゲートが配置されている。
浮遊ゲートの横幅方向の上部または下部は、柱状半導体層に対して必ずしも垂直 方向にある必要はなく、任意に傾斜して 、てもよ 、。
また、浮遊ゲートの形成方法は特に限定されないが、例えば、堆積方法が挙げられ る。
[0032] 浮遊ゲートは、上記基板および/または上記柱状半導体層を構成する材料と同一 又は異なる材料力 なっていてもよぐ特に限定されないが、例えば上記のように堆 積方法により形成する場合、化学気相成長法により堆積させ易いポリシリコンが好ま しい。
なお、柱状半導体層と浮遊ゲートの間には、通常シリコン酸ィ匕膜のような絶縁膜が 形成されている。
[0033] また、制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、 これと隣接する少なくとも他の 1面とを覆うように絶縁膜を介して形成されている。 制御ゲートが浮遊ゲートを覆う割合は、特に限定されないが、制御ゲートが、浮遊 ゲートの対向面全面と、これと隣接する少なくとも他の 1面を部分的に、好ましくは半 分以上覆うように形成されるのが、カップリング比を大きくする観点力も好ましい。 制御ゲートの形成方法は特に限定されないが、例えば、堆積方法が挙げられる。
[0034] 制御ゲートを構成する材料は特に限定されず、例えば、ポリシリコン、アモルファス シリコン等の半導体、シリサイド、金属、高融点金属等が挙げられるが、例えば上記 のように堆積方法により形成する場合、化学気相成長法により堆積させ易！ヽポリシリ コンが好ましい。
なお、制御ゲートと浮遊ゲートとの間に形成されている絶縁膜 (インターポリ絶縁膜） としては、例えば、シリコン酸ィ匕膜からなるインターポリ絶縁膜、またはシリコン酸ィ匕膜
、シリコン窒化膜およびシリコン酸ィ匕膜の 3層力もなるインターポリ絶縁膜 (ONO膜)等 が挙げられる。
[0035] 更に、柱状半導体層の上部及び下部または半導体基板上には不純物拡散層が形 成することができる。この不純物拡散層のうち上部の拡散層は、ドレイン/ソース領域 として機能し、柱状半導体層の下部または半導体基板上に形成される拡散層はソー ス /ドレイン領域として機能する。柱状半導体層の下部拡散層は、柱状半導体層から 半導体基板上に延在して 、てもよ ヽ。
[0036] また、不純物拡散層が半導体基板上に形成されている場合は、柱状半導体層の根 本部分を除く半導体基板の上面の全面、または半導体基板状の浮遊ゲートおよび 制御ゲートの下部分を除く半導体基板上の周囲部分に形成されていてもよい。
[0037] なお不純物拡散層は、半導体基板及び柱状半導体層が、第 1導電型が n型の場合 は第 2導電型は p型を有し、柱状半導体層が、第 2導電型が p型の場合は第 1導電型 は n型を有することが好まし 、。
柱状半導体層の上部に形成される拡散層は当業者に公知の方法によりその表面 を露出させることにより、ビット線を形成することができる。
[0038] したがって、本発明によれば、基板上に柱状半導体層を備え、浮遊ゲートが、柱状 半導体層の側面に平行に配置され、制御ゲートが、浮遊ゲートの柱状半導体層に面 する側とは反対の対向面と上下部とを覆うように形成されている不揮発性半導体記 憶装置が提供される。
[0039] また、別の観点によれば、前記制御ゲートが、前記浮遊ゲートの対向面と上部とを 覆うように形成されている不揮発性半導体記憶装置も本発明の範囲に含まれる。
[0040] さらに、別の観点によれば、前記制御ゲートが、前記浮遊ゲートの対向面と下部と を覆うように形成されている不揮発性半導体記憶装置本発明の範囲に含まれる。 実施例
[0041] 以下、本発明の実施の形態について、図面を参照して詳細に説明する力 本発明 は、以下の実施例により何等制限されるものではない。
なお、以下の実施の形態を説明するための全ての図面において、同一の機能を有 する部材には同一の符号を付し、実施の形態の説明および各図においてその繰り返 しの説明は省略する。
[0042] 図 1〜図 10bは本発明による半導体基板上に存在する 1つの不揮発性半導体記憶 装置の製造方法を段階的に示す模式図である。
また、図 10b〜図 16は本発明により製造された不揮発性半導体記憶装置の構造を 示す模式図である。
[0043] さらに図 17〜図 20および図 21〜図 25は、それぞれ、従来技術による半導体装置 および本発明による半導体記憶装置の構造を示す模式図である。
これらの図においては、一例として、半導体基板上に形成される柱状半導体層が 円柱状であるものを示して 、る。
[0044] 実施例 1
工程 1 :
例えば、シリコンカゝらなる p型半導体基板 (1)に、熱酸化法により厚いシリコン酸化膜 ( 2)を形成する（図 1)。
[0045] 次に、リソグラフィと反応性イオンエッチング (RIE)技術により前記シリコン酸ィ匕膜を p 型半導体基板をエッチングするためのマスクとして形成する（図 2)。
[0046] その後、 RIE技術により p型半導体基板を、例えば、深さ 500nm程度削ることにより シリコン柱を形成する（図 3)。
[0047] 次に、ウエットエッチング技術によりシリコン柱上のエッチングマスクおよびシリコン 酸化物を除去する（図 4a)。そして、熱酸化技術による犠牲酸化とウエットエッチング 技術によりシリコン柱を細くする（図 4b)。
[0048] 工程 2 :
さらに、ゲート酸化を行い、シリコン柱の周囲を含む全表面にゲート酸ィ匕膜 (3)を形 成する（図 4c)。
[0049] 工程 3 :
その後、化学気相成長法 (CVD)技術によりポリシリコン層 (4)を堆積させる（図 5a)。 そして、熱酸ィ匕法により堆積したポリシリコン表面を酸ィ匕して酸ィ匕膜 (5)を形成する（図 5b)。 [0050] 工程 4 :
次に、ポリシリコン表面に形成された酸ィ匕膜を RIE技術により、ポリシリコンの側壁部 分だけが残るようにして他の部分を除去する（図 6a)。
[0051] 工程 5 :
さらに、ウエットエッチング技術によりポリシリコンを削り（図 6b)、浮遊ゲートを形成 する。
なお、この工程において、半導体基板上に複数のメモリセルが存在する場合は、隣 のメモリセルと切り離されて浮遊ゲートがそれぞれ形成される。
その後、ウエットエッチング技術によりポリシリコンの内側以外のシリコン酸ィ匕物を全 て剥離する（図 6c)。
[0052] 工程 6 :
次に、斜めイオン注入により、リン (P)イオンをシリコン柱に注入し、メモリのソース/ド レインとなる拡散層 (7/8)を形成することにより、チャネル、ソース/ドレインカゝらなる第 1 および第 2の半導体層 (6〜8)を形成する（図 7)。
上記のイオン注入の際に、シリコン酸ィ匕膜およびポリシリコン膜がマスクとして機能 し、メモリのチャネル部分 (6)が自己整合的に形成される。
[0053] 形成されたメモリのチャネルの y軸方向の長さがチャネル長となる。
なお、上記のチャネルの長さは、図 6a〜図 6cの各工程で示されたポリシリコン酸化 膜の RIEと、ポリシリコンのウエットエッチングとにより容易に調節できる。
[0054] 工程 7 :
その後、上記の半導体層上に、 CVD技術によりシリコン酸ィ匕物 (9)、シリコン窒化物（ 10)、シリコン酸ィ匕物 (9)を、それぞれこの順に堆積させることにより、浮遊ゲートと制御 ゲート間に 3層の絶縁膜 (インターポリ絶縁膜、 ONO膜)を形成する（図 8)。
ここで、上記の 3層力もなる ONO膜の替わりに、 1層のシリコン酸ィ匕物力もなるインタ 一ポリ絶縁膜を形成することもできる。
[0055] 工程 8 :
次に、上記で形成されたシリコン酸ィ匕物の表面上に CVD技術によりポリシリコン層 (1 1)を堆積させて、化学機械研磨 (CMP)技術によりこのポリシリコンの表面を平坦ィ匕す る（図 9a)。
[0056] 工程 9 :
次いで、リソグラフィと RIE技術により制御ゲートの側面を成形する（図 9b)。その後、 さらに RIE技術によりポリシリコンを成形することにより制御ゲートの上部を形成して図 9cに示す構造物を得る。
[0057] 工程 10 :
さらに、得られた構造物上の表面上にシリコン酸ィ匕物 (13)を CVD技術により堆積さ せる。この工程により、半導体基板上に複数のメモリセルが存在する場合は、隣のメ モリセルと絶縁できる。
[0058] 工程 11 :
次いで、 CMP技術により構造物の上部のシリコン、シリコン酸ィ匕物およびシリコン窒 化物を削ることにより、ドレイン部分を露出させる（図 10a)。
[0059] 工程 12 :
その後、 CVD技術とリソグラフィによりビットライン (14)を形成することにより、制御ゲ ートが、前記浮遊ゲートの対向面と上下部とを覆うように形成されている不揮発性半 導体記憶装置が提供される（図 10b)。
[0060] このようにして得られた半導体装置は、チャネル部分がフローティングになっておら ず、また、浮遊ゲート下部の制御ゲートを挟まずにチャネル部分と平行に配置されて いるため、メモリセル以外にも、トランジスタ部分を有している。
[0061] 図 11〜図 16はそれぞれ、図 10b (実施例 1)に示す不揮発性半導体記憶装置の製 造方法において、製造条件を少し変えることにより得られる本発明の異なる実施の形 態の不揮発性半導体記憶装置の製造例を示す。
[0062] 実施例 2
実施例 1において、工程 5における条件を変えることにより n型ドレイン拡散層と n型 ソース拡散層との間に p型チャネル力 浮遊ゲートとほぼ同じ長さに形成された図 11 に示す半導体記憶装置が得られる。
[0063] このようにして得られた半導体記憶装置は、チャネル部分がフローティングになって おり、拡散層が浮遊ゲート下部の制御ゲートの横にあるため、トランジスタ部分を有し ていない。
[0064] 実施例 3
次に、実施例 1において、工程 5における条件を変えることにより n型ドレイン拡散層 と n型ソース拡散層との間に p型チャネルが、浮遊ゲート長さより長く形成された図 12 に示す半導体記憶装置が得られる。
[0065] このようにして得られる半導体記憶装置は、チャネル部分がフローティングになって おり、また、浮遊ゲート下部の制御ゲートが浮遊ゲートを挟まずにチャネル部分と平 行に配置されているため、メモリセル以外にも、トランジスタ部分を有している。
[0066] 実施例 4
実施例 1の工程 7において、シリコン酸ィ匕膜だけを堆積させること以外は、実施例 1 と同様にしてインターポリ絶縁膜が 1層のシリコン酸ィ匕膜のみ力もなる図 13に示す半 導体記憶装置が得られる。
[0067] このようにして得られる半導体記憶装置は、実施例 1で得られる半導体記憶装置の ONO膜をシリコン酸ィ匕膜のみに変えたものであり、そのカップリング比は、実施例 1 の半導体記憶装置に比べ低下するが、製造工程数を減少させることができる。
[0068] 実施例 5
実施例 1の工程 4において、シリコン酸ィ匕膜およびポリシリコンを、 RIE技術に付して 、半導体基板上にゲート酸化膜を介して配置される浮遊ゲートを形成する。浮遊ゲ ートの厚さはポリシリコンの厚さと実質的に同じである。
次いで工程 7に付して制御ゲートを形成する。次に、制御ゲートをマスクとしてソー ス Zドレイン拡散層形成部分を露出させる。その後、工程 6に付して、柱状半導体層 の上部および浮遊ゲートと制御ゲートの下部分を除く半導体基板の周囲部分にメモ リのドレイン/ソース拡散層を形成する。その後、工程 11と 12の処理に付すことにより 、制御ゲートが、前記浮遊ゲートの対向面と上部とを覆うように形成され、かつ、該浮 遊ゲートと制御ゲートの下が、 p型チャネルからなり、このチャネルの制御ゲートの下 より外側に n型ソース拡散層が形成されている図 14に示す半導体記憶装置が得られ る。
[0069] このようにして得られる半導体記憶装置は、浮遊ゲートの側面と上部に制御ゲート を有するものであり、実施例 1の半導体記憶装置と比べカツプリング比は低下するが
、製造工程数を減少させることができる。
[0070] 実施例 6
実施例 1の工程 9において、浮遊ゲートの上部に形成されるインターポリ絶縁膜が 露出するまでエッチングする。次いで工程 10、 11および 12の順に処理して、制御ゲ ートが、前記浮遊ゲートの対向面と下部とを覆うように形成され、かつ、該制御ゲート の下は、 p型チャネルからなり、このチャネルの制御ゲートの下より外側に n型ソース 拡散層が形成されて!、る図 15に示す半導体記憶装置が得られる。
[0071] このようにして得られる半導体記憶装置は、浮遊ゲートの側面と下部に制御ゲート を有するものであり、実施例 1の半導体記憶装置と比べカツプリング比は低下するが 、製造工程数を減少させることができる。
[0072] 実施例 7
実施例 1の工程 1の後に、基板に対して垂直イオン注入により、リン (P)イオンをシリ コン柱および基板表面に注入し、メモリのソース/ドレイン拡散層 (7/8)を形成し、次い で、工程 6を除き、実施例 1と同様にして工程 2以降の処理に付し、図 16に示す半導 体記憶装置が得られる。
[0073] このようにして得られる半導体記憶装置は、浮遊ゲート上部にもトランジスタ部分を 有しており、メモリセル以外のトランジスタ部分が浮遊ゲート下部のみにあった実施例 1の半導体記憶装置に比べ、同面積を上げることなぐより信頼性を上げることができ る。
[0074] 次に、従来の技術とカップリング比の増加を実現するための本発明の技術との違い を、図 12を用いて説明する。図 12は、本発明による不揮発性半導体記憶装置のうち 、最も高いカップリング比を有する半導体記憶装置を示している。この装置において 、浮遊ゲートが、柱状半導体層の側面に平行に配置され、制御ゲートが、浮遊ゲート の柱状半導体層に面する側とは反対の対向面と、これと隣接する浮遊ゲートの上部 および下部が、絶縁膜 (インターポリ絶縁膜)を介し、覆われた構造を有している。
[0075] なお、説明上：
1) 浮遊ゲートと第二半導体層が重なるオーバーラップ部分はない： 2) 浮遊ゲートと制御ゲートの間の容量における、コーナー部分の容量は無視できる : 3) 浮遊ゲートの前記の対向面と制御ゲートが重なっている部分の長さは、チヤネ ル長と同じ：
ものと仮定する。
[0076] まず、従来の技術について図 17〜図 20を用いて説明する。
従来の技術における総トンネル酸ィ匕膜容量 (以下 C )は、円筒形の形状をした容
oxl
量 C (図 19)と並行平板容量 C (図 20)が並列接続されたものと見なすこと oxl-siae ox i -under
ができる。
[0077] ここで図 18に示しているように、シリコン柱の柱半径（以下、 Rとする）、トンネル酸ィ匕 膜厚 (以下、 T とする）、浮遊ゲート膜厚 (以下、 Tとする）、インターポリ絶縁膜厚 (
ox fg
以下、 Tとする）、ゲート長（以下、 Lとする）、円周率 (以下、 πとする）およびシリコン 酸化物の誘電率 (以下、 とする）を用いると、円筒形の形状をした容量 (C )と
oxl— side 平行平板容量 (C )は、それぞれ以下の式:
oxl-under
[0078] [数 1]
Figure imgf000016_0001
で表されるので、総トンネル酸化膜容量 (c ま、式
[0079] [数 2]
Figure imgf000016_0002
で表される。
また、インターポリ絶縁膜容量 (以下、 C.一,とする）は、図 19に示す円筒形の形状を した容量のみなので上記で定義した π、 、 L、 R、 T 、 T、 Tを用いることにより、 式：
[0080] [数 3]
Figure imgf000017_0001
で表される。
[0081] 次に、本発明の技術について図 21〜図 25を用いて説明する。本発明におけるトン ネル酸化膜容量 (以下、 C とする）は、図 23に示す円筒形の形状をした容量のみな
0x2
ので、図 21に示している L、R、Tならびに πおよび ε を用いると、式：
ox ΟΧ
[0082] [数 4]
Figure imgf000017_0002
で表される。
[0083] また、総インターポリ絶縁膜容量 (以下、 C とする）は、円筒形の形状をしたインタ
ip2
一ポリ絶縁膜の容量 (以下、 C とする）（図 23)と、並行平板状のインターポリ絶縁
ιρ2 - side
膜容量 (以下、 C とする）（図 21)が並列接続されたものと見なすことができる。 すなわち、総インターポリ絶縁膜容量は、 C =C +C となる。
ip2 ip2 - side ιρ2 - under
[0084] しかしながら、 C は、前記 ONO膜は 3層からなっている。そこで、図 21および
ιρ2 - side
図 25に示す L、R、T
OX、Τ
fg、 π、 ε を用い、かつインターポリ絶縁膜の内側のシリコ
ox
ン酸ィ匕膜厚およびその容量をそれぞれ T および C1とし、中間のシリコン窒化膜厚
ipl
およびその容量をそれぞれ T および C2とし、シリコン窒化膜厚の誘電率を ε とし
ip2 SiN
、そして外側のシリコン酸ィ匕膜厚およびその容量をそれぞれ T および C3とすると、
ip3
Cl、 C2および C3は、式：
[0085] [数 5] C1 および
Figure imgf000018_0001
τιευχ1
C3
T
' φ3
in 1十-
^Tax+TfK +T.+T2 で表される。
[0086] 一方、円筒形の形状をしたインターポリ絶縁膜の容量 C は、 ONO膜の容量の
ιρ2 - side
直列合成容量と見なすことができるので、 C は、式：
ιρ2 - side
[数 6]
C\-C2-C3
φ2 ide
C\-C2 + C2~C3 + C3-C\ で表される c
[0087] 他他力方、並行平板形の ONO膜の容! は、前記 C と同様にして、式:
under oxl-under
[数 7]
C φ2 -under
Figure imgf000018_0002
で表される。
なお、同式中において Τ 'は 3層からなる ONO膜をシリコン酸ィ匕膜に換算した膜厚
ip
を意味する。
[0088] したがって、総インターポリ絶縁膜容量は、式：
[数 8]
Figure imgf000018_0003
で表される。
[0089] 次に、以下の試験例に示すように柱直径およびゲート長を変えて、従来の技術によ り製造した半導体記憶装置（図 17)と本発明の実施例 3による半導体記憶装置（図 1 2)との間にお 、てカップリング比の比較を行なった。
なお、カップリング比は、トンネル酸ィ匕膜容量とインターポリ絶縁膜容量との比、す なわち、インターポリ絶縁膜容量をトンネル酸ィ匕膜容量で割って算出した。
以下の試験例で製造した各半導体記憶装置について、上記のようにして計算して 比較した結果を図 26〜図 29に示す。
[0090] 試験例 1
非特許文献 1で実際に試作された柱直径 R = 300nmとゲート長 L = 520nmの半 導体記憶装置と、同条件の本発明の実施例 3による半導体記憶装置（図 12)による 半導体記憶装置に関して、浮遊ゲート膜厚の変化によるカップリング比の変化を比 較して表したグラフを図 26に示す。
[0091] なお、このグラフにぉ 、て、縦軸はカップリング比を、横軸は浮遊ゲート膜厚 Tを示 fg している。
このグラフから本発明による半導体記憶装置は、従来技術によるものよりカップリン グ比が大きぐその差は、浮遊ゲート膜厚を厚くすればするほど、さら〖こ大きくなること が判った。
[0092] 試験例 2
試験例 1と同様に、柱直径 R= 300nmとゲート長 L = 50nmの半導体記憶装置を、 従来技術と本発明により作成して比較した結果を図 27に示す。
[0093] 試験例 3
試験例 1と同様に、柱直径 R = 50nmとゲート長 L = 520nmの半導体記憶装置を、 従来技術と本発明により作成して比較した結果を図 28に示す。
[0094] 試験例 4
試験例 1と同様に、柱直径 R= 50nmとゲート長 L= 50nmの半導体記憶装置を、 従来技術と本発明により作成して比較した結果を図 29に示す。
[0095] 以上の、試験例の結果から、本発明による不揮発性半導体記憶装置において、浮 遊ゲートの膜厚、すなわち Tが厚くなるほど、従来技術による半導体記憶装置との間 fg
のカップリング比の差が大きくなることが判る。 [0096] これは、従来技術による半導体記憶装置では、 Tを厚くすることによりトンネル酸ィ匕
fg
膜容量 C が増加するが、本発明による半導体記憶装置では、 Tを厚くすることによ
oxl fg りインターポリ絶縁膜容量 C が増加する効果に基づくものと考えられる。
ip2
産業上の利用可能性
[0097] 本発明によれば、制御ゲートが浮遊ゲートの上下にあるため、半導体層と浮遊ゲー ト間の容量を増やすことなぐ制御ゲートと浮遊ゲート間の容量だけを増やすことが可 能となり、カップリング比を従来の SGT型フラッシュメモリよりも大きくすることが可能と なる。そのため、書き込み特性が良くなり、理想的なサブスレツショルドスウィング Sの 実現が可能となる。

Claims

請求の範囲
[1] 基板上に柱状半導体層を備え、
浮遊ゲートが、柱状半導体層の側面に平行に配置され、
制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣 接する少なくとも他の 1面とを覆うように絶縁膜を介して形成されている不揮発性半導 体記憶装置。
[2] 前記制御ゲートが、前記浮遊ゲートの対向面と、該対向面と隣接する浮遊ゲートの 横幅方向の上部、下部または上下部とを覆うように形成されて!、る請求項 1に記載の 不揮発性半導体記憶装置。
[3] 前記制御ゲートが、前記浮遊ゲートの対向面と上下部とを覆うように形成されている 請求項 1に記載の不揮発性半導体記憶装置。
[4] 前記制御ゲートが、前記浮遊ゲートの対向面と上部とを覆うように形成されている請 求項 1に記載の不揮発性半導体記憶装置。
[5] 前記制御ゲートが、前記浮遊ゲートの対向面と下部とを覆うように形成されている請 求項 1に記載の不揮発性半導体記憶装置。
[6] 前記絶縁膜が、 1層のシリコン酸ィ匕膜、またはシリコン酸ィ匕膜、シリコン窒化膜およ びシリコン酸ィ匕膜の 3層により構成されて 、る請求項 1に記載の不揮発性半導体記 憶装置。
[7] 第 1導電型の半導体基板に柱状半導体層を形成する工程と、
該柱状半導体層の側面に平行に浮遊ゲートを配置する工程と、
該浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する少 なくとも他の 1面とを覆うように絶縁膜を介して制御ゲートを形成する工程とを含む不 揮発性半導体記憶装置の製造方法。
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