TWI608596B - 具有可交換閘極/通道之電晶體的記憶體元件與其製造方法 - Google Patents

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Description

具有可交換閘極/通道之電晶體的記憶體元件與其製造方法
本發明是有關於一種記憶體元件與其製造方法，且特別是有關於一種具有可交換閘極/通道之電晶體的記憶體元件與其製造方法。
電子抹除式可程式化唯讀記憶體（Electrically-erasable programmable read-only Memory, EEPROM）擁有隨機位元操作（random-bit operation）且在某些應用中是理想的。然而，由於大的雙電晶體（2T）設計以及大的操作電壓，電子抹除式可程式化唯讀記憶體（EEPROM）無法擴充。因此，電子抹除式可程式化唯讀記憶體係進化為快閃結構（flash structure），其中單電晶體（1T）陣列與區塊抹除方法允許裝置進行擴充。
然而，1T快閃結構之區塊抹除方法放棄了EEPROM的隨機存取特性。在NAND快閃結構中，串聯的NAND串列不可避免地使讀取電流變得非常小（小於500 nA），導致相當慢的讀取速度。
理想上，若快閃（電荷儲存）裝置可設計為具有隨機存取寫入/抹除、高讀取速度以及高度擴充性與可堆疊性，那麼這樣的三維EEPROM裝置相較於新興的例如PCRAM與ReRAM等記憶體元件，將更具有競爭性。
本發明係有關於一種記憶體元件與其製造方法，其為一種新穎的三維EEPROM陣列，可提供如三維堆疊的擴充性，並透過一種新穎的可交換閘極/通道三維電晶體達到此概念。
根據本發明之一方面，提出一種記憶體元件，包括一底導電線、一堆疊結構、一側氧化層、一介電層以及一側半導體層。堆疊結構設置於底導電線上。堆疊結構包括一第一半導體層、一第二半導體層及多數氧化層。第二半導體層設置於第一半導體層之上。多數氧化層第一半導體層與第二半導體層交互堆疊。側氧化層設置於第一半導體層之兩側壁。介電層設置於堆疊結構上。側半導體層設置於介電層上。
根據本發明之另一方面，提出一種記憶體元件的製造方法，包括以下步驟。形成多數條底導電線。交互堆疊多數個半導體層與氧化層於底導電線上。蝕刻半導體層與氧化層以形成多數個堆疊結構，其中每個堆疊結構包括一第一半導體層與一第二半導體層，第二半導體層設置於第一半導體層之上。形成一側氧化層於第一半導體層之兩側壁。形成一介電層於堆疊結構上。形成一側半導體層於介電層上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。
第1A圖繪示本發明一實施例之記憶體元件100之立體結構與其部分等效電路圖。第1B圖繪示本發明實施例之記憶體元件100的俯視圖。須注意的是，在後續圖式中，部分元件可能被省略，以便更清楚地說明其他元件之間的關係。舉例來說，第1A圖中省略了部分氧化層22。
如第1A與1B圖所示，記憶體元件100可包括底導電線12與堆疊結構，堆疊結構設置於底導電線12上。在第1A圖中，有兩個堆疊結構設置於底導電線12上。然而，堆疊結構與底導電線12之數量並未限定於如第1A圖所繪示。
在一實施例中，每一堆疊結構包括一第一半導體層14、一第二半導體層16及多數氧化層22，第二半導體層16設置於第一半導體層14之上，多數氧化層22與第一半導體層14及第二半導體層16交錯堆疊。
此外，記憶體元件100可更包括一側氧化層24、一介電層28、一側半導體層18、多數接點（contact）19及一頂導電線30，側氧化層24設置於第一半導體層14的兩側壁上，介電層28設置於堆疊結構上，側半導體層18設置於介電層上，接點19電性連接於第二半導體層16，頂導電線30電性連接於多數接點19的其中之一。
在本實施例中，頂導電線30可設置為與底導電線12平行，且頂導電線30可由金屬所形成，而底導電線12可由多晶矽（polysilicon）所形成。舉例來說，底導電線12可為一底位元線（bottom bit line, BBL），例如BBL n、BBL n+1；頂導電線30可為一頂位元線（ML1 BL），例如ML1 BL n、ML1 BL n+1、ML1 BL n+2。
在此，第一半導體層14、側氧化層24、介電層28及側半導體層18定義一底選擇閘極（select-gate, SG）電晶體（VC記憶胞）；第二半導體層16、介電層28及側半導體層18定義一頂記憶胞（VG記憶胞）。此外，第一半導體層14可形成底選擇閘極電晶體的字元線（WL）（選擇閘極），而第二半導體層16可形成頂記憶胞的源極/汲極部165，接點19可直接接觸源極/汲極部165。
在本實例中，底導電線12的導電型與第一半導體層14之導電型不同。舉例來說，底導電線12可由N型多晶矽所形成，而第一半導體層14可由P型多晶矽所形成。
再者，第二半導體層16與側半導體層18可由未摻雜（undoped）多晶矽所形成。在本實施例中，側半導體層18可連接底導電線12。
在一實施例中，記憶體元件100之介電層28可為一多層結構（multi-layer structure）。舉例來說，介電層28可為一ONO結構。在某些實施例中，側氧化層24的厚度可為大約10 nm。
因此，頂記憶胞（VG記憶胞）可具有雙重閘極（double gate），且為一SONOS型電荷捕捉元件，可於記憶狀態儲存電子/電洞。底選擇閘極電晶體（VC記憶胞）可續有較厚的閘極氧化層（gate oxide, GOX），此閘極氧化層係由側氧化層24與介電層28（薄膜混合）所形成，以在操作過程中維持高電壓而不會產生臨限電壓偏移（V tshift）。
在本實施例中，側半導體層18可作為底選擇閘極電晶體的一垂直通道（vertical channel, VC），但作為頂記憶胞的等效垂直閘極（vertical gate, VG）。也就是說，記憶體元件100可由兩個電晶體所組成：頂部為具有水平通道的VG記憶胞，而底部為具有垂直通道的VC記憶胞。此外，底選擇閘極電晶體為一長通道（大於0.6 µm）元件，以維持高電壓。
第2A圖繪示記憶體元件100與其在讀取操作期間的等效電路。第2B圖繪示記憶體元件100與其在程式化操作期間的等效電路。第2C圖繪示記憶體元件100與其在抹除操作期間的等效電路。
如第2A圖所示，可選擇交錯之對應的字元線（選擇閘極）與位元線，以選擇一記憶胞（第2A圖中虛線圈起的記憶胞）進行讀取。因此，只有選擇的記憶胞之側半導體層18具有足夠的電位（V ref約為3 V，定義為一參考電壓，介於程式化與抹除狀態之V t之間），可作為頂VG記憶胞的等效閘極電壓。讀取電流可由兩個相鄰的頂導電線（ML1 BL n與ML1 BL n+1）讀出，對於VG記憶胞而言係排列於一虛擬接地（virtual-ground）NOR型態陣列中。
由於記憶胞於一虛擬接地陣列中，每個單一記憶胞可直接被讀出，預測讀取電流為10~20 µA。可實現NOR型態快閃元件感測速度小於100 nsec延遲（T read＜ 100 nsec）。
如第2B圖所示，選擇一記憶胞（第2B圖中虛線圈起的記憶胞）進行程式化，其對應之兩個相鄰的頂導電線（ML1 BL n與ML1 BL n+1）之電壓為0 V，而其他頂導電線為浮動（floated）。對應之字元線（選擇閘極）可為+22 V，而對應之底導電線（BBL n）可為+18 V，以進行+FN程式化（+FN programming）。對於選擇的記憶胞，共用雙閘極（底VC記憶胞的薄通道）因此為+18 V，可進行頂VG記憶胞的+FN程式化。在本實施例中，程式化時間可少於300 nsec。
如第2C圖所示，選擇一記憶胞（第2C圖中虛線圈起的記憶胞）進行抹除，所有頂導電線之電壓為+18 V；對應字元線（選擇閘極）的電壓可為+3.3 V，而未選擇的字元線可為0 V；選擇的底導電線（BBL n）電壓可為0 V，而未選擇的底導電線（BBL’s，例如BBL n+1）可為+3.3 V。
未選擇記憶胞之側半導體層18（薄多晶矽閘極）可為浮動，且透過頂導電線（頂位元線）自我升壓（self-boosted）以抑制抹除。對選擇的記憶胞，側半導體層18（薄垂直多晶矽通道）可為接地（0 V），因而可造成-FN抹除（-FN erasing）。對未選擇的底導電線，側半導體層18（薄垂直多晶矽通道）因為選擇閘極關閉（turned-off）而自我升壓。對未選擇的字元線，因為閘極關閉，側半導體層18（薄垂直多晶矽通道）也自我升壓。
-FN抹除速度略低於+FN程式化，這是由於SONOS型電荷捕捉元件其FN抹除速度通常低於+FN程式化。位元抹除速度可為大約100 µsec。
依據記憶體元件100的讀取操作、程式化操作及抹除操作，由於底選擇閘極電晶體提供了穩健的陣列選擇，可實現真正的隨機存取（位元程式化/抹除）。底選擇閘極電晶體可設計為具有一長通道（大於0.6 µm）元件，以維持高電壓而不會浪費空間。
第3A至3I圖繪示本發明之記憶體元件100的一製造實施例。須注意的是，某些元件可能被省略，以更清楚地描繪其他元件之間的關係。
如第3A圖所示，形成多數底導電線12。接著，交錯堆疊多數半導體層13與氧化層21於底導電線12上。
如第3B圖所示，蝕刻半導體層13與氧化層21，蝕刻製程停止於底導電線12，以形成多數堆疊結構10。在本實施例中，每一堆疊結構10可包括一第一半導體層14與一第二半導體層16，第二半導體層16設置於第一半導體層14之上。此外，氧化層22可與第一半導體層14及第二半導體層16交錯堆疊。
如第3C圖所示，形成氧化層23於堆疊結構10的側壁。在一實施例中，每一氧化層的厚度可為大約10 nm。在此，氧化層23可做為閘極氧化層，以增加一底選擇閘極記憶胞（在後續步驟中形成）的等效氧化厚度（equivalent oxide thickness, EOT），可維持高電壓而不會產生充電效應（charging effect）。
如第3D圖所示，填充聚合物層40於多數堆疊結構10之間。在一實施例中，聚合物層40可由類似光刻材料所形成。
接著，蝕刻部分聚合物層40與位於堆疊結構10之側壁的氧化層23，使第二半導體層16的側壁可被裸露，如第3E圖所示。也就是說，可形成一側氧化層24於第一半導體層14的兩側壁。在此，可執行等向蝕刻製程（isotropic etching process）或濕式蝕刻製程（wet etching process），以回蝕（etch back）位於第二半導體層16之側壁的氧化層23。
如第3F圖所示，移除聚合物層40。接著，形成一介電層28於堆疊結構10上。在本實施例中，介電層28可為一多層結構，多層結構例如包括ONO結構。
如第3G圖所示，形成一側半導體層18於介電層28上。在本實施例中，側半導體層18可由以下步驟（未繪示）所形成。首先，沉積半導體材料於多數堆疊結構10上。在此，半導體材料的厚度可為大約5 nm。接著，蝕刻部分介電層28與半導體材料以分開多數堆疊結構10。最後，再次沉積半導體材料以形成側半導體層18，側半導體層18電性連接於底導電線12。類似地，再次沉積之半導體材料的厚度可為大約5 nm。
如第3H圖所示，蝕刻部分側半導體層18、部分介電層28與部分氧化層22，以曝露第二半導體層16的部分頂表面。在此步驟中，可隔離每個底選擇閘極電晶體的側半導體層18（垂直通道）。
如第3I圖所示，形成多數接點19於第二半導體層16曝露的部分頂表面。在此，接點19可同時進行N +植入（N +implant），以定義源極/汲極部165。
接著，形成多數頂導電線30，頂導電線30電性連接於接點19的其中之一。結果可形成如第1A、1B圖所示之半導體元件100。
本發明並未限制於第1A、1B圖所示之半導體元件100。第4圖繪示本發明另一實施例之記憶體元件101的立體結構與其部分等效電路圖。在此實施例中，記憶體元件101可包括一第一堆疊結構10-1與一第二堆疊結構10-2，第一堆疊結構10-1與第二堆疊結構10-2個別包括多數連接墊166，連接墊166設置於第一堆疊結構10-1與第二堆疊結構10-2之間。
如第4圖所示，連接墊166可連接第一堆疊結構10-1之第二半導體層16至第二堆疊結構10-2之第二半導體層16。
此外，記憶體元件101之頂導電線30’，例如ML2 BL n(S1), ML2 BL n+1(S2), ML2 BL n+2(S1), ML2 BL n+3(S2)，相較於第1A圖中記憶體元件100之頂導電線30具有兩倍密度（double density）。
在此，導電線30’之兩倍密度可用於解碼兩層記憶胞（記憶胞(S1)與記憶胞(S2)），而連接墊166可用於解碼兩層記憶胞的源極/汲極部165。再者，底閘極電晶體的垂直通道可直接作為連接兩層記憶胞的閘極。
依據本發明上述實例，可達成第1A圖之位元線距（bit line pitch）約為80 nm（或第4圖之半線距40 nm），而字元線距（word line pitch）約為80 nm的設計規範（design rule）。
在某些實施例中，字元線距可能受限於介電層28的厚度（約15 nm）與側半導體層18的厚度（約10 nm）。此外，記憶胞（VG記憶胞）的通道長度可為大約50 nm。這樣的一種高密度EEPEOM可達到一層設計（例如第1A圖中的記憶體元件100），晶片尺寸100 mm 2內具有16 Gb的密度（Single-Level Cell, SLC）。再者，在元件最佳化後，SLC操作可允許程式化/抹除循環耐久性（P/E cycling endurance）大於100K。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、101‧‧‧記憶體元件 10‧‧‧堆疊結構 10-1‧‧‧第一堆疊結構 10-2‧‧‧第二堆疊結構 12‧‧‧底導電線 13‧‧‧半導體層 14‧‧‧第一半導體層 16‧‧‧第二半導體層 165‧‧‧源極/汲極部 166‧‧‧連接墊 18‧‧‧側半導體層 19‧‧‧接點 21、22、23‧‧‧氧化層 24‧‧‧側氧化層 28‧‧‧介電層 30‧‧‧頂導電線 40‧‧‧聚合物層 BBLn、BBLn+1‧‧‧底位元線 ML1 BLn、ML1 BLn+1、ML1 BLn+2‧‧‧頂位元線 X、Y、Z‧‧‧座標軸 X、Y、Z‧‧‧座標軸 BL‧‧‧位元線 SG‧‧‧選擇閘極 WL‧‧‧字元線
第1A圖繪示本發明一實施例之記憶體元件之立體結構與其部分等效電路圖。 第1B圖繪示本發明實施例之記憶體元件的俯視圖。 第2A圖繪示記憶體元件與其在讀取操作期間的等效電路。 第2B圖繪示記憶體元件與其在程式化操作期間的等效電路。 第2C圖繪示記憶體元件與其在抹除操作期間的等效電路。 第3A至3I圖繪示本發明之記憶體元件的一製造實施例。 第4圖繪示本發明另一實施例之記憶體元件的立體結構與其部分等效電路圖。
100‧‧‧記憶體元件
12‧‧‧底導電線
14‧‧‧第一半導體層
16‧‧‧第二半導體層
165‧‧‧源極/汲極部
18‧‧‧側半導體層
19‧‧‧接點
22‧‧‧氧化層
24‧‧‧側氧化層
28‧‧‧介電層
30‧‧‧頂導電線
BBLn、BBLn+1‧‧‧底位元線
ML1 BLn、ML1 BLn+1、ML1 BLn+2‧‧‧頂位元線
X、Y、Z‧‧‧座標軸
BL‧‧‧位元線
SG‧‧‧選擇閘極
WL‧‧‧字元線

Claims (10)

  1. 一種記憶體元件，包括： 一底導電線； 一堆疊結構，設置於該底導電線上，該堆疊結構包括： 　　一第一半導體層； 　　一第二半導體層，設置於該第一半導體層之上；及 　　複數氧化層，與該第一半導體層與該第二半導體層交互堆疊； 一側氧化層，設置於該第一半導體層之兩側壁； 一介電層，設置於該堆疊結構上；以及 一側半導體層，設置於該介電層上。
  2. 如申請專利範圍第1項所述之記憶體元件，更包括： 複數個接點，電性連接於該第二半導體層；及 一頂導電線，電性連接於該些接點的其中之一； 其中該第二半導體層定義複數個源極/汲極部，且該些接點直接接觸該些源極/汲極部。
  3. 如申請專利範圍第1項所述之記憶體元件，其中該底導電線由N型多晶矽所形成，該第一半導體層由P型多晶矽所形成，該側半導體層由未摻雜多晶矽所形成。
  4. 如申請專利範圍第1項所述之記憶體元件，其中該側氧化層的厚度為10 nm。
  5. 如申請專利範圍第1項所述之記憶體元件，其中該第一半導體層、該側氧化層、該介電層及該側半導體層定義一底選擇閘極電晶體，該第二半導體層、該介電層及該側半導體層定義一頂記憶胞。
  6. 如申請專利範圍第1項所述之記憶體元件，更包括： 複數個該堆疊結構，該些堆疊結構包括一第一堆疊結構與一第二堆疊結構，該第一堆疊結構與該第二堆疊結構個別包括複數第二半導體層；及 複數連接墊，設置於該第一堆疊結構與該第二堆疊結構之間； 其中該些連接墊連接該第一堆疊結構之第二半導體層至該第二堆疊結構之第二半導體層。
  7. 一種記憶體元件的製造方法，包括： 形成複數條底導電線； 交互堆疊複數個半導體層與氧化層於該些底導電線上； 蝕刻該些半導體層與氧化層以形成複數個堆疊結構，其中每該堆疊結構包括一第一半導體層與一第二半導體層，該第二半導體層設置於該第一半導體層之上； 形成一側氧化層於該第一半導體層之兩側壁； 形成一介電層於該些堆疊結構上；以及 形成一側半導體層於該介電層上。
  8. 如申請專利範圍第7項所述之製造方法，更包括： 蝕刻部分側半導體層、部分介電層與部分氧化層，以曝露該第二半導體層之部分頂表面； 形成複數接點於該第二半導體層被曝露之部分頂表面；及 形成複數條頂導電線電性連接於該些接點的其中之一。
  9. 如申請專利範圍第7項所述之製造方法，其中形成該側氧化層的步驟包括： 形成氧化層於該些堆疊結構的側壁； 將聚合物層填入該些堆疊結構之間； 蝕刻部分該聚合物層與位於該些堆疊結構之側壁的部分氧化層，以曝露該第二半導體層之側壁；及 移除該聚合物層。
  10. 如申請專利範圍第7項所述之製造方法，其中形成該側半導體層的步驟包括： 沉積半導體材料於該些堆疊結構上； 蝕刻部分該介電層與半導體材料，以分開該些堆疊結構；及 再次沉積半導體材料以形成該側半導體層，該側半導體層電性連接於該些底導電線。
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