JP4890435B2 - 不揮発性メモリ及びその制御方法 - Google Patents
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Description
図1(a)を参照すると、破線で囲んだ領域が単一セル10の領域である。この単一セル10は、この図の縦方向に延在しそれぞれがバイアス印加用の電極17、18を備えている2本のビットライン13(BL1)、14(BL2)と、図中の横方向に延在する1本のワードライン15(WL1)とが交差する領域に設けられている。この単一セル10は2ビットの多値セルであり、符号11および12で示した2つの電荷蓄積領域を備えている。なお、符号16(WL2)で示したワードラインは、単一セル10の図中下方に隣接して設けられている不図示の単一セルに接続されている。
本発明においては、単一セル当たりの記憶容量を増加させるために、従来の構造ではワードライン下に設けられるONO膜(の窒化膜)のソース/ドレイン近傍の2つの領域を電荷蓄積領域としていたのに対して、これら2つの電荷蓄積領域のそれぞれをさらに2つの領域に分割して総計4つの電荷蓄積領域を設けることとした。したがって、各単一セルは4ビット/セルのSONOS型不揮発性メモリとなり、16種類の電荷保持形態(記憶状態)が可能となって単位セルあたりの記憶容量を従来の4倍に増大させることができる。
図5および図6は、ワードラインにバイアスが印加されることによりチャンネルの位置と幅が変化する様子を説明するための図で、各図において図(a)は2つの隣接するセルおよびその近傍の平面概略図、図(b)は図(a)中のC−C´線もしくはD−D´線に沿う単一セルの断面概略図、そして図(c)は図(a)中のB−B´線に沿う断面概略図である。
[製造プロセス1]
図12乃至図14は、上述したプラグ状制御電極を備えた本発明のSONOS型不揮発性メモリの製造プロセスの例について説明するための図である。先ず、p型のシリコン基板上に、膜厚7.8nmのシリコン酸化膜20と、膜厚8.5nmのシリコン窒化膜21と、膜厚10nmのシリコン酸化膜22とを順次積層させたONO構造の絶縁膜19を形成し、この上に、燐ドープされたポリシリコン膜(膜厚120nm)を成膜する(図12(a))。
図15乃至図17は、本発明のSONOS型不揮発性メモリの製造プロセスの第2の例について説明するための図である。先ず、p型のシリコン基板上に、膜厚7.8nmのシリコン酸化膜20と、膜厚8.5nmのシリコン窒化膜21と、膜厚10nmのシリコン酸化膜22とを順次積層させたONO構造の絶縁膜19を形成し、この上に、燐ドープされたポリシリコン膜(膜厚120nm)を成膜する(図15(a))。
次に本発明のSONOS型不揮発性メモリの書き込み動作について説明する。
図18は本発明のSONOS型不揮発性メモリの書き込み動作を説明するための図で、左図は2つの隣接するセルおよびその近傍の平面概略図、右図は左図中のB−B´線に沿う単一セルの断面概略図である。
まず、プラグ状制御電極112に例えば−4Vの電圧Vsgを印加し、プラグ状制御電極111をゼロボルトに接地してゲート電極に閾値以上の電圧Vg(例えば2V)のバイアスを印加する。この状態でワードラインWL1を選択して、ビットライン106をグランドに接地し、ビットライン105に例えば1Vの電圧を印加すると、領域Aに電荷が蓄積される。また、プラグ状制御電極111、112、ゲート電極、ワードラインWL1の電気的状態はそのままで、ビットライン106に1Vの電圧を印加し、ビットライン105をグランドに接地すると、領域Bに電荷が蓄積される。
本発明のSONOS型不揮発性メモリの読み込み動作について説明する。
図21は本発明のSONOS型不揮発性メモリの読み込み動作を説明するための図で、左図は2つの隣接するセルおよびその近傍の平面概略図、右図は左図中のB−B´線に沿う単一セルの断面概略図である。ここでは、消去時のメモリセルの閾値電圧Vthを例えば1.5Vとし、書き込み後の閾値電圧Vth´を2.0Vとする。プラグ状制御電極112には動作時にワードライン幅の半分領域のシリコン基板表面が空乏化するように制御された電圧Vsg(例えば、−4V)を印加し、プラグ状制御電極111をゼロボルトに接地する。更に、ゲート電極に例えば2.5Vの電圧Vgを印加すると、プラグ状制御電極112の反対側のワードライン直下にチャネルを形成することができる(図21(a))。
まず、プラグ状制御電極112に例えば−4Vの電圧Vsgを印加し、プラグ状制御電極111をゼロボルトに接地してゲート電極に閾値以上の電圧Vg(例えば2.5V)のバイアスを印加する。この状態でワードラインWL1を選択して、ビットライン105をグランドに接地し、ビットライン106に例えば0.5Vの電圧を印加すると、領域Aの状態を読み出すことができる。また、ビットライン106をグランドに接地し、ビットライン105に0.5Vの電圧を印加すると、領域Bに蓄積された電荷を読み出すことができる。このとき、電荷が蓄積された電荷蓄積領域からは、ごく僅かなドレイン電流Idsが得られ、電荷が蓄積されていない電荷蓄積領域からは所望の大きさのドレイン電流Idsが得られる。図22には、領域A,B,C,Dのすべての電荷蓄積領域に電荷が蓄積されていない場合(1111)と、領域AとDに電荷が蓄積されている時(0110)に流れるドレイン電流Idsが示されている。
Claims (13)
- 第1の酸化膜と窒化膜と第2の酸化膜とを半導体基板上に順次積層させたONO膜を備えるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、印加電圧に応じて前記ゲート絶縁膜下部の前記半導体基板表面にチャネルを形成するゲート電極と、
メモリセルの前記ゲート電極および前記ゲート絶縁膜のチャネル幅方向の両サイドに設けられる制御電極とを備え、
前記ゲート絶縁膜は、前記メモリセルに対して、前記制御電極に挟まれた前記窒化膜内に情報を電荷の形態で記憶する電荷蓄積領域を備え、前記電荷蓄積領域は、前記チャネル幅方向に2つに分割されかつ前記チャネル幅方向に交差する方向に2つに分割されることにより4つの領域に分割され、
前記ゲート電極に閾値以上の電圧が印加されることにより、前記ゲート電極下の前記半導体基板表面領域に空乏領域および前記チャネルを構成する反転領域が形成され、かつ、前記制御電極の一方に制御電圧が印加されて該一方の制御電極近傍の前記半導体基板領域が蓄積領域とされ、該蓄積領域と前記チャネルを構成する反転領域との間に形成される空乏領域の広がりにより前記チャネル幅が制御され、
前記反転領域上の前記窒化膜の電荷蓄積領域に電荷が蓄積または読み出される、不揮発性メモリ。 - 前記反転領域の前記チャネル幅方向の幅は前記ゲート電極の幅の1/2末満である、請求項1記載の不揮発性メモリ。
- 複数の前記メモリセルが第1の方向と第2の方向とに周期的に配列され、
前記第1の方向と前記第2の方向には、ワード線とビット線がそれぞれ配置され、
前記ワード線は、前記複数のメモリセルのゲート電極として前記第1の方向に配置され、前記ビット線は、前記複数のメモリセルのソース・ドレインとして前記第2の方向に配置されている、請求項1または2に記載の不揮発性メモリ。 - 前記ビット線は、前記半導体基板に埋設されている、請求項3に記載の不揮発性メモリ。
- 前記制御電極のそれぞれは、隣接する2つの前記ワード線と、隣接する2つの前記ビット線とに挟まれた領域に設けられている、請求項3または4記載の不揮発性メモリ。
- 前記ゲート電極と前記制御電極には、チャネル幅が前記ゲート電極幅の1/2未満となる電圧が印加される、請求項1記載の不揮発性メモリ。
- 前記メモリセルのソースとドレインのバイアス条件を交互に反転させて書き込み動作と読み込み動作とが実行される、請求項3記載の不揮発性メモリ。
- 前記ゲート電極は、ポリシリコンである、請求項1から3のいずれか1に項記載の不揮発性メモリ。
- 前記半導体基板の伝導型はp型であり、前記ゲート電極には正電位、前記制御電極には負電位のバイアスが印加される、請求項1から7のいずれか1項に記載の不揮発性メモリ。
- 前記半導体基板の伝導型はn型であり、前記ゲート電極には負電位、前記制御電極には正電位のバイアスが印加される、請求項1から7のいずれか1項に記載の不揮発性メモリ。
- 半導体基板上に第1の方向に沿って形成されるONO膜をゲート絶縁膜として有する不揮発性メモリを制御する方法であって、
前記ゲート絶縁膜上に形成されかつ前記第1の方向に配列される複数のメモリセルに共通に接続されたゲート電極に電圧を印加するステップと、
前記ゲート電極を挟んでチャネル幅方向の両サイドに設けられた2つの制御電極のうちの一方に前記ゲート電極への印加電圧と極性の異なる別の電圧を供給するステップとを備え、前記ゲート電極へのしきい値以上の電圧の印加および前記一方の制御電極への電圧印加により、前記一方の制御電極下部の前記半導体基板表面に蓄積状態領域を形成し、かつ前記ゲート電極直下の前記半導体基板表面に前記チャネルを構成する反転領域および前記蓄積状態領域と前記反転領域との間の空乏領域が形成され、前記空乏領域の広がりにより前記チャネルの幅が制御され、
前記複数のメモリセルの選択されたメモリセルの前記ゲート電極下であって前記2つの制御電極に挟まれた領域にある前記ONO膜の窒化膜の前記チャネル幅方向に2つに分割されかつ前記チャネル幅方向に交差する方向に2つに分割された領域にそれぞれ形成された4つの電荷蓄積領域の前記反転領域上の電荷蓄積領域のいずれかに電荷を蓄積または読み出しするステップを有する、不揮発性メモリの制御方法。 - 前記ゲート電極に供給する電圧は正電圧であり、前記制御電極に供給する電圧は負電圧である、請求項11記載の不揮発性メモリの制御方法。
- 前記ゲート電極に供給する電圧は負電圧であり、前記制御電極に供給する電圧は正電圧である、請求項11記載の不揮発性メモリの制御方法。
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