CN114242731B - 布置在水平有源带中的多栅极nor闪存薄膜晶体管串 - Google Patents

布置在水平有源带中的多栅极nor闪存薄膜晶体管串 Download PDF

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Abstract

多栅极NOR闪存薄膜晶体管(TFT)串阵列(“多栅极NOR串阵列”)被组织为与硅衬底的表面平行延伸的水平有源带堆，其中每堆中的TFT由沿着有源带堆的一个或两个侧壁设置的垂直局部字线控制。每个有源带至少包括在两个共享源极或漏极层之间形成的沟道层。有源带的TFT中的数据存储由设置在有源带和由相邻局部字线提供的控制栅极之间的电荷存储元件提供。取决于是否使用有源带的一侧或两侧，每个有源带可以提供属于一个或两个NOR串的TFT。

Description

布置在水平有源带中的多栅极NOR闪存薄膜晶体管串
本申请是申请日为2016年7月27日、申请号为201680057342.4、发明名称为“布置在具有垂直控制栅极的堆叠的水平有源带中的多栅极NOR闪存薄膜晶体管串”的发明专利申请的分案申请。
相关申请的交叉引用
本申请涉及并要求2015年9月30日提交的标题为“布置在具有垂直控制栅极的堆叠的水平有源带中的多栅极NOR闪存薄膜晶体管串”的美国临时专利申请(临时专利申请案)序列号62/235322的优先权。该临时专利申请通过引用整体并入本文。
技术领域
本发明涉及高密度存储器结构。特别地，本发明涉及由互连的薄膜存储元件(比如薄膜存储晶体管)形成的高密度存储器结构。
背景技术
在本公开中，描述了存储器电路结构。可以使用常规制造方法在平面半导体衬底(例如硅晶片)上制造这些结构。为了在本说明书中清晰起见，术语“垂直”是指垂直于半导体衬底表面的方向，术语“水平”是指平行于该半导体衬底表面的任何方向。
现有技术中已知许多高密度非易失性存储器结构，有时称为“三维垂直NAND串”。这些高密度存储器结构中的许多是使用由沉积的薄膜(例如多晶硅薄膜)形成的薄膜存储晶体管形成的，并且被组织为“存储器串”的阵列。一种类型的存储器串被称为NAND存储器串或简称为“NAND串”。NAND串由多个串联连接的存储晶体管(“TFT”)组成。读取或编程任何串联连接的TFT需要激活NAND串中的所有串联连接的TFT。在这种NAND布置下，未被读取或编程的激活的TFT可能会遇到不希望的编程干扰或读取干扰条件。此外，由多晶硅薄膜形成的TFT具有比在单晶硅衬底中形成的常规晶体管低得多的沟道迁移率—因此具有更高的电阻率。NAND串中较高的串联电阻将串中的TFT的数量实际上限制为不超过64或128个TFT。需要通过长NAND串而被传导的低读取电流会导致较长的延迟。
另一种类型的高密度存储器结构被称为NOR存储器串或“NOR串”。NOR串包括多个存储晶体管，每个连接到共享源极区域和共享漏极区域。因此，NOR串中的晶体管并联连接，使得NOR串中的读取电流在比通过NAND串的读取电流小得多的电阻上传导。目前，本发明人并不知道现有技术中由TFT形成的任何NOR串。为了读取或编程NOR串中的存储晶体管，仅需要激活该存储晶体管(即“开通”或导通)，NOR串中的所有其他存储晶体管保持休眠(即“关断”或不导通)。因此，NOR串允许更快地感测要被读取的激活的存储晶体管，并避免未被读取或编程的NOR串的其他存储晶体管中的编程干扰或读取干扰条件。
例如，在2013年1月30日提交并于2014年11月4日发布的Alsmeier等人(“Alsmeier”)的标题为“紧凑型三维垂直NAND及其制造方法”的美国专利8878278中公开了三维存储器结构。Alsmeier公开了各种类型的高密度NAND存储器结构，比如“兆兆位单晶片阵列晶体管”(TCAT)NAND阵列(图1A)、“管形位成本可扩展”(P-BiCS)闪存(图1B)和“垂直NAND”存储器串结构。同样，2002年12月31日提交并且于2006年2月28日发布的标题为“制造包含串联连接的晶体管串的可编程存储器阵列结构的方法”的Walker等人(“Walker I”)的美国专利7005350也公开了许多三维高密度NAND存储器结构。
2005年8月3日提交并且于2009年11月3日发布的标题为“双栅极器件及方法”的Walker(“Walker II”)的美国专利7612411公开了一种“双栅极”存储器结构，其中公共有源区在形成于公共有源区的相对侧上的两个NAND串中提供独立控制的存储元件。
2001年8月24日提交并且于2004年6月1日发布的标题为“具有靠近垂直体的水平栅极层的浮置栅晶体管”的Forbes(“Forbes”)的美国专利6744094公开了具有带有相邻平行水平栅极层的垂直体晶体管的存储器结构。
2000年8月14日提交并于2003年6月17日发布的标题为“具有垂直沟道电流的多栅极半导体器件及制造方法”的Cleaves等人的美国专利6580124公开了一种具有沿着晶体管的垂直表面形成的两个或四个电荷存储介质的多位存储器晶体管。
包括由垂直多晶硅栅极控制的水平NAND串的三维存储器结构在由W.Kim等人发表在2009超大规模集成电路技术会议，技术论文文摘，第188-189页上的文章“对于兆兆位密度存储的克服堆叠限制的多层垂直栅极NAND闪存”(“Kim”)中披露。也包括具有垂直多晶硅栅极的水平NAND串的另一种三维存储器结构在由HT Lue等人发表在2010超大规模集成电路技术会议，技术论文文摘，第131-132页上的文章“使用自由接点埋设沟道BF SONOS装置的高度可扩展8层三维垂直栅极(VG)TFT NAND闪存”中披露。
在这里讨论的存储器结构中，存储的信息由存储的电荷表示，其可以通过使用各种技术中的任何一种而被引入。例如，1996年7月23日提交并于1998年6月16日发布的标题为“利用不对称电荷俘获的非易失性半导体存储器单元”的Eitan的美国专利5768192公开了基于“热电子沟道注入”技术的NROM型存储晶体管操作。其他技术包括在TFT NAND串中使用的福勒-诺德海姆(Fowler-Nordheim)隧穿、以及直接隧穿，这两者对于本领域普通技术人员来说都是已知的。
发明内容
根据本发明的一实施例，多栅极NOR闪存薄膜晶体管(TFT)串阵列(“多栅极NOR串阵列”)被组织为与硅衬底的表面平行延伸的水平有源带堆，其中每堆中的TFT由沿着有源带堆的一个或两个侧壁设置的垂直局部字线控制。每个有源带至少包括在两个共享源极或漏极层之间形成的沟道层。有源带的TFT中的数据存储由设置在有源带和由相邻局部字线提供的控制栅极之间的电荷存储元件提供。取决于是否使用有源带的一侧或两侧，每个有源带可以提供属于一个或两个NOR串的TFT。
在一实施例中，有源带中的共享源极层或漏极层中的仅一个连接到电源电压，而另一源极或漏极层保持在由沉积在源极或漏极层中的电荷量确定的电压。在读取、写入或擦除操作之前，不被激活的TFT起到带电容器的作用，其中一个板是源极或漏极层本身，而另一个板是NOR串中的控制栅电极，其被参考到地面参考。带电容器上的电荷由一个或多个预充电TFT提供，所述TFT被瞬时激活以将电荷从连接到所接触的源极或漏极层的电源电压转移到带电容器。
在一实施例中，TFT形成在每个有源带的两个垂直侧边缘上，使得垂直局部字线可以沿有源带的两个垂直侧边缘提供。在该实施例中，双密度通过使得沿着有源带的垂直边缘之一的局部字线与设置在有源带之上的水平全局字线接触而实现，而沿着有源带的另一垂直边缘的局部字线通过设置在有源带下方的水平全局字线接触。所有全局字线可以在垂直于相应有源带的方向的方向上延伸。通过在每个TFT中存储多于一位的数据可以实现甚至更大的存储密度。
将TFT组织成NOR串而不是现有技术的NAND串—导致(i)接近动态随机存取存储器(DRAM)阵列的降低的读取延迟，(ii)降低对与长NAND串相关的读取干扰和程序干扰条件的敏感度，以及(iii)相对于平坦NAND或3D NAND阵列的降低的功耗和更低的成本。
根据本发明的一个实施例，可以通过在块内提供电可编程参考串来补偿NOR串的块内的阈值电压的变化。通过比较正被读取的TFT的感测结果和参考NOR串上的同时读取的TFT的感测结果，可以基本上消除由于多栅极NOR串固有的后台泄漏电流引起的对读取操作的影响。在其他实施例中，每个TFT的电荷存储元件可以使其结构被修改以提供高写入/擦除周期耐久性，尽管需要更新的保留时间较短。然而，由于需要比常规动态随机存取存储器(DRAM)电路显著更少频率的刷新，所以本发明的NOR串阵列可以在一些DRAM应用中操作。与常规DRAM相比，NOR串的这种使用允许显著更低的位成本(cost-per-bit)品质因数，以及与常规NAND串阵列相比显著更低的读取延迟。
结合附图考虑下面的详细描述，可以更好地理解本发明。
附图说明
图1a示出了概念化存储器结构100，其说明了根据本发明一个实施例的存储器单元的组织。
图1b示出了根据本发明一个实施例的共享公共垂直字线的两堆NOR串的基本电路表示。
图1c示出了在概念化存储器结构100的YZ平面横截面中的四个NOR串的堆的基本电路表示。
图2a示出了根据本发明一个实施例的在半导体衬底201上形成有源层202-0至202-7之后但在形成各个有源带之前的在存储器结构200的YZ平面中的横截面。
图2b-1示出了根据本发明一个实施例的结构220a，其可以用于实现图2a的有源层202-0至202-7中的任何一个。
图2b-2示出了根据本发明一个实施例的结构220b，其包括与结构220a的层221和223中的一个相邻的附加金属子层224。
图2b-3示出了根据本发明一个实施例的结构220c，其包括与结构220a的每个层221和223相邻的附加金属子层224。
图2c示出了通过埋设触点205-0和205-1的YZ平面中的横截面，其将每个有源层202-0和202-1中的N+子层223连接到半导体衬底201中的触点206-0和206-1。
图2d示出了在穿过图2a的存储器结构200的一部分中的有源层202-7的XY平面中的横截面中形成图2a的存储器结构200中的沟槽230。
图2e示出了在穿过图2a的存储器结构200的一部分中的有源层202-7的XY平面中的横截面中沿着沟槽230在有源带的相对侧壁上沉积电荷俘获层231L和231R。
图2f示出了沉积多晶硅或金属208以填充沟槽230。
图2g示出了在图2f的存储器结构上的光刻图案化和蚀刻步骤之后，通过去除沉积的多晶硅208的暴露部分来实现局部字线208w和预充电字线208-chg，并且采用绝缘材料209或气隙隔离填充产生的轴。
图2h示出了穿过图2g的一行局部字线208w的XZ平面中的横截面，示出了有源层202-7和202-6中的有源带。
图2i示出了图2h的局部字线208w中的每一个都连接到全局字线208g-a中的任何一个，在设置在有源层202-0到202-7之上的一个或多个层中布线，或者至全局字线208g-s之一，在设置在有源层202-0和衬底201之间的有源层下方的一层或多层中布线(参见图4a)。
图2j示出了根据本发明一个实施例的图2i的实施例的替代实施例，其中仅提供了顶部全局字线—即没有任何底部全局字线，在该实施例中，沿有源带的一个边缘的局部字线相对于有源带的另一边缘上的局部字线交错(参见图4b)。
图2k示出了根据本发明一个实施例的控制在局部字线的相对侧上由有源带形成的TFT的每个局部字线208w(参见图4c)。
图3示出了用于设置N+子层221中的源极线上的源极电压(Vss)的方法和电路元件；具体地，可以通过硬线解码的源极线连接280或者使用预充电TFT 303和位线连接270来设置源极线电压。
图4a示出了对于图2i所示的本发明的实施例的XY平面中的横截面，示出了将局部字线208w连接到全局字线208g-a的触点291。
图4b示出了对于图2j所示的本发明的实施例的XY平面中的横截面，示出了以交错配置将局部字线208w连接到顶部全局字线208g-a(或底部全局字线208g-s)的触点291。
图4c示出了对于图2k所示的本发明的实施例的XY平面中的横截面，示出了将局部字线208w连接到全局字线208g-a以及相邻的有源带对之间的隔离209的触点291。
具体实施方式
图1a示出了根据本发明一个实施例的便于在对存储器单元的组织的该详细描述中进行说明的概念化存储器结构100。如图1a所示，存储器结构100代表在衬底层101的表面上沉积的薄膜中形成的存储器单元的三维块。例如，衬底层101可以是用于制造集成电路的常规硅晶片，这对于本领域的普通技术人员来说是熟悉的。在该详细描述中，笛卡尔坐标系(比如图1a所示)仅用于便于讨论的目的。在该坐标系下，衬底层101的表面被认为是平行于XY平面的平面。因此，如本说明书中所用，术语“水平”是指平行于XY平面的任何方向，而“垂直”则是指Z方向。
在图1a中，每个垂直列表示在水平NOR串的堆中共享垂直公共控制栅极或字线的存储元件(即薄膜存储晶体管或TFT)，其中每个NOR串沿着Y方向延伸。每个NOR串沿着“有源带”由TFT形成，下面进一步详细描述。与NAND串不同，在NOR串中，写入、读取或擦除其中一个TFT不涉及激活NOR串中的其他TFT。如图1a所示，存储器结构100表示由4堆NOR串组成的阵列，每堆具有4个NOR串，并且每个NOR串具有4个TFT。注意，作为概念化结构，存储器结构100仅是本发明的存储器结构的某些显著特征的抽象。尽管在图1a中示出为4×4NOR串的阵列，每个串具有四个TFT，但本发明的存储器结构可以具有沿着X、Y和Z方向中的任何一个的任何数量的TFT。例如，沿着X和Z方向中的每个可能有2、4、8、16、32、64...NOR型串，每个NOR串可能有2、4、8、16…8192或更多个TFT。使用2的整数次幂(即2n，其中n是整数)的数字遵循常规存储器设计中的惯例。通常通过解码二进制地址来访问存储器的每个可寻址单元。因此例如，本发明范围内的存储器结构可以沿着X和Z方向中的每个具有M个NOR串，其中M是不一定为2n的数字(对于任何整数n)。如果存储器块100每个具有8192堆的8个NOR串，每个NOR串具有8192个存储元件，则存储器块100将具有NOR型非易失性TFT形式的超过五亿个存储元件。由于现在使用多层级单元(MLC)技术将多于一个位存储在存储元件中并不少见，因此存储器块100可以存储超过十亿位的信息。一兆兆位的存储器芯片会有1000个或更多个这种模块，加上备用模块来代替有缺陷的或损坏的模块。
作为概念化结构，存储器结构100在X、Y、Z方向中的任何一个方向上都没有按比例绘制。
图1c示出了在概念化存储器结构100的YZ平面横截面中的4个NOR串的堆的基本电路表示。如图1c所示，每个NOR串沿Y方向延伸，存储元件连接在源极线153-m和位线154-m之间，其中m是相应有源带的1至4之间的索引。4个NOR串中的相应存储元件连接相应的垂直字线151-n，其中n是沿着有源带的字线的索引。
图1b示出了根据本发明一个实施例的共享公共垂直字线的两堆NOR串的基本电路表示。下面结合图2k讨论并说明这种配置的详细结构。如图1b所示，该基本电路配置包括设置在共享公共字线的存储器结构100的相邻列中的NOR串(例如NOR串150L和150R)。
如图1b所示，NOR串150L和150R是位于公共字线151a的相对侧上的两个有源带中的NOR串。存储晶体管152R-1至152R-4和152L-1至152L-4分别是其公共垂直字线151a右侧的四个有源带中的存储元件和左侧的四个有源带中的存储元件。在该实施例中，如下面结合图2k和图4c更详细地示出，通过具有公共局部字线来控制相邻有源带的TFT，可以实现更大的存储密度。例如，字线151n控制位线153R-1、153R-2、153R-3和153R-4的NOR串中的TFT以及位线153L-1、153L-2、153L-3和153L-4的NOR串中的TFT。如下面更详细地讨论，在一个实施例中，可以在一些操作条件下使用每个NOR串固有的寄生电容C(例如串的N+扩散与其多个相关的局部字线之间的寄生电容)，以提供虚拟电压源。
可以使用常规的编程、抑制、擦除和读取电压对本发明的NOR串中的TFT进行编程、编程抑制、擦除或读取。在本发明的一个或多个实施例中，TFT由薄膜存储晶体管实现，薄膜存储晶体管使用福勒-诺德海姆隧穿或直接隧穿机制被编程或擦除。在另一实施例中，沟道热电子注入可用于编程。
图2a示出了根据本发明一个实施例的在半导体衬底201上形成有源层202-0至202-7之后的存储器结构200的YZ平面中的横截面。如图2a所示，存储器结构200包括有源层202-0至202-7。半导体衬底201表示例如在形成有源层之前可以在其上形成用于存储器结构200的支持电路的P-掺杂体硅晶片。这种支持电路可以包括模拟和数字电路。这些支持电路的一些示例可以包括移位寄存器、锁存器、感测放大器、参考单元、电源线、偏置和参考电压发生器、反相器、与非、或非、异或和其他逻辑门、输入/输出驱动器、地址解码器(包括位线和字线解码器)、其他存储器元件、定序器和状态机。这些支持电路可以由常规器件的构建块形成，例如N阱、P阱、三阱、N+、P+扩散、隔离区、低压和高压晶体管、电容器、电阻器和互连，如对于本领域技术人员来说是已知的。
在半导体衬底201中和其上形成支持电路之后，提供绝缘层203-0，其例如可以是沉积或生长的厚氧化硅。
接下来，在一些实施例中，可以形成包括“全局字线”的一层或多层互连，这将在下面讨论。可以提供这样的金属互连线(例如图2c的全局字线接合垫264，下面讨论)作为沿垂直于将在稍后步骤形成的有源NOR串的预定方向延伸的水平长窄带。为了便于在该详细描述中进行讨论，假设全局字线沿X方向延伸。金属互连线可以通过在一个或多个沉积的金属层上施加光刻图案化和蚀刻步骤来形成。(可替代地，这些金属互连线可以使用常规的镶嵌工艺形成比如铜镶嵌工艺形成)。然后沉积厚氧化层203-0，之后使用常规的化学机械抛光(CMP)进行平坦化步骤。
然后依次形成有源层202-0至202-7，每个有源层通过绝缘层203-1至203-7中相应的一个而与之前的有源层绝缘。在图2a中，尽管示出了八个有源层，但可以提供任何数量的有源层。实际上，要提供的有源层的数量可取决于工艺技术，比如允许切穿有源层以到达半导体衬底201的良好控制的各向异性蚀刻工艺的可用性。每个有源层在下面讨论的蚀刻步骤中蚀刻，以形成各自沿Y方向延伸的大量平行有源带。
图2b-1示出了根据本发明一个实施例的结构220a，其可以用于实现图2a的有源层202-0至202-7中的任何一个。如图2b-1所示，有源层220a包括沉积的多晶硅子层221-223。子层221-223可以连续地沉积在相同的处理室中而不会在其之间移除。可以通过沉积5-50nm的原位掺杂(doped in-situ)的N+多晶硅来形成子层223。然后可以通过沉积厚度在40-100nm范围内的未掺杂或轻掺杂多晶硅来形成子层222和221。然后子层221(即沉积的多晶硅的顶部)被N+掺杂。这种N+掺杂可以通过以下实现：(i)砷或锑的低能量浅离子注入，形成20-50nmN+掺杂顶部子层221，或(ii)原位掺杂沉积的多晶硅，形成20-50nmN+顶部子层221。(不应使用热扩散，因为它会使较早形成的较低有源层比较高有源层的扩散更大)。硼(P-)或磷(N-)离子的低剂量注入也可以足以穿透注入的或原位N+掺杂的子层221的能量进行，以便调整到增强模式阈值电压用于位于顶部N+掺杂子层221和底部N+掺杂子层223之间的子层222。
在所有有源层202-0至202-7已经形成之后，优选地使用常规快速热退火技术(例如在700℃或更高温度下)发生子层221和222中的N+和P-注入物质的热活化，从而确保所有有源层以大致相同的量经历高温处理。必须注意限制总热预算，以避免将N+子层223与N+子层221合并，从而不消除P-子层222。需要P-子层222保持足够厚以避免N+P-N+晶体管在N+子层221和223上施加低电压时击穿。
子层222的最终厚度代表TFT沟道长度，其在长有源带上可以少至10nm或更少。在一实施例中，可以通过在沉积N+多晶硅子层221之前，沉积氮化硅(例如SiN或Si3N4)的超薄(约1nm)膜，或在形成N+子层223之后的另一合适的扩散阻挡膜，然后再次沉积厚度范围在5-30nm的子层222的多晶硅之后，控制TFT沟道长度小于10nm。超薄氮化硅层可以通过化学气相沉积、原子层沉积或任何其他手段(例如低温下的高压氮化)而沉积。每层超薄氮化硅用作防止N+子层221和223中的掺杂剂扩散到P-子层222中的扩散阻挡层，但是其足够薄以仅略微阻碍N+子层221(充当源极)和N+子层223(充当漏极)之间的区域中的MOS晶体管作用。(子层222的表面反转层中的电子容易直接隧穿1nm的氮化硅)。这些额外的超薄氮化硅层增加了制造成本，但是可以显著降低沿着处于“关闭”状态的有源带中的众多TFT中的漏电流，同时为处于“接通”状态的所访问的TFT提供高读取电流。
可选地，为了沿着N+子层223和221的位线和源极线提供较低的电阻率，可以在N+子层221和223中相应的一个(例如图2b-2中的w)或者两者(例如图2b-3)附近提供附加的导电子层224。子层224可以由一个或多个沉积的金属层提供。例如，可以通过首先沉积1-2nm厚的TiN层，然后沉积10-40nm厚的钨层或类似的难熔金属或其硅化物或硅化金属来提供子层224。为了降低穿过长导电带的信号的“RC延迟”(即由于线电阻R和线电容C的乘积产生的时间延迟)，并且为了最小化穿过长而窄的有源带的“IR降”(即由于电流I和线电阻R的乘积产生的电压降)，期望降低的线电阻。然而，在每个有源层202-0至202-7中包含金属子层224可能增加制造过程的成本和复杂性，包括的复杂在于一些金属材料比其他子层中的材料比如多晶硅或氧化硅相对更加难以各向异性蚀刻。然而，使用金属子层224使得能够使用明显更长的有源带，这导致优良的阵列效率。另一方面，较短的有源带对N+子层223和N+子层221之间的泄漏具有优越的抗扰性，并且比较长的带具有更低的固有电容。集成电路设计人员可能会在低延迟最重要时选择较短的有源带(有或没有一个或两个金属层)。可替代地，可以通过在每个有源带的两端处而不是仅在一端处提供埋设触点来减小带电阻。
块形成图案化和蚀刻步骤在形成的有源层中定义单独的块。如下面讨论，每个块限定其中可以形成沿着Y方向平行延伸的大量(例如数千个)有源带的区域，其中每个有源带最终形成大量(例如数千个)TFT。
依次形成有源层202-0至202-7中的每一个，每个有源层通过重复上述步骤而形成。另外，在限定每个有源层的块的块形成图案化中，每个下一个更高的有源层稍微延伸超过先前的有源层(例如，参见如下面讨论的图2c所示，层202-1延伸超过层202-0)，以允许较高的有源层通过指定的埋设触点访问半导体衬底201中的其特定解码器和其他电路。
图2c示出了通过埋设触点205-0和205-1的YZ平面中的横截面，其将有源层202-0和202-1的每个中的NT子层223连接到半导体衬底中的触点206-0和206-1。如图2c所示，例如，埋设触点205-0和205-1将半导体衬底201中的触点206-0和206-1连接到由有源层202-0和202-1的每个中的N+子层223形成的局部位线或源极线。可以类似地提供用于有源层202-2至202-7(未示出)的埋设触点以将有源层202-2至202-7连接到半导体衬底201中的触点206-2至206-7(未示出)。通过开关电路，触点206-0至206-7中的每一个可以将预充电电压Vb1施加到相应的位线或源极线，或者在读取操作期间可以连接到感测放大器或锁存器的输入端。开关电路可以将触点206-0至206-7中的每一个选择性地连接到多个特定电压源中的任何一个，比如编程电压(Vprogram)、抑制电压(Vinhibit)、擦除电压(Verase)或任何其他合适的预定或预充电参考电压Vb1或Vss。在下面讨论的一实施例中，使用沿着位线或源极线的相对较大的寄生电容C，虚拟接地可以在每个有源层的子层221中产生。在该实施例中，不需要将埋设触点和分离互连提供给由有源层202-0至202-7的每个中的子层221形成的位线或源极线。
图2c还示出了用于将要沿着X方向形成的全局字线连接到半导体衬底201中的触点262-0至262-n的埋设触点261-0至261-n。这些全局字线被提供以连接待形成的相应的局部字线208w(例如参见下面描述的图2g)。提供接合垫264以允许连接到尚未在全局字线261-0和261-n之上垂直形成的局部字线208w。通过开关电路和全局字线解码器，全局字线262-0至262-n中的每一个可被单独地选择性地连接，或者在几个全局字线之间被共享至多个参考电压源中的任何一个，比如阶梯式编程电压(Vprogram)、读取电压(Vread)和擦除电压(Verase)。
这些埋设触点、全局字线和接合垫可以使用常规光刻图案化和蚀刻步骤随后沉积一个或多个导体或通过合金化(例如钨金属或硅化钨)来形成。
在形成顶部有源层(例如有源层202-7)之后，通过蚀刻穿过有源层以使用带形成掩模到达底部全局字线(或半导体衬底201)来形成沟槽。带形成掩模由沿Y方向(即垂直于沿X方向延伸的全局字线带的方向)延伸的长窄带的光刻胶层中的图案组成。顺序各向异性蚀刻通过有源层202-7向下蚀刻到202-0，并且通过介电隔离层203-7向下蚀刻到203-0。由于图2c的示例中八个要被蚀刻的有源层的数量(更一般地可以是16个或更多个有源层)，光刻胶掩模本身可能不足够坚固以通过蚀刻穿过最低有源层所需的多次蚀刻保持带图案。因此，如本领域普通技术人员已知的，可能需要通过硬掩模材料比如碳进行加固。蚀刻终止于全局字线的接合垫上方的介电隔离。提供蚀刻停止阻挡膜比如氧化铝以在沟槽蚀刻序列期间保护接合垫可能是有利的。
图2d示出了在穿过图2a的存储器结构200的一部分中的有源层202-7的XY平面中的横截面中形成图2a的存储器结构200中的沟槽230。在相邻的沟槽230之间是高纵横比、长而窄的有源带堆。为了获得最佳的蚀刻结果，当蚀刻通过不同子层的材料时，尤其是当存在金属子层224时，蚀刻化学品可能不得不被改变。多步骤蚀刻的各向异性是重要的，因为应该尽可能地避免任何子层的底切，并且使得底部有源层中的有源带(例如有源层202-0中的有源带)具有大致与相邻有源带相同的宽度和间隙间隔，作为顶部有源层的有源带(即有源层202-7的有源带)中的对应宽度和间隙间隔。自然地，要被蚀刻的堆中的有源层的数量越多，则连续蚀刻的设计越具有挑战性。为了减轻与蚀刻通过例如32个有源层有关的困难，可以在每个8层的区域进行蚀刻，如上面提到的在第188-189页Kim所讨论的。如图2d所示，沟槽230沿着Y方向延伸。
此后，在沟槽230中的有源带的侧壁上共形地沉积一层或多层电荷俘获材料。电荷俘获层通过以下方式形成：首先沉积或生长厚度为2-10nm的薄隧穿介电膜，通常是二氧化硅层或氧化硅-氮化硅-硅氧化物(“ONO”)三层，然后沉积4-10nm厚的电荷俘获材料层，通常为氮化硅或富硅的氮化物或氧化物或者嵌入薄介电膜中的纳米晶体或纳米点，然后用阻挡电介质将其覆盖。阻挡电介质可以是例如由ONO层或高介电常数膜(比如氧化铝、氧化铪或它们的某种组合)组成的5-15nm厚的层。存储元件可以是SONOS、TANOS、纳米点存储器、隔离的浮置栅极或本领域普通技术人员已知的任何合适的电荷俘获夹层结构。沟槽230必须足够宽以容纳邻接有源带的两个相对侧壁上的存储元件，以及由这些相对侧壁上的TFT共享的垂直局部字线。图2e示出了在穿过图2a的存储器结构200的一部分中的有源层202-7的XY平面中的横截面中沿着沟槽230在有源带的相对侧壁上沉积的电荷俘获层231L和231R。
底部全局字线处的接触开口在层202-7的顶部被光刻图案化并且通过各向异性蚀刻穿过沟槽230底部处的电荷俘获材料而暴露，停止在底部全局字线接合垫(例如图2c的全局字线接合垫264)。在下面将结合图2i描述的一实施例中，应仅将交替行的沟槽230(例如其中形成的字线被分配奇数地址的行)向下蚀刻到底部全局字线。在一些实施例中，蚀刻之前是在各向异性蚀刻沟槽230底部的电荷俘获材料的期间沉积多晶硅的超薄膜(例如2-5nm厚)，以保护沟槽230的侧壁上的阻挡电介质的垂直表面。
此后，可以在电荷俘获层上沉积掺杂多晶硅(例如，P+多晶硅)以形成控制栅极或垂直局部字线。由于P+掺杂多晶硅具有比N+掺杂多晶硅更高的功函数，因此其是优选的。可替代地，还可以使用相对于SiO2具有高功函数的金属(例如钨、钽、铬或镍)来形成垂直局部字线。现在可以用P+掺杂多晶硅或金属填充沟槽230。在下面讨论的图2i的实施例中，在交替行的沟槽230中的掺杂多晶硅或金属(即托管分配有奇数地址的局部字线的行)与底部全局字线欧姆接触。在其他行的沟槽230中的多晶硅(即托管分配有偶数地址的局部字线的行)与底部全局字线隔离。(这些局部字线将被布线在顶部有源层之上的顶部全局字线接触)。现在可以去除光刻胶和硬掩模。然后可以使用CMP步骤来从每个块的顶部表面去除掺杂多晶硅。图2f示出了沉积多晶硅208以填充沟槽230。
图2g示出了在图2f的存储器结构上的光刻图案化和蚀刻步骤之后，通过去除沉积的多晶硅208的暴露部分来实现局部字线208w，并且采用绝缘材料209填充产生的轴。在这种情况下掺杂多晶硅的去除是在相当有限的空间中的高纵横比蚀刻，可能需要使用上述技术的硬掩模。产生的轴可以填充有绝缘材料209或留下作为气隙。暴露用于挖掘的掺杂多晶硅的掩模图案是沿X方向延伸的平行带，从而它们与在一实施例中需要形成的全局字线重合以接触局部字线208w。
在图2g中，在去除沉积多晶硅208的相应部分之后，电荷俘获层231L和231R的与绝缘材料209相邻的部分保留。在一些实施例中，电荷俘获层231L和231R的那些部分可以通过在用绝缘材料209填充轴之前的常规蚀刻工艺被去除。可以在除去掺杂多晶硅的同时或者在其之后执行在轴中的电荷俘获材料的蚀刻。随后的蚀刻也将除去各向异性蚀刻留下的任何精细多晶硅桁条；这种多晶硅桁条可能会引起不希望的电荷泄漏，用作相邻垂直局部字线之间的电阻泄漏路径。去除这种电荷俘获材料还消除了一个TFT与TFT之间的俘获电荷沿着同一串立即至其左右的横向扩散。
图2h示出了穿过一行局部垂直字线208w(也在图2g中在XY平面中示出)的XZ平面中的横截面，示出了有源层202-7和202-6中的有源带。如图2h所示，每个有源层包括N+子层221、P-子层222和N+子层223。在一实施例中，N+子层221(例如源极线)连接到接地参考电压Vss(未示出)，且N+子层223(例如位线)根据图2c所示的方法连接到衬底201中的触点。因此，局部字线208w、有源层202-7或202-6的面向字线208w的部分和字线208w与有源层202-7或202-6的那部分之间的电荷俘获层231L形成存储元件或存储TFT，如图2h中的附图标记281和282所示。在208W的相对侧上面对的TFT281和282分别是TFT283和284，其中包含电荷俘获层231R。在提供TFT283和284的有源带202-6和202-7的另一侧上是TFT285和286。因此，图2h中所示的配置表示TFT的最高封装密度配置，其中每个垂直字线被沿着其两侧的两个有源带共享，每个有源带被沿着其两侧的两个字线共享，N子层223可被充电至手持存储晶体管的操作所需的合适电压(例如编程电压Vprog、抑制电压Vinhibit、擦除电压Verase或读取参考电压Vbl)。如图2h所示，附加的金属子层224增加了位线的电导率，以便于存储器件的操作。在另一实施例中，任何有源层202-0至202-7中的N+子层221可以保持浮置。在每个有源层中，一个或多个局部垂直字线(被称为“预充电字线”：例如图2g中的预充电字线208-chg)可以用作非存储TFT。当施加合适的电压(即使预充电TFT呈现“导通”状态)时，每个预充电字线立即反转子层222，使得N+子层221可被预充电至N+子层223上的电压Vss。当预充电字线上的电压撤回，(即返回到其“断开”状态)并且带两侧上的所有其他字线也“断开”时，器件操作可以随在预充电电压Vss下保持充电作为虚拟参考的N+子层221继续，因为N+子层221的带电容器中的寄生电容足够大以使其电荷保持足够长以支持编程和读取操作(参见下文)。
当施加合适的电压时，每个局部字线208w可用于读取、写入或擦除存储在位于电荷俘获部分231L或231R上的每个有源层202-0至202-7中形成的TFT中指定的一个中的电荷。可替代地，在下面将结合图2k描述的一个实施例中，当施加合适的电压时，每个局部字线208w可用于读取、写入或擦除存储在位于电荷俘获部分231L或231R上的每个有源层202-0至202-7中形成的TFT的任何中的电荷。然而，如图2k所示，有源层202-0至202-7的两侧中仅有一侧形成为存储TFT，因此在本实施例中不需要底部和顶部全局字线。
然后可以沉积隔离电介质或氧化物并将其表面平坦化。然后可以对半导体衬底201和局部字线208w的接触进行光刻图案化和蚀刻。在结合图2i和对应的图4a描述的一实施例中，仅为分配了偶数地址的那些提供对局部字线208w的接触(分配有奇数地址的局部字线从阵列的底部由底部全局字线接触)。对于图2j所示的实施例，为每个局部字线提供触点，但是局部字线相对于相反的字线交错，如图4b所示。沉积的金属层提供顶部金属层和触点。可以首先通过形成薄TiN层，接着形成低电阻金属层(例如钨)来提供这种金属层。然后对金属层进行光刻图案化以形成顶部全局字线。(可替代地，这些全局字线可以由铜镶嵌工艺来提供)。在一实施例中，这些全局字线是水平的，沿X方向延伸，与形成在隔离氧化物中的触点电连接(即由此接触局部字线208w)以及与半导体衬底201(未示出)的接触。当然，本领域技术人员已知的其他掩模和蚀刻工艺流程可以形成偶数和奇数寻址的局部字线并将它们适当地连接到它们的全局字线，或从阵列顶部通过顶部全局字或从阵列底部通过底部全局字线以及在一些实施例中两者兼有。
图2i示出了图2h的局部字线208w中的每一个都连接到全局字线208g-a中的任何一个，在设置在有源层202-0到202-7之上的一个或多个层中布线，或者至全局字线208g-s之一，在设置在有源层202-0和衬底201之间的有源层下方的一层或多层中布线。耦合到底部全局字线的局部字线208w可被分配奇数地址，而耦合到顶部全局字线的局部字线208w可被分配偶数地址。图4a示出了XY平面中的对应横截面，示出了将局部字线208w连接到全局字线208g-a的触点291。(相反，在图2k和对应的图4c的实施例中，局部字线208w仅在有源带的一侧上控制每个有源带)。
图2j示出了根据本发明一个实施例的图2i的实施例的替代实施例，其中仅提供了顶部全局字线(或者可替代地，仅提供底部全局字线)。在该实施例中，沿着有源带的一个边缘的局部字线相对于在有源带的另一边缘上的局部字线交错。这在图4b中示出，其示出了XY平面中的对应横截面，示出了将局部字线208w以交错配置连接到顶部全局字线208g-a(或底部全局字线208g-s)的触点291。该实施例通过避免形成底部全局字线(或顶部全局字线，视情况而定)所需的工艺步骤来简化工艺流程。在图2i和对应的图4a的实施例中，其中提供了顶部和底部全局字线，可以在全局字线的一个间距内的每个有源带的每个有源层中提供两个TFT(即在每个有源带中，使用有源带的一个侧壁形成一个TFT，并且从底部全局字线进行控制，使用有源带的另一侧壁形成另一TFT，并且从顶部全局字线进行控制)。(间距是一个最小线宽加上相邻线之间所需的最小间隔)。相反，如图2j和对应的图4b所示，可以在每个有源层中的一个全局字线间距内提供仅一个TFT。在每个带的两侧的两个局部字线208w可以相对于彼此交错，从而需要两个全局字线间距来接触它们两者。交错实施例的损失是双密度TFT的损失，其固有地使每个有源带的两个边缘在每个全局字线的一个间距内提供TFT。
图2k示出了根据本发明一个实施例的控制在局部字线的相对侧上由有源带形成的TFT的每个局部字线208w。图4c示出了XY平面中的相应横截面，示出了将局部字线208w连接到全局字线208g-a以及相邻的有源带对之间的隔离209的触点291。如图2k所示，每个TFT由位于公共局部字线相对侧上的双对有源带中的任一个形成，每个双对有源带由填充有氧化物或介电材料或气隙209的沟槽与类似形成的相邻双对有源带隔离。相邻双对有源带之间的隔离沟槽容纳电荷俘获材料231或多晶硅208。在通过蚀刻限定局部字线208w之后，然后可以用氧化物或介电材料209填充被保护的隔离沟槽，或留作气隙。
图3示意性地示出了每个有源带(例如参见图2b-1)的子层221通过硬线280(虚线)由金属或N+掺杂多晶硅导体连接到源极参考电压Vss的实施例。每个硬线280可以独立连接，使得不同层的源极电压不必相同。由于仅在形成子层223之后才形成子层221，因此将子层221连接至参考电压Vss的金属或N+掺杂多晶硅导体需要对每个有源层202-0至202-7进行一个或两个附加的图案化和蚀刻步骤，因此增加了处理成本。为了避免这种额外的成本，使用每个有源NOR串的大的固有寄生电容C。利用固有寄生电容C，不需要硬线280，并且每个有源带的子层221在暂时预充电到通过由预充电字线208-chg控制的局部垂直预充电TFT的作用从位线子层223转移到其的电压Vss之后保持浮置。在长水平的NOR串(例如具有1024个或更多个存储TFT)中，可以在有源带的任一侧上提供几个预充电TFT(例如每512个TFT一个)。假定每个局部字线之间的局部电容作为一个板且N+/P-/N+有源层作为另一板，则每个这样的TFT提供通常约3×10-18法拉的电容器。由于从带两侧有稍微多于2000个贡献电容的TFT，该串的总电容C接近0.01微微法拉，这足以将预充电电压维持在其上，远远超过在预充电操作之后立即进行的写入、擦除或读取操作所需的毫秒。可以通过延长NOR串以容纳沿串的每一侧数千个更多的TFT来增加电容C，从而相应地增加N+子层221上的预充电电压Vss的保持时间。然而，较长的NOR串遭受N+子层221与N+子层223之间泄漏电流的增加，当读取被寻址的一个TFT时，这种泄漏电流可能干扰所感测的电流。此外，在读取操作期间预充电较大电容器所花费的时间可能与对低读取延迟(即快速读取访问时间)的要求相冲突。为了加速对长NOR串的电容C的预充电，通常需要提供多于一个的预充电TFT；这种预充电TFT可以分布在NOR串的整个长度上。
在图3中还示出了到P-子层222的可选连接290，以从衬底201访问反偏置电压Vbb。可以使用负Vbb电压来调制沿着每个有源带的TFT的阈值电压，从而减少N+源极子层221和N+漏极子层223之间的亚阈值泄漏电流。在一些实施例中，可以在擦除操作期间向其控制栅极保持在接地电势的隧穿擦除TFT施加高正Vbb电压。
因为NOR串中的TFT并联连接，所以本发明的NOR串的读取操作条件应当优选地确保沿着有源带的两个边缘的所有TFT以增强模式操作(即它们各自具有其控制栅极151n与其源极电压Vss之间的正阈值电压)，以便当带两侧的所有控制栅极都保持在Vss或低于Vss时，抑制有源带的N+子层221和223之间的泄漏电流。该增强阈值电压可以通过用P-掺杂剂浓度(通过硼，浓度通常在1×1016和1×1017每cm3之间)对子层222进行掺杂来实现，以便产生约1伏的原生TFT阈值电压，并通过将所有未被寻址的局部字线保持在0伏的有源带的两侧上。可替代地，如果沿着有源串的一些TFT具有负阈值电压(即在耗尽模式阈值电压中)，则可以通过将N+子层221上的Vss电压升高到约1.5伏并且将N+子层223上的电压Vbl升高到约1.5伏以上约半伏到一伏的电压同时将所有局部字线保持在0伏来实现泄漏电流抑制。这提供了与将字线电压相对于源极保持在-1.5伏相同的效果，由此抑制了由处于轻微耗尽阈值电压的TFT引起的任何泄漏。此外，在擦除NOR串之后，擦除操作应优选地包括软编程操作，该操作将已被过度擦除的任何TFT转换为耗尽模式阈值电压回到增强模式阈值电压。
上述电荷俘获材料(例如ONO堆)具有离子数据保留时间(通常在多年内测量)，但耐久性低。在一定数量的写入-擦除周期之后，耐久性是存储晶体管的性能降低的量度，如果小于一万个周期，其通常被认为是低的。然而，可以改变电荷俘获材料以减少保留时间，但显著增加耐久性(例如将保留时间减少到几小时，同时将耐久性增加到数千万次的写入/擦除周期)。例如，在ONO膜或电荷俘获层的类似组合中，隧道电介质通常6-8nm的氧化硅可被减少到2nm或更少的氧化硅，或者被另一电介质(例如氮化硅或SiN)完全替换。在适度的正控制栅极电压下，电子将通过直接隧穿(与福勒-诺德海姆隧穿不同)被吸引到氮化硅电荷俘获层中，这里电子将被暂时截留几分钟到几小时或几天。电荷俘获氮化硅层和氧化硅或氧化铝阻挡层将阻止这些电子逸出到控制栅字线，但它们最终会泄漏回到有源子层(电子带负电并且彼此排斥)。即使2nm或更小的隧道电介质在延长的周期之后局部破裂，被俘获的电子也将缓慢离开它们在氮化硅层中的阱。电荷储存材料的其他组合也可导致高耐久性但低保留(“半挥发性”)TFT。这种TFT可能需要周期性的写入刷新来补充丢失的电荷。因为这种TFT向相对较快的读取访问时间提供低延迟，所以具有这种TFT的本发明的NOR串阵列可以用于当前可以通过相对较慢的DRAM获得的应用。这种NOR串阵列在DRAM上的优势包括：位成本低得多，因为DRAM不能建立在三维块中，并且功耗要低得多，因为与目前DRAM技术所需的每几毫秒相比，刷新周期只需要每隔几分钟运行一次或每隔数小时一次。通过改变电荷俘获材料(例如图2e中的电荷俘获层231L和231R)的构造以及通过适当地调整编程/读取/擦除条件以并入周期性数据刷新来实现本发明的NOR串阵列。
根据本发明的另一实施例，也可以使用沟道热电子注入方法对NOR串阵列进行编程，类似于本领域普通技术人员已知的在NROM/镜像位晶体管中使用的方法。在NROM/镜像位晶体管中，代表一位的电荷存储在沟道区域的与漏极区域的接合处旁边的一端，并且通过反转源极和漏极的极性，代表第二位的电荷被编程并存储在沟道区域的源极接点旁边的另一端。典型的编程电压是漏极5伏特，源极0伏特和控制栅极8伏特。如本领域技术人员所熟知的，读取两个位需要反向读取源极和漏极。然而，沟道热电子编程比隧道编程效率低得多，因此该方法不适用于通过隧穿可能的大规模并行编程。沟道热电子注入方法虽然提供了两倍的位密度，使其对档案记忆等应用具有吸引力。
接下来描述本发明的NOR串的示例性操作。
读取操作
为了在有源带上的许多TFT中读取TFT，有源带两侧上的TFT最初被设置为“关闭”状态，使得所选块中的所有全局和局部字线最初保持为0伏特。在图3中，寻址的NOR串可以通过解码电路共享几个NOR串之间的感测电路，或者每个NOR串可以直接连接到专用感测电路，并且共享相同平面的许多其他寻址的NOR串可被并行地感测。每个寻址的NOR串具有的源极(N+子层221)被设置为Vss～0V，或者通过硬线280或者通过位线连接270连同预充电字线208-chg(在此情况下，在预充电阶段期间，Vbl被初始保持在0伏特)。在预充电阶段之后，通过位线连接270将位线(即N+子层223)设置为约Vbl～2伏特。Vbl电压是寻址的NOR串的感测放大器处的感测电压。一个寻址的全局字线及其所有相关的垂直局部字线从0伏提升到2伏左右，而块中的所有其他全局字线都处于其关闭状态。如果寻址的TFT处于擦除状态(即Vth～1伏特)，则位线电压Vbl将开始朝向源极电压Vss放电。该电压骤降由相应的感测放大器检测。然而，如果寻址的TFT处于编程状态(例如Vth～3伏)，则不会检测到骤降。
当使用MLC时(即在每个TFT中存储多于一位的信息)，寻址的TFT可被编程为几个阈值电压中的任一个(例如用于表示两位数据的四个状态的1伏(对于擦除状态)、2.5伏、4伏或5.5伏)。寻址的全局字线及其局部字线可以以递增的电压步长上升，直到由相应的感测放大器在寻址的TFT中检测到导通为止。可替代地，可以施加单个字线电压Vbl(例如Vbl＝6伏)，并且电压Vbl的放电速率可以与表示代表存储在TFT中的位的四个电压状态的几个可编程参考电压中的每一个的放电速率进行比较。这种方法可以扩展到存储8个状态(用于3位MLC TFT)或连续的状态，从而有效地提供模拟存储。可编程参考电压存储在同一块中的作为参考NOR串的NOR串中，优选位于与寻址的NOR串相同的平面中。当使用MLC时，可以提供多于一个可编程参考NOR串来检测每个编程状态。例如，如果使用3位MLC，则应至少有7个参考NOR串；优选地，应该为每个有源层和每个块提供整组参考NOR串。可编程参考NOR串通过读取、编程和后台泄漏紧密跟踪同一块中的操作NOR串的特性。只有有源带两侧之一上的TFT才能参与读取操作：有源带另一侧上的每个TFT必须设置为“关闭”状态。如本领域技术人员已知的，读取多状态TFT的正确状态的其他方式。
读取速度快，因为与AN串相比，在NOR串中只有要读取的TFT需要“接通”，其中与正被读取的一个TFT串联的TFT必须也“接通”。在有源层中未设置金属子层224的实施例中(例如参见图2b-1的220a)，对于每侧上具有1024个TFT的串，典型的电阻R为～100000欧姆，并且典型的电容C～10-14法拉，以提供1纳秒量级的RC时间延迟。即使在有源带两侧上的每个NOR串中有4098个TFT，RC时间延迟仍将小于20纳秒。如果提供金属子层224以减小有源带的电阻R，则时间延迟可以大大减小。为了进一步减少读取延迟，所选择的有源块中的一些或所有平面可以始终被预充电到它们的读取电压Vss和Vbl，由此使它们准备立即感测寻址的TFT(即立即在读取操作之前消除预充电阶段)。这种准备待机需要非常小的待机功率，因为周期性地重新充电电容器C以补偿电荷泄漏所需的电流非常小。在每个模块中，所有八个或更多个平面上的所有串都可以预充电以便快速读取；例如，在读取平面207-0(图2a)中的所有串之后，由于其Vss和Vbl先前已经被设置用于读取，因此可以以短的顺序读取平面207-1。
在存储块100中，在单个操作中只能读取每个NOR串的一个TFT。在具有八千个NOR串的平面中，共享公共全局字线的八千个TFT可以全部被同时读取，只要每个NOR串连接到其自己的感测放大器。如果每个感测放大器在例如使用串解码电路的同一平面内的四个NOR串中共享，则需要在四个连续步骤中进行四个读取操作，每个读取操作涉及两千个TFT。每个平面可以提供其自己的一组专用感测放大器，或者可替代地可以通过平面解码选择器在八个或更多个平面中的NOR串之间共享一组感测放大器。为每个平面提供独立的感测放大器允许所有平面的NOR串的同时读取操作，这相应地提高了读取吞吐量。然而，这种吞吐量是以额外的感测放大器所需的额外芯片面积为代价的，并且当太多TFT一次被读取时也可能产生接地电压反弹。在这方面，依靠预充电电容器C设置虚拟Vss电压的实施例是特别有利的，因为它消除了这种接地电压反弹，因为所有NOR串的源电压Vss没有连接到芯片的Vss地线。
编程(写入)和编程抑制操作
有几种方法可以将寻址的TFT编程到其预定的阈值电压。最常见的方法是提供隧穿，即直接隧穿或福勒-诺德海姆隧穿。这些隧穿和电荷俘获机制中的任何一种都是高效的，所以需要非常小的电流来编程TFT，允许以最小的功耗并行编程数以万计的TFT。为了说明的目的，让我们假设通过隧穿编程需要施加100微秒(μs)持续时间的20伏脉冲到寻址的字线(控制栅极)，0伏施加到有源带(例如图2a中的202-0)。在这些条件下，TFT的N+源极和漏极(图2b-1中的子层221、223)和P-沟道(子层222)在表面反转并且电子隧穿到电荷俘获层中。可以通过施加半选择电压(例如在本例中为10伏)来抑制TFT编程。例如，可以通过将字线电压降低到10伏同时保持带电压为0伏或者通过将有源带电压升高到10伏同时将字线电压保持在20伏或两者的某种组合来实现编程抑制。一次只能对一个寻址的有源带上的一个TFT进行编程，但其他带上的TFT可以在相同的编程周期内并行编程。当对在寻址的有源带的一侧上的多个TFT中的一个(例如偶数寻址的NOR串中的一个TFT)进行编程时，NOR串中的所有其他TFT被编程抑制，如有源带的另一侧上的所有TFT(例如奇数寻址的NOR串中的所有TFT)。一旦寻址的TFT被编程到其指定状态的目标阈值电压，就需要该TFT的编程抑制，因为超调该目标电压将对TFT施加不必要的应力。当使用MLC时，超调目标电压可能导致超越或与下一个较高目标阈值电压状态的阈值电压合并。应该注意的是，在共享相同全局字线及其相关局部字线的同一平面上的相邻有源带中的所有TFT因此暴露于20伏编程电压，并且一旦它们被编程到它们的目标阈值电压就需要被编程抑制。类似地，同一块内并且共享相同全局字线及其相关局部字线的其他平面上的所有TFT也因此暴露于20伏编程电压—也需要编程—抑制。这些程序和编程抑制条件都可以在本发明中得到满足，因为每个有源带的偶数和奇数侧由不同的全局字线及其相关的局部字线控制，并且因为每个有源带上的电压无关其平面都可以独立于所有其他有源带或其他平面进行设置。
在一个示例中，块中的所有TFT首先被擦除到约1伏的阈值电压。然后将每个寻址的TFT的有源带上的电压设置为0伏(例如通过连接270结合预充电字线208-chg，或者通过连接280，如图3所示)，如果寻址的TFT将被编程；否则如果寻址TFT将保持在其擦除状态(即编程抑制)，则寻址的TFT的有源带上的电压被设置为10伏。与寻址的TFT相关的全局字线然后升高到20伏，无论是在一个步骤中，还是在从约14伏开始递增地增加电压的短暂步骤中。这种增量电压阶跃降低了TFT上的电应力，并避免超出目标阈值电压。块中的所有其他全局字线设置为半选10伏。所有平面上未在块中寻址的所有有源带以及寻址平面内未被单独寻址的所有有源带也被设置为10伏或可能浮置。这些有源带与局部字线强力耦合，这些字线的电压为10伏，因此浮置在接近10伏的电压下。递增的较高电压编程脉冲中的每个之后是读取周期以确定寻址的TFT是否已经达到其目标阈值电压。当达到目标阈值电压时，有源带电压升高到10伏(可替代地带浮置，并且当除了块中的一个寻址的全局字线之外的全部字线都升高到10伏时升高接近10伏)以抑制进一步编程，而全局字线保持编程在同一平面上尚未达到其目标阈值电压的其他寻址带。当所有寻址的TFT已被读取验证以正确编程时，该编程序列终止。当使用MLC时，可以通过首先对所有寻址的有源带的电容器C进行预充电(例如参见通过图3的连接270和预充电字线208-chg)至几个电压之一(例如当两位信息要存储在每个TFT中时为0、1.5、3.0或4.5伏)来加速编程多个阈值电压状态中的正确一个。然后将20伏脉冲施加到寻址的全局字线，其将TFT暴露于不同的有效隧穿电压(即分别为20、18.5、17或15.5伏)，导致四个阈值电压中的正确一个是在单个课程编程步骤中进行编程。之后，可以在各个TFT层级上施加精细的编程脉冲。
由于块中每个有源带的固有电容C，所以在对寻址的全局字线施加高电压脉冲之前，块中所有平面上的所有有源带可以将其预充电电压状态设置在适当位置。因此，可以实现大量TFT的并行编程。此后，可以执行单独的读取验证，并且在必要时将正确编程的有源带重新设置为编程抑制模式。预充电是有利的，因为编程时间相对较长(例如约100微秒)，同时对所有电容器C进行预充电或对寻址的TFT进行读取验证可在大于1000倍的时间段内执行。因此，在单个全局字线编程序列中编程尽可能多的TFT是有利的。
擦除操作
对于一些电荷俘获层，擦除是通过俘获电荷的反向隧穿来实现的，这可能相当慢(例如可能需要几十毫秒的擦除脉冲)。因此，擦除操作通常在块级执行，通常在后台执行。典型的块可以是八个平面高，每个平面具有8000个有源带，每个带在其任一侧上有4000个TFT，在一个块中总共五亿个TFT，使得一个兆兆位芯片包括约1000个这样的块，如果两位信息存储在每个TFT上。理想地，块擦除是通过在保持块中的所有全局字线在0伏的同时通过连接290(例如参见图3)向每个有源带的P-子层222(例如参见图2b-1)施加约20伏来执行的。擦除脉冲的持续时间应该使得大多数TFT被擦除到零和1伏之间的略微增强模式阈值电压。一些TFT可能会超调并被擦除为耗尽模式(即具有稍微负的阈值电压)。作为擦除命令的一部分，这些TFT需要在擦除脉冲结束之后被编程到轻微增强模式阈值电压。
可替代地，代替施加到P-子层的Vbb，在所有有源带上的子层221和223升高到约20伏，同时在擦除脉冲的持续时间内将所有全局字线保持在零伏。该方案要求带选择解码器(图2c中的206-0、206-1)采用能够在其接点处承受20伏的晶体管。可替代地，除了寻址的全局字线以外的所有全局字线都保持在零伏，同时将寻址的全局字线脉冲为-20伏，并将平面202-0至202-7中的所有有源带保持在零伏。该方法仅擦除被一个寻址的全局位线触及的所有TFT的XZ切片。
NROM TFT实施例的擦除可以使用带间隧穿引起的热空穴注入的常规NROM擦除机制来实现。为了中和俘获电子的电荷：在字线上施加-5伏，在源极子层221上施加零伏，且在漏极子层223上施加5伏。
提供以上详细描述是为了说明本发明的具体实施例，而不是限制性的。在本发明的范围内的许多变化和修改是可能的。在所附权利要求中阐述了本发明。

Claims (17)

1.一种存储器结构，包括:
半导体衬底，该半导体衬底具有基本平坦表面并且具有形成在其中或其上的电路；
半导体衬底上的绝缘层；
形成在绝缘层上的第一有源带和第二有源带，每个有源带沿着基本平行于平坦表面的第一方向延伸，并且沿着也基本平行于平坦表面的第二方向彼此分开预定距离，其中每个有源带包括(i)第一导电类型的第一半导体层；(ii)在第一半导体层的相反侧上的第二和第三半导体层，每个为与第一导电类型相反的第二导电类型的；和(iii)与第二半导体层相邻并直接电接触的金属层；
设置在第一有源带和第二有源带的侧壁上的电荷俘获材料；和
多个局部字线导体，每个局部字线导体沿着基本垂直于平坦表面的第三方向纵向延伸，每个导体通过电荷俘获材料与第一有源带或第二有源带隔开，从而沿着每个有源带的第一方向形成NOR串，每个NOR串包括多个存储晶体管，该多个存储晶体管由有源带的第一半导体层、第二半导体层和第三半导体层、电荷俘获材料和沿着有源带的侧面的局部字线导体形成，
其中第一半导体层、第二半导体层和第三半导体层在第三方向上彼此堆叠。
2.根据权利要求1所述的存储器结构，其中，每个有源带还包括介电材料，该介电材料选自由氧化硅、氮化硅和气隙构成的组。
3.根据权利要求1所述的存储器结构，其中，第二和第三半导体层通过互连件连接到半导体衬底上或中的电路。
4.根据权利要求1所述的存储器结构，其中，第二和第三半导体层通过埋设触点连接到半导体衬底上或中的电路。
5.根据权利要求1所述的存储器结构，其中，每个NOR串与所述有源带上的至少一个预充电器件相关联，所述预充电器件将第二半导体层预充电到预定电压，该预定电压在对所述NOR串的编程、编程抑制、读取或擦除操作期间基本上由沿着第二半导体层的寄生电容保持。
6.根据权利要求5所述的存储器结构，还包括形成在半导体表面中和半导体表面上的电路，并且其中预充电器件包括至少一个选择的存储晶体管，并且其中电路施加预定电压以对寄生电容预充电，预定电压根据是否执行编程、编程抑制、读取或擦除操作来确定。
7.根据权利要求5所述的存储器结构，其中，所述预充电器件包括一个或多个预充电晶体管，该一个或多个预充电晶体管具有与所述NOR串中的存储晶体管不同的配置。
8.根据权利要求5所述的存储器结构，其中，第二半导体层用作共享虚拟接地参考，并且第三半导体层用作每个NOR串中的存储晶体管的公共位线。
9.根据权利要求1所述的存储器结构，其中，存储在每个存储晶体管中的电荷俘获材料中的电荷表示存储在存储晶体管中的数据，其中电路形成在半导体衬底上和半导体衬底中，该电路包括电压源，用于选择性地在每个存储晶体管上施加预定的电压配置，以实现存储在存储晶体管中的数据的编程、编程抑制、读取或擦除。
10.根据权利要求9所述的存储器结构，其中，所述数据表示存储在每个存储元件上的多于一位的二进制信息。
11.根据权利要求9的存储器结构，其中，所述数据表示模拟存储器中的连续的存储状态。
12.根据权利要求9所述的存储器结构，其中，所述电路还包括一个或多个感测放大器，用于感测存储在每个NOR串的存储晶体管中的数据。
13.根据权利要求9所述的存储器结构，其中，在读取或编程操作期间，只有与NOR串的寻址存储晶体管相关联的局部字线导体在一段时间内被升高到读取或编程操作所需的预定栅极电压，与NOR串的所有其它存储晶体管或NOR串的预充电晶体管相关联的局部字线导体保持在低于擦除存储晶体管的阈值电压的电压。
14.根据权利要求13所述的存储器结构，其中，当存储晶体管被寻址以便在第一有源带中编程或擦除时，第二有源带的第二或第三半导体层被浮置或预充电到抑制电压。
15.根据权利要求13所述的存储器结构，其中，与所述有源带相关联的存储晶体管在单个并行编程操作中被编程。
16.根据权利要求15所述的存储器结构，其中，在并行编程操作期间，每个平面中的每个有源带的第二半导体层被适当地预充电到与编程或编程抑制操作相关联的选定预定电压，然后编程电压脉冲被施加到一个或多个被寻址的局部字线导体，并且其中，在与被寻址的局部字线导体相关联的所有存储晶体管被读取验证为已经达到它们各自的预期编程状态之后，并行编程操作终止。
17.根据权利要求16所述的存储器结构，其中，所述编程电压是编程序列中的几个编程电压之一，所述编程电压表示不同的数据值。
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