JP2000339978A - 不揮発性半導体記憶装置およびその読み出し方法 - Google Patents
不揮発性半導体記憶装置およびその読み出し方法Info
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Abstract
(57)【要約】
【課題】ＮＡＮＤストリングを流れる僅かな電流の変化
を検出できるようにして、高速な読み出しを可能とす
る。 【解決手段】電気的にデータの書き込みおよび消去が可
能な記憶素子ＭＴ１０１〜ＭＴ１１６が複数個直列に接
続されたメモリストリングが、第１および第２の共通線
（当該メモリストリングが接続されたビット線と、隣の
ビット線）の間に接続された不揮発性半導体記憶装置で
ある。メモリストリングの一端側にメモリストリング内
の電位変化を第２の共通線（隣のビット線）に増幅して
読み出す増幅素子ＲＴ１〜ＲＴ３を有する。この増幅素
子ＲＴ１〜ＲＴ３は、選択された記憶素子のオンまたは
オフによるゲート電極の充電の有無に応じてオンまたは
オフする。増幅素子ＲＴ１〜ＲＴ３のドレインが接続さ
れた隣のビット線を所定電位にプリチャージしておき、
このプリチャージ電位が変化するか否かに応じて記憶デ
ータを判別する。
を検出できるようにして、高速な読み出しを可能とす
る。 【解決手段】電気的にデータの書き込みおよび消去が可
能な記憶素子ＭＴ１０１〜ＭＴ１１６が複数個直列に接
続されたメモリストリングが、第１および第２の共通線
（当該メモリストリングが接続されたビット線と、隣の
ビット線）の間に接続された不揮発性半導体記憶装置で
ある。メモリストリングの一端側にメモリストリング内
の電位変化を第２の共通線（隣のビット線）に増幅して
読み出す増幅素子ＲＴ１〜ＲＴ３を有する。この増幅素
子ＲＴ１〜ＲＴ３は、選択された記憶素子のオンまたは
オフによるゲート電極の充電の有無に応じてオンまたは
オフする。増幅素子ＲＴ１〜ＲＴ３のドレインが接続さ
れた隣のビット線を所定電位にプリチャージしておき、
このプリチャージ電位が変化するか否かに応じて記憶デ
ータを判別する。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
および消去が電気的に可能な不揮発性半導体記憶装置に
係り、とくに記憶素子が複数個直列に接続されたＮＡＮ
Ｄストリングを有する不揮発性半導体記憶装置の構造
と、読み出し方法に関する。
および消去が電気的に可能な不揮発性半導体記憶装置に
係り、とくに記憶素子が複数個直列に接続されたＮＡＮ
Ｄストリングを有する不揮発性半導体記憶装置の構造
と、読み出し方法に関する。
【０００２】
【従来の技術】データを電気的に書き込み、また電気的
に一括消去することが可能な不揮発性半導体記憶装置
（フラッシュ（Ｆｌａｓｈ） ＥＥＰＲＯＭ：Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）はＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
どの他の半導体記憶装置と比較して１ビットあたりの記
憶素子の面積を理論上最も小さくできることから、半導
体記憶装置として大容量化が期待され、特に磁気記憶装
置の代替手段として検討が活発に行われている。
に一括消去することが可能な不揮発性半導体記憶装置
（フラッシュ（Ｆｌａｓｈ） ＥＥＰＲＯＭ：Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）はＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
どの他の半導体記憶装置と比較して１ビットあたりの記
憶素子の面積を理論上最も小さくできることから、半導
体記憶装置として大容量化が期待され、特に磁気記憶装
置の代替手段として検討が活発に行われている。
【０００３】フラッシュＥＥＰＲＯＭは、その構成上大
きくＮＯＲ型とＮＡＮＤ型に分類される。これらのう
ち、記憶素子を複数個直列に接続したＮＡＮＤ型の不揮
発性半導体記憶装置は、ＮＯＲ型に比べてランダムアク
セスが遅いという欠点はあるが、１ビットあたりの記憶
素子の面積を小さくできることから、高集積化にむいて
いる。
きくＮＯＲ型とＮＡＮＤ型に分類される。これらのう
ち、記憶素子を複数個直列に接続したＮＡＮＤ型の不揮
発性半導体記憶装置は、ＮＯＲ型に比べてランダムアク
セスが遅いという欠点はあるが、１ビットあたりの記憶
素子の面積を小さくできることから、高集積化にむいて
いる。
【０００４】図３は、ＮＡＮＤ型の不揮発性半導体記憶
装置の記憶素子の一例を示す断面図である。
装置の記憶素子の一例を示す断面図である。
【０００５】このＮＡＮＤ型不揮発性半導体記憶装置の
記憶素子は、図３に示すように、半導体基板１の所定の
領域に、たとえばトレンチ法などにより素子分離絶縁層
２が形成されている。そして、素子分離絶縁層２により
分離された半導体基板１の活性領域上に、たとえば薄膜
の酸化シリコンからなるゲート絶縁膜３が形成され、そ
の上に、たとえば多結晶シリコンからなるフローティン
グゲート（ＦＧ；浮遊ゲート）４が形成されている。フ
ローティングゲート４の上に、たとえばＯＮＯ膜（酸化
膜−窒化膜−酸化膜の積層絶縁膜）からなる、ゲート間
絶縁膜５が形成されている。ゲート間絶縁膜５の上に、
たとえば下側ポリシリコン膜６ａと上側タングステンシ
リサイド膜６ｂからなるポリサイド構造のコントロール
ゲート（ＣＧ）６が形成されている。また、コントロー
ルゲート６の両側部の半導体基板１中には、図示しない
ソース・ドレイン不純物領域が形成されている。これに
より，コントロールゲート６と半導体基板１中のチャネ
ル形成領域の間に、絶縁膜に被覆されたフローティング
ゲート４を有する絶縁ゲート電界効果トランジスタが構
成される。
記憶素子は、図３に示すように、半導体基板１の所定の
領域に、たとえばトレンチ法などにより素子分離絶縁層
２が形成されている。そして、素子分離絶縁層２により
分離された半導体基板１の活性領域上に、たとえば薄膜
の酸化シリコンからなるゲート絶縁膜３が形成され、そ
の上に、たとえば多結晶シリコンからなるフローティン
グゲート（ＦＧ；浮遊ゲート）４が形成されている。フ
ローティングゲート４の上に、たとえばＯＮＯ膜（酸化
膜−窒化膜−酸化膜の積層絶縁膜）からなる、ゲート間
絶縁膜５が形成されている。ゲート間絶縁膜５の上に、
たとえば下側ポリシリコン膜６ａと上側タングステンシ
リサイド膜６ｂからなるポリサイド構造のコントロール
ゲート（ＣＧ）６が形成されている。また、コントロー
ルゲート６の両側部の半導体基板１中には、図示しない
ソース・ドレイン不純物領域が形成されている。これに
より，コントロールゲート６と半導体基板１中のチャネ
ル形成領域の間に、絶縁膜に被覆されたフローティング
ゲート４を有する絶縁ゲート電界効果トランジスタが構
成される。
【０００６】上記の構造を有するフローティングゲート
型の不揮発性半導体記憶装置においては、フローティン
グゲート４は内部に電荷を保持する機能を持ち、ゲート
絶縁膜２およびゲート間絶縁膜５は電荷をフローティン
グゲート４中に閉じ込める役割を持つ。コントロールゲ
ート６、半導体基板１あるいはソース・ドレイン不純物
領域などに適当な電圧を印加すると、ファウラー・ノル
ドハイム（Ｆｏｗｌｅｒ・Ｎｏｒｄｈｅｉｍ）型トンネ
ル電流が生じ、ゲート絶縁膜２を通して半導体基板１か
らフローティングゲート４へ電荷が注入され、あるいは
フローティングゲート４から半導体基板１へ電荷が放出
される。
型の不揮発性半導体記憶装置においては、フローティン
グゲート４は内部に電荷を保持する機能を持ち、ゲート
絶縁膜２およびゲート間絶縁膜５は電荷をフローティン
グゲート４中に閉じ込める役割を持つ。コントロールゲ
ート６、半導体基板１あるいはソース・ドレイン不純物
領域などに適当な電圧を印加すると、ファウラー・ノル
ドハイム（Ｆｏｗｌｅｒ・Ｎｏｒｄｈｅｉｍ）型トンネ
ル電流が生じ、ゲート絶縁膜２を通して半導体基板１か
らフローティングゲート４へ電荷が注入され、あるいは
フローティングゲート４から半導体基板１へ電荷が放出
される。
【０００７】上記のようにフローティングゲート４中に
電荷が蓄積されると、この蓄積電荷による電界が発生す
るため、トランジスタのしきい値が変化する。この変化
によりデータの記憶が可能となる。たとえば、フローテ
ィングゲート４中に蓄積した電子を放出することでデー
タの消去を行い、また、フローティングゲート４中に電
子を蓄積することでデータを書き込むことができる。な
お、２値のＮＡＮＤ型の記憶素子の場合、消去を負のし
きい値（たとえば、−３Ｖ）、書き込みを正のしきい値
（たとえば、１Ｖ）に対応させるのが通常である。
電荷が蓄積されると、この蓄積電荷による電界が発生す
るため、トランジスタのしきい値が変化する。この変化
によりデータの記憶が可能となる。たとえば、フローテ
ィングゲート４中に蓄積した電子を放出することでデー
タの消去を行い、また、フローティングゲート４中に電
子を蓄積することでデータを書き込むことができる。な
お、２値のＮＡＮＤ型の記憶素子の場合、消去を負のし
きい値（たとえば、−３Ｖ）、書き込みを正のしきい値
（たとえば、１Ｖ）に対応させるのが通常である。
【０００８】図４は、ＮＡＮＤ型不揮発性半導体記憶装
置のメモリセルアレイの平面図、図５はＮＡＮＤ型不揮
発性半導体記憶装置のメモリアレイの等価回路図であ
る。ここでは、例として記憶素子が１６個直列接続され
てなる４つのＮＡＤＮストリングＳＴＲＧ１〜ＳＴＲＧ
４を示している。
置のメモリセルアレイの平面図、図５はＮＡＮＤ型不揮
発性半導体記憶装置のメモリアレイの等価回路図であ
る。ここでは、例として記憶素子が１６個直列接続され
てなる４つのＮＡＤＮストリングＳＴＲＧ１〜ＳＴＲＧ
４を示している。
【０００９】図に示すように、このＮＡＮＤ型不揮発性
半導体記憶装置は、たとえばトレンチ法で素子分離され
た半導体基板の活性領域とワード線ＷＬとなるコントロ
ールゲートＣＧとの交差する領域に記憶素子ＭＴが形成
されており、記憶素子ＭＴはコントロールゲートＣＧと
半導体基板との間に絶縁膜に被覆されたフローティング
ゲートＦＧを有している。この記憶素子ＭＴが複数個
（ここでは１６個）直列に接続されて、ＮＡＤＮストリ
ングＳＴＲＧ１〜ＳＴＲＧ４が構成されている。
半導体記憶装置は、たとえばトレンチ法で素子分離され
た半導体基板の活性領域とワード線ＷＬとなるコントロ
ールゲートＣＧとの交差する領域に記憶素子ＭＴが形成
されており、記憶素子ＭＴはコントロールゲートＣＧと
半導体基板との間に絶縁膜に被覆されたフローティング
ゲートＦＧを有している。この記憶素子ＭＴが複数個
（ここでは１６個）直列に接続されて、ＮＡＤＮストリ
ングＳＴＲＧ１〜ＳＴＲＧ４が構成されている。
【００１０】各ＮＡＮＤストリングＳＴＲＧ１〜ＳＴＲ
Ｇ４の一方の端部側（記憶素子ＭＴ１の外側）には、当
該ＮＡＮＤストリングを選択するためのｎチャネルＭＯ
Ｓトランジスタからなる選択トランジスタＳＴ１が形成
されている。選択トランジスタＳＴ１のソースが記憶素
子ＭＴ１のドレインに接続され、ドレインがビットコン
タクトＢＣ１〜ＢＣ４を介して平面図では図示しないビ
ット線ＢＬに接続されている。各ＮＡＮＤストリングＳ
ＴＲＧ１〜ＳＴＲＧ４の他方の端部側（記憶素子ＭＴ１
６の外側）には、選択トランジスタＳＴ２が形成されて
いる。そして、選択トランジスタＳＴ２のドレインが記
憶素子ＭＴ１６のソースに接続され、ソースが共通ソー
ス線ＳＬに接続されている。
Ｇ４の一方の端部側（記憶素子ＭＴ１の外側）には、当
該ＮＡＮＤストリングを選択するためのｎチャネルＭＯ
Ｓトランジスタからなる選択トランジスタＳＴ１が形成
されている。選択トランジスタＳＴ１のソースが記憶素
子ＭＴ１のドレインに接続され、ドレインがビットコン
タクトＢＣ１〜ＢＣ４を介して平面図では図示しないビ
ット線ＢＬに接続されている。各ＮＡＮＤストリングＳ
ＴＲＧ１〜ＳＴＲＧ４の他方の端部側（記憶素子ＭＴ１
６の外側）には、選択トランジスタＳＴ２が形成されて
いる。そして、選択トランジスタＳＴ２のドレインが記
憶素子ＭＴ１６のソースに接続され、ソースが共通ソー
ス線ＳＬに接続されている。
【００１１】一般的なＮＡＮＤ型不揮発性半導体記憶装
置において、消去時には、基板にたとえば２０Ｖの高電
圧を印加し、コントロールゲート（ワード線）に０Ｖを
印加する。これにより、たとえばポリシリコンなどから
なるフローティングゲートＦＧ（電荷蓄積層）より電子
を引き抜いて、記憶素子のしきい値を消去状態のしきい
値（たとえば、−３Ｖ）よりも低くする。
置において、消去時には、基板にたとえば２０Ｖの高電
圧を印加し、コントロールゲート（ワード線）に０Ｖを
印加する。これにより、たとえばポリシリコンなどから
なるフローティングゲートＦＧ（電荷蓄積層）より電子
を引き抜いて、記憶素子のしきい値を消去状態のしきい
値（たとえば、−３Ｖ）よりも低くする。
【００１２】一方、書き込み（プログラム）において
は、基板に０Ｖを与え、コントロールゲートにたとえば
２０Ｖの高電圧を印加する。これにより、基板より電荷
蓄積層に電子を注入することにより、選択された記憶素
子のしきい値を書き込み状態のしきい値（たとえば１
Ｖ）よりも高くする。
は、基板に０Ｖを与え、コントロールゲートにたとえば
２０Ｖの高電圧を印加する。これにより、基板より電荷
蓄積層に電子を注入することにより、選択された記憶素
子のしきい値を書き込み状態のしきい値（たとえば１
Ｖ）よりも高くする。
【００１３】このようにしきい値が変化する記憶素子
は、書き込みしきい値と読み出ししきい値の間の読み出
し電圧（たとえば０Ｖ）を制御ゲートに印加したとき
に、その記憶素子に電流が流れるが否かで、記憶状態が
判別される。
は、書き込みしきい値と読み出ししきい値の間の読み出
し電圧（たとえば０Ｖ）を制御ゲートに印加したとき
に、その記憶素子に電流が流れるが否かで、記憶状態が
判別される。
【００１４】次に、図５の等価回路図に関連付けてＮＡ
ＮＤ型不揮発性半導体記憶装置の読み出し方法について
説明する。
ＮＤ型不揮発性半導体記憶装置の読み出し方法について
説明する。
【００１５】メモリセルアレイ内で選択された記憶素
子、たとえばＮＡＮＤストリングＳＴＲＧ２の記憶素子
ＭＴ４のコントロールゲートが接続されたワード線ＷＬ
４に０Ｖを印加してオン／オフを判定することにより、
消去状態（データ“１”）であるか書き込み状態（デー
タ“０”）であるかを判定する。この場合、複数個直列
に接続されたＮＡＮＤストリングの中の１つの記憶素子
のデータを読み出さなくてはならない。したがって、選
択された記憶素子以外の記憶素子のコントロールゲート
に接続されたワード線ＷＬ１〜ＷＬ３，ＷＬ５〜ＷＬ１
６には、当該非選択の記憶素子が書き込みまたは消去の
状態にかかわらずオンしてパストランジスタとして働く
ように、書き込み状態のしきい値分布より十分に高い電
圧を印加する。
子、たとえばＮＡＮＤストリングＳＴＲＧ２の記憶素子
ＭＴ４のコントロールゲートが接続されたワード線ＷＬ
４に０Ｖを印加してオン／オフを判定することにより、
消去状態（データ“１”）であるか書き込み状態（デー
タ“０”）であるかを判定する。この場合、複数個直列
に接続されたＮＡＮＤストリングの中の１つの記憶素子
のデータを読み出さなくてはならない。したがって、選
択された記憶素子以外の記憶素子のコントロールゲート
に接続されたワード線ＷＬ１〜ＷＬ３，ＷＬ５〜ＷＬ１
６には、当該非選択の記憶素子が書き込みまたは消去の
状態にかかわらずオンしてパストランジスタとして働く
ように、書き込み状態のしきい値分布より十分に高い電
圧を印加する。
【００１６】
【発明が解決しようとする課題】ところが、この従来の
ＮＡＮＤ型不揮発性半導体記憶装置では、読み出し時
に、記憶素子が複数個直列に接続されたＮＡＮＤストリ
ング内で各記憶素子のオン抵抗が直列接続され、この直
列抵抗を通して読み出し電流が流れる。このため、ＮＯ
Ｒ型に比べ読み出し電流が小さくなる。ビット線に大き
な電流が流れないとセンスアンプがセンシングを行うた
めに必要な電位変化がビット線に現出するまでに時間が
かかり、読み出しに必要な時間が非常に長くなる。一
方、ＮＡＮＤストリング内の記憶素子数を増やせば、１
ビット当たりのセル面積を更に小さくできる。ところ
が、ＮＡＮＤストリング内の記憶素子数が増えれば、そ
れだけ上述した直列抵抗が増大し、読み出し電流が更に
小さくなる。このような理由から、ＮＡＮＤストリング
内における読み出し電流の低下は、ＮＡＮＤ型不揮発性
半導体記憶装置の高集積化、大容量化を進めるうえで大
きな課題となっていた。
ＮＡＮＤ型不揮発性半導体記憶装置では、読み出し時
に、記憶素子が複数個直列に接続されたＮＡＮＤストリ
ング内で各記憶素子のオン抵抗が直列接続され、この直
列抵抗を通して読み出し電流が流れる。このため、ＮＯ
Ｒ型に比べ読み出し電流が小さくなる。ビット線に大き
な電流が流れないとセンスアンプがセンシングを行うた
めに必要な電位変化がビット線に現出するまでに時間が
かかり、読み出しに必要な時間が非常に長くなる。一
方、ＮＡＮＤストリング内の記憶素子数を増やせば、１
ビット当たりのセル面積を更に小さくできる。ところ
が、ＮＡＮＤストリング内の記憶素子数が増えれば、そ
れだけ上述した直列抵抗が増大し、読み出し電流が更に
小さくなる。このような理由から、ＮＡＮＤストリング
内における読み出し電流の低下は、ＮＡＮＤ型不揮発性
半導体記憶装置の高集積化、大容量化を進めるうえで大
きな課題となっていた。
【００１７】本発明の目的は、ＮＡＮＤストリングを流
れる読み出し電流が小さい場合でも、高速に読み出しが
できる不揮発性半導体記憶装置と、その読み出し方法を
提供することにある。
れる読み出し電流が小さい場合でも、高速に読み出しが
できる不揮発性半導体記憶装置と、その読み出し方法を
提供することにある。
【００１８】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、電気的にデータの書き込みおよび消去
が可能な記憶素子が複数個直列に接続されたメモリスト
リングが、第１および第２の共通線の間に接続された不
揮発性半導体記憶装置であって、上記メモリストリング
の一端側にメモリストリング内の電位変化を上記第２の
共通線に増幅して読み出す増幅素子を有する。
導体記憶装置は、電気的にデータの書き込みおよび消去
が可能な記憶素子が複数個直列に接続されたメモリスト
リングが、第１および第２の共通線の間に接続された不
揮発性半導体記憶装置であって、上記メモリストリング
の一端側にメモリストリング内の電位変化を上記第２の
共通線に増幅して読み出す増幅素子を有する。
【００１９】好適に、上記増幅素子は、ソースがソース
線に接続され、ドレインが上記第２の共通線に接続さ
れ、ゲートが上記メモリストリングの一端側に接続され
た絶縁ゲート電界効果トランジスタである。また、好適
に、上記メモリストリングの一端と上記記憶素子との
間、および、上記メモリストリングの他端と上記第１の
共通線との間に、ゲート印加電圧に応じて導通状態が制
御される選択トランジスタが接続されている。
線に接続され、ドレインが上記第２の共通線に接続さ
れ、ゲートが上記メモリストリングの一端側に接続され
た絶縁ゲート電界効果トランジスタである。また、好適
に、上記メモリストリングの一端と上記記憶素子との
間、および、上記メモリストリングの他端と上記第１の
共通線との間に、ゲート印加電圧に応じて導通状態が制
御される選択トランジスタが接続されている。
【００２０】好適に、上記第１の共通線は、上記メモリ
ストリングが接続されたビット線であり、上記第２の共
通線は、隣のメモリストリングが接続された他のビット
線である。
ストリングが接続されたビット線であり、上記第２の共
通線は、隣のメモリストリングが接続された他のビット
線である。
【００２１】本発明に係る不揮発性半導体記憶装置の読
み出し方法は、電気的にデータの書き込みおよび消去が
可能な記憶素子が複数個直列に接続されたメモリストリ
ングが、第１および第２の共通線の間に接続された不揮
発性半導体記憶装置の読み出し方法であって、上記デー
タの読み出し時に、選択された上記記憶素子の記憶状態
に応じた上記メモリストリング内の電位変化を、当該メ
モリストリング内の一端側から上記第２の共通線に増幅
して読み出す。
み出し方法は、電気的にデータの書き込みおよび消去が
可能な記憶素子が複数個直列に接続されたメモリストリ
ングが、第１および第２の共通線の間に接続された不揮
発性半導体記憶装置の読み出し方法であって、上記デー
タの読み出し時に、選択された上記記憶素子の記憶状態
に応じた上記メモリストリング内の電位変化を、当該メ
モリストリング内の一端側から上記第２の共通線に増幅
して読み出す。
【００２２】好適に、上記データを、隣のメモリストリ
ングが接続された他のビット線に読み出す。その際、好
適には、上記第２のビット線を所定電位にプリチャージ
しておき、上記絶縁ゲート電界効果トランジスタの導通
／非導通に応じた当該第２のビット線のプリチャージ電
位の変化を検出する。
ングが接続された他のビット線に読み出す。その際、好
適には、上記第２のビット線を所定電位にプリチャージ
しておき、上記絶縁ゲート電界効果トランジスタの導通
／非導通に応じた当該第２のビット線のプリチャージ電
位の変化を検出する。
【００２３】また、好適に、上記データの読み出し時
に、上記第１の共通線に上記絶縁ゲート電界効果トラン
ジスタのしきい値電圧以上の電圧を印加する。
に、上記第１の共通線に上記絶縁ゲート電界効果トラン
ジスタのしきい値電圧以上の電圧を印加する。
【００２４】さらに、好適に、上記データの読み出し後
に、上記第１の共通線を接地し、上記メモリストリング
内の全ての記憶素子を一旦導通状態とした後に非導通状
態にする。
に、上記第１の共通線を接地し、上記メモリストリング
内の全ての記憶素子を一旦導通状態とした後に非導通状
態にする。
【００２５】以上のように構成される本発明に係る不揮
発性半導体記憶装置、および、その読み出し方法におい
ては、メモリストリングの両端に接続された２つの選択
トランジスタをともにオンさせ、第１の共通線（ビット
線）に所定電圧を印加する。また、メモリストリング内
で選択された記憶素子以外の記憶素子の全てのゲート
に、記憶素子の書き込み状態のしきい値分布より十分に
高い電圧を印加する。さらに第２の共通線（隣の他のビ
ット線）は、所定電圧でプリチャージしておく。この状
態で、選択した記憶素子のゲートに、書き込み状態と消
去状態の中間の電圧（読み出しゲート電圧）を印加す
る。これにより、非選択の記憶素子が記憶状態（書き込
みまたは消去の状態）にかかわらずオンしてパストラン
ジスタとして働くため、選択された記憶素子の記憶状態
に応じてメモリストリング内を読み出し電流が流れる。
発性半導体記憶装置、および、その読み出し方法におい
ては、メモリストリングの両端に接続された２つの選択
トランジスタをともにオンさせ、第１の共通線（ビット
線）に所定電圧を印加する。また、メモリストリング内
で選択された記憶素子以外の記憶素子の全てのゲート
に、記憶素子の書き込み状態のしきい値分布より十分に
高い電圧を印加する。さらに第２の共通線（隣の他のビ
ット線）は、所定電圧でプリチャージしておく。この状
態で、選択した記憶素子のゲートに、書き込み状態と消
去状態の中間の電圧（読み出しゲート電圧）を印加す
る。これにより、非選択の記憶素子が記憶状態（書き込
みまたは消去の状態）にかかわらずオンしてパストラン
ジスタとして働くため、選択された記憶素子の記憶状態
に応じてメモリストリング内を読み出し電流が流れる。
【００２６】本発明に係る不揮発性半導体記憶装置で
は、この読み出し電流はソース線に流れるのではなく、
増幅素子のゲートを一方電極とするキャパシタを充電す
るためにビット線から流れ込む。この僅かな電流で上記
キャパシタが充電された場合、すなわち記憶素子の記憶
状態が低いしきい値電圧分布をとっていた場合に、増幅
素子が導通して他のビット線の充電電荷をソース線に引
き抜いて、他のビット線電位が低下する。一方、記憶素
子の記憶状態が高いしきい値電圧分布をとっていた場合
には、増幅素子のゲートが充電されないため、当該増幅
素子が非導通のままとなり、その結果、他のビット線は
プリチャージ電位を保持する。このような他のビット線
の電位変化を、たとえば、センスアンプによって検出す
ることで、記憶状態の判別がなされる。なお、この読み
出し後は、ビット線を接地し、全ての記憶素子および選
択素子を導通した後に非導通状態にする。これにより、
増幅素子の充電電荷がビット線に放電され、次の読み出
し状態が整えられる。
は、この読み出し電流はソース線に流れるのではなく、
増幅素子のゲートを一方電極とするキャパシタを充電す
るためにビット線から流れ込む。この僅かな電流で上記
キャパシタが充電された場合、すなわち記憶素子の記憶
状態が低いしきい値電圧分布をとっていた場合に、増幅
素子が導通して他のビット線の充電電荷をソース線に引
き抜いて、他のビット線電位が低下する。一方、記憶素
子の記憶状態が高いしきい値電圧分布をとっていた場合
には、増幅素子のゲートが充電されないため、当該増幅
素子が非導通のままとなり、その結果、他のビット線は
プリチャージ電位を保持する。このような他のビット線
の電位変化を、たとえば、センスアンプによって検出す
ることで、記憶状態の判別がなされる。なお、この読み
出し後は、ビット線を接地し、全ての記憶素子および選
択素子を導通した後に非導通状態にする。これにより、
増幅素子の充電電荷がビット線に放電され、次の読み出
し状態が整えられる。
【００２７】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置の実施形態を図面に基づき説明する。
体記憶装置の実施形態を図面に基づき説明する。
【００２８】図１は、本発明の実施形態に係るＮＡＮＤ
型不揮発性半導体記憶装置のメモリセルアレイの等価回
路図、図２は図１に示すメモリアレイの平面図である。
型不揮発性半導体記憶装置のメモリセルアレイの等価回
路図、図２は図１に示すメモリアレイの平面図である。
【００２９】この不揮発性半導体記憶装置１０は、対応
するビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続さ
れている４つのメモリストリング（ＮＡＮＤストリン
グ）ＳＴＲＧ１１，ＳＴＲＧ１２，ＳＴＲＧ１３，ＳＴ
ＲＧ１４を有している。各ＮＡＮＤストリングＳＴＲＧ
１１〜ＳＴＲＧ１４において、電荷蓄積層としてのフロ
ーティングゲート（ＦＧ）を有する１６個の記憶素子Ｍ
Ｔ１０１〜１１６が直列に接続されている。
するビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続さ
れている４つのメモリストリング（ＮＡＮＤストリン
グ）ＳＴＲＧ１１，ＳＴＲＧ１２，ＳＴＲＧ１３，ＳＴ
ＲＧ１４を有している。各ＮＡＮＤストリングＳＴＲＧ
１１〜ＳＴＲＧ１４において、電荷蓄積層としてのフロ
ーティングゲート（ＦＧ）を有する１６個の記憶素子Ｍ
Ｔ１０１〜１１６が直列に接続されている。
【００３０】記憶素子ＭＴ１０１〜ＭＴ１１６は、図３
に示すような構造を有する。すなわち、半導体基板１の
所定の領域に、たとえばトレンチ法などにより素子分離
絶縁層２が形成され、素子分離絶縁層２により分離され
た半導体基板１の活性領域上に、たとえば薄膜の酸化シ
リコンからなるゲート絶縁膜３が形成され、その上に、
たとえば第１ポリシリコン膜からなるフローティングゲ
ートＦＧ（４）が形成されている。フローティングゲー
トＦＧの上に、たとえばＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなるゲート間絶縁膜５が形成さ
れている。ゲート間絶縁膜５の上に、たとえば第２ポリ
シリコン膜６ａと、その上のタングステンシリサイド膜
６ｂからなるポリサイド構造のコントロールゲートＣＧ
（６）が形成されている。また、コントロールゲートＣ
Ｇの両側部の半導体基板１中には、図示しないソース・
ドレイン不純物領域が形成されている。これにより、コ
ントロールゲートＣＧと半導体基板１中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
ＦＧを有する電界効果トランジスタが構成されている。
に示すような構造を有する。すなわち、半導体基板１の
所定の領域に、たとえばトレンチ法などにより素子分離
絶縁層２が形成され、素子分離絶縁層２により分離され
た半導体基板１の活性領域上に、たとえば薄膜の酸化シ
リコンからなるゲート絶縁膜３が形成され、その上に、
たとえば第１ポリシリコン膜からなるフローティングゲ
ートＦＧ（４）が形成されている。フローティングゲー
トＦＧの上に、たとえばＯＮＯ膜（酸化膜−窒化膜−酸
化膜の積層絶縁膜）からなるゲート間絶縁膜５が形成さ
れている。ゲート間絶縁膜５の上に、たとえば第２ポリ
シリコン膜６ａと、その上のタングステンシリサイド膜
６ｂからなるポリサイド構造のコントロールゲートＣＧ
（６）が形成されている。また、コントロールゲートＣ
Ｇの両側部の半導体基板１中には、図示しないソース・
ドレイン不純物領域が形成されている。これにより、コ
ントロールゲートＣＧと半導体基板１中のチャネル形成
領域の間に、絶縁膜に被覆されたフローティングゲート
ＦＧを有する電界効果トランジスタが構成されている。
【００３１】これら記憶素子ＭＴ１０１〜ＭＴ１１６
は、図２に示すように、トレンチ法で素子分離された半
導体基板の活性領域とワード線ＷＬ１０１〜ＷＬ１１６
として機能するコントロールゲートＣＧ１０１〜ＣＧ１
１６の交差する領域に形成されている。
は、図２に示すように、トレンチ法で素子分離された半
導体基板の活性領域とワード線ＷＬ１０１〜ＷＬ１１６
として機能するコントロールゲートＣＧ１０１〜ＣＧ１
１６の交差する領域に形成されている。
【００３２】また、各ＮＡＮＤストリングＳＴＲＧ１１
〜ＳＴＲＧ１４の一端側の記憶素子ＭＴ１０１のドレイ
ン不純物領域に、ＮＭＯＳトランジスタからなる選択ト
ランジスタＳＴ１１のソース不純物領域が接続されてい
る。選択トランジスタＳＴ１１のドレイン不純物領域上
に、層間絶縁膜に埋め込まれたプラグなどからビットコ
ンタクトＢＣ１１〜ＢＣ１４が形成されている。
〜ＳＴＲＧ１４の一端側の記憶素子ＭＴ１０１のドレイ
ン不純物領域に、ＮＭＯＳトランジスタからなる選択ト
ランジスタＳＴ１１のソース不純物領域が接続されてい
る。選択トランジスタＳＴ１１のドレイン不純物領域上
に、層間絶縁膜に埋め込まれたプラグなどからビットコ
ンタクトＢＣ１１〜ＢＣ１４が形成されている。
【００３３】一方、各ＮＡＮＤストリングＳＴＲＧ１１
〜ＳＴＲＧ１４の他端側の記憶素子ＭＴ１１６のソース
不純物領域には、ＮＭＯＳトランジスタからなる選択ト
ランジスタＳＴ１２のドレイン不純物領域が接続されて
いる。選択トランジスタＳＴ１２のソース不純物領域上
に、層間絶縁膜に埋め込まれたプラグなどから第１のゲ
ート線コンタクトＣ１が形成されている。
〜ＳＴＲＧ１４の他端側の記憶素子ＭＴ１１６のソース
不純物領域には、ＮＭＯＳトランジスタからなる選択ト
ランジスタＳＴ１２のドレイン不純物領域が接続されて
いる。選択トランジスタＳＴ１２のソース不純物領域上
に、層間絶縁膜に埋め込まれたプラグなどから第１のゲ
ート線コンタクトＣ１が形成されている。
【００３４】図２の最も下側に、記憶素子等の不純物領
域と同時形成される不純物領域から構成されたソース線
ＳＬが、ワード線方向に長く配置されている。ソース線
ＳＬは、各ストリングの他端に向けて分岐路を有し、全
体として櫛形に形成されている。読み出し用トランジス
タのゲート電極８が、このソース線ＳＬの各分岐路を横
切るように形成されている。読み出し用トランジスタの
ゲート電極８の一方端上に、たとえば層間絶縁膜に埋め
込まれたプラグからなる第２のゲート線コンタクトＣ２
が形成されている。
域と同時形成される不純物領域から構成されたソース線
ＳＬが、ワード線方向に長く配置されている。ソース線
ＳＬは、各ストリングの他端に向けて分岐路を有し、全
体として櫛形に形成されている。読み出し用トランジス
タのゲート電極８が、このソース線ＳＬの各分岐路を横
切るように形成されている。読み出し用トランジスタの
ゲート電極８の一方端上に、たとえば層間絶縁膜に埋め
込まれたプラグからなる第２のゲート線コンタクトＣ２
が形成されている。
【００３５】この読み出し用トランジスタのゲート電極
８、および、前記した選択トランジスタＳＴ１１，ＳＴ
１２の各ゲート電極をなす選択信号線ＳＧ１１，ＳＧ１
２は、たとえば図３の記憶素子の構造のうち第１ポリシ
リコン膜４と第２ポリシリコン膜６ａとを、ゲート間絶
縁膜５に形成されたコンタクト孔を介して電気的に接続
して形成されている。
８、および、前記した選択トランジスタＳＴ１１，ＳＴ
１２の各ゲート電極をなす選択信号線ＳＧ１１，ＳＧ１
２は、たとえば図３の記憶素子の構造のうち第１ポリシ
リコン膜４と第２ポリシリコン膜６ａとを、ゲート間絶
縁膜５に形成されたコンタクト孔を介して電気的に接続
して形成されている。
【００３６】たとえば第３のポリシリコン膜からなるゲ
ート接続配線９が、隣り同士のセルユニット間でゲート
線コンタクトＣ１，Ｃ２を相互接続するように配置され
ている。
ート接続配線９が、隣り同士のセルユニット間でゲート
線コンタクトＣ１，Ｃ２を相互接続するように配置され
ている。
【００３７】このゲート接続配線９の更に上に層間絶縁
膜を介してビット線が配線されている。具体的に、ＮＡ
ＮＤストリングＳＴＲＧ１１の選択トランジスタＳＴ１
１のドレイン不純物領域がビットコンタクトＢＣ１１を
介してビット線ＢＬ１に接続され、ＮＡＮＤストリング
ＳＴＲＧ１２の選択トランジスタＳＴ１１のドレイン不
純物領域がビットコンタクトＢＣ１２を介してビット線
ＢＬ２に接続され、ＮＡＮＤストリングＳＴＲＧ１３の
選択トランジスタＳＴ１１のドレイン不純物領域がビッ
トコンタクトＢＣ１３を介してビット線ＢＬ３に接続さ
れ、ＮＡＮＤストリングＳＴＲＧ１４の選択トランジス
タＳＴ１１のドレイン不純物領域がビットコンタクトＢ
Ｃ１４を介してビット線ＢＬ４に接続されている。
膜を介してビット線が配線されている。具体的に、ＮＡ
ＮＤストリングＳＴＲＧ１１の選択トランジスタＳＴ１
１のドレイン不純物領域がビットコンタクトＢＣ１１を
介してビット線ＢＬ１に接続され、ＮＡＮＤストリング
ＳＴＲＧ１２の選択トランジスタＳＴ１１のドレイン不
純物領域がビットコンタクトＢＣ１２を介してビット線
ＢＬ２に接続され、ＮＡＮＤストリングＳＴＲＧ１３の
選択トランジスタＳＴ１１のドレイン不純物領域がビッ
トコンタクトＢＣ１３を介してビット線ＢＬ３に接続さ
れ、ＮＡＮＤストリングＳＴＲＧ１４の選択トランジス
タＳＴ１１のドレイン不純物領域がビットコンタクトＢ
Ｃ１４を介してビット線ＢＬ４に接続されている。
【００３８】また、各ビット線ＢＬ２〜ＢＬ４は、第２
のビットコンタクトを介して共通ソース線ＳＬの各分岐
路に形成された読み出し用トランジスタのドレイン不純
物領域に接続されている。つまり、ビット線ＢＬ２は読
み出し用トランジスタＲＴ１のドレイン不純物領域にビ
ットコンタクトＢＣ２２を介して接続され、ビット線Ｂ
Ｌ３は読み出し用トランジスタＲＴ２のドレイン不純物
領域にビットコンタクトＢＣ２３を介して接続され、ビ
ット線ＢＬ４は読み出し用トランジスタＲＴ３のドレイ
ン不純物領域にビットコンタクトＢＣ２４を介して接続
されている。なお、ビット線ＢＬ１に第２のビットコン
タクトは設けられていない。このため、ビット線ＢＬ１
下の読み出し用トランジスタのパターンは、単なる繰り
返しパターン形状の精度を維持するためのダミーパター
ンとなっている。
のビットコンタクトを介して共通ソース線ＳＬの各分岐
路に形成された読み出し用トランジスタのドレイン不純
物領域に接続されている。つまり、ビット線ＢＬ２は読
み出し用トランジスタＲＴ１のドレイン不純物領域にビ
ットコンタクトＢＣ２２を介して接続され、ビット線Ｂ
Ｌ３は読み出し用トランジスタＲＴ２のドレイン不純物
領域にビットコンタクトＢＣ２３を介して接続され、ビ
ット線ＢＬ４は読み出し用トランジスタＲＴ３のドレイ
ン不純物領域にビットコンタクトＢＣ２４を介して接続
されている。なお、ビット線ＢＬ１に第２のビットコン
タクトは設けられていない。このため、ビット線ＢＬ１
下の読み出し用トランジスタのパターンは、単なる繰り
返しパターン形状の精度を維持するためのダミーパター
ンとなっている。
【００３９】各ＮＡＮＤストリングＳＴＲＧ１１〜ＳＴ
ＲＧ１４の選択トランジスタＳＴ１１のゲート電極は共
通の選択信号線ＳＧＬ１１として形成され、選択トラン
ジスタＳＴ２のゲート電極は共通の選択信号線ＳＧＬ１
２として形成されている。また、マトリクス状に配列さ
れている各ＮＡＮＤストリングＳＴＲＧ１１〜ＳＴＲＧ
１４の記憶素子のうち同一行に配列された記憶素子のゲ
ート電極（コントロールゲート）は共通のワード線ＷＬ
１０１〜ＷＬ１１６として形成されている。
ＲＧ１４の選択トランジスタＳＴ１１のゲート電極は共
通の選択信号線ＳＧＬ１１として形成され、選択トラン
ジスタＳＴ２のゲート電極は共通の選択信号線ＳＧＬ１
２として形成されている。また、マトリクス状に配列さ
れている各ＮＡＮＤストリングＳＴＲＧ１１〜ＳＴＲＧ
１４の記憶素子のうち同一行に配列された記憶素子のゲ
ート電極（コントロールゲート）は共通のワード線ＷＬ
１０１〜ＷＬ１１６として形成されている。
【００４０】次に、上記構成における不揮発性半導体記
憶装置の動作について、図１の等価回路を用いて説明す
る。なお、本動作例において書き込みまたは読み出しに
ついては、ＮＡＮＤストリングＳＴＲＧ２の記憶素子Ｍ
Ｔ１０４が選択された場合を例示する。
憶装置の動作について、図１の等価回路を用いて説明す
る。なお、本動作例において書き込みまたは読み出しに
ついては、ＮＡＮＤストリングＳＴＲＧ２の記憶素子Ｍ
Ｔ１０４が選択された場合を例示する。
【００４１】まず、消去動作について説明する。消去
は、メモリブロック単位で一括して行う。図１に記載さ
れたメモリブロックが消去対象であるとすると、まず、
全てのワード線ＷＬ１０１〜ＷＬ１１６を接地し、たと
えば、メモリブロック単位で個別の電圧が設定可能に設
けられた半導体基板の能動不純物領域（ウエル）に２０
Ｖ程度の高電圧を印加する。すると、各記憶素子内のフ
ローティングゲートＦＧに蓄積されていた電子が印加電
界によって基板側に抜き取られ、全ての記憶素子が消去
状態となる。なお、このとき選択信号線ＳＧＬ１１，Ｓ
ＧＬ１２を電気的にフローティングにする。選択信号線
ＳＧＬ１１，ＳＧＬ１２は、ウエルとの容量カップリン
グにより２０Ｖに近い電位まで引き上げられる。このた
め、選択トランジスタＳＴ１１，ＳＴ１２のゲート絶縁
膜の破壊が有効に防止される。
は、メモリブロック単位で一括して行う。図１に記載さ
れたメモリブロックが消去対象であるとすると、まず、
全てのワード線ＷＬ１０１〜ＷＬ１１６を接地し、たと
えば、メモリブロック単位で個別の電圧が設定可能に設
けられた半導体基板の能動不純物領域（ウエル）に２０
Ｖ程度の高電圧を印加する。すると、各記憶素子内のフ
ローティングゲートＦＧに蓄積されていた電子が印加電
界によって基板側に抜き取られ、全ての記憶素子が消去
状態となる。なお、このとき選択信号線ＳＧＬ１１，Ｓ
ＧＬ１２を電気的にフローティングにする。選択信号線
ＳＧＬ１１，ＳＧＬ１２は、ウエルとの容量カップリン
グにより２０Ｖに近い電位まで引き上げられる。このた
め、選択トランジスタＳＴ１１，ＳＴ１２のゲート絶縁
膜の破壊が有効に防止される。
【００４２】書き込み時には、選択信号線ＳＧＬ１１
に、たとえば３．３Ｖ程度の電源電圧ＶCCを印加し、選
択された記憶素子ＭＴ１０４が接続されたセルユニット
の選択トランジスタＳＴ１１をオンさせる。これに対
し、選択信号線ＳＧＬ１２は接地して、もう一方の選択
トランジスタＳＴ１２はオフさせる。また、選択された
セルユニットが接続されたビット線ＢＬ２は接地し、他
の非選択なビット線は所定の電圧、たとえば電源電圧Ｖ
CCで保持する。この状態で、選択された記憶素子ＭＴ１
０４のコントロールゲートに接続されたワード線ＷＬ１
０４のみ、たとえば１５〜２０Ｖ程度の高電圧を印加
し、他のワード線には１０以下の中間電圧を印加する。
これにより、記憶素子ＭＴ１０４のみ高電界が印加さ
れ、その高電界に引き寄せられるように基板から電子が
フローティングゲートＦＧ内に注入される。このため、
記憶素子ＭＴ１０４のしきい値電圧が上昇し、データ
“０”が書き込まれる。
に、たとえば３．３Ｖ程度の電源電圧ＶCCを印加し、選
択された記憶素子ＭＴ１０４が接続されたセルユニット
の選択トランジスタＳＴ１１をオンさせる。これに対
し、選択信号線ＳＧＬ１２は接地して、もう一方の選択
トランジスタＳＴ１２はオフさせる。また、選択された
セルユニットが接続されたビット線ＢＬ２は接地し、他
の非選択なビット線は所定の電圧、たとえば電源電圧Ｖ
CCで保持する。この状態で、選択された記憶素子ＭＴ１
０４のコントロールゲートに接続されたワード線ＷＬ１
０４のみ、たとえば１５〜２０Ｖ程度の高電圧を印加
し、他のワード線には１０以下の中間電圧を印加する。
これにより、記憶素子ＭＴ１０４のみ高電界が印加さ
れ、その高電界に引き寄せられるように基板から電子が
フローティングゲートＦＧ内に注入される。このため、
記憶素子ＭＴ１０４のしきい値電圧が上昇し、データ
“０”が書き込まれる。
【００４３】一方、全ての記憶素子が非選択なＮＡＮＤ
ストリングＳＴＲＧ１１，ＳＴＲＧ１３およびＳＴＲＧ
１４では、ビット線電位が高いため、チャネル電位があ
る程度上昇したところで選択トランジスタＳＴ１１がカ
ットオフする。以後、当該ＮＡＮＤストリングのチャネ
ルがフローティングとなって、ワード線との容量結合に
より更に高い電位まで持ち上げられる。その結果、フロ
ーティングゲートにかかる電界が小さく、電荷注入が有
効に阻止される。なお、読み出し用トランジスタＲＴ２
については、その隣のビット線ＢＬ３の印加電圧により
ソースとドレイン間に電源電圧ＶCC程度の電圧が印加さ
れる。ところが、選択トランジスタＳＴ１２がオフして
いるためＮＡＮＤストリングのチャネル電位がゲートに
伝達されないため、読み出し用トランジスタＲＴ２はオ
フしたままとなる。
ストリングＳＴＲＧ１１，ＳＴＲＧ１３およびＳＴＲＧ
１４では、ビット線電位が高いため、チャネル電位があ
る程度上昇したところで選択トランジスタＳＴ１１がカ
ットオフする。以後、当該ＮＡＮＤストリングのチャネ
ルがフローティングとなって、ワード線との容量結合に
より更に高い電位まで持ち上げられる。その結果、フロ
ーティングゲートにかかる電界が小さく、電荷注入が有
効に阻止される。なお、読み出し用トランジスタＲＴ２
については、その隣のビット線ＢＬ３の印加電圧により
ソースとドレイン間に電源電圧ＶCC程度の電圧が印加さ
れる。ところが、選択トランジスタＳＴ１２がオフして
いるためＮＡＮＤストリングのチャネル電位がゲートに
伝達されないため、読み出し用トランジスタＲＴ２はオ
フしたままとなる。
【００４４】このような書き込み動作は、たとえばワー
ド線に接続された複数の記憶素子を一括して行うことが
できる。
ド線に接続された複数の記憶素子を一括して行うことが
できる。
【００４５】読み出し時には、選択信号線ＳＧＬ１１，
ＳＧＬ１２に、たとえば３．３Ｖ程度の電源電圧ＶCCを
印加し、選択された記憶素子ＭＴ１０４が接続されたセ
ルユニットの選択トランジスタＳＴ１１およびＳＴ１２
をオンさせる。このとき選択された記憶素子ＭＴ１０４
のゲートに接続されたワード線ＷＬ１０４に、書き込み
状態と消去状態の２つのしきい値電圧分布の中間電圧、
たとえば０Ｖを印加しておく。また、選択されたＮＡＮ
ＤストリングＳＴＲＧ１２内の他の記憶素子のゲートが
接続されたワード線ＷＬ１０１〜ＷＬ１０３、ＷＬ１０
５〜ＷＬ１１６には、これらの非選択記憶素子が書き込
みおよび消去状態にかかわらずオンしてパストランジス
タとして働くように、書き込み状態のしきい値分布より
十分に高い電圧、たとえば４．５Ｖを印加しておく。さ
らに、選択されたセルユニットが接続されたビット線Ｂ
Ｌ２に、少なくとも読み出し用トランジスタＲＴ２のゲ
ートしきい値電圧以上の電圧を印加しておく。これに対
して、本例の読み出しにおいて動作するセンスアンプが
接続された隣りのビット線ＢＬ３は、読み出し前に予め
所定のプリチャージ電圧、たとえば電源電圧ＶCCで保持
しておく。なお、共通ソース線ＳＬは接地電位ＧＮＤで
保持されているとする。また、読み出し用トランジスタ
ＲＴ２のゲート電位は初期状態、たとえば接地電位ＧＮ
Ｄで保持されているとする。
ＳＧＬ１２に、たとえば３．３Ｖ程度の電源電圧ＶCCを
印加し、選択された記憶素子ＭＴ１０４が接続されたセ
ルユニットの選択トランジスタＳＴ１１およびＳＴ１２
をオンさせる。このとき選択された記憶素子ＭＴ１０４
のゲートに接続されたワード線ＷＬ１０４に、書き込み
状態と消去状態の２つのしきい値電圧分布の中間電圧、
たとえば０Ｖを印加しておく。また、選択されたＮＡＮ
ＤストリングＳＴＲＧ１２内の他の記憶素子のゲートが
接続されたワード線ＷＬ１０１〜ＷＬ１０３、ＷＬ１０
５〜ＷＬ１１６には、これらの非選択記憶素子が書き込
みおよび消去状態にかかわらずオンしてパストランジス
タとして働くように、書き込み状態のしきい値分布より
十分に高い電圧、たとえば４．５Ｖを印加しておく。さ
らに、選択されたセルユニットが接続されたビット線Ｂ
Ｌ２に、少なくとも読み出し用トランジスタＲＴ２のゲ
ートしきい値電圧以上の電圧を印加しておく。これに対
して、本例の読み出しにおいて動作するセンスアンプが
接続された隣りのビット線ＢＬ３は、読み出し前に予め
所定のプリチャージ電圧、たとえば電源電圧ＶCCで保持
しておく。なお、共通ソース線ＳＬは接地電位ＧＮＤで
保持されているとする。また、読み出し用トランジスタ
ＲＴ２のゲート電位は初期状態、たとえば接地電位ＧＮ
Ｄで保持されているとする。
【００４６】このバイアス条件の設定下で、選択された
記憶素子ＭＴ１０４は、消去状態（データ“１”）であ
るか書き込み状態（データ“０”）であるかによってオ
ン・オフが決まる。記憶素子ＭＴ１０４が消去状態にあ
りデータ“１”が記憶されている場合、記憶素子ＭＴ１
０４はオンし、ビット線ＢＬ２の電位と読み出し用トラ
ンジスタＲＴ２のゲート電位との電位差により、ストリ
ング内をチャネル電流が流れる。ビット線ＢＬ２電位が
読み出し用トランジスタＲＴ２のゲートに伝達される結
果、読み出し用トランジスタＲＴ２がオンする。する
と、読み出し用トランジスタＲＴ２によってプリチャー
ジ電位が維持されていた隣りのビット線ＢＬ３が放電さ
れる。一方、記憶素子ＭＴ１０４が書き込み状態にあり
データ“０”が記憶されている場合、記憶素子ＭＴ１０
４はオフのままである。その結果、ストリング内をチャ
ネル電流が流れず、読み出し用トランジスタＲＴ２はオ
フのままとなり、したがってプリチャージ電位に変化は
ない。この記憶素子ＭＴ１０４の記憶状態に応じて隣り
のビット線ＢＬ３に現れる電位変化を図示しないセンス
アンプで増幅し、データ線に出力する。
記憶素子ＭＴ１０４は、消去状態（データ“１”）であ
るか書き込み状態（データ“０”）であるかによってオ
ン・オフが決まる。記憶素子ＭＴ１０４が消去状態にあ
りデータ“１”が記憶されている場合、記憶素子ＭＴ１
０４はオンし、ビット線ＢＬ２の電位と読み出し用トラ
ンジスタＲＴ２のゲート電位との電位差により、ストリ
ング内をチャネル電流が流れる。ビット線ＢＬ２電位が
読み出し用トランジスタＲＴ２のゲートに伝達される結
果、読み出し用トランジスタＲＴ２がオンする。する
と、読み出し用トランジスタＲＴ２によってプリチャー
ジ電位が維持されていた隣りのビット線ＢＬ３が放電さ
れる。一方、記憶素子ＭＴ１０４が書き込み状態にあり
データ“０”が記憶されている場合、記憶素子ＭＴ１０
４はオフのままである。その結果、ストリング内をチャ
ネル電流が流れず、読み出し用トランジスタＲＴ２はオ
フのままとなり、したがってプリチャージ電位に変化は
ない。この記憶素子ＭＴ１０４の記憶状態に応じて隣り
のビット線ＢＬ３に現れる電位変化を図示しないセンス
アンプで増幅し、データ線に出力する。
【００４７】なお、読み出しを行った後に選択トランジ
スタＳＴ１２を直ぐにオフさせた場合に、読み出し用ト
ランジスタＲＴ２のゲートが接続されたノードに電荷が
残留していると、次の読み出し時に誤動作を起こすこと
がある。すなわち、つぎの読み出し時には読み出し用ト
ランジスタＲＴ２をオフのままとしたい場合でも、この
残留電荷のためにオンしてしまうおそれがある。したが
って、本実施形態では、読み出し後に、ビット線ＢＬ２
を接地し、かつ選択トランジスタＳＴ１１およびＮＡＮ
ＤストリングＳＴＲＧ１２内の全ての記憶素子をオンさ
せて、上記残留電荷をビット線に引き抜くことで初期状
態に戻すようにしている。
スタＳＴ１２を直ぐにオフさせた場合に、読み出し用ト
ランジスタＲＴ２のゲートが接続されたノードに電荷が
残留していると、次の読み出し時に誤動作を起こすこと
がある。すなわち、つぎの読み出し時には読み出し用ト
ランジスタＲＴ２をオフのままとしたい場合でも、この
残留電荷のためにオンしてしまうおそれがある。したが
って、本実施形態では、読み出し後に、ビット線ＢＬ２
を接地し、かつ選択トランジスタＳＴ１１およびＮＡＮ
ＤストリングＳＴＲＧ１２内の全ての記憶素子をオンさ
せて、上記残留電荷をビット線に引き抜くことで初期状
態に戻すようにしている。
【００４８】なお、以上の読み出し動作は、１つの選択
された記憶素子ＭＴ１０４に着目したが、本実施形態で
は選択した記憶素子のデータを隣のビット線から読み出
すため、ビット線を１本おきに読み出すことができる。
この場合、最初にビット線ＢＬ１，ＢＬ３，…が接続さ
れた奇数列を読み出したら、つぎの読み出し期間で残り
のＢＬ２，ＢＬ４，…が接続された偶数列を読み出す。
なお、必要に応じて読み出したデータをラッチ回路で保
持させておき、ページ単位で出力するとよい。
された記憶素子ＭＴ１０４に着目したが、本実施形態で
は選択した記憶素子のデータを隣のビット線から読み出
すため、ビット線を１本おきに読み出すことができる。
この場合、最初にビット線ＢＬ１，ＢＬ３，…が接続さ
れた奇数列を読み出したら、つぎの読み出し期間で残り
のＢＬ２，ＢＬ４，…が接続された偶数列を読み出す。
なお、必要に応じて読み出したデータをラッチ回路で保
持させておき、ページ単位で出力するとよい。
【００４９】この読み出し方法では、選択されたＮＡＮ
Ｄストリング内を流れる電流が読み出しトランジスタＲ
Ｔ１〜ＲＴ３のゲート容量を充電するためだけの小さな
電流で済むことから、短い時間で充電が終了する。この
僅かな電流注入によるゲート電位変化によって読み出し
トランジスタがオン／オフし、プリチャージ電位の振幅
（たとえば電源電圧ＶCC）の大きな振幅で隣のビット線
の電位が変化する。このビット線の電位変化はトランジ
スタのスイッチングで達成されるため非常に速い。ま
た、大きな振幅変化が得られるため、センスアンプが検
出可能な電位に直ぐに到達し、出力が速い。
Ｄストリング内を流れる電流が読み出しトランジスタＲ
Ｔ１〜ＲＴ３のゲート容量を充電するためだけの小さな
電流で済むことから、短い時間で充電が終了する。この
僅かな電流注入によるゲート電位変化によって読み出し
トランジスタがオン／オフし、プリチャージ電位の振幅
（たとえば電源電圧ＶCC）の大きな振幅で隣のビット線
の電位が変化する。このビット線の電位変化はトランジ
スタのスイッチングで達成されるため非常に速い。ま
た、大きな振幅変化が得られるため、センスアンプが検
出可能な電位に直ぐに到達し、出力が速い。
【００５０】以上より、本実施形態では、高速にデータ
の読み出しができる。また、ストリング内に僅かな電流
を流すだけでよいことから、ストリング内で直列接続さ
れる記憶素子数を多くして高密度化が達成しやすい。
の読み出しができる。また、ストリング内に僅かな電流
を流すだけでよいことから、ストリング内で直列接続さ
れる記憶素子数を多くして高密度化が達成しやすい。
【００５１】なお、本実施形態では、読み出し用トラン
ジスタの配置スペースが必要となるが、この配置スペー
スはストリングの配置スペースに比べたら小さく、これ
が大きな面積増大要因となることはない。また、隣のビ
ット線からデータを読み出すため、読み出し専用線を設
ける必要がなく、ビット線のスペース間隔は増大しな
い。
ジスタの配置スペースが必要となるが、この配置スペー
スはストリングの配置スペースに比べたら小さく、これ
が大きな面積増大要因となることはない。また、隣のビ
ット線からデータを読み出すため、読み出し専用線を設
ける必要がなく、ビット線のスペース間隔は増大しな
い。
【００５２】
【発明の効果】本発明に係る不揮発性半導体記憶装置の
読み出し方法によれば、読み出し用トランジスタのゲー
トの僅かな電位変化を増幅して読み出す。このゲートの
僅かな電位変化をもたらすためのストリング内電流を小
さくでき、読み出し動作が開始されてから短い時間に読
み出し用トランジスタの動作状態が決まり、またデータ
が増幅されて出力されるためセンスアンプなどによるデ
ータ検出を高速にできる結果、高速読み出しが達成でき
る。本発明に係る不揮発性半導体記憶装置では、読み出
し用トランジスタを付加するためのスペース増加は僅か
であり、むしろストルング内の記憶素子数の増加などに
よってビットあたりの面積低減を図り易くする効果が大
きい。
読み出し方法によれば、読み出し用トランジスタのゲー
トの僅かな電位変化を増幅して読み出す。このゲートの
僅かな電位変化をもたらすためのストリング内電流を小
さくでき、読み出し動作が開始されてから短い時間に読
み出し用トランジスタの動作状態が決まり、またデータ
が増幅されて出力されるためセンスアンプなどによるデ
ータ検出を高速にできる結果、高速読み出しが達成でき
る。本発明に係る不揮発性半導体記憶装置では、読み出
し用トランジスタを付加するためのスペース増加は僅か
であり、むしろストルング内の記憶素子数の増加などに
よってビットあたりの面積低減を図り易くする効果が大
きい。
【図１】本発明の実施形態に係るＮＡＮＤ型不揮発性半
導体記憶装置のメモリセルアレイの等価回路図である。
導体記憶装置のメモリセルアレイの等価回路図である。
【図２】図１に示すメモリアレイの平面図である。
【図３】ＮＡＮＤ型の不揮発性半導体記憶装置の記憶素
子の一例を示す断面図である。
子の一例を示す断面図である。
【図４】従来のＮＡＮＤ型不揮発性半導体記憶装置のメ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図５】従来のＮＡＮＤ型不揮発性半導体記憶装置のメ
モリセルアレイの等価回路図である。
モリセルアレイの等価回路図である。
１…半導体基板、１ａ…能動領域、２…素子分離絶縁
層、３…ゲート絶縁膜、４、ＦＧ…フローティングゲー
ト、５…ゲート間絶縁膜、６，ＣＧ…コントロールゲー
ト、６ａ…ポリシリコン膜、６ｂ…タングステンシリサ
イド膜、８…読み出し用トランジスタのゲート電極、９
…ゲート接続配線、ＭＴ１０１〜ＭＴ１１６…記憶素
子、ＳＴ１１，ＳＴ１２…選択トランジスタ、ＲＴ１〜
ＲＴ３…読み出し用トランジスタ、ＳＴＲＧ１１〜ＳＴ
ＲＧ１４…ストリング、ＷＬ１０１〜ＷＬ１１６…ワー
ド線、ＢＬ１〜ＢＬ４…ビット線、ＳＧ１１，ＳＧ１２
…選択信号線、ＳＬ…共通ソース線、ＢＣ１１〜Ｂ１４
…第１ビットコンタクト、ＢＣ２２〜Ｂ２４…第２ビッ
トコンタクト、Ｃ１，Ｃ２…ゲート線コンタクト。
層、３…ゲート絶縁膜、４、ＦＧ…フローティングゲー
ト、５…ゲート間絶縁膜、６，ＣＧ…コントロールゲー
ト、６ａ…ポリシリコン膜、６ｂ…タングステンシリサ
イド膜、８…読み出し用トランジスタのゲート電極、９
…ゲート接続配線、ＭＴ１０１〜ＭＴ１１６…記憶素
子、ＳＴ１１，ＳＴ１２…選択トランジスタ、ＲＴ１〜
ＲＴ３…読み出し用トランジスタ、ＳＴＲＧ１１〜ＳＴ
ＲＧ１４…ストリング、ＷＬ１０１〜ＷＬ１１６…ワー
ド線、ＢＬ１〜ＢＬ４…ビット線、ＳＧ１１，ＳＧ１２
…選択信号線、ＳＬ…共通ソース線、ＢＣ１１〜Ｂ１４
…第１ビットコンタクト、ＢＣ２２〜Ｂ２４…第２ビッ
トコンタクト、Ｃ１，Ｃ２…ゲート線コンタクト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD06 AD11 AE05 5F001 AA25 AB02 AD41 AD51 AD53 AE50 5F083 EP02 EP27 EP55 EP76 ER03 ER05 ER06 ER09 ER14 ER19 ER22 GA01 JA35 JA39 JA53 LA10 LA12 LA16 NA01
Claims (10)
- 【請求項１】電気的にデータの書き込みおよび消去が可
能な記憶素子が複数個直列に接続されたメモリストリン
グが、第１および第２の共通線の間に接続された不揮発
性半導体記憶装置であって、 上記メモリストリングの一端側にメモリストリング内の
電位変化を上記第２の共通線に増幅して読み出す増幅素
子を有する不揮発性半導体記憶装置。 - 【請求項２】上記増幅素子は、ソースがソース線に接続
され、ドレインが上記第２の共通線に接続され、ゲート
が上記メモリストリングの一端側に接続された絶縁ゲー
ト電界効果トランジスタである請求項１に記載の不揮発
性半導体記憶装置。 - 【請求項３】上記メモリストリングの一端と上記記憶素
子との間、および、上記メモリストリングの他端と上記
第１の共通線との間に、ゲート印加電圧に応じて導通状
態が制御される選択トランジスタが接続されている請求
項１に記載の不揮発性半導体記憶装置。 - 【請求項４】上記第１の共通線は、上記メモリストリン
グが接続されたビット線であり、 上記第２の共通線は、隣のメモリストリングが接続され
た他のビット線である請求項１記載の不揮発性半導体記
憶装置。 - 【請求項５】電気的にデータの書き込みおよび消去が可
能な記憶素子が複数個直列に接続されたメモリストリン
グが、第１および第２の共通線の間に接続された不揮発
性半導体記憶装置の読み出し方法であって、 上記データの読み出し時に、選択された上記記憶素子の
記憶状態に応じた上記メモリストリング内の電位変化
を、当該メモリストリング内の一端側から上記第２の共
通線に増幅して読み出す不揮発性半導体記憶装置の読み
出し方法。 - 【請求項６】上記増幅用の素子として、ソースがソース
線に接続され、ドレインが上記第２の共通線に接続さ
れ、ゲートが上記メモリストリングの一端側に接続され
た絶縁ゲート電界効果トランジスタを用いる請求項５に
記載の不揮発性半導体記憶装置の読み出し方法。 - 【請求項７】ビット線の設定電位に応じて選択された上
記メモリストリング内で、選択された記憶素子の記憶デ
ータを、隣のメモリストリングが接続された他のビット
線に読み出す請求項５に記載の不揮発性半導体記憶装置
の読み出し方法。 - 【請求項８】上記増幅用の素子として、ソースがソース
線に接続され、ドレインが上記第２の共通線に接続さ
れ、ゲートが上記メモリストリングの一端側に接続され
た絶縁ゲート電界効果トランジスタを用い、 上記データの読み出しでは、上記第２の共通線を所定電
位にプリチャージしておき、上記絶縁ゲート電界効果ト
ランジスタの導通／非導通に応じた当該第２の共通線の
プリチャージ電位の変化を検出する請求項５に記載の不
揮発性半導体記憶装置の読み出し方法。 - 【請求項９】上記データの読み出し時に、上記第１の共
通線に上記絶縁ゲート電界効果トランジスタのしきい値
電圧以上の電圧を印加する請求項６に記載の不揮発性半
導体記憶装置の読み出し方法。 - 【請求項１０】上記データの読み出し後に、上記第１の
共通線を接地し、上記メモリストリング内の全ての記憶
素子を一旦導通状態とした後に非導通状態にする請求項
５に記載の不揮発性半導体記憶装置の読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14302399A JP2000339978A (ja) | 1999-05-24 | 1999-05-24 | 不揮発性半導体記憶装置およびその読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14302399A JP2000339978A (ja) | 1999-05-24 | 1999-05-24 | 不揮発性半導体記憶装置およびその読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339978A true JP2000339978A (ja) | 2000-12-08 |
Family
ID=15329128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14302399A Pending JP2000339978A (ja) | 1999-05-24 | 1999-05-24 | 不揮発性半導体記憶装置およびその読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339978A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363553B1 (ko) * | 2001-01-09 | 2002-12-05 | 삼성전자 주식회사 | 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치 |
| JP2013197741A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | プログラマブルロジックデバイス |
| CN109863575A (zh) * | 2016-08-26 | 2019-06-07 | 日升存储公司 | 三维阵列中电容耦接非易失性薄膜晶体管串 |
| CN113782671A (zh) * | 2020-06-09 | 2021-12-10 | 新加坡商格罗方德半导体私人有限公司 | 具有多层级单元配置的非易失性存储器元件 |
| US11705496B2 (en) | 2020-04-08 | 2023-07-18 | Sunrise Memory Corporation | Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array |
| US11749344B2 (en) | 2015-09-30 | 2023-09-05 | Sunrise Memory Corporation | Three-dimensional vertical nor flash thin-film transistor strings |
| US11751388B2 (en) | 2017-06-20 | 2023-09-05 | Sunrise Memory Corporation | 3-dimensional nor strings with segmented shared source regions |
| US11817156B2 (en) | 2015-09-30 | 2023-11-14 | Sunrise Memory Corporation | Multi-gate nor flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
| US11839086B2 (en) | 2021-07-16 | 2023-12-05 | Sunrise Memory Corporation | 3-dimensional memory string array of thin-film ferroelectric transistors |
| US11844204B2 (en) | 2019-12-19 | 2023-12-12 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array |
| US11915768B2 (en) | 2015-09-30 | 2024-02-27 | Sunrise Memory Corporation | Memory circuit, system and method for rapid retrieval of data sets |
-
1999
- 1999-05-24 JP JP14302399A patent/JP2000339978A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100363553B1 (ko) * | 2001-01-09 | 2002-12-05 | 삼성전자 주식회사 | 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치 |
| JP2013197741A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | プログラマブルロジックデバイス |
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| CN109863575A (zh) * | 2016-08-26 | 2019-06-07 | 日升存储公司 | 三维阵列中电容耦接非易失性薄膜晶体管串 |
| CN109863575B (zh) * | 2016-08-26 | 2024-01-30 | 日升存储公司 | 三维阵列中电容耦接非易失性薄膜晶体管串 |
| US11751388B2 (en) | 2017-06-20 | 2023-09-05 | Sunrise Memory Corporation | 3-dimensional nor strings with segmented shared source regions |
| US11844204B2 (en) | 2019-12-19 | 2023-12-12 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array |
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| CN113782671A (zh) * | 2020-06-09 | 2021-12-10 | 新加坡商格罗方德半导体私人有限公司 | 具有多层级单元配置的非易失性存储器元件 |
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