KR19990029125A - 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치 - Google Patents

메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치 Download PDF

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KR19990029125A
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다까히로 오나까도
나쯔오 아지까
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

저전압 전원을 이용하여 신뢰성이 높고 고속 판독 동작이 가능하며 또한 저비용으로 제조 가능한 불휘발성 반도체 기억 장치를 제공한다.
메모리 셀 어레이(104)는, 메모리 셀 트랜지스터 MC와 각 메모리 셀 트랜지스터에 대응하는 선택 트랜지스터 MS를 포함한다. 메모리 셀 SG 디코더(114)는 선택된 행에 대응하는 셀 선택선 ML에 전위를 공급한다. 셀 선택 트랜지스터 MS는, 셀 선택선 ML의 전위에 따라 메모리 셀 트랜지스터 MC를 통해 비트선과 소스선 사이를 흐르는 전위의 도통 경로를 개폐한다. 이 결과, 판독 동작시, 비선택의 메모리 셀 트랜지스터로부터 흐르는 누설 전류의 영향을 억제할 수 있다.

Description

메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치
본 발명은 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치에 관한 것으로서, 특히 저전압 전원을 이용하여 기록 및 소거를 행하는 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 불휘발성 반도체 기억 장치의 일종인 플래시 메모리는 DRAM에 의해 염가로 제조할 수 있기 때문에, 차세대 메모리 디바이스로서 기대되고 있다.
도 43은 종래의 NOR형 플래시 메모리의 메모리 셀 어레이(1000)의 구성을 도시하는 회로도이다. 메모리 셀 어레이(1000)는 복수의 워드선 WL 및 복수의 비트선 BL이 배열된다. 도 43에서는 워드선 WL1, WL2, WL3, … 및 비트선 BL1, BL2, BL3를 대표적으로 도시한다. 워드선 WL과 비트선 BL과의 각 교점에는 메모리 셀 MC가 설치된다. 메모리 셀 MC는 플로팅형 MOS 트랜지스터로 구성된다.
여기서, 메모리 셀을 구성하는 메모리 셀 트랜지스터의 구조에 대해 설명한다.
도 44는 불휘발성 반도체 기억 장치의 메모리 셀 트랜지스터의 구조를 설명하기 위한 단면 모식도이다. 도 44에 도시한 바와 같이, 메모리 셀 트랜지스터는 p형 반도체 기판(1)의 주표면상에 형성된 n형 소스 영역(2) 및 n형 드레인 영역(3)과 이 소스 영역(2)과 드레인 영역(3)에 끼워진 채널 영역의 상측에 터널 산화막(4)을 개재하여 형성된 플로팅 게이트 전극(5)과 이 플로팅 게이트 전극(5)의 상측에 절연막(6)을 개재하여 형성된 콘트롤 게이트 전극(7)을 갖고 있다. 각 메모리 셀 트랜지스터의 소스 영역(2) 및 드레인 영역(3)은 플로팅 게이트 전극(5) 및 콘트롤 게이트 전극(7)의 측벽에 형성된 측벽 절연막(9)을 마스크로 하여 이온 주입에 의해 형성된다.
도 43 내지 도 44를 참조하면, 각 메모리 셀에서 소스 영역(2)에는 소스선 SL이 접속되어 있다. 드레인 영역(3)에는 비트선 BL이 접속되어 있다. 콘트롤 게이트 전극(7)에는 워드선 WL이 접속되어 있다.
소스 드레인간의 도전도(컨덕턴스)는 콘트롤 게이트 전극(7)에 인가되는 전위에 따라 변화한다. 콘트롤 게이트 전극(7)의 전위를 증가시킴으로써 소스 드레인간에 전류가 흐르기 시작하는 콘트롤 게이트 전극(7)의 전위를 임계값이라고 한다. 임계값은 플로팅 게이트 전극(5)에 전자가 축적됨에 따라 증가한다.
메모리 셀 트랜지스터는 플로팅 게이트 전극(5)의 대전 상태를 변화시킴으로써 정보를 기억한다. 또, 플로팅 게이트 전극(5)은 외부로부터 절연막에 의해 전기적으로 차단되어 있으므로 정보가 불휘발적으로 기억되는 구성으로 되어 있다.
다음에, NOR형 플래시 메모리의 판독 동작, 기록 동작 및 소거 동작에 대해 간단하게 설명한다.
기록 동작에서는 채널 열전자 주입에 의해, 플로팅 게이트 전극에 전자를 주입한다. 이에 따라, 메모리 셀 트랜지스터 임계값 Vth가 낮은 임계값측으로부터 높은 임계값측으로 변화한다.
소거 동작에서는 소스 또는 드레인의 게이트 엣지에서의 FN(Fowler-Nordheim )터널 현상에 의해 플로팅 게이트 전극으로부터 전자를 방출한다. 이에 따라, 임계값 Vth가 높은 임계값측으로부터 낮은 임계값측으로 변화한다.
판독 동작에서는 선택한 비트선 BL에 1V 정도의 전압을 인가하고 선택한 워드선 WL에 외부 전원 전압 Vcc를 제공하여, 선택한 워드선 WL과 선택한 비트선 BL과의 교점에 위치하는 메모리 셀 트랜지스터의 소스 드레인간에 전류가 흐르는지의 여부에 따라 정보를 판독한다.
도 45 내지 도 46은 NOR형 플래시 메모리의 임계값 전압 분포를 도시하는 도면이다. 도 44에 도시한 바와 같이, NOR형 플래시 메모리에서는, 외부 전원 전압 Vcc(5V) 보다도 임계값 Vth가 높은 상태를 기록 상태라고 하고, 외부 전원 전압 Vcc(5V) 보다도 임계값 Vth가 낮은 상태를 소거 상태라고 한다.
NOR형 플래시 메모리에서는 1비트마다 기록을 행하여 전 비트 일괄로 동시에 소거를 행한다. 따라서, 소거 상태의 임계값 분포는 기록 상태의 임계값 전압 분포 보다도 넓어지고 있다.
그런데, 도 46에 도시한 바와 같이, 현행의 3.3 볼트의 외부 전원 전압 Vcc를 사용하면 임계값 전압 Vth가 1.5볼트 이하가 되는 소위 과소거셀이 발생한다.
도 47은 플래시 메모리에서의 과소거셀의 문제를 설명하기 위한 회로도이다. 도 47에 도시한 바와 같이, 비트선 BL에 접속되는 메모리 셀 MC1의 데이터를 판독하는 경우에 있어서, 동일한 비트선 BL에 접속되는 메모리 셀 MC2, MC3, MC4, …이 과소거셀이었다고 한다. 메모리 셀 MC1의 데이터를 판독하기 위해, 비트선 BL에 1V 정도의 전압을 인가한다. 또한 메모리 셀 MC1에 접속되는 워드선 WL1에 외부 전원 전압 Vcc를 인가한다.
이 경우, 메모리 셀 MC2, MC3, MC4, …의 각각에 접속되어 있는 워드선 WL2, WL3, WL4, …의 전위는 0V임에도 상관없이, 각 과소거셀을 통해 비트선 BL에 누설 전류 i0가 흐른다. 이 결과, 선택 상태의 메모리 셀 MC1이 기록 상태이기 때문에, 원래 메모리 셀 MC1을 통해 전류가 흐르지 않음에도 상관없이, 외부로부터는 소거 상태로 판단되어 버린다. 따라서, 이러한 과소거셀의 존재는 플래시 메모리의 동작상의 치명적인 결함이 된다.
다음에, 비트선을 섹터마다 분할한 DINOR형 플래시 메모리에 대해 설명한다.
DINOR형 플래시 메모리의 내용에 대해서는 「불휘발성 반도체 기억 장치(일본 특허 출원 평8-116297호)」에 개시되어 있다. 이하 그 내용에 대해 설명한다.
도 48은 종래의 DINOR형 플래시 메모리의 메모리 셀 어레이(2000)의 구성을 도시하는 회로도이다. 도 48에 도시한 바와 같이, 메모리 셀 어레이(2000)는 2개의 메모리 셀 어레이 블록 BLK0 및 BLK1을 포함한다. 도 48에서는 1개의 메모리 셀 어레이 블록 BLK0 또는 BLK1에 대해 각각 4개의 메모리 셀 트랜지스터 MC를 대표적으로 도시한다.
메모리 셀 어레이 블록 BLK0는 부비트선 SBL1에 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC1a 및 MC1b와 부비트선 SBL2에 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC2a 및 MC2b를 포함한다. 또한, 메모리 셀 어레이 블록 BLK0는 주비트선 BL1과 부비트선 SBL1과의 접속을 개폐하는 선택 게이트 SG1과 주비트선 BL2와 부비트선 SBL2와의 접속을 개폐하는 선택 게이트 SG2를 포함한다.
메모리 셀 트랜지스터 MC1a 및 MC2a의 콘트롤 게이트 전극은 모두 워드선 WL1에 접속하고 메모리 셀 트랜지스터 MC1b 및 MC2b의 콘트롤 게이트 전극은 워드선 WL2에 접속하고 있다.
메모리 셀 어레이 블록 BLK0에 포함되는 메모리 셀 트랜지스터는 소스선 SL1과 접속된다.
메모리 셀 어레이 블록 BLK1도 마찬가지로 부비트선 SBL3와 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC3a 및 MC3b와 부비트선 SBL4와 각각 드레인이 접속하는 메모리 셀 트랜지스터 MC4a 및 MC4b를 포함한다.
메모리 셀 어레이 블록 BLK1은 또한 주비트선 BL1과 부비트선 SBL3와의 접속을 개폐하는 선택 게이트 SG3와 주비트선 BL2와 부비트선 SBL4와의 접속을 개폐하는 선택 게이트 SG4를 포함한다.
메모리 셀 트랜지스터 MC3a와 MC4a의 콘트롤 게이트 전극은 워드선 WL3에 접속하고 메모리 셀 트랜지스터 MC3b와 MC4b의 콘트롤 게이트 전극은 워드선 WL4에 접속하고 있다.
메모리 셀 어레이 블록 BLK1에 포함되는 메모리 셀 트랜지스터는 소스선 SL2와 접속된다.
DINOR형 플래시 메모리에서는 메모리 셀로의 기록, 소거 및 판독 동작은 대응하는 선택 게이트 SG를 개폐함으로써 대응하는 메모리 셀 어레이 블록을 선택한 후에 행해진다. 또, 메모리 셀 MC은 플로팅 게이트형 MOS 트랜지스터로 구성된다.
다음에, DINOR형 플래시 메모리의 소거 동작, 기록 동작에 대해 설명한다.
도 49는 외부 전원 전압 Vcc가 3.3V인 경우의 DINOR형 플래시 메모리의 메모리 셀 임계값 전압 분포를 도시하는 도면이다.
소거 동작에서는 채널 전면에서의 FN 터널 현상에 의해 플로팅 게이트 전극의 전자를 일괄해서 주입한다. 이에 따라, 임계값 전압 Vth가 낮은 임계값 전압측으로부터 높은 임계값 전압측으로 변화한다.
기록 동작에서는 드레인 엣지에서의 FN 터널 현상에 의해 전자를 방출한다. 즉, DINOR형 플래시 메모리에서는 저임계값 분포측을 기록 상태, 고임계값 분포측을 소거 상태로 한다.
또한, DINOR형 플래시 메모리에서는 1비트마다 펄스적인 전압을 인가하여 전자를 방출해서 임계값의 검증을 행하는 동작(검증 동작)을 반복함으로써 저 임계값측의 분포를 협대화하고 있다. 이 결과, 저 임계값측 분포의 최하한이 1.5V 이상이 되어 3.3V의 외부 전원 전압 Vcc를 이용한 동작을 실현하고 있다.
그런데, 불휘발성 반도체 기억 장치에서는 저전압 동작, 저소비 전력 동작 및 고속 판독 동작이 더욱 요구되는 경향이 있다.
도 50은 외부 전원 전압 Vcc가 1.8V인 경우의 DINOR형 플래시 메모리의 메모리 셀 임계값 분포를 도시하는 도면이다.
도 50에 도시한 바와 같이 외부 전원 전압 Vcc가 현행의 3.3V 이하(예를 들면 1.8볼트)가 되면 저임계값측의 최하한이 1.5V 이하가 되어 소위 과기록셀이 발생한다. 이 결과, DINOR형 플래시 메모리의 상기 기술을 가져도 외부 전원 전압 Vcc를 그대로 이용한 판독 동작을 실현하는 것은 곤란해진다고 생각된다.
이 문제를 해결하기 위해서, 저전압화한 외부 전원 전압 Vcc를 판독 동작시에 현행의 전압 레벨(3.3V) 정도에까지 승압하고, 이 승압한 전압을 워드선에 인가하는 수단이 생각된다.
그러나, 이 수단을 적용하면, 승압에 필요한 시간에 의해 판독 동작이 느려진다. 또한 승압 동작에 의해 소비 전력이 증대해 버린다. 또한, 3.3V에서 동작하는 회로가 증가하여 1.8V로의 저전압화에 의한 소비 전력 저감의 효과가 감소한다고 하는 문제가 있다.
따라서, 본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 저전압동작에서도, 과소거 또는 과기록에 의한 오동작을 회피할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 저전압 전원을 이용한 경우에도 고속 판독 동작이 가능한 불휘발성 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 저전압 동작이 가능하고 또한 저비용으로 제조 가능한 불휘발성 반도체 기억 장치를 제공하는 것이다.
제1 발명에 따른 불휘발성 반도체 기억 장치는 반도체 기판상에 형성되는 불휘발성 반도체 기억 장치에 있어서, 복수의 행 및 복수의 열에 배열된 복수의 메모리 셀과, 복수의 행의 각각에 대응하여 설치된 복수의 워드선과, 복수의 열의 각각에 대응하여 설치된 복수의 비트선과, 제1 전위를 공급하는 소스선을 구비하며, 복수의 메모리 셀의 각각은 메모리 셀 트랜지스터와, MOS 트랜지스터를 포함하며, 각 메모리 셀 트랜지스터는 대응하는 워드선에 의해 전위가 제어되는 콘트롤 게이트와, 콘트롤 게이트의 전위로 제어되어 서로 도통/비도통 상태가 되는 소스 및 드레인과, 플로팅 게이트를 포함하고, 각 MOS 트랜지스터는 대응하는 메모리 셀 트랜지스터를 통해 비트선과 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하고, 동일한 행에 속하는 복수의 MOS 트랜지스터는 게이트층을 공유하며, 동일한 행의 각각에 대응하여 복수의 금속 배선을 더 구비하고, 복수의 금속 배선의 각각은 대응하는 게이트층의 상측에 복수의 접속 구멍을 갖는 절연막 상을 개재하여 배치되고 각 금속 배선은 대응하는 게이트층과 어느 하나의 대응하는 접속 구멍을 통해 접속되어 외부 어드레스 신호에 응답하여 각 금속 배선에 선택적으로 전위를 공급하는 스위치 선택 수단을 더 구비한다.
제2 발명에 따른 불휘발성 반도체 기억 장치는 반도체 기판상에 형성되는 불휘발성 반도체 기억 장치에 있어서, 복수의 행 및 복수의 열에 배열된 복수의 메모리 셀과, 복수의 행의 각각에 대응하여 설치된 복수의 워드선과, 복수의 열의 각각에 대응하여 설치된 복수의 비트선과, 제1 전위를 공급하는 소스선을 구비하며, 복수의 메모리 셀은 각각이 복수의 행 및 복수의 열에 배치된 복수의 메모리 셀을 포함하는 복수의 섹터로 분할되고, 복수의 비트선은 복수의 섹터에 걸쳐, 복수의 메모리 셀의 열에 대응하여 설치되는 복수의 주비트선과, 복수의 섹터에 각각 대응하여 설치되는 복수의 부비트선군을 포함하고, 각 부비트선군은 대응하는 섹터내의 복수의 열에 대응하는 복수의 부비트선을 갖고, 복수의 메모리 셀의 각각은 메모리 셀 트랜지스터와 스위치 수단을 포함하고, 각 메모리 셀 트랜지스터는 대응하는 워드선에 의해 전위가 제어되는 콘트롤 게이트와, 콘트롤 게이트의 전위로 제어되어, 서로 도통/비도통 상태가 되는 소스 및 드레인과, 플로팅 게이트를 포함하고, 각 스위치 수단은 대응하는 메모리 셀 트랜지스터를 통해 비트선과 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하고, 외부 어드레스 신호에 응답하여 워드선을 선택하는 행 선택 수단과, 외부 어드레스 신호에 응답하여 비트선을 선택하는 열 선택 수단과, 외부 어드레스 신호에 응답하여 복수의 스위치 수단을 제어하는 스위치 선택 수단과, 메모리 셀 트랜지스터의 플로팅 게이트에 전자를 주입 또는 방출하는 기록 소거 수단과, 복수의 부비트선군을 선택적으로 복수의 주비트선에 접속하는 접속 수단을 더 포함한다.
제3 발명에 따른 불휘발성 반도체 기억 장치는 반도체 기판상에 형성되는 불휘발성 반도체 기억 장치에 있어서, 복수의 행 및 복수의 열에 배열된 복수의 메모리 셀과, 복수의 행의 각각에 대응하여 설치된 복수의 워드선과, 복수의 열의 각각에 대응하여 설치된 복수의 비트선과, 제1 전위를 공급하는 소스선을 구비하고, 복수의 메모리 셀의 각각은 메모리 셀 트랜지스터와, 스위치 수단을 포함하고, 각 메모리 셀 트랜지스터는, 반도체 기판의 주표면에 설치되는 n형 웰내에 형성되는 p형의 소스 영역 및 p형의 드레인 영역과, 소스 영역과 드레인 영역과의 사이에 끼워진 채널 영역상에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상측에 절연막을 통해 형성되며, 대응하는 워드선에 의해 전위가 제어되는 콘트롤 게이트를 포함하고, 각 스위치 수단은 대응하는 메모리 셀 트랜지스터를 통해 비트선과 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐한다.
제4 발명에 따른 메모리 셀은 메모리 셀 어레이의 복수의 행의 각각에 대응하여 설치된 복수의 워드선과, 메모리 셀 어레이의 복수의 열의 각각에 대응하여 설치된 복수의 비트선과, 제1 전위를 공급하는 복수의 소스선을 구비하고, 반도체 기판상에 구성되는 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 구성하는 메모리 셀에 있어서, 대응하는 비트선과 제1 전위와의 사이에 설치되며, 대응하는 워드선의 전위에 따라 도통/비도통 상태가 되고, 전기적 또한 불휘발적으로 임계값 전압을 제어하는 것이 가능한 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터를 통해 비트선과 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하는 선택 트랜지스터를 구비하고 메모리 셀 트랜지스터는 반도체 기판의 주표면상에 형성되는 제1 불순물영역과, 반도체 기판의 주표면상에 제1 불순물 영역과 소정의 간격을 두고 형성되는 제2 불순물 영역과, 제1 불순물 영역과 제2 불순물 영역에 끼워진 영역의 상측에 제1 산화막을 통해 형성되는 제1 전극층과, 제1 전극층의 상측에 제1 절연막을 통해 형성되는 제2 전극층을 포함하고, 선택 트랜지스터는 반도체 기판의 주표면상에 형성되는 제3 불순물 영역과, 반도체 기판의 주표면상에 제3 불순물 영역과 소정의 간격을 두고 형성되는 제4 불순물 영역과, 제3 불순물 영역과 제4 불순물 영역에 끼워진 영역의 상측에 제2 산화막을 통해 형성되는 제3 전극층과, 제3 전극층의 상측에 제2 절연막을 통해 형성되는 제4 전극층을 포함하고, 제2 불순물 영역과 제3 불순물 영역은 동일한 영역을 공유하고, 제1 산화막과 제2 산화막은 동일한 공정에서 형성되고, 제1 전극층과 제3 전극층은 동일한 공정에서 형성되고, 제1 절연막과 제2 절연막은 동일한 공정에서 형성되고, 제2 전극층과 제4 전극층은 동일한 공정에서 형성된다.
제5 발명에 따른 메모리 셀은 메모리 셀 어레이의 복수의 행의 각각에 대응하여 설치된 복수의 워드선과, 메모리 셀 어레이의 복수의 열의 각각에 대응하여 설치된 복수의 비트선과, 제1 전위를 공급하는 복수의 소스선을 구비하는 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 구성하는 메모리 셀에 있어서, 메모리 셀 트랜지스터와 MOS 트랜지스터를 구비하고, 메모리 셀 트랜지스터는 대응하는 워드선의 전위에 의해 제어되는 콘트롤 게이트와, 콘트롤 게이트의 전위로 제어되고 서로 도통/비도통 상태가 되는 소스 및 드레인과, 플로팅 게이트를 포함하고, MOS 트랜지스터는 메모리 셀 트랜지스터를 통해 비트선과 제1 전위 사이를 흐르는 전류의 도통 경로를 선택적으로 개폐하고, 메모리 셀 트랜지스터의 게이트폭은 MOS 트랜지스터의 게이트폭보다도 작다.
제6 발명에 따른 메모리 셀은 메모리 셀 어레이의 복수의 행의 각각에 대응하여 설치된 복수의 워드선과 메모리 셀 어레이의 복수의 열의 각각에 대응하여 설치된 복수의 비트선과 제1 전위를 공급하는 복수의 소스선을 구비하는 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 구성하는 메모리 셀에 있어서, 메모리 셀 트랜지스터와 MOS 트랜지스터를 구비하고, 메모리 셀 트랜지스터는 대응하는 워드선의 전위에 의해 제어되는 콘트롤 게이트와, 콘트롤 게이트의 전위로 제어되고 서로 도통/비도통 상태가 되는 소스 및 드레인과, 플로팅 게이트를 포함하고, MOS 트랜지스터는 메모리 셀 트랜지스터를 통해 비트선과 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하고, 메모리 셀 트랜지스터의 드레인은 메모리 셀 트랜지스터로의 기록 동작시에 기록 전압이 인가되며, 기록 전압은 메모리 셀 트랜지스터의 소스/드레인 펀치 스루 내압 보다도 크다.
도 1은 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치(100)의 구성을 도시하는 개략 블록도.
도 2는 도 1에서의 불휘발성 반도체 기억 장치(100)의 메모리 셀 어레이(104)의 구성을 확대한 회로도.
도 3은 도 2에 도시된 메모리 셀 어레이에서, 신호선 L이 항타(杭打)되어 있지 않은 영역에서의 단면도.
도 4는 도 2에 도시된 메모리 셀 어레이에서, 신호선 L이 항타되어 있는 영역에서의 단면도.
도 5는 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 6은 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 7은 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 8은 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 9는 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 10은 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 11은 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 12는 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 13은 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 14는 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도.
도 15는 메모리 셀 어레이(104)의 레이아웃의 일 예를 도시하는 평면도.
도 16은 도 15에서의 메모리 셀 1단위의 레이아웃을 도시하는 평면도.
도 17은 도 15에 대응하는 메모리 셀 어레이(104)의 메모리 셀 게이트 패터닝 마스크의 일 예를 도시하는 도면.
도 18은 메모리 셀 게이트 패터닝 마스크의 변경에 의해, 콘트롤 게이트 전극층을 제거하지 않고 항타를 행하기 위한 단면도.
도 19는 제2 실시예에서의 2 트랜지스터형 메모리 셀의 메모리 셀부에서의 임계값 분포예를 도시하는 도면.
도 20은 드레인 셀렉트형 접속의 2 트랜지스터형 메모리 셀에 인가하는 각종 전압의 전압 조건의 일 예를 도시하는 도면.
도 21은 본 발명의 제3 실시예의 불휘발성 반도체 기억 장치(200)의 구성을 도시하는 개략 블록도.
도 22는 제1 실시예에서의 NOR형 메모리 셀 어레이에서의 비트선 용량 CB0의 산출 조건을 도시하는 도면.
도 23은 제3 실시예에서의 DINOR형 메모리 셀 어레이의 비트선 용량에 대해 설명하기 위한 회로도.
도 24는 제3 실시예에서의 DINOR형 메모리 셀 어레이에서의 비트선 용량 CB1의 산출 조건을 도시하는 도면.
도 25는 불휘발성 반도체 기억 장치(200)에서, 드레인 셀렉트형 접속의 2 트랜지스터형 메모리 셀에 인가하는 각종 전압의 전압 조건의 일 예를 도시하는 도면.
도 26은 불휘발성 반도체 기억 장치(200)에서 소스 셀렉트형 접속의 2 트랜지스터형 메모리 셀에 인가하는 각종 전압의 전압 조건의 일 예를 도시하는 도면.
도 27은 도 25에 대응하는 판독 동작에서의 타이밍 차트.
도 28은 도 25에 대응하는 기록 동작에서의 타이밍 차트.
도 29는 도 25에 대응하는 소거 동작에서의 타이밍 차트.
도 30은 소스/드레인 펀치 스루 내압을 설명하기 위한 도면.
도 31은 제6 실시예에서의 2 트랜지스터형 메모리 셀의 평면도.
도 32는 트랜지스터의 기생 용량을 설명하기 위한 도면.
도 33은 트랜지스터의 활성 영역 폭을 설명하기 위한 도면.
도 34는 제7 실시예의 불휘발성 반도체 기억 장치(300)의 구성을 도시하는 개략 블록도.
도 35는 N 채널형 MOS 트랜지스터를 메모리 셀로서 이용하는 종래의 1 트랜지스터형 메모리 셀의 기록 동작시의 조건과 기록 속도와의 일 예를 도시한 도면.
도 36은 P 채널형 MOS 트랜지스터를 메모리 셀로서 이용하는 종래의 1 트랜지스터형 메모리 셀에 있어서, 도 35와 동일한 속도로 기록을 행하기 위한 조건의 일 예를 도시한 도면.
도 37은 P 채널형 MOS 트랜지스터를 이용하는 드레인 셀렉트형 접속 메모리 셀의 구성과 전압 인가 조건과의 일 예를 도시한 도면.
도 38은 P 채널형 MOS 트랜지스터를 이용하는 2 트랜지스터형 메모리 셀의 기록 동작시의 조건과 기록 속도와의 일 예를 도시한 도면.
도 39는 제8 실시예에서의 드레인 셀렉트형 접속의 2 트랜지스터형 메모리 셀에 인가하는 각종 전압의 전압 조건을 도시한 도면.
도 40은 제8 실시예에서의 소스 셀렉트형 접속의 2 트랜지스터형 메모리 셀에 인가하는 각종 전압의 전압 조건의 일 예를 도시한 도면.
도 41은 제9 실시예에서의 2 트랜지스터형 메모리 셀의 전압 인가 조건의 일 예를 도시하는 도면.
도 42는 도 41에 대응하는 2 트랜지스터형 메모리 셀의 판독 동작의 타이밍 차트.
도 43은 종래의 NOR형 플래시 메모리의 메모리 셀 어레이의 구성을 도시하는 회로도.
도 44는 종래의 불휘발성 반도체 기억 장치의 메모리 셀 트랜지스터의 구조를 설명하기 위한 단면 모식도.
도 45는 종래의 NOR형 플래시 메모리에서의 메모리 셀 트랜지스터 임계값 분포를 도시하는 도면.
도 46은 종래의 NOR형 플래시 메모리에서의 메모리 셀 트랜지스터 임계값 분포를 도시하는 도면.
도 47은 종래의 NOR형 플래시 메모리에서의 과소거(過消去) 셀의 문제를 설명하기 위한 도면.
도 48은 종래의 DINOR형 플래시 메모리의 메모리 구성을 도시하는 회로도.
도 49는 종래의 DINOR형 플래시 메모리에서의 메모리 셀 트랜지스터 임계값 분포를 도시하는 도면.
도 50은 종래의 DINOR형 플래시 메모리에서의 메모리 셀 트랜지스터 임계값 분포를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
102 : 어드레스 버퍼
104, 204, 304 : 메모리 셀 어레이
106 : WL 디코더
108 : Y 디코더
114 : 메모리 셀 SG 디코더
110 : 고전압 발생 회로
112 : 네거티브 전압 발생 회로
120 : 웰 전위 발생 회로
132 : 판독 전압 발생 회로
122 : 기록/소거 제어 회로
124 : 데이터 입출력 버퍼
126 : 데이터 드라이버
128 : 센스 증폭기
130 : 기록 회로
205 : SG 디코더
116, 207, 208 : 소스 디코더
100 내지 300 : 불휘발성 반도체 기억 장치
L : 신호선
WL : 워드선
BL : 비트선
SL : 소스선
MC : 메모리 셀 트랜지스터
MS : 셀 선택 트랜지스터
SG : 선택 게이트
1 : 반도체 기판
2, 12 : 소스 영역
3, 13, 23 : 드레인 영역
14 : 산화막
5, 15 : 플로팅 게이트 전극
16 : 절연막
7, 17 : 콘트롤 게이트 전극
이하, 본 발명에 대해 도면을 이용하여 설명한다. 또, 동일한 구성 요소에는 동일한 부호와 동일한 기호를 붙여 그 설명은 반복하지 않는다.
＜제1 실시예＞
도 1은 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치(100)의 구성을 도시하는 개략 블록도이다.
도 1에 도시한 바와 같이, 불휘발성 반도체 기억 장치(100)는 어드레스 버퍼(102)와 메모리 셀 어레이(104)와 WL 디코더(106)와 Y 디코더(108)와 메모리 셀 SG 디코더(114)와 소스 디코더(116)를 포함한다.
어드레스 버퍼(102)는 외부로부터의 어드레스 신호 A0 내지 Ai를 받아, 대응하는 내부 행 어드레스 신호 Ax와 대응하는 내부 열 어드레스 신호 Ay를 출력한다. WL 디코더(106)는 어드레스 버퍼(102)로부터의 내부 행 어드레스 신호 Ax를 받아 대응하는 메모리 셀 어레이(104)의 워드선을 선택한다. Y 디코더(108)는 어드레스 버퍼(102)로부터의 내부 열 어드레스 신호 Ai를 받아 메모리 셀 어레이(104)의 대응하는 비트선을 선택한다.
메모리 셀 어레이(104)는 NOR형 메모리 셀 어레이로서 복수의 메모리 셀 트랜지스터 MC 및 복수의 셀 선택 트랜지스터 MS를 포함한다. 메모리 셀 트랜지스터 MC는 플로팅 게이트형 트랜지스터로 구성된다. 메모리 셀 트랜지스터 MC의 각각에 대응하여 셀 선택 트랜지스터 MS가 설치된다. 셀 선택 트랜지스터 MS는 MOS 트랜지스터로 구성된다.
즉, 제1 실시예에서의 1개의 메모리 셀은 메모리 셀 트랜지스터 MC와, 메모리 셀 트랜지스터 MC에 대응하여 설치되는 셀 선택 트랜지스터 MS로 구성된다. 이하, 1개의 메모리 셀 트랜지스터로 메모리 셀을 구성하는 종래의 메모리 셀을 1 트랜지스터형 메모리 셀이라고 하고, 제1 실시예의 메모리 셀을 2 트랜지스터형 메모리 셀이라고 한다. 또한, 이하에서는 메모리 셀 트랜지스터 및 셀 선택 트랜지스터는 N 채널형 MOS 트랜지스터인 것으로서 설명한다.
도 1에서는 메모리 셀 트랜지스터 MC11, MC12, MC21 및 MC22와 셀 선택 트랜지스터 MS11, MS12, MS21 및 MS22을 대표적으로 도시한다.
메모리 셀 트랜지스터 MC11 및 MC21의 각 게이트 전극은 모두 워드선 WL1에 접속된다. 메모리 셀 트랜지스터 MC12 및 MC22의 각 게이트 전극은 모두 워드선 WL2에 접속된다.
메모리 셀 트랜지스터 MC11, MC12, MC21 및 MC22의 각 소스 영역은 소스선 SL에 접속된다.
셀 선택 트랜지스터 MS11은 비트선 BL1과 메모리 셀 트랜지스터 MC11의 드레인 영역과의 사이에 접속된다. 셀 선택 트랜지스터 MS12는 비트선 BL1과 메모리 셀 트랜지스터 MC12의 드레인 영역과의 사이에 접속된다. 셀 선택 트랜지스터 MS21은 비트선 BL2와 메모리 셀 트랜지스터 MC21의 드레인 영역과의 사이에 접속된다. 셀 선택 트랜지스터 MS22는 비트선 BL2와 메모리 셀 트랜지스터 MC22의 드레인 영역과의 사이에 접속된다. 이하, 메모리 셀 트랜지스터 MC의 드레인 영역과 비트선 BL과의 사이에 셀 선택 트랜지스터 MS를 배치하는 접속을 드레인 셀렉트형 접속이라고 칭한다.
셀 선택 트랜지스터 MS11 및 MS21의 각 게이트 전극은 모두 셀 선택선 ML1에 접속된다. 셀 선택 트랜지스터 MS12 및 MS22의 각 게이트 전극은 모두 셀 선택선 ML2에 접속된다.
WL 디코더(106)는 어드레스 버퍼(102)로부터 제공되는 내부 행 어드레스 신호 Ax에 따라 대응하는 워드선 WL1 내지 WL4 중 어느 하나를 선택한다.
메모리 셀 SG 디코더(114)는 기록, 소거 및 판독 동작시에, 어드레스 버퍼(102)로부터 제공되는 내부 행 어드레스 신호 Ax에 따라, 선택된 행에 대응하는 어느 하나의 셀 선택선 ML1, ML2를 선택한다.
소스 디코더(116)는 기록, 소거, 판독 동작에 따라 소스선 SL의 전위를 조정한다.
불휘발성 반도체 기억 장치(100)는 고전압 발생 회로(110)와 네거티브 전압 발생 회로(112)와 웰 전위 발생 회로(120)와 판독 전압 발생 회로(132)를 더 포함한다.
고전압 발생 회로(110)는 외부 전원 전압 Vcc를 받아 메모리 셀로의 데이터기록 혹은 소거 동작에 필요한 고전압을 발생한다. 네거티브 전압 발생 회로(112)는 외부 전원 전압 Vcc를 받아 메모리 셀 어레이로의 기록 혹은 소거 동작에서 필요한 네거티브 전압을 발생한다. 판독 전압 발생 회로(132)는 임의의 판독 전압을 생성한다.
웰 전위 발생 회로(120)는 네거티브 전압 발생 회로(112)의 출력을 받아, 메모리 셀 트랜지스터가 형성되는 반도체 기판 표면의 웰 전위를 제어한다. 기록 회로(130)는 고전압 발생 회로(110)로부터 받는 고전압을 대응하는 비트선에 공급한다.
WL 디코더(106)는 고전압 발생 회로(110) 및 네거티브 전압 발생 회로(112)의 출력을 받아, 기록 동작에서는 선택된 워드선에 네거티브 전압을 공급하고, 소거 동작에서는 선택된 워드선에 고전압을 공급한다. 또한, WL 디코더(106)는 판독 전압 발생 회로(132)로 생성된 임의의 판독 전압의 공급을 받는다.
소스 디코더(116)는 네거티브 전압 발생 회로(112)의 출력을 받아 소스선 SL을 통해 메모리 셀 트랜지스터 MC1의 소스 전위를 네거티브 전압으로 한다.
불휘발성 반도체 기억 장치(100)는 기록/소거 제어 회로(122)와 데이터 입출력 버퍼(124)와 데이터 드라이버(126)와 센스 증폭기(128)와 기록 회로(130)를 더 포함한다.
기록/소거 제어 회로(122)는 메모리 셀로의 기록 동작 및 소거 동작을 제어한다. 데이터 입출력 버퍼(124)는 외부로부터의 데이터를 받아 내부 회로에 혹은 메모리 셀로부터 판독된 데이터를 받아 외부에 출력한다. 데이터 드라이버(126)는 데이터 입출력 버퍼(124)에 입력된 기록 데이터를 받아 대응하는 비트선 전위를 구동한다. 센스 증폭기(128)는 데이터 판독시에, 비트선 BL1 또는 BL2를 통해, 선택된 메모리 셀의 기억 정보에 따라 대응하는 판독 데이터를 출력한다. 기록 회로(130)는 데이터 드라이버(126)로부터의 기록 데이터를 받아 유지하고 고전압 발생 회로(110)로부터의 고전압을 대응하는 비트선에 공급한다.
데이터 드라이버(126) 및 센스 증폭기(128)는, 비트선 BL1에 대해서는 열 선택 게이트 SLG1를 통해, 비트선 BL2에 대해서는 열 선택 게이트 SLG2를 통해 접속하고, 열 선택 게이트 SLG1 및 SLG2의 게이트 전위는 Y 디코더(108)에 의해 제어된다. 따라서, 어드레스 버퍼(102)로부터의 내부 열 어드레스 신호 Ay에 따라, 선택된 비트선과 센스 증폭기(128) 또는 데이터 드라이버(126)가 접속된다.
다음에, 제1 실시예에서의 불휘발성 반도체 기억 장치(100)의 동작에 대해 간단하게 설명한다.
〔프로그램 동작〕
메모리 셀에 대해 데이터를 기록하는 경우에는 어드레스 버퍼(102)에 선택되어야 되는 메모리 셀의 어드레스를 지정하는 어드레스 신호 A0 내지 Ai가 제공된다. 한편, 데이터 입출력 버퍼(124)에는 기록되야 할 데이터가 제공되고 이에 따라 데이터 드라이버(126)가 대응하는 비트선의 전위 레벨을 구동한다. 기록 회로(130)는 비트선 BL1을 통해 데이터 드라이버(126)로부터 기록 데이터를 받는다.
메모리 셀 트랜지스터 MC11에 데이터의 기록을 행하는 경우에 대해 설명한다. 우선 메모리 셀 트랜지스터 MC11를 포함하는 섹터에 대한 소거 동작이 행해진다. 여기서 섹터란, 예를 들면 동일한 웰내에 형성되는 메모리 셀군을 말한다. 이하에서는 메모리 셀 트랜지스터 MC11에 주목하여 설명한다.
기록/소거 제어 회로(122)에 제어되어, 비트선 BL1은 플로팅 상태가 되고 고전압 발생 회로 및 네거티브 전압 발생 회로는 각각 고전압 및 네거티브 전압을 발생한다. 이에 따라 소스 디코더(116)는 소스선 SL을 통해 메모리 셀 트랜지스터 MC1의 소스 전위를 네거티브 전위(예를 들면, -8V)로 한다. 한편, 웰 전위 발생 회로(120)도 메모리 셀 트랜지스터의 웰 전위를 메모리 셀 트랜지스터 MC11의 소스 전위와 동일한 네거티브 전위(예를 들면, -8V)로 한다.
메모리 셀 SG 디코더(114)는, 내부 행 어드레스 신호 Ax에 응답하여, 선택된 행에 대응하는 셀 선택선 ML1에 대해 소정의 전위를 공급한다. WL 디코더(106)는 기록/소거 제어 회로(122)로 제어되어 고전압 발생 회로(110)로부터 출력되는 고전압(예를 들면, 10V)을 워드선 WL1에 공급한다. 이에 따라, 메모리 셀 트랜지스터 MC11의 플로팅 게이트 전극에 기판측으로부터 전자가 주입되어, 이들 메모리 셀 트랜지스터 MC11의 임계값이 상승한다.
기록 회로(130)는 기록/소거 제어 회로(122)로 제어되어 비트선 BL1의 전위레벨을 구동한다. 소스 디코더(116)는 소스선 SL1을 플로팅 상태로 한다. 웰 전위 구동 회로(120)는 기록/소거 제어 회로(122)로 제어되어 웰 전위를 예를 들면 0V 로 한다.
메모리 셀 SG 디코더(114)는, 내부 행 어드레스 신호 Ax에 응답하여, 선택된 행에 대응하는 셀 선택선 ML1에 대해 소정의 전위를 공급한다. WL 디코더(106)는 기록/소거 제어 회로(122)로 제어되어 네거티브 전압 발생 회로(112)로부터 제공되는 전위(예를 들면, -10V)를 워드선 WL1에 공급한다. 기록 회로(130)도 기록/소거 제어 회로(122)로 제어되어 비트선 BL1의 레벨을 고전압 발생 회로(110)로부터 출력되는 고전압에 기초하여 고전위(예를 들면, 5V)로 한다.
이 결과, 메모리 셀 트랜지스터 MC11의 플로팅 게이트 전극으로부터 전자가 방출되어, 메모리 셀 트랜지스터 MC1의 임계값이 변화한다.
그런데, 종래의 NOR형 플래시 메모리에서는 1개의 비트선 BL의 메모리 셀 트랜지스터에 대해서만 데이터의 기록을 행하는 경우에도 동일 비트선에 접속되는 비선택 상태의 메모리 셀 트랜지스터의 드레인에 고전압이 인가되어 버린다. 이 때문에, 동일 비트선상의 비선택 상태의 메모리 셀 트랜지스터의 플로팅 게이트 중의 전하량이 변화하고, 최악의 경우, 기록되어 있는 데이터가 변화해 버린다고 하는 문제가 있다.
그러나, 제1 실시예에서의 2 트랜지스터형 메모리 셀에서는 셀 선택 트랜지스터를 이용함으로써 기록 선택된 메모리 셀 트랜지스터만을 비트선과 접속할 수 있다. 따라서, 1개의 메모리 셀 트랜지스터의 기록 동작은 다른 메모리 셀 트랜지스터 임계값에 영향을 주지 않는다.
〔판독 동작〕
메모리 셀에 대해 데이터를 판독하는 경우에는 어드레스 버퍼(102)에 선택되어야 하는 메모리 셀의 어드레스를 지정하는 어드레스 신호A0 내지 Ai가 제공된다. 어드레스 버퍼(102)로부터 내부 행 어드레스 신호 Ax가 출력된다.
메모리 셀 트랜지스터 MC1이 선택되는 것으로 한다. 메모리 셀 SG 디코더(114)는 내부 행 어드레스 신호 Ax에 응답하여 판독 선택된 행에 대응하는 셀 선택선 ML1에 대해 소정의 전위를 공급한다. WL 디코더(106)는 내부 행 어드레스 신호 Ax에 응답하여 판독 선택된 워드선 WL1에 소정의 전위를 공급한다. 또한, 비트선 BL1 및 소스선 SL에 소정의 전압이 공급된다. 센스 증폭기(128)는 열 선택 게이트 SLG1을 통해 비트선 BL1의 전위의 변화를 검지한다.
다음에, 제1 실시예에서의 메모리 셀 어레이의 구성에 대해 상세하게 설명한다.
도 2는 도 1에서의 불휘발성 반도체 기억 장치(100)의 메모리 셀 어레이(104)의 구성을 확대한 회로도이다. 도 2에서는, 메모리 셀 어레이(104)는 웰 분할되어 있고, 웰(11a, 11b)은 도 1에 도시하는 웰 전위 발생 회로(120)로부터 각각 전위의 공급을 받는다.
도 2에 도시한 바와 같이, 제1 실시예에서의 2 트랜지스터형 메모리 셀에서는 셀 선택 트랜지스터 MS의 도통 상태를 제어하는 복수의 신호선 L을 갖는다. 도 2에서는 신호선 L1 및 L2를 대표적으로 도시한다. 신호선 L은 저항이 낮은 예를 들면 알루미늄 배선으로 구성한다. 신호선 L1은 도 1에 도시하는 메모리 셀 SG 디코더(114)로부터 받는 전위를 셀 선택선 ML1에 공급한다.
셀 선택선 ML은 동일 섹터내의 동일 행의 셀 선택 트랜지스터의 게이트 전극을 서로 접속함으로써 구성된다. 구체적인 구조로서는 셀 선택 트랜지스터의 게이트 전극층을 에칭 가공에 의해 형성할 때에 동일 섹터 내의 게이트 전극을 일체 패턴으로서 가공함으로써 형성되는 것이다.
신호선 L2는 동일하게 도 1에 도시하는 메모리 셀 SG 디코더(114)로부터 받는 전위를 셀 선택선 ML2에 공급한다.
신호선 L은 n 비트마다(n0) 셀 선택 트랜지스터 MS의 게이트 전극을 구성하는 전극층에 항타된다.
다음에, 메모리 셀과 신호선 L의 구조를 설명한다.
도 3은 도 2에 도시하는 메모리 셀 어레이에서 상기 신호선 L이 항타되어 있지 않은 영역에서의 단면도이고, 도 4는 도 2에 도시하는 메모리 셀 어레이에 있어서 상기 신호선 L이 항타되어 있는 영역의 단면도이다.
메모리 셀 트랜지스터 MC는 p형 반도체 기판(1)의 주표면상에 형성된 n형 소스 영역(12) 및 n형 드레인 영역(13)과, 소스 영역(12)과 드레인 영역(13)에 끼워진 채널 영역의 상측에 터널 산화막(14.1)을 개재하여 형성된 플로팅 게이트 전극(15.1)과, 플로팅 게이트 전극(15.1)의 상측에 층간 절연막(16.1)을 개재하여 형성된 콘트롤 게이트 전극(17.1)을 갖는다.
셀 선택 트랜지스터 MS는 p형 반도체 기판(1)의 주표면상에 형성된 n형 소스 영역(12) 및 n형 드레인 영역(23)과, 소스 영역(12)과 드레인 영역(23)에 끼워진 채널 영역의 상측에 산화막(14.2)을 개재하여 형성된 플로팅 게이트 전극(15.2)과, 플로팅 게이트 전극(15.2)의 상측에 층간 절연막(16.2)을 개재하여 형성된 콘트롤 게이트 전극(17.2)을 갖는다.
도 3에 도시한 바와 같이, 메모리 셀 트랜지스터 MC와 셀 선택 트랜지스터 MS는, p형 반도체 기판(1)의 주표면에 형성되는 소스 영역(12)을 공유한다. 또한, 메모리 셀 트랜지스터 MC 및 셀 선택 트랜지스터 MS를 구성하는 산화막(14.1, 14.2)은 동일한 공정에서 형성된다. 또한, 메모리 셀 트랜지스터 MC 및 셀 선택 트랜지스터 MS의 각각을 구성하는 플로팅 게이트 전극(15.1, 15.2)은 동일한 공정에서 형성된다. 또한, 메모리 셀 트랜지스터 MC 및 셀 선택 트랜지스터 MS의 각각의 층간 절연막(16.1, 16.2)은 동일한 공정에서 형성된다. 또한, 메모리 셀 트랜지스터 MC 및 셀 선택 트랜지스터 MS의 각각의 콘트롤 게이트 전극(17.1, 17.2)은 동일한 공정에서 형성된다.
신호선 L은 셀 선택 트랜지스터 MS의 게이트 전극 상에 절연막(30)을 통해 배치된다.
또한, 도 4에 도시한 바와 같이 신호선 L은 컨택트홀을 통해 셀 선택 트랜지스터 MSn1의 콘트롤 게이트 전극을 구성하는 전극층에 접속되어 있다.
상기한 컨택트홀은 메모리 셀 트랜지스터 및 셀 선택 트랜지스터가 형성되지 않은 영역에 설치된다.
다음에, 제1 실시예에서의 2 트랜지스터형의 메모리 셀의 제조 방법에 대해 도면을 이용하여 설명한다. 도 5 내지 도 14는 상기한 구조를 갖는 2 트랜지스터형 메모리 셀의 제조 방법에서의 공정을 도시하는 단면도이다.
도 5에 도시한 바와 같이, p형 실리콘 기판(1) 상에 열산화 처리를 함으로써 p형 실리콘 기판 위 전면에 터널 산화막(14)을 형성한다. 터널 산화막(14)상에 CVD법 등을 이용하여 제1 다결정 실리콘막(15)을 1,200Å 정도의 막 두께로 형성한다(플로팅 게이트 전극층).
다음에, 상기한 제1 다결정 실리콘막(15)상에 CVD법 등을 이용하여 100Å 정도의 막 두께의 고온 산화막을 형성한다. 이 고온 산화막 위에 CVD법 등을 이용하여 실리콘 질화막을 100Å 정도의 두께로 형성한다. 또한, 이 실리콘 질화막 위에 CVD법을 이용하여 150Å 정도의 두께의 고온 산화막을 형성한다. 이에 따라, 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(이하, ONO막이라고 부른다; 16)이 형성된다.
다음에, 상기한 ONO막(16)상에 CVD법을 이용하여 불순물이 도입된 제2 다결정 실리콘막(20)을 1,200Å 정도의 두께로 형성한다. 그리고, 이 제2 다결정 실리콘막(20)상에 스퍼터링법을 이용하여 텅스텐 실리사이드(WSi)층(21)을 1,200Å 정도의 두께로 형성한다. 이들에 의해, 콘트롤 게이트 전극이 되는 도전층(17)이 형성된다. 이 도전층(17)상에 TEOS(Tetra Ethyl Ortho Silicate)막(18)을 퇴적한다.
이하, 우선 도 3에 도시하는 단면부에 대응하는 메모리 셀 어레이의 제조 방법을 도 6 내지 도 9의 단면도에 따라 설명한다.
도 6에 도시한 바와 같이, 상기한 TEOS 산화막(18) 상에 메모리 셀 트랜지스터 MC부 및 셀 선택 트랜지스터 MS부에 대응하는 부분에 각각 레지스트 마스크(22, 23)를 형성한다. TEOS 산화막(18)을 에칭한다.
도 7에 도시한 바와 같이, 상기 에칭된 TEOS 산화막(18)을 레지스트로서 이용하여 텅스텐 실리사이드(WSi)층(21)과 제2 다결정 실리콘막(20)을 에칭한다. 이에 따라, 도 8에 도시한 바와 같이, 메모리 셀 트랜지스터 MC부 및 셀 선택 트랜지스터 MS부의 각각의 도전층(17.1, 17.2)이 형성된다. 또, 동시에 주변 트랜지스터의 게이트도 에칭을 행한다. 또한, TEOS 산화막(18)을 레지스트로서 이용하여 ONO막(16), 제1 다결정 실리콘막(15)을 에칭한다. 이에 따라, 도 9에 도시한 바와 같이, 항타를 실시하지 않은 부분의 셀 선택 트랜지스터 MS가 메모리 셀 트랜지스터 MC와 동일한 공정에서 형성된다.
다음에, 도 4에 도시하는 단면부에 대응하는 메모리 셀 어레이의 제조 방법을 도 10 내지 도 14의 단면도에 따라 설명한다.
도 10에 도시한 바와 같이, 신호선 L을 항타되는 부분에 대해서는 TEOS 산화막(18)상에 메모리 셀 트랜지스터 MC부에 대응하는 부분에 레지스트 마스크(24)를 형성한다. TEOS 산화막(18)을 에칭한다.
도 11에 도시한 바와 같이, 상기 에칭된 TEOS 산화막(18)을 레지스트로서 이용하여 텅스텐 실리사이드(WSi)층(21)과 제2 다결정 실리콘막(20)을 에칭한다. 이에 따라, 도 12에 도시한 바와 같이 메모리 셀 트랜지스터 MC부의 도전층(17.1)이 형성된다. 또, 동시에 주변 트랜지스터의 게이트도 에칭을 행한다.
다음에, 도 13에 도시한 바와 같이 셀 선택 트랜지스터 MS부만이 보호되도록 레지스트 마스크(25)를 형성한다. TEOS 산화막(18) 및 이 레지스트(25)를 마스크로 하여 ONO막(16) 및 제1 다결정 실리콘막(15)의 에칭을 행한다. 이에 따라, 도 14에 도시한 바와 같이 신호선 L의 항타를 실시하는 셀 선택 트랜지스터 MS가 메모리 셀 트랜지스터 MC와 함께 형성된다.
이와 같이 제조함으로써, 각 메모리 셀마다 메모리 셀과 인접하여 메모리 셀의 터널 산화막과 동시에 형성된 동일한 막 두께의 게이트 산화막을 갖고, 또한 메모리 셀과 동일한 플로팅 게이트 전극층, 메모리 셀과 동일한 층간 절연막 및 메모리 셀과 동일한 콘트롤 게이트 전극층으로 이루어지는 셀 선택 트랜지스터가 형성된다.
또, 도 10 내지 도 14의 산화막(14) 부분은 소자 분리 산화막인 경우도 있다.
도 15는 메모리 셀 어레이(104)의 레이 아웃의 일 예를 도시하는 평면도이고, 도 16는 도 15에서의 메모리 셀 1단위의 레이 아웃을 도시하는 평면도이다. 도 15에 도시한 바와 같이, 행 방향으로는 메모리 셀 트랜지스터의 게이트 전극부에 상당하는 게이트 전극 패턴(50) 및 셀 선택 트랜지스터의 게이트 전극부에 상당하는 게이트 전극 패턴(51)이 배치된다. 또한, 열방향으로는 비트선에 대응하는 제1 층째의 알루미늄 배선 패턴(52)이 배치되어 있다. 셀 선택 트랜지스터의 게이트상에 형성되는 층간 절연막층에는, 셀 선택 트랜지스터 게이트의 항타부와 제1 층째의 알루미늄 배선(54)을 접속하기 위해서 컨택트홀 패턴(53)에 대응하는 접속 구멍이 개구된다. 또한, 제1 층째의 알루미늄 배선(54)상에 형성되는 층간 절연막층에는, 제1 층째의 알루미늄 배선(54)과 신호선 L에 대응하는 제2 층째의 알루미늄 배선을 접속하기 위해서 비아 홀 패턴(55)에 대응하는 접속 구멍이 개구된다. 또, 비트선 BL과 셀 선택 트랜지스터의 드레인 영역은 컨택트홀(56)을 통해 접속된다.
도 16에 도시한 바와 같이, 메모리 셀 트랜지스터의 활성 영역폭과 셀 선택 트랜지스터의 활성 영역폭은 분리 산화막(60)에 의해서 규정된다.
또한 도 17에, 도 15에 대응하는 메모리 셀 어레이(104)의 메모리 셀 게이트 패터닝 마스크의 일 예를 도시한다. 도 17에서는 도 13에서 도시한 레지스트(25)에 의해 이 영역의 셀 선택 트랜지스터의 플로팅 게이트 전극층이 에칭되지 않고서 남는다.
레지스트(25)에 의해 덮여지지 않는 부분에 대해서는, 메모리 셀 트랜지스터의 게이트 전극층 및 셀 선택 트랜지스터의 게이트 전극층의 상측에 잔존하고 있는 TEOS막(18)을 마스크로 하여 ONO막(16.1, 16.2) 및 플로팅 게이트 전극층(15.1, 15.2)이 에칭된다.
또한, 도 18은 메모리 셀 게이트 패터닝 마스크의 변경에 의해 콘트롤 게이트 전극층을 제거하지 않고서 항타를 행하기 위한 단면도이다. 도 18에 도시된 바와 같이 플로팅 게이트 전극층(15.2)의 측벽과 콘트롤 게이트 전극층(17.2)의 측벽이 AL 컨택트(40)에 의해 접속되도록 한다. 이에 따라, AL 배선으로 형성되는 신호선 L과 플로팅 게이트 전극층(15.2)이 접속된다.
또, 메모리 셀 트랜지스터와 셀 선택 트랜지스터의 접속 관계는 상기에서 설명한 드레인 셀렉트형 접속 대신에 셀 선택 트랜지스터 MS와 비트선 BL과의 사이에 메모리 셀 트랜지스터 MC를 배치하는(이하, 소스 셀렉트형 접속이라고 칭한다) 구성이라도 좋다.
이상과 같이, 1개의 메모리 셀을 메모리 셀 트랜지스터와 셀 선택 트랜지스터로 구성함으로써, 판독 동작시에, 선택 상태의 메모리 셀과 동일 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있어 저전압 판독 동작이 실현된다.
또한, 셀 선택 트랜지스터는 메모리 셀 트랜지스터와 동일한 공정에서 제조되기 때문에, 최소 디자인룰 간격으로 형성할 수 있다.
또한, 셀 선택 트랜지스터의 콘트롤 게이트 전극과 평행하게 배치되는 알루미늄의 신호선을 이용하여 고속으로 셀 선택 트랜지스터를 도통/비도통 상태로 할 수 있기 때문에, 고속 판독 동작이 가능해진다.
＜제2 실시예＞
다음에 본 발명에 기초한 제2 실시예의 불휘발성 반도체 기억 장치의 동작에 대해 설명한다.
제2 실시예는 제1 실시예에서 설명한 2 트랜지스터형 메모리 셀을 갖는 불휘발성 반도체 기억 장치(100)에서, 판독 동작시에 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압을 임의의 전위로 하고, 또한, 스탠바이시에는 판독 동작시와 동일한 전압을 모든 메모리 셀 트랜지스터에 인가하도록 한 것이다.
도 19는 제2 실시예에서의 2 트랜지스터형 메모리 셀의 메모리 셀부에서의 임계값 분포예를 도시하는 도면이다. 도 19에 도시한 바와 같이 제2 실시예의 메모리 셀 트랜지스터의 저임계값측의 분포는 예를 들면 0볼트 이하라도 좋다. 이에 따라, 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압(판독 전압)도 임의로 선택할 수 있다.
이것은, 2 트랜지스터형 메모리 셀에서는 각 메모리 셀 트랜지스터마다 셀 선택 트랜지스터가 접속되어 있기 때문에, 선택 상태의 메모리 셀 트랜지스터와 동일한 비트선에 접속된 비선택 상태의 메모리 셀 트랜지스터에 대응하는 셀 선택 트랜지스터를 모두 오프 상태로 함으로써 비선택 상태의 메모리 셀 트랜지스터로부터의 누설 전류를 저지할 수 있기 때문이다.
제2 실시예에서의 2 트랜지스터형 메모리 셀의 메모리 셀 트랜지스터부에서의 판독 전압과 스탠바이시의 전압의 관계에 대해 설명한다.
도 20은 드레인 셀렉트형 접속의 2 트랜지스터형 메모리 셀에 인가되는 각 종 전압의 전압 조건을 도시하는 도면이다. Vcg는 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압(판독 전압)을, Vs는 소스선과 접속되는 소스 영역에 인가되는 전압을, Vd는 비크선과 접속되는 드레인 영역에 인가되는 전압을, Vsg는 셀 선택 트랜지스터의 게이트 전극에 인가되는 전압을 나타낸다.
도 20에 도시한 바와 같이, 스탠바이시에는, 판독 동작과 동일한 전압을 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가하는 것이 가능해진다. 이것은 모든 메모리 셀 트랜지스터에 대응하는 셀 선택 트랜지스터를 오프 상태로 해 둠으로써 메모리 셀 트랜지스터와 비트선을 비접속 상태로 할 수 있기 때문에 스탠바이시와 판독시의 전압 조정을 행할 필요가 없기 때문이다.
또한, 외부 전원 전압 Vcc 이외의 임의의 전압을 판독 전압 Vcg로서 사용하는 경우에는, 도 1에 도시한 판독 전압 발생 회로(132)로 판독 전압 Vcg를 생성하여 WL 디코더(106)로 공급한다.
즉, 제2 실시예에서의 불휘발성 반도체 기억 장치(100)에서는, 판독 전압 Vcg를 임의의 전압으로 설정함으로써, 기록 속도 또는 소거 속도의 조정이 가능해진다.
또한, 판독 전압 Vcg와 동일한 전압에서 스탠바이함으로써, 판독 동작시에는 셀 선택 트랜지스터의 게이트 전압만을 소정의 전압으로 충전하면 된다. 따라서, 판독 전압 Vcg(워드선에 인가되는 전압)를 변화시키지 않고 판독 동작이 가능해지기 때문에 워드선에 알루미늄 배선으로 항타를 실시하지 않아도 고속 판독 동작이 가능해진다.
＜제3 실시예＞
도 21은, 본 발명의 제3 실시예의 불휘발성 반도체 기억 장치(200)의 구성을 도시하는 개략 블록도이다.
도 21을 참조하면, 불휘발성 반도체 기억 장치(200)는, 불휘발성 반도체 기억 장치(100)의 메모리 셀 어레이(104) 대신 메모리 셀 어레이(204)를, 소스 디코더(116) 대신 소스 디코더(207, 208)를 구비하고, 또한 SG 디코더(205)를 포함한다.
메모리 셀 어레이(204)는, DINOR형 메모리 셀 어레이이고, 복수의 메모리 셀 어레이 블록 BLK를 포함한다. 도 20에서는, 2개의 메모리 셀 어레이 블록 BLK0 및 BLK1과, 각 메모리 셀 어레이 블록 BLK에 대해, 각각 4개의 메모리 셀 트랜지스터와, 4개의 셀 선택 트랜지스터를 대표적으로 도시한다.
메모리 셀 어레이 블록 BLK0은, 메모리 셀 트랜지스터 MCla, MC1b, MC2a 및 MC2b와, 셀 선택 트랜지스터 MS1a, MS1b, MS2a 및 MS2b와, 선택 게이트 SG1 및 SG2를 포함한다.
메모리 셀 트랜지스터 MC1a 및 MC1b 각각의 소스는, 소스선 SL1과 접속된다. 메모리 셀 트랜지스터 MC2a 및 MC2b의 각각의 소스는 소스선 SL1에 접속된다.
셀 선택 트랜지스터 MS1a는, 메모리 셀 트랜지스터 MC1a의 드레인과 부비트선 SBL1 사이에 접속된다. 셀 선택 트랜지스터 MS1b는, 메모리 셀 트랜지스터 MC1b 드레인과 부비트선 SBL1 사이에 접속된다.
셀 선택 트랜지스터 MS2a는, 메모리 셀 트랜지스터 MC2a 드레인과 부비트선 SBL2 사이에 접속된다. 셀 선택 트랜지스터 MS2b는, 메모리 셀 트랜지스터 MC2b 드레인과 부비트선 SBL2 사이에 접속된다.
선택 게이트 SG1은, 주비트선 BL1과 부비트선 SBL1의 접속을 개폐한다. 선택 게이트 SG2는, 주비트선 BL2와 부비트선 SBL2의 접속을 개폐한다.
메모리 셀 트랜지스터 MC1a 및 MC2a의 각 게이트 전극은, 모두 워드선 WL1에 접속되고, 메모리 셀 트랜지스터 MC1b 및 MC2b의 각 게이트 전극은, 모두 워드선 WL2에 접속되어 있다.
메모리 셀 어레이 블록 BLK1은, 메모리 셀 트랜지스터 MC3a, MC3b, MC4a 및 MC4b와, 셀 선택 트랜지스터 MS3a, MS3b, MS4a 및 MS4b와, 선택 게이트 SG3 및 SG4를 포함한다.
메모리 셀 트랜지스터 MC3a 및 MC3b의 각각의 소스는 소스선 SL2와 접속된다. 메모리 셀 트랜지스터 MC4a 및 MC4b의 각각의 소스는 소스선 SL2에 접속된다.
셀 선택 트랜지스터 MS3a는, 메모리 셀 트랜지스터 MC3a의 드레인과 부비트선 SBL3 사이에 접속된다. 셀 선택 트랜지스터 MS3b는, 메모리 셀 트랜지스터 MC3b의 드레인과 부비트선 SBL3 사이에 접속된다.
셀 선택 트랜지스터 MS4a는, 메모리 셀 트랜지스터 MC4a의 드레인과 부비트선 SBL4 사이에 접속된다. 셀 선택 트랜지스터 MS4b는, 메모리 셀 트랜지스터 MC4b의 드레인과 부비트선 SBL4 사이에 접속된다.
선택 게이트 SG3은, 주비트선 BL1과 부비트선 SBL3의 접속을 개폐한다. 선택 게이트 SG4는, 주비트선 BL2와 부비트선 SBL4의 접속을 개폐한다.
메모리 셀 트랜지스터 MC3a 및 MC4a의 각 게이트 전극은, 모두 워드선 WL3에 접속되고, 메모리 셀 트랜지스터 MC3b 및 MC4b의 각 게이트 전극은, 모두 워드선 WL4에 접속되어 있다.
셀 선택 트랜지스터 MS1a 및 셀 선택 트랜지스터 MS2a의 각 게이트 전극층은, 모두 셀 선택선 ML1에 접속되어 있다. 셀 선택 트랜지스터 MS1b 및 셀 선택 트랜지스터 MS2b의 각 게이트 전극층은 모두 셀 선택선 ML2에 접속되어 있다.
셀 선택 트랜지스터 MS3a 및 셀 선택 트랜지스터 MS4a의 각 게이트 전극층은, 모두 셀 선택선 ML3에 접속되어 있다. 셀 선택 트랜지스터 MS3b 및 셀 선택 트랜지스터 MS4b의 각 게이트 전극층은 모두 셀 선택선 ML4에 접속되어 있다.
메모리 셀 SG 디코더(114)는, 선택된 행에 대응하는 어느 하나의 셀 선택선ML1 내지 SL4 에 대해 소정의 전위를 공급한다.
소스 디코더(207)는 기록, 소거, 판독 동작에서 소스선 SL1의 전압을 조정한다. 소스 디코더(208)는 기록, 소거, 판독 동작에서 소스선 SL2의 전압을 조정한다.
SG 디코더(205)는, 어드레스 버퍼(102)로부터 부여되는 내부 행 어드레스 신호 Ax에 따라, 고전압 발생 회로(110) 및 네거티브 전압 발생 회로(112)의 출력을 받아 대응하는 선택 게이트 SG1 내지 SG4의 게이트 전위를 제어하고, 선택적으로 부비트선과 주비트선을 접속한다.
다음에, 불휘발성 반도체 기억 장치(200)의 동작에 대해 간단히 설명한다.
[프로그램 동작]
메모리 셀에 대해 데이터를 기록하는 경우에는, 어드레스 버퍼(102)에 선택되어야되는 메모리 셀의 어드레스를 지정하는 어드레스 신호 A0 내지 Ai가 부여된다. 한편, 데이터 입출력 버퍼(124)에는, 기록되어야 하는 데이터가 부여되고, 이에 따라 데이터 드라이버(126)가 대응하는 비트선의 전위 레벨을 구동한다. 기록 회로(130)는, 비트선 BL1을 통해 데이터 드라이버(126)로부터 기록 데이터를 수취한다.
이하에서는, 선택된 메모리 셀이 메모리 셀 어레이 블록 BLK0 중의 MC1a와 MC1b인 것으로 한다. 우선 메모리 셀 어레이 블록 BLK0 중 메모리 셀 어레이 MC1a 및 MC1b에 대한 소거 동작이 행해진다. 즉, 기록/소거 제어 회로(122)로 제어되어 부비트선 SBL1은 플로팅 상태가 되고, 고전압 발생 회로 및 네거티브 전압 발생 회로는 각각 소정의 고전압 및 네거티브 전압을 발생시킨다. 이에 따라, 소스 디코더(207)는 소스선 SL1을 통해 메모리 셀 어레이 블록 BLK0 중 메모리 셀 트랜지스터 MC1a 및 MC1b의 소스 전위를 네거티브 전위(예를 들면, -8V)로 한다. 한편, 웰 전위 발생 회로(120)도, 메모리 셀 트랜지스터의 웰 전위를 메모리 셀 트랜지스터의 소스 전위와 동일한 네거티브 전위(예를 들면, -8V)로 한다.
메모리 셀 SG 디코더(114)는, 셀 선택선 ML1 및 ML2에 대해 전위를 공급한다. WL 디코더(106)는, 기록/소거 제어 회로(122)로 제어되어, 고전압 발생 회로(110)로부터 출력되는 고전압(예를 들면, 10V)을, 워드선 WL1 및 WL2에 공급한다.
이에 따라, 메모리 셀 트랜지스터 MC1a 및 MC1b의 플로팅 게이트에 기판측으로부터 전자가 주입되고, 이들 메모리 셀 트랜지스터의 임계값이 상승한다. 이상으로 소거 동작이 완료된다.
다음에, 기록 동작에서는, 기록 회로(130)는 기록/소거 제어 회로(122)로 제어되어 비트선 BL1의 전위 레벨을 구동시킨다. 즉, 메모리 셀 MC1a에 대해서만 데이터의 기록을 행하는 경우에는, 소스 디코더(207)는, 소스선 SL1을 플로팅 상태로 한다. 웰 전위 구동 회로(120)는, 기록/소거 제어 회로(122)로 제어되어 웰 전위를 예를 들면 0V로 한다.
메모리 셀 SG 디코더(114)는, 선택된 행에 대응하는 셀 선택선 ML1에 대해 소정의 전위를 공급한다. WL 디코더(106)는, 기록/소거 제어 회로(122)로 제어되어 네거티브 전압 발생 회로(112)로부터 부여되는 네거티브 전위(예를 들면, -8V)를 워드선 WL1에 공급한다. 기록 회로(130)도, 기록/소거 제어 회로(122)로 제어되어 비트선 BL1의 레벨을 고전압 발생 회로(110)로부터 출력되는 고전압에 기초하여 고전위(예를 들면, 5V)로 한다.
이상과 같은 전위가 메모리 셀 트랜지스터 MC1a에 인가됨으로써, 플로팅 게이트로부터 전자의 방출이 행해지고, 메모리 셀 트랜지스터 MC1a 임계값 전압이 변화된다.
전위의 공급이 종료되면, 불휘발성 반도체 기억 장치(200)는, 기록/소거 제어 회로(122)로 제어되어 기록/소거 제어 회로(122)에서 기록 확인을 위한 검증 동작이 행해진다. 기록/소거 제어 회로(122)에 의해 메모리 셀 트랜지스터 MC1a에 기록되어야 하는 데이터의 기록이 완료하지 않는다고 판단되면, 다시 기록을 위한 전위가 메모리 셀 트랜지스터 MC1a에 인가되고, 그 후 프로그램 검증 동작이 행해진다.
이와 같이 함으로써, 선택된 메모리 셀 MC1a에 대해, 소정의 데이터가 기록되게 된다.
또, 제3 실시예에서의 2 트랜지스터형 메모리 셀은, 셀 선택 트랜지스터를 이용함으로써, 기록 선택된 메모리 셀 트랜지스터만을 주비트선과 접속할 수 있다. 따라서, 하나의 메모리 셀 트랜지스터의 기록 동작은 다른 메모리 셀 트랜지스터의 임계값에 영향을 끼치지 않는다.
[판독 동작]
메모리 셀에 대해 데이터를 판독하는 경우에는, 어드레스 버퍼(102)에 선택되어야하는 메모리 셀의 어드레스를 지정하는 어드레스 신호 A0 내지 Ai가 부여된다. 어드레스 버퍼(102)로부터 내부 행 어드레스 신호 Ax가 출력된다.
메모리 셀 트랜지스터 MC1a가 선택되는 것으로 한다. 메모리 셀 SG 디코더(114)는, 내부 행 어드레스 신호 Ax에 응답하여, 판독 선택된 행에 대응하는 셀 선택선 ML1에 대해 소정의 전위를 공급한다. WL 디코더(106)는, 내부 행 어드레스 신호 Ax에 응답하여, 판독 선택된 워드선 WL1에 소정의 전위를 공급한다. 또한, 비트선 BL1 및 소스선 SL에 소정의 전압이 공급된다. 센스 증폭기(128)는, 열 선택게이트 SLG1을 통해 비트선 BL1의 전위 변화를 검지한다.
다음에, 제3 실시예에서의 2 트랜지스터형 메모리 셀로 이루어지는 불휘발성 반도체 기억 장치(200)의 판독 동작 속도에 대해, 제1 실시예에서의 불휘발성 반도체 기억 장치(100)의 판독 동작 속도와 비교하여 설명한다.
2 트랜지스터형 메모리 셀에서는, 셀 선택 트랜지스터의 구동력이 판독 전류를 결정하는 하나의 요인이 된다. 따라서, 외부 전원 전압 Vcc가 저하된 경우, 판독 전류가 저하되어 판독 속도가 저하되는 것을 생각할 수 있다.
그런데, 판독 동작에서는 비트선 용량을 판독 전류로 충전하고, 비트선 전압의 변화량을 검출[도 1, 도 21의 센스 증폭기 회로(128)]함으로써, 메모리 셀의 정보가 1인지 0인지를 검지한다.
따라서, 판독 전류가 낮은 경우라도 비트선 용량이 작으면, 비트선을 충전하고나서 검지하기 위한 시간이 단축된다.
도 22는, 제1 실시예에서의 NOR형 메모리 셀 어레이에서의 비트선 용량 CB0의 산출 조건을 도시하는 도면이다. 도 22에서, x1은 비트선 기생 용량을, x2는 메모리 셀 트랜지스터의 확산층 용량을, x3는 하나의 비트선에 접속되는 메모리 셀의 셀 수를 도시한다. 메모리 셀 트랜지스터의 확산층 용량 x2의 총량 x4(=x2×x3÷2)과 비트선 기생 용량 x1을 더한 값이, 비트선 용량 CB0가 된다.
예를 들면, 도 22에 도시된 바와 같이 비트선 기생 용량 x1을 1㎊, 메모리 셀 트랜지스터의 확산층 용량 x2를 2 fF/cell, 하나의 비트선에 접속되는 메모리 셀의 셀 수 x3을 2,000 cell로 하면, 메모리 셀 트랜지스터의 확산층 용량의 총량 x4는 2 ㎊가 되고, 비트선 용량 CB0은 3 ㎊가 된다.
이에 따라, 비트선을 충전하여 비트선의 변화량을 검출하기 위해 필요한 시간 t0은, 판독 전류가 60 ㎂인 경우, 10 ns(=3㎊×0.2V÷60㎂)가 된다. 또, 여기서는 검출에 필요한 비트선 전위 변화량을 0.2V로 하였다.
다음에, 제3 실시예에서의 DINOR형 메모리 셀 어레이에서의 비트선 용량 CB1을 구한다.
도 23은, 제3 실시예에서의 DINOR형 메모리 셀 어레이의 비트선 용량에 대해 설명하기 위한 회로도이다. 도 23에 도시된 바와 같이, 제3 실시예에서의 DINOR형 메모리 셀 어레이에서는, 메모리 셀 트랜지스터 MC와 주비트선 BL의 사이에 선택 게이트 SG1, SG2, …가 접속되어 있다.
판독 동작에서는, 선택 게이트 SG1, SG2, …가 개폐됨으로써, 선택되는 메모리 셀 트랜지스터에 접속되는 부비트선 SBL1, SBL2, …가 주비트선 BL과 접속 상태가 된다.
부비트선 SBL1 상의 메모리 셀 트랜지스터 MC가 선택되었다고 한다. 선택 게이트 SG1이 온상태가 되고, 선택 게이트 SG2, …는 오프 상태이다. 각 부비트선 SBL1, SBL2, …에는, 64개의 메모리 셀이 접속되어 있는 경우, 선택 동작에 의해 주비트선 BL에 접속되는 메모리 셀은 64개가 된다.
도 24는, 제3 실시예에서의 DINOR형 메모리 셀 어레이에서의 비트선 용량 CB1의 산출 조건을 도시하는 도면이다. 도 24에서, x5는 주비트선 기생 용량을, x6은 부비트선 기생 용량을, x7은 메모리 셀 트랜지스터의 확산층 용량을, x8은 하나의 부비트선에 접속되는 메모리 셀의 셀수를, x10은 선택 게이트의 트랜지스터 용량을 각각 도시한다. 메모리 셀 트랜지스터의 확산층 용량 x7의 총량 x9(=x7×x8÷2), 주비트선 기생 용량 x5, 부비트선 기생 용량 x6, 및 선택 게이트의 트랜지스터 용량 x10을 더한 값이 비트선 용량 CB1이 된다.
예를 들면, 도 24에 도시된 바와 같이, 메모리 셀 트랜지스터의 확산층 용량 x7을 2fF/cell, 하나의 부비트선에 접속되는 메모리 셀의 셀 수 x8을 64 cell로 하면, 메모리 셀 트랜지스터의 확산층 용량의 총량 x9는 0.06 ㎊로 되고, 또한 주비트선 기생 용량 x5를 1 ㎊, 부비트선 기생 용량 x6을 0.05 ㎊, 선택 게이트의 트랜지스터 용량을 0.2 ㎊로 하면, 비트선 용량 CB1은 1.3 ㎊로 된다. 즉, 제1 실시예의 NOR형 메모리 셀 어레이의 비트선 용량 CB0의 약 1/2이 된다.
따라서, 제3 실시예에서의 2 트랜지스터형 메모리 셀을 포함하는 DINOR형 메모리 셀 어레이에서는 판독 전류가 통상의 60 ㎂에 대해 1/2인 30 ㎂가 된 경우에도 액세스 속도가 저하되지 않는다.
즉, 제3 실시예에서의 2 트랜지스터형 메모리 셀을 포함하는 DINOR형 메모리 셀 어레이에서는 저전압 판독 동작을 행한 경우, 셀 선택 트랜지스터의 구동력이 저하되고, 판독 전류가 작아지지만, 비트선 용량의 저감 효과에 따라 통상의 판독 전류의 1/2의 전류에서도 액세스 속도가 저하되지 않으므로, 저전압 동작 및 고속 액세스 동작이 가능해진다.
또, 제1 실시예와 마찬가지로, 제3 실시예에서도, 셀 선택 트랜지스터의 게이트 전극에 항타를 실시한 신호선 L을 이용하여 셀 선택 트랜지스터를 고속으로 구동하도록 구성함으로써, 액세스 동작을 보다 고속화 할 수 있다.
또, 메모리 셀 트랜지스터와 셀 선택 트랜지스터의 접속 관계는, 상기에서 설명된 드레인 셀렉트형 접속 대신 소스 셀렉트형 접속이어도 좋다.
＜제4 실시예＞
다음에 본 발명에 기초한, 제4 실시예의 불휘발성 반도체 기억 장치의 동작에 대해 설명한다.
제4 실시예에서는, 제3 실시예에서 설명한 2 트랜지스터형 메모리 셀을 갖는 불휘발성 반도체 기억 장치(200)에서의 기록, 소거, 및 판독 동작의 다른 일 예에 대해 설명한다.
2 트랜지스터형 메모리 셀에서는, 셀 선택 트랜지스터를 이용하여, 대응하는 메모리 셀 트랜지스터와 비트선의 도통 경로를 개폐한다. 따라서, 메모리 셀 트랜지스터에서의 임계값 분포의 최하한은, 예를 들면 0볼트 이하라도 좋다. 또한, 저임계값측 분포의 협대화의 필요가 없다.
이에 따라, 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압(판독 전압)도 임의로 선택할 수 있다. 또한, 스탠바이시에 판독 전압과 동일한 전압을 메모리 셀 트랜지스터에 인가하는 것이 가능해진다. 이하, 도 25 내지 도 29를 이용하여 설명한다.
도 25 및 도 26은, 불휘발성 반도체 기억 장치(200)에서, 2 트랜지스터형 메모리 셀에 인가되는 각종 전압의 전압 조건의 일 예를 도시하는 도면이다. 도 25는 드레인 셀렉트형 접속, 도 26은 소스 셀렉트형 접속의 경우에 각각 대응한다.
또한, 도 27 내지 도 29는 도 25에 대응하는 각종 동작시의 타이밍 차트이고, 도 27은 판독 동작, 도 28은 기록 동작, 도 29는 소거 동작에 각각 대응한다.
도 25∼도 29에서, Vcg는 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압을, Vs는 소스선과 접속되는 소스 영역에 인가되는 소스 전압을, Vd는 비트선과 접속되는 드레인 영역에 인가되는 드레인 전압 Vd를, Vsg는 셀 선택 트랜지스터의 게이트 전극에 인가되는 게이트 전압을 도시한다. 또, 도 25 및 도 26에서는 일 예로서, 외부 전원 전압 Vcc를 1.8 V로 한다.
도 25 및 도 27을 참조하여, 스탠바이시에는 예를 들면 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0 V로 한다. 판독 동작에서는, 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압은 0V 그대로이다. 드레인 전압 Vd를, 1V 내지 Vcc(예를 들면, 1V 내지 1.8V)로 한다. 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를, 외부 전원 전압 Vcc(예를 들면, 1.8V)로 한다. 소스 전압 Vs, 웰 전압 Vwell은 0V이다. 이에 따라, 판독 선택된 메모리 셀 트랜지스터로부터 데이터가 판독된다.
도 25 및 도 28을 참조하면, 기록 동작에서는 우선 드레인 전압 Vd를 5V, 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 6V로 한다. 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 -10V로 한다. 기록이 개시된다.
메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 하면, 기록이 종료된다.
또한, 드레인 전압 Vd를 1V 내지 Vcc(예를 들면, 1V∼1.8V), 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 외부 전원 전압 Vcc(예를 들면, 1.8V)로 한다. 이에 따라, 기록 확인용 판독이 행해진다.
종래의 DINOR형 플래시 메모리에서는, 1비트마다 펄스적인 전압을 인가하여 전자를 방출하는 동작과 임계값의 검증을 행하는 검증 동작을 반복하여 행함으로써, 저임계값측의 분포를 협대화하고 있었다. 그러나, 제4 실시예에서는 임계값 전압의 협대화가 필요없기 때문에, 펄스적으로 전압을 인가하고, 또한 펄스 전압마다 기록 확인을 행할 필요가 없다. 따라서, 충분한 시간 동안 기록을 행하고 나서 기록 확인을 행한다.
도 25 및 도 29를 참조하여, 우선 소거 단위(섹터)마다 웰 분할이 되고 있는 경우의 소거 동작에 대해 설명한다. 이 경우의 소거 동작에서는, 우선 소스 전압Vs, 웰 전압 Vwell을 -8V, 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V 내지 -8V로 한다. 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 10V 로 한다. 이에 따라, 소거가 개시된다.
메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 하면, 소거 동작이 종료한다.
또한, 드레인 전압 Vd를 1V 내지 Vcc(예를 들면, 1V 내지 1.8V), 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 외부 전원 전압 Vcc(예를 들면, 1.8V)로 한다. 이에 따라, 소거 확인용 판독이 행해진다.
다음에, 웰 분할이 되지 않은 경우의 소거 동작에 대해 설명한다. 이 경우, 메모리 셀 어레이가 하나의 웰내에 형성되기 때문에 웰 전위를 구동하지 않고 소거 동작을 행하는 것이 바람직하다. 따라서, 콘트롤 게이트 전극의 전위 Vcg를 18V로 한다.
이 경우의 소거 동작에서는, 우선 소스 전압 Vs, 웰 전압 Vwell을 0V, 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V로 한다. 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 18V로 한다. 이에 따라, 소거가 개시된다.
메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 하면, 소거동작이 종료한다.
또한, 드레인 전압 Vd를 1V 내지 Vcc(예를 들면, 1V 내지 1.8V), 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 외부 전원 전압 Vcc(예를 들면, 1.8V)로 한다. 이에 따라, 소거 확인용의 판독이 행해진다.
또, 도 26에 도시된 소스 셀렉트형 접속의 경우, 기록 동작시에 셀 선택 트랜지스터에서의 전압 강하를 고려할 필요가 없고, 기록 기간 중에는 셀 선택 트랜지스터를 차단하면 되므로(소스는 오픈 상태임), 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V로 해도 좋은 점에서, 드레인 셀렉트형과 다르다.
즉, 제4 실시예에서의 불휘발성 반도체 기억 장치(200)에서는 판독 동작시의 워드선의 전압, 다시 말하면 판독 전압 Vcg를 임의의 전압으로 설정함으로써, 기록 속도 또는 소거 속도의 조정이 가능해진다.
또한, 판독 전압 Vcg와 동일한 전압에서 스탠바이함으로써, 판독 동작시에는 셀 선택 트랜지스터의 게이트 전압만을 소정의 전압으로 충전하면 된다. 따라서, 판독 전압 Vcg(워드선에 인가하는 전압)를 변화하지 않고 판독 동작이 가능해지기 때문에 워드선에 알루미늄 배선으로 항타를 실시하지 않아도 고속 판독 동작이 가능해진다.
＜제5 실시예＞
다음에 본 발명에 기초한, 제5 실시예의 불휘발성 반도체 기억 장치에 대해 설명한다.
제5 실시예는, 제1 실시예, 제3 실시예에서 설명한 불휘발성 반도체 기억 장치를 구성하는 2 트랜지스터형 메모리 셀에서, 소스/드레인 펀치 스루 내압이 기록 동작시의 드레인 인가 전압보다 작은 트랜지스터를 메모리 셀 트랜지스터로서 이용하는 것이다.
단채널의 디바이스에서는, 드레인 인가 전압이 커지면, 드레인/소스 사이를 통해 캐리어가 빠져 나가는 소스/드레인 펀치 스루 현상이 나타난다. 이 한도의 전압을 소스/드레인 펀치 스루 내압 VX라고 칭한다. 도 30에 도시된 바와 같이 드레인 인가 전압이 소스/드레인 펀치 스루 내압 VX를 넘으면, 드레인/소스간 전류가 급격하게 증대한다.
여기서, 소스/드레인 펀치 스루 내압 VX는 웰, 소스 및 게이트 전압을 접지한 경우에 1nA의 소스/드레인 펀치 스루 누설 전류를 발생시키는 드레인 전압의 값으로 한다.
따라서, 종래의 1 트랜지스터형의 메모리 셀의 플래시 메모리에서는 소스/드레인 펀치 스루 내압 VX가 기록시 드레인 인가 전압 Vd보다 작은 트랜지스터를 사용하면, 기록 동작에서 드레인/소스간 전류가 급격히 증대하고, 기록 선택 메모리 셀과 동일 비트선에 접속된 비선택 메모리 셀(드레인 디스터브 셀)에서, 누설 전류가 흐르는 또는 개방되는 소스 전위가 현저하게 상승한다고 하는 현상이 일어나고 있었다.
이러한 경우, 정상적인 기록 동작이 불가능해지므로, 소스/드레인 펀치 스루 내압 VX가 기록시 드레인 인가 전압 Vd보다 작은 트랜지스터, 즉 게이트 길이가 짧은 트랜지스터를 메모리 셀로서 이용할 수 없었다.
그러나, 2 트랜지스터형의 메모리 셀에서는 각 메모리 셀마다 셀 선택 트랜지스터가 접속되기 때문에, 소스/드레인 펀치 스루 내압 VX가 기록시 드레인 인가 전압 Vd보다 작은 트랜지스터를 메모리 셀로서 이용한 경우라도, 셀 선택 트랜지스터로 전류를 오프하는 것이 가능하다. 즉, 소스/드레인 펀치 스루가 발생한 경우라도, 기록 동작에 전혀 영향을 미치지 않게 된다.
따라서, 2 트랜지스터형 메모리 셀 구성을 취함으로써, 게이트 길이가 짧은 메모리 셀 트랜지스터의 사용이 가능해지고, 게이트 길이의 미세화를 실시하는 것이 가능해진다.
＜제6 실시예＞
다음에 본 발명에 기초하는 제6 실시예의 불휘발성 반도체 기억 장치의 구성에 대해 설명한다.
도 31은, 제6 실시예에서의 2 트랜지스터형 메모리 셀의 평면도이다. 제1 실시예에서 설명한 도 16의 평면도와 비교하여, 제5 실시예에서는 불휘발성 반도체 기억 장치를 구성하는 2 트랜지스터형의 메모리 셀에서 메모리 셀 트랜지스터부의 활성 영역 폭을 셀 선택 트랜지스터부의 활성 영역폭보다도 작게 한다.
이에 따라, 셀 선택 트랜지스터의 인가 전압을 저전압화하는 것이 가능해진다.
이하, 활성 영역 폭과 인가 전압과의 관계를 도 32 내지 도 33을 이용하여 설명한다.
우선, 소거 동작시의 터널 산화막 전계 Eox에 대해 설명한다. 소거 동작시이기 때문에, 메모리 셀 트랜지스터에서의 소스 전위, 드레인 전위 및 기판 전위는 모두 같다. 따라서, 메모리 셀 트랜지스터 내의 전하 축적량이 0인 경우, 전하의 법칙에 따라 수학식 1이 성립한다.
0 = (Vcg-Vfg)×Cono + (Vsub-Vfg)×(Cs+Cd+Csub)
여기서, Vcg는 콘트롤 게이트 전극의 전위를, Vfg는 플로팅 게이트 전극의 전위를 각각 도시한다.
또한, 도 32에 도시된 바와 같이, Cono는 콘트롤 게이트 전극(7)과 플로팅 게이트 전극(5) 사이의 용량을, Csub는 플로팅 게이트 전극(5)과 기판(1) 사이의 용량을 각각 도시한다. 또한, Cd는 플로팅 게이트 전극(5)과 드레인 영역(3) 사이의 용량을, Cs는 플로팅 게이트 전극(5)과 소스 영역(2) 사이의 용량을 각각 도시한다.
수학식 1에 의해, 수학식 2 내지 수학식 3의 관계가 성립한다.
αcg=Cono/(Cono+Cd+Csub+Cs)
Vfg=αcg×Vcg+(1-αcg)×Vsub
여기서, αcg는 커플링비를 나타낸다.
따라서, 터널 산화막 전계 Eox는, 수학식 4 내지 수학식 5의 관계를 만족시킨다.
Eox = |Vfg-Vsub|/tox
Eox = αcg×|Vcg-Vsub|/tox
여기서, tox는 터널 산화막 두께를 나타낸다. 또한 |Vcg-Vsub|는, 소거 전압을 나타낸다.
이상으로부터, 커플링비 αcg가 커지면, 터널 산화막 전계 Eox도 커진다. 이와 함께, 소거 전압 |Vcg-Vsub|을 작게 하는 것이 가능해진다.
그런데, 용량 Cono 및 용량(Cd+Csub+Cs)은, 각각 수학식 6 내지 수학식 7의 관계를 만족시킨다.
Cono=Eox×Lcg-fg×L/teff
(Cd+Csub+Cs) = Eox×Weff×L/tox
여기서, L은 게이트 길이를, teff는 ONO막의 산화막 환산막 두께를, Weff는 활성 영역폭을 각각 도시한다. 또한, 도 33에 도시된 바와 같이 Lcg­fg는 콘트롤 게이트 전극(7)과 플로팅 게이트 전극(5)의 중복 길이를 도시한다.
따라서, 식(2), 식(6) 내지 (7)에 기초하여, 커플링비 αcg에 대해 수학식 8이 성립한다.
αcg=1/{1+teff×Weff/(tox×Lcg-fg)}
즉, 수학식 8에 의해 활성 영역폭 Weff가 작아지면 커플링비 αcg는 커진다.
이상 도시된 관계에 따라, 활성 영역폭을 작게 함으로써 소거 전압 |Vcg-Vsub|를 작게 할 수 있다. 즉, 소거에 필요한 전압을 저전압화하는 것이 가능해진다.
또한 마찬가지로, 기록 동작시에서도 활성 영역폭을 작게 하여 커플링비αcg를 크게 함으로써, 기록 소거 전압을 저전압화하는 것이 가능해진다.
한편, 셀 선택 트랜지스터에 관해서는 활성 영역폭을 크게 함으로써, 메모리 선택 트랜지스터의 전류 구동력이 증대하고, 판독시 등에 셀 선택 트랜지스터를 도통시키는 데 필요한 게이트 인가 전압을 저전압화하는 것이 가능해진다. 따라서, 도 31에 도시된 바와 같이 분리 산화막 형성 마스크를 메모리 셀 트랜지스터 부분에서 작게 하고, 셀 선택 트랜지스터 부분에서 크게 함으로써, 이들 효과를 동시에 얻을 수 있다.
＜제7 실시예＞
다음에, 본 발명에 따른 제7 실시예의 불휘발성 반도체 기억 장치의 구성에 대해 설명한다.
제7 실시예는, 플래시 메모리를 구성하는 2 트랜지스터형의 메모리 셀에서, P 채널형 MOS 트랜지스터를 메모리 셀 트랜지스터로서 이용하는 것이다.
도 34는, 본 발명의 제7 실시예의 불휘발성 반도체 기억 장치(300)의 구성을 도시하는 개략 블록도이다.
도 34에 도시된 바와 같이, 불휘발성 반도체 기억 장치(300)는, 제1 실시예에서의 메모리 셀 어레이(104) 대신 메모리 셀 어레이(304)를 포함한다.
메모리 셀 어레이(304)는, NOR형 메모리 셀 어레이로서, 복수의 메모리 셀 트랜지스터 MC, 및 복수의 셀 선택 트랜지스터 MS를 포함한다. 메모리 셀 트랜지스터 MC 및 셀 선택 트랜지스터 MS는, P 채널형 트랜지스터로 구성된다.
도 34에서는, 메모리 셀 트랜지스터 MC11, MC12, MC21 및 MC22와, 셀 선택 트랜지스터 MS11, MS12, MS21 및 MS22를 대표적으로 도시한다.
메모리 셀 트랜지스터 MC11 및 MC21의 각 게이트 전극은, 모두 워드선 WL1에 접속된다. 메모리 셀 트랜지스터 MC12 및 MC22의 각 게이트 전극은, 모두 워드선 WL2에 접속된다.
메모리 셀 트랜지스터 MC11, MC12, MC21, 및 MC22의 각 소스 영역은, 소스선 SL에 접속된다.
셀 선택 트랜지스터 MS11은, 비트선 BL1과 메모리 셀 트랜지스터 MC11의 드레인 영역 사이에 접속된다. 셀 선택 트랜지스터 MS12는, 비트선 BL1과 메모리 셀 트랜지스터 MC12의 드레인 영역간에 접속된다. 셀 선택 트랜지스터 MS21은 비트선 BL2와 메모리 셀 트랜지스터 MC21의 드레인 영역 사이에 접속된다. 셀 선택 트랜지스터 MS22는, 비트선 BL2와 메모리 셀 트랜지스터 MC22의 드레인 영역 사이에 접속된다.
셀 선택 트랜지스터 MS11 및 MS21의 각 게이트 전극은, 모두 셀 선택선 ML1에 접속된다. 셀 선택 트랜지스터 MS12 및 MS22의 각 게이트 전극은, 모두 셀 선택선 ML2에 접속된다.
또, 불휘발성 반도체 기억 장치(300)에서는 고전압 발생 회로(110)는 WL 디코더(106), 웰 전위 발생 회로(120) 및 소스 디코더(116)에 필요한 고전압을 공급한다. 네거티브 전압 발생 회로(112)는, WL 디코더(106) 및 기록 회로(130)에 필요한 네거티브 전압을 공급한다.
웰 전위 발생 회로(120)는, 고전압 발생 회로(110)의 출력을 받아, 메모리 셀 트랜지스터가 형성되는 반도체 기판 표면의 웰 전위를 제어한다. 기록 회로(130)는, 네거티브 전압 발생 회로(112)로부터의 네거티브 전압을 대응하는 비트선에 공급한다.
WL 디코더(106)는, 고전압 발생 회로(110) 및 네거티브 전압 발생 회로(112)의 출력을 받아, 기록 동작에서는 선택된 워드선에 고전압을, 소거 동작에서는 선택된 워드선에 네거티브 전압을 공급한다. 또한 WL 디코더(106)는, 판독 전압 발생 회로(132)에서 생성된 임의의 판독 전압의 공급을 받는 것도 가능하다.
소스 디코더(116)는, 고전압 발생 회로(110)의 출력을 받아 소스선 SL을 통해 메모리 셀 트랜지스터 MC1의 소스 전위를 고전압으로 한다.
그런데, P 채널형 MOS 트랜지스터를 이용하여 1 트랜지스터형 메모리 셀을 구성하는 불휘발성 반도체 기억 장치는, 「불휘발성 반도체 기억 장치(일본 특허 출원 평7-148969호)」에 개시되어 있듯이, 밴드간 터널 전류 유기 열 전자 주입(BBHE) 기록에 의해, 고속 기록 동작이 가능해진다.
참고를 위해, 메모리 셀 트랜지스터로서 N 채널형 MOS 트랜지스터를 이용하는 종래의 1 트랜지스터형 메모리 셀로의 기록 동작과, 메모리 셀 트랜지스터로서 P 채널형 MOS 트랜지스터를 이용하는 종래의 1 트랜지스터형 메모리 셀로의 기록 동작에 대해 각각 설명한다.
도 35는, N 채널형 MOS 트랜지스터를 메모리 셀로서 이용하는 종래의 1 트랜지스터형 메모리 셀의 기록 동작시의 조건과 기록 속도와의 일 예를 나타내는 도면이다. 또한, 도 36은 P 채널형 MOS 트랜지스터를 메모리 셀로서 이용하는 종래의 1 트랜지스터형 메모리 셀에서, 도 35와 동일한 속도로 기록을 행하기 위한 조건의 일 예를 도시하는 도면이다. 도 35 및 도 36에서, Vd는 메모리 셀 트랜지스터의 드레인 영역에 인가되는 전압을, Vcg는 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압을, tox는 메모리 셀 트랜지스터의 터널 산화막 두께를 각각 나타낸다.
메모리 셀 트랜지스터를 P 채널형 MOS 트랜지스터로 형성한 경우, 기록 동작에서는, 드레인 영역 근방에서 밴드-밴드간 터널 전류에 의해 발생하는 전자-정공쌍 중, 정공은 드레인 영역으로 이끌리고, 또한 드레인 영역에서는 정공의 농도가 높기 때문에 종래와 마찬가지로 산란을 일으켜 에너지가 손실되어 고에너지를 갖는 핫 홀(hot holes)이 되지 않는다. 또한, 가령 핫 홀이 존재하는 경우라도, 플로팅 게이트 전극은 포지티브 전위가 되기 때문에, 핫 홀이 주입되는 일은 있을 수 없다.
따라서, 터널 산화막으로의 핫 홀 주입을 일으키지 않고, 종래의 N 채널형 MOS 트랜지스터에서 문제시 되던, 터널 산화막으로의 핫 홀 주입에 따른 터널 산화막의 현저한 열화를 막는 것이 가능해진다.
즉, P 채널형 MOS 트랜지스터는 상기 특징을 갖고, 저전압으로 고속 기록을 실현하는 능력을 갖고 있다. 그러나, 도 35 및 도 36을 비교하여 P 채널형 MOS 트랜지스터는 드레인 디스터브 마진을 확보하기 위해 드레인 전압 Vd를 크게 할 수있기 때문에, 콘트롤 게이트 전압 Vcg를 작게 억제할 수 없다.
이에 반해, P 채널형 MOS 트랜지스터를 메모리 셀 트랜지스터로서 이용하는 2 트랜지스터형 메모리 셀에 의한 플래시 메모리의 기록 동작에 대해, 도 37 및 도 38을 이용하여 설명한다.
도 37은, P 채널형 MOS 트랜지스터를 이용하는 드레인 셀렉트형 접속 메모리 셀의 구성과 전압 인가 조건과의 일 예를 나타내는 도면이고, 도 38은 P 채널형 MOS 트랜지스터를 이용하는 2 트랜지스터형 메모리 셀의 기록 동작시의 조건과 기록 속도와의 일 예를 나타내는 도면이다.
도 37에서는, 메모리 셀 트랜지스터 MC1 및 MC2와 셀 선택 트랜지스터 MS1 및 MS2를 대표적으로 도시한다.
여기서, 기록 동작에서 메모리 셀 트랜지스터 MC2가 선택되는 경우에 대해 설명한다. 이 경우, 셀 선택 트랜지스터 MS2의 게이트에 네거티브의 전압(-7V)을 인가한다. 셀 선택 트랜지스터 MS1의 게이트 전압은 0V 그대로이다.
따라서, 기록 동작에서 비트선에 네거티브의 전압(-6V)을 인가한 경우, 메모리 셀 트랜지스터 MC2의 드레인 영역의 전위는, 임계값 전압분을 공제하여 -6V가 된다.
한편, 동일 비트선 BL 상의 비선택 상태의 메모리 셀 트랜지스터 MC1의 드레인은 0V이고, 기록 전압(-6V)이 인가되는 일은 없다. 즉, 드레인 디스터브가 발생하지 않는다.
따라서, P 채널형 MOS 트랜지스터를 메모리 셀 트랜지스터로서 이용하는 2 트랜지스터형 메모리 셀에서는 도 38에 도시된 바이어스 설정이 가능해진다. 즉, 도 36에 도시된 P 채널형 MOS 트랜지스터를 메모리 셀로서 이용하는 종래의 1 트랜지스터형 메모리 셀에 대해 기록 동작시의 전압을 ±6V까지 저전압화하는 것이 가능해진다.
또, 도 34에 도시된 NOR형 플래시 메모리에의 적용에 대해 설명을 행하였지만, DINOR형 플래시 메모리에의 적용도 가능하다.
또, 메모리 셀 트랜지스터와 셀 선택 트랜지스터의 접속 관계는, 상기에서 설명한 드레인 셀렉트형 접속 대신 소스 셀렉트형 접속이라도 좋다.
＜제8 실시예＞
다음에 본 발명에 기초하여 제8 실시예의 불휘발성 반도체 기억 장치의 동작에 대해 설명한다.
제8 실시예에서는 제7 실시예에서 설명한 메모리 셀 트랜지스터로서 P 채널형 MOS 트랜지스터를 이용하는 2 트랜지스터형 메모리 셀을 갖는 불휘발성 반도체 기억 장치(300)에서의 기록, 소거, 및 판독 동작의 다른 일 예에 대해 설명한다.
2 트랜지스터형 메모리 셀에서는, 셀 선택 트랜지스터를 이용하여 대응하는 메모리 셀 트랜지스터와 비트선과의 도통 경로를 개폐한다. 따라서, 메모리 셀 트랜지스터에서의 임계값 분포의 최하한은, 예를 들면 0볼트 이하라도 좋다. 또한, 저임계값측 분포의 협대화가 필요없다.
이에 따라, 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압(판독 전압)도 임의로 선택할 수 있다. 또한, 스탠바이시에 판독 전압과 동일한 전압을 메모리 셀 트랜지스터에 인가하는 것이 가능해진다.
도 39 및 도 40은, 불휘발성 반도체 기억 장치(300)에서 2 트랜지스터형 메모리 셀에 인가되는 각종 전압의 전압 조건의 일 예를 도시하는 도면이고, 도 39는 드레인 셀렉트형 접속, 도 40은 소스 셀렉트형 접속의 경우에 각각 대응한다. Vcg는 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압을, Vs는 소스선과 접속되는 소스 영역에 인가되는 소스 전압을, Vd는 비트선과 접속되는 드레인 영역에 인가되는 드레인 전압 Vd를, Vsg는 셀 선택 트랜지스터의 게이트 전극에 인가되는 게이트 전압을 도시한다. 이하, 도 39를 이용하여 드레인 셀렉트형 접속에 주목하여 설명한다.
스탠바이시에는, 예를 들면 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 한다. 판독 동작에서는 메모리 셀 트랜지스터의 콘트롤 게이트 전극에 인가되는 전압은 0V 그대로이다.
드레인 전압 Vd를, -V 내지 -1.8V로 한다. 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를, -1.8V로 한다. 소스 전압 Vs, 웰 전압 Vwell은 0V이다. 이에 따라, 판독 선택된 메모리 셀 트랜지스터로부터 데이터가 판독된다.
기록 동작에서는 드레인 전압 Vd를 -5V, 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 -6V로 한다. 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압Vcg를 10V로 한다. 기록이 개시된다.
메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 하면 기록이 종료한다.
종래의 DINOR형 플래시 메모리에서는, 1비트마다 펄스적인 전압을 인가하여 전자를 방출하는 동작과, 임계값의 검증을 행하는 검증 동작을 반복하여 행함으로써, 저임계값측의 분포를 협대화하고 있었다. 그러나, 제8 실시예에서는 임계값 전압의 협대화의 필요가 없기 때문에, 펄스적으로 전압을 인가하고, 또한 펄스 전압마다 기록 확인을 행할 필요가 없다. 따라서, 충분한 시간 동안 기록을 행하고나서, 기록 확인을 행하는 것이 가능해진다.
다음에, 우선 소거 단위(섹터)마다 웰 분할이 되어 있는 경우의 소거 동작에 대해 설명한다. 이 경우의 소거 동작에서는 소스 전압 Vs, 웰 전압 Vwell을 8V, 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V 내지 8V로 한다. 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 -10V로 한다. 이에 따라, 소거가 개시된다.
메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 하면, 소거동작이 종료한다.
다음에, 웰 분할이 되지 않은 경우의 소거 동작에 대해 설명한다. 이 경우, 메모리 셀 어레이 전체가 하나의 웰내에 형성되기 때문에, 웰 전위를 구동하지 않고 소거 동작을 행하는 것이 바람직하다. 따라서, 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 -18V로 한다.
이 경우의 소거 동작에서는 우선, 소스 전압 Vs, 웰 전압 Vwe11을 0V, 대응하는 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V로 한다. 메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 -18V로 한다. 이에 따라, 소거가 개시된다.
메모리 셀 트랜지스터의 콘트롤 게이트 전극의 전압 Vcg를 0V로 하면 소거동작이 종료한다.
또, 도 40에 도시된 소스 셀렉트형 접속의 경우, 기록 동작시에 셀 선택 트랜지스터에서의 전압 강하를 고려할 필요가 없고, 기록 기간 중에는 셀 선택 트랜지스터를 차단하면 되므로(소스는 오픈 상태임), 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V로 해도 좋다는 점에서, 드레인 셀렉트형과 다르다.
즉, 제8 실시예에서의 불휘발성 반도체 기억 장치(300)에서는 판독 동작시의 워드선의 전압, 다시 말하면 판독 전압 Vcg를 임의의 전압으로 설정함으로써 기록 속도 또는 소거 속도의 조정이 가능해진다.
또한, 판독 전압 Vcg와 동일한 전압에서 스탠바이함으로써 판독 동작시에는, 셀 선택 트랜지스터의 게이트 전압만을 소정의 전압으로 충전하면 된다. 따라서, 판독 전압 Vcg(워드선에 인가되는 전압)를 변화하지 않고 판독 동작이 가능해지기 때문에, 워드선에 알루미늄 배선으로 항타를 실시하지 않아도 고속 판독 동작이 가능해진다.
또, NOR형 플래시 메모리에의 적용에 대해 설명을 행하였지만, DINOR형 플래시 메모리에의 적용도 가능하다.
＜제9 실시예＞
다음에 본 발명에 기초한, 제9 실시예의 불휘발성 반도체 기억 장치의 동작에 대해 설명한다.
제9 실시예에서는, 제7 실시예에서 설명한 2 트랜지스터형 메모리 셀을 갖는 불휘발성 반도체 기억 장치(300)에서의 동작의 다른 일 예에 대해 설명한다.
제9 실시예에서는, P 채널형 MOS 트랜지스터를 이용하여 2 트랜지스터형 메모리 셀을 구성함으로써, 전 웰에 대해 스탠바이시에 외부 전원 전압 Vcc를 인가하는 것을 가능하게 하는 것이다.
도 41은, 제9 실시예에서의 2 트랜지스터형 메모리 셀의 전압 인가 조건의 일 예를 도시하는 도면이고, 도 42는 도 41에 대응하는 타이밍 차트이다.
도 41 내지 도 42에 도시된 바와 같이 스탠바이시 및 판독 동작에서는, 예를 들면 메모리 셀 트랜지스터의 콘트롤 게이트 전압 Vcg를 외부 전원 전압 Vcc로 한다.
또한, 스탠바이시에는 모든 메모리 셀 트랜지스터 및 셀 선택 트랜지스터를 포함하는 웰의 웰 전위 Vwell을 외부 전원 전압 Vcc로 한다.
판독 동작에서는, 셀 선택 트랜지스터의 게이트 전압 Vsg를 0V로 한다.
즉, 2 트랜지스터형 메모리 셀을 P 채널형 트랜지스터로 구성함으로써 스탠바이시에 메모리 셀을 포함하는 전 웰에 외부 전원 전압 Vcc를 인가할 수 있어, 이 결과 네거티브의 전압이 필요하지 않게 되고, 외부 전원 전압 Vcc로 동작이 가능해진다.
또한, 전 웰에 외부 전원 전압 Vcc를 인가하여 스탠바이함으로써, 판독 동작의 액세스 속도를 고속으로 할 수 있다.
또, NOR형 플래시 메모리에 적용한 경우에 대해 설명을 행하였지만, DINOR형 플래시 메모리에 적용하는 것도 가능하다.
제1 발명에 따른 불휘발성 반도체 기억 장치는, 전기적으로 기록, 소거가 가능한 메모리 셀 트랜지스터와 메모리 셀 트랜지스터를 통해 비트선과 소스선 사이를 흐르는 전류를 제어하는 MOS 트랜지스터로 메모리 셀을 구성함으로써, 판독 동작에서 선택 상태의 메모리 셀과 동일한 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있기 때문에, 과소거 또는 과기록 셀에 의한 오동작을 회피하고, 저전압 동작이 가능해진다. 또한, 항타된 금속 배선을 이용하여 상기 MOS 트랜지스터의 도통/비도통을 제어함으로써, 고속 동작이 가능해진다.
제2 발명에 따른 불휘발성 반도체 기억 장치는, 전기적으로 기록, 소거가 가능한 메모리 셀 트랜지스터와 메모리 셀 트랜지스터를 통해 비트선과 소스선 사이를 흐르는 전류를 제어하는 스위치 수단으로 메모리 셀을 구성함으로써, 판독 동작에서 선택 상태의 메모리 셀과 동일한 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있기 때문에, 과소거 또는 과기록 셀에 의한 오동작을 회피하여 저전압 동작이 가능해진다. 또한 비트선을 분할함으로써, 하나의 메모리 셀 어레이 블록의 기록 동작이, 다른 메모리 셀 블록의 메모리 셀 트랜지스터의 임계값에 영향을 끼치는 것을 방지할 수 있다.
제3 발명에 따른 불휘발성 반도체 기억 장치는, 전기적으로 기록, 소거가 가능한 메모리 셀 트랜지스터와 메모리 셀 트랜지스터를 통해 비트선과 소스선 사이를 흐르는 전류를 제어하는 스위치 수단으로 메모리 셀을 구성함으로써, 판독 동작에서 선택 상태의 메모리 셀과 동일한 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있기 때문에, 과소거 또는 과기록 셀에 의한 오동작을 회피하여 저전압 동작이 가능해진다. 또한, 메모리 셀 트랜지스터로서 P 채널형 MOS 트랜지스터를 이용함으로써, 밴드간 터널 전류 유기 열 전자 주입 기록에 따라 고속 기록 동작이 가능해진다.
제4 발명에 따른 메모리 셀에 따르면, 전기적으로 기록, 소거가 가능한 메모리 셀 트랜지스터와 메모리 셀 트랜지스터를 통해 비트선과 소스선 사이를 흐르는 전류를 제어하는 선택 트랜지스터로 메모리 셀을 구성함으로써, 판독 동작에서 선택 상태의 메모리 셀과 동일한 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있기 때문에, 과소거 또는 과기록셀에 의한 오동작을 회피하여 저전압 동작이 가능해진다. 또한, 메모리 셀 트랜지스터와 선택 트랜지스터를 동일한 공정에서 형성함으로써 이들을 최소 디자인룰 간격으로 형성할 수 있다.
제5 발명에 따른 메모리 셀에 따르면, 메모리 셀 트랜지스터와 메모리 셀 트랜지스터를 통해 비트선과 소스선 사이를 흐르는 전류를 제어하는 MOS 트랜지스터로 메모리 셀을 구성함으로써, 판독 동작에서 선택 상태의 메모리 셀과 동일한 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있기 때문에, 과소거 또는 과기록 셀에 따른 오동작을 회피하여 저전압 동작이 가능해진다. 또한, 메모리 셀 트랜지스터의 게이트 폭을 MOS 트랜지스터의 게이트폭보다 작게 함으로써, 메모리 셀 트랜지스터에서는 기록 소거 전압을 저전압화하는 것이 가능해지고, MOS 트랜지스터에서는 전류 구동력을 증대시키고, 판독 동작시에 도통 상태로 하기 위해 필요한 게이트 인가 전압을 저전압화할 수 있다.
제6 발명에 따른 메모리 셀에 따르면, 메모리 셀 트랜지스터와 메모리 셀 트랜지스터를 통해 비트선과 소스선 사이를 흐르는 전류를 제어하는 MOS 트랜지스터를 설치함으로써, 판독 동작에서 선택 상태의 메모리 셀과 동일한 워드선에 접속되는 비선택 상태의 메모리 셀로부터의 누설 전류를 회피할 수 있기 때문에, 과소거 또는 과기록 셀에 의한 오동작을 회피하여 저전압 동작이 가능해진다. 또한, 소스/드레인 펀치 스루 현상을 일으키는 메모리 셀 트랜지스터를 사용할 수 있기 때문에, 게이트 길이의 미세화가 가능해진다.

Claims (6)

  1. 반도체 기판상에 형성되는 불휘발성 반도체 기억 장치에 있어서,
    복수의 행 및 복수의 열에 배열된 복수의 메모리 셀,
    상기 복수의 행의 각각에 대응하여 설치된 복수의 워드선,
    상기 복수의 열의 각각에 대응하여 설치된 복수의 비트선, 및
    제1 전위를 공급하는 소스선
    을 구비하고,
    상기 복수의 메모리 셀의 각각은,
    메모리 셀 트랜지스터, 및
    MOS 트랜지스터
    를 포함하고,
    상기 각 메모리 셀 트랜지스터는,
    대응하는 상기 워드선에 의해 전위가 제어되는 콘트롤 게이트,
    상기 콘트롤 게이트의 전위로 제어되어 서로 도통/비도통 상태가 되는 소스와 드레인, 및
    플로팅 게이트
    를 포함하고,
    상기 각각의 MOS 트랜지스터는 대응하는 상기 메모리 셀 트랜지스터를 통해 상기 비트선과 상기 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하고,
    동일한 행에 속하는 상기 복수의 MOS 트랜지스터는 게이트층을 공유하며,
    상기 동일한 행의 각각에 대응하여 복수의 금속 배선을 더 구비하고,
    상기 복수의 금속 배선의 각각은 대응하는 상기 게이트층의 상측에 복수의 접속 구멍을 갖는 절연막을 개재하여 배치되고,
    상기 각 금속 배선은 대응하는 상기 게이트층과 어느 하나의 대응하는 상기 접속 구멍을 통해 접속되고,
    외부 어드레스 신호에 응답하여 상기 각 금속 배선에 선택적으로 전위를 공급하는 스위치 선택 수단을 더 구비하는
    불휘발성 반도체 기억 장치.
  2. 반도체 기판상에 형성되는 불휘발성 반도체 기억 장치에 있어서,
    복수의 행 및 복수의 열에 배열된 복수의 메모리 셀,
    상기 복수의 행의 각각에 대응하여 설치된 복수의 워드선,
    상기 복수의 열의 각각에 대응하여 설치된 복수의 비트선, 및
    제1 전위를 공급하는 소스선
    을 구비하고,
    상기 복수의 메모리 셀은 각각이 복수의 행 및 복수의 열에 배치된 복수의 메모리 셀을 포함하는 복수의 섹터로 분할되고,
    상기 복수의 비트선은,
    상기 복수의 섹터에 걸쳐서 상기 복수의 메모리 셀의 열에 대응하여 설치되는 복수의 주비트선, 및
    상기 복수의 섹터에 각각 대응하여 설치되는 복수의 부비트선군
    을 포함하고,
    상기 각 부비트선군은 대응하는 섹터 내의 복수의 열에 대응하는 복수의 부비트선을 갖고,
    상기 복수의 메모리 셀의 각각은,
    메모리 셀 트랜지스터, 및
    스위치 수단
    을 포함하고,
    상기 각 메모리 셀 트랜지스터는,
    대응하는 상기 워드선에 의해 전위가 제어되는 콘트롤 게이트,
    상기 콘트롤 게이트의 전위로 제어되어, 서로 도통/비도통 상태가 되는 소스와 드레인, 및
    플로팅 게이트
    를 포함하고,
    상기 각 스위치 수단은 대응하는 상기 메모리 셀 트랜지스터를 통해 상기 비트선과 상기 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하고,
    외부 어드레스 신호에 응답하여 상기 워드선을 선택하는 행 선택 수단,
    외부 어드레스 신호에 응답하여 상기 비트선을 선택하는 열 선택 수단,
    외부 어드레스 신호에 응답하여 상기 복수의 스위치 수단을 제어하는 스위치 선택 수단,
    상기 메모리 셀 트랜지스터의 상기 플로팅 게이트에 전자를 주입 또는 방출하는 기록 소거 수단, 및
    상기 복수의 부비트선군을 선택적으로 상기 복수의 주비트선에 접속하는 접속 수단
    을 더 포함하는
    불휘발성 반도체 기억 장치.
  3. 반도체 기판상에 형성되는 불휘발성 반도체 기억 장치에 있어서,
    복수의 행 및 복수의 열에 배열된 복수의 메모리 셀,
    상기 복수의 행의 각각에 대응하여 설치된 복수의 워드선,
    상기 복수의 열의 각각에 대응하여 설치된 복수의 비트선, 및
    제1 전위를 공급하는 소스선
    을 구비하고,
    상기 복수의 메모리 셀의 각각은,
    메모리 셀 트랜지스터, 및
    스위치 수단
    을 포함하고,
    상기 각 메모리 셀 트랜지스터는,
    상기 반도체 기판의 주표면에 설치되는 n형 웰내에 형성되는 p형의 소스 영역 및 p형의 드레인 영역,
    상기 소스 영역과 상기 드레인 영역과의 사이에 끼워진 채널 영역상에 터널 산화막을 개재하여 형성된 플로팅 게이트, 및
    상기 플로팅 게이트의 상측에 절연막을 통해 형성되어, 대응하는 상기 워드선에 의해 전위가 제어되는 콘트롤 게이트
    를 포함하고,
    상기 각 스위치 수단은,
    대응하는 상기 메모리 셀 트랜지스터를 통해 상기 비트선과 상기 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하는
    불휘발성 반도체 기억 장치.
  4. 메모리 셀 어레이의 복수의 행의 각각에 대응하여 설치된 복수의 워드선, 상기 메모리 셀 어레이의 복수의 열의 각각 대응하여 설치된 복수의 비트선, 및 제1 전위를 공급하는 복수의 소스선을 구비하여 반도체 기판상에 구성되는 불휘발성 반도체 기억 장치의 상기 메모리 셀 어레이를 구성하는 메모리 셀에 있어서,
    대응하는 상기 비트선과 상기 제1 전위간에 설치되고, 대응하는 상기 워드선의 전위에 따라 도통/비도통 상태가 되며, 전기적으로 또한 불휘발적으로 임계값 전압을 제어할 수 있는 메모리 셀 트랜지스터, 및
    상기 메모리 셀 트랜지스터를 통해 상기 비트선과 상기 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하는 선택 트랜지스터
    를 구비하고,
    상기 메모리 셀 트랜지스터는,
    상기 반도체 기판의 주표면상에 형성되는 제1 불순물 영역,
    상기 반도체 기판의 주표면상에 상기 제1 불순물 영역과 소정의 간격을 두고 형성되는 제2 불순물 영역,
    상기 제1 불순물 영역과 상기 제2 불순물 영역에 끼워진 영역의 상측에 제1 산화막을 통해 형성되는 제1 전극층, 및
    상기 제1 전극층의 상측에 제1 절연막을 통해 형성되는 제2 전극층
    을 포함하고,
    상기 선택 트랜지스터는,
    상기 반도체 기판의 주표면상에 형성되는 제3 불순물 영역,
    상기 반도체 기판의 주표면상에 상기 제3 불순물 영역과 소정의 간격을 두고 형성되는 제4 불순물 영역,
    상기 제3 불순물 영역과 상기 제4 불순물 영역에 끼워진 영역의 상측에 제2 산화막을 통해 형성되는 제3 전극층, 및
    상기 제3 전극층의 상측에 제2 절연막을 통해 형성되는 제4 전극층
    을 포함하고,
    상기 제2 불순물 영역과 상기 제3 불순물 영역은 동일한 영역을 공유하고,
    상기 제1 산화막과 상기 제2 산화막은 동일한 공정에서 형성되며,
    상기 제1 전극층과 상기 제3 전극층은 동일한 공정에서 형성되고,
    상기 제1 절연막과 상기 제2 절연막은 동일한 공정에서 형성되며,
    상기 제2 전극층과 상기 제4 전극층은 동일한 공정에서 형성되는
    메모리 셀.
  5. 메모리 셀 어레이의 복수의 행의 각각에 대응하여 설치된 복수의 워드선, 상기 메모리 셀 어레이의 복수의 열의 각각에 대응하여 설치된 복수의 비트선, 및 제1 전위를 공급하는 복수의 소스선을 구비하는 불휘발성 반도체 기억 장치의 상기 메모리 셀 어레이를 구성하는 메모리 셀에 있어서,
    메모리 셀 트랜지스터, 및
    MOS 트랜지스터
    를 구비하고,
    상기 메모리 셀 트랜지스터는,
    대응하는 상기 워드선의 전위에 의해 제어되는 콘트롤 게이트,
    상기 콘트롤 게이트의 전위로 제어되어 서로 도통/비도통 상태가 되는 소스와 드레인, 및
    플로팅 게이트
    를 포함하고,
    상기 MOS 트랜지스터는 상기 메모리 셀 트랜지스터를 통해 상기 비트선과 상기 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하며,
    상기 메모리 셀 트랜지스터의 게이트폭은 상기 MOS 트랜지스터의 게이트폭 보다도 작은
    메모리 셀.
  6. 메모리 셀 어레이의 복수의 행의 각각에 대응하여 설치된 복수의 워드선, 상기 메모리 셀 어레이의 복수의 열의 각각에 대응하여 설치된 복수의 비트선, 및 제1 전위를 공급하는 복수의 소스선을 구비하는 불휘발성 반도체 기억 장치의 상기 메모리 셀 어레이를 구성하는 메모리 셀에 있어서,
    메모리 셀 트랜지스터, 및
    MOS 트랜지스터
    를 구비하고,
    상기 메모리 셀 트랜지스터는,
    대응하는 상기 워드선의 전위에 의해 제어되는 콘트롤 게이트,
    상기 콘트롤 게이트의 전위로 제어되어 서로 도통/비도통 상태가 되는 소스와 드레인, 및
    플로팅 게이트
    를 포함하고,
    상기 MOS 트랜지스터는 상기 메모리 셀 트랜지스터를 통해 상기 비트선과 상기 제1 전위간을 흐르는 전류의 도통 경로를 선택적으로 개폐하고,
    상기 메모리 셀 트랜지스터의 드레인은 상기 메모리 셀 트랜지스터로의 기록 동작시에 기록 전압이 인가되고,
    상기 기록 전압은 상기 메모리 셀 트랜지스터의 소스/드레인 펀치 스루 내압 보다도 큰
    메모리 셀.
KR1019980007248A 1997-09-05 1998-03-05 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치 KR19990029125A (ko)

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