CN109036484B

CN109036484B - 字元线解码器电路

Info

Publication number: CN109036484B
Application number: CN201710430917.9A
Authority: CN
Inventors: 陈宗仁
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2017-06-09
Filing date: 2017-06-09
Publication date: 2021-09-07
Anticipated expiration: 2037-06-09
Also published as: CN109036484A; US20180358063A1; US10510389B2

Abstract

本发明提供一种字元线解码器电路，设置在存储器存储装置。存储器存储装置包括存储器晶胞阵列。字元线解码器电路包括字元线解码器以及电源供应器电路。字元线解码器耦接至存储器存储装置的多条字元线。电源供应器电路耦接至字元线解码器。电源供应器电路用以在读取模式提供第一电源给字元线解码器，并且在待机模式提供第二电源给字元线解码器。第一电源的电压值大于或小于第二电源的电压值。

Description

字元线解码器电路

技术领域

本发明涉及一种解码器电路，尤其涉及一种字元线解码器电路。

背景技术

一般而言，存储器存储装置通常有三种操作模式，包括读取模式(read mode)、待机模式(standby mode)以及深度省电模式(deep power down mode)。存储器存储装置在深度省电模式中需要一个指令来唤醒其动态操作。因此，在深度省电模式中，存储器存储装置消耗的电流非常地低。虽然在深度省电模式中的存储器存储装置有此优点，但是利用指令来唤醒存储器存储装置，通常需要耗费相当多的时间。

此外，在现有技术中，处于待机模式的存储器存储装置其电源通常是高电压(highvoltage，HV)，此高电压的存在将导致存储器存储装置的漏电流变大，从而增加其消耗电流。

发明内容

本发明提供一种字元线解码器电路，其于在待机模式中的消耗电流可被降低。

本发明的字元线解码器电路设置在存储器存储装置并且存储器存储装置包括存储器晶胞阵列(cell array)。字元线解码器电路包括字元线解码器以及电源供应器电路。字元线解码器耦接至存储器存储装置的多条字元线。电源供应器电路耦接至字元线解码器。电源供应器电路用以在读取模式提供第一电源给字元线解码器，并且在待机模式提供第二电源给字元线解码器。第一电源的电压值大于或小于第二电源的电压值。

在本发明的一实施例中，上述的电源供应器电路还用以在读取模式提供第三电源给字元线解码器。第三电源的电压值大于或小于第二电源的电压值。

在本发明的一实施例中，上述的第一电源的电压值等于第三电源的电压值。

在本发明的一实施例中，上述的读取模式包括第一读取期间以及第二读取期间。字元线解码器在第一读取期间接收第一电源。字元线解码器在第二读取期间接收第三电源。

在本发明的一实施例中，在第一读取期间，存储器晶胞阵列当中的第一区块(bank)被读取。在第二读取期间存储器晶胞阵列当中的第二区块被读取。

在本发明的一实施例中，上述的第一区块与第二区块是存储器晶胞阵列中相同的区块。

在本发明的一实施例中，上述的第一区块与第二区块是存储器晶胞阵列中不相同的区块。

在本发明的一实施例中，上述的字元线解码器包括多个子解码器(sub-decoder)。各子解码器耦接至字元线当中对应的多条字元线。

在本发明的一实施例中，上述的电源供应器电路包括多个电源供应器。各电源供应器耦接至子解码器当中对应的其中之一。各电源供应器用以在读取模式提供第一电源或者第三电源给其耦接的子解码器，并且在待机模式提供第二电源给其耦接的子解码器。

在本发明的一实施例中，上述的电源供应器电路耦接至第一电荷泵(chargepump)电路。第一电荷泵电路用以提供第一电源，并且在第一电源低于第一参考电压时，提升第一电源的电压值。

在本发明的一实施例中，上述的电源供应器电路耦接至第二电荷泵电路。第二电荷泵电路用以提供第三电源，并且在第三电源低于第二参考电压时，提升第三电源的电压值。

在本发明的一实施例中，上述的字元线解码器电路还包括预解码器(pre-decoder)。预解码器耦接至电源供应器电路。预解码器用以在读取模式选择存储器晶胞阵列当中的区块以进行读取操作。

在本发明的一实施例中，上述的第二电源是选自第一电压、第二电压以及第三电压当中之一者。

在本发明的一实施例中，上述的第一电压大于第二电压。第二电压大于第三电压。

基于上述，在本发明的示范实施例中，电源供应器电路在读取模式提供第一电源给字元线解码器，并且在待机模式提供第二电源给字元线解码器。因此，字元线解码器电路在待机模式中的消耗电流可被降低。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的存储器存储装置的概要示意图。

图2示出图1实施例的存储器晶胞阵列电路的概要示意图。

图3示出本发明一实施例的字元线解码器电路的概要示意图。

图4示出图3实施例的信号波形的概要示意图。

图5示出本发明另一实施例的信号波形的概要示意图。

图6示出图1实施例的电压产生器电路的概要示意图。

图7示出本发明另一实施例的字元线解码器电路的概要示意图。

图8示出图7实施例的控制信号产生电路的概要示意图。

图9示出图8实施例的控制信号的波形示意图。

图10示出本发明另一实施例的字元线解码器电路的概要示意图。

附图标记说明

100：存储器存储装置

110：存储器控制电路以及

120：存储器晶胞阵列

130：电压产生器电路

122_1、122_2、122_3、122_4：存储器区块

142：位元线解码器电路

144：字元线解码器电路

146：感测放大器电路

300、400、500：字元线解码器电路

310、410、510：预解码器

320、420、520：电源供应器电路

320_0、320_(n-1)、420_0、420_(n-1)、520_0、520_(n-1)：电源供应器

344、444、544：字元线解码器

344_0、344_(n-1)、444_0、444_(n-1)、544_0、544_(n-1)：子解码器

610：第一电荷泵电路

612：振荡器

614：电荷泵

616：比较器

620：第二电荷泵电路

800：控制信号产生电路

810：延迟元件

820：或闸

P1、HV1：第一电源

P2：第二电源

P3、HV2：第三电源

HVt：目标电压

VCC：第一电压

VSS：第三电压

Q1、Q2、Q3、Q4、Q5：晶体管开关

HV[0]、HV[n-1]：节点

BK[0]*S1、BK[0]*S2、BK[n-1]*S1、BK[n-1]*S2、

控制信号

BK[0]D：输出信号

S1：第一选择信号

S2：第二选择信号

BK[0]、BK[m]、BK[m+h]、BK[x]：区块地址

WL[0:k-1]、WL[(n-2)*k:(n-1)*(k-1)]：字元线地址

T1：第一读取期间

T2：第二读取期间

LS1、LS2：位准移位器

Vref：参考电压

EN1、EN2：致能信号

具体实施方式

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、电磁波或任何其他一或多个信号。

图1示出本发明一实施例的存储器存储装置的概要示意图。图2示出图1实施例的存储器晶胞阵列电路的概要示意图。请参考图1至图2，本实施例的存储器存储装置100包括存储器控制电路110以及存储器晶胞阵列120。在本实施例中，存储器控制电路110用以控制存储器存储装置100操作在多种操作模式其中之一。本实施例的操作模式例如包括读取模式以及待机模式。在本实施例中，电压产生器电路130在不同的操作模式提供第一电源P1、第二电源P2或第三电源P3给存储器存储装置100。存储器晶胞阵列120电性连接至存储器控制电路110。存储器晶胞阵列120用以存储数据。在本实施例中，存储器晶胞阵列120例如包括4个存储器区块(memory bank)122_1至122_4，惟其数量仅用以例示说明，本发明并不限于此。各存储器区块具有对应的位元线解码器电路142、字元线解码器电路144以及感测放大器电路146，以协同存储器控制电路110完成数据存取的操作。

在本实施例中，存储器控制电路110、存储器晶胞阵列120以及电压产生器电路130当中的各种电路功能区块的电路架构可分别由所属技术领域的任一种适合的电路来加以实施，本发明并不加以限制，其详细步骤及实施方式可以由所属技术领域的通常知识获致足够的教示、建议与实施说明，因此不再赘述。

图3示出本发明一实施例的字元线解码器电路的概要示意图。请参考图3，本实施例的字元线解码器电路300包括电源供应器电路320以及字元线解码器344。电源供应器电路320的输入端耦接至预解码器310，输出端耦接至字元线解码器344。字元线解码器344的输入端耦接至电源供应器电路320，输出端耦接至存储器存储装置100的多条字元线(未示出)。

具体而言，在本实施例中，预解码器310接收区块地址信号，并且将其解码以输出区块地址BK[0]至区块地址BK[n-1]给电源供应器电路320，其中n为大于2的正整数。在读取期间，存储器晶胞阵列120当中的一或多个目标区块会被选择，并且被读取。在本实施例中，电源供应器电路320包括多个电源供应器320_0至320_(n-1)，字元线解码器344包括多个子解码器344_0至344_(n-1)。在本实施例中，存储器存储装置100的字元线例如每k条被分为一组，每一字元线组耦接至子解码器344_0至344_(n-1)当中对应的一个子解码器，其中k为大于1的正整数。因此，在本实施例中，子解码器344_0输出的字元线地址WL[0:k-1]例如是对应第1条到第k条字元线的地址，子解码器344_(n-1)输出的字元线地址WL[(n-2)*k:(n-1)*(k-1)]例如是对应第(n-2)*k条到第(n-1)*(k-1)条字元线的地址，其中“*”为乘号。

在本实施例中，电源供应器电路320在读取模式中提供第一电源HV1或第三电源HV2给字元线解码器344，并且在待机模式中提供第二电源给字元线解码器344。举例而言，在本实施例中，对应区块地址BK[0]的目标区块例如被读取，因此，在读取模式中，电源供应器320_0接收的第一电源HV1或第三电源HV2经由晶体管开关Q1或Q2提供给子解码器344_0。在此例中，在读取期间，节点HV[0]的电压等于第一电源HV1或第三电源HV2。在本实施例中，在待机模式中，晶体管开关Q1及Q2不导通，晶体管开关Q3导通，因此经由晶体管开关Q3提供给子解码器344_0的第二电源，其电压值例如是VCC-Vt，其中VCC为偏压VCC的电压值，Vt为晶体管开关Q3的临界电压值。在本实施例中，第一电源HV1与第三电源HV2的电压值可以相等或不相等。在本实施例中，第一电源HV1的电压值小于第二电源的电压值VCC-Vt，并且与第三电源HV2的电压值小于第二电源的电压值VCC-Vt。

此外，在电源供应器电路320当中其他电源供应器的操作方法可参考电源供应器320_0，在此不再赘述。因此，在本实施例中，各电源供应器用以在读取模式提供第一电源或者第三电源给其耦接的子解码器，并且在待机模式提供第二电源给其耦接的子解码器。在本实施例中，是以电源供应器电路320在读取模式中提供两个电源其中之一给字元线解码器344作为例示说明，但本发明并不加以限制。在一实施例中，在读取模式中也可以仅有一个电源(例如第一电源或者第三电源)提供给字元线解码器，或者在读取模式中从两个以上的多个电源当中选择一个提供给字元线解码器，本发明对此并不加以限制。

图4示出图3实施例的信号波形的概要示意图。请参考图3及图4，在本实施例中，读取模式包括第一读取期间T1以及第二读取期间T2。在第一读取期间T1，对应区块地址BK[m]的存储器区块被读取，并且在第二读取期间T2，对应区块地址BK[m]的存储器区块被读取，其中m为大于等于0的整数。也就是说，在本实施例的读取模式中，存储器晶胞阵列中相同的区块被读取。举例而言，请参照图3，假设m＝0，区块地址BK[m]为BK[0]，表示在本实施例的读取模式中，在第一读取期间T1和第二读取期间T2，对应区块地址BK[0]的存储器区块被读取。

在本实施例中，在第一读取期间T1，第一选择信号S1为高准位，控制信号BK[0]*S1通过位准移位器LS1后将导通晶体管开关Q1。此时，第二选择信号S2为低准位，晶体管开关Q2不导通。因此，在第一读取期间T1，第一电源HV1传递至节点HV[0]并且提供给子解码器344_0。在第一读取期间T1，第一电源HV1的电压准位为读取操作所需的目标电压HVt。在本实施例中，在第二读取期间T2，第二选择信号S2为高准位，控制信号BK[0]*S2通过位准移位器LS2后将导通晶体管开关Q2。此时，第一选择信号S1为低准位，晶体管开关Q1不导通。因此，在第二读取期间T2，第三电源HV2传递至节点HV[0]并且提供给子解码器344_0。在第二读取期间T2，第三电源HV2的电压准位为读取操作所需的目标电压HVt。

图5示出本发明另一实施例的信号波形的概要示意图。请参考图4及图5，本实施例的读取操作类似于图4实施例，惟两者之间主要的差异例如在于在本实施例的读取模式中，存储器晶胞阵列中不同的区块被读取。具体而言，在本实施例中，在第一读取期间T1，对应区块地址BK[m]的存储器区块被读取，并且在第二读取期间T2，对应区块地址BK[m+h]的存储器区块被读取，其中h为大于0的正整数。此外，本实施例的电源供应器电路320在读取模式中提供电源给字元线解码器344的操作方法，其详细步骤及实施方式可以由图4实施例获致足够的教示、建议与实施说明，因此不再赘述。

图6示出图1实施例的电压产生器电路的概要示意图。请参考图1、图3及图6，本实施例的电压产生器电路130包括第一电荷泵电路610以及第二电荷泵电路620。第一电荷泵电路610用以提供第一电源P1给存储器晶胞阵列120，并且在第一电源P1低于参考电压Vref(第一参考电压)时，提升第一电源P1的电压值。第二电荷泵电路620用以提供第三电源P3给存储器晶胞阵列120，并且在第三电源P3低于参考电压Vref(第二参考电压)时，提升第三电源P3的电压值。在本实施例中，第一电荷泵电路610以及第二电荷泵电路620接收的参考电压Vref可以相同或不相同，本发明并不加以限制。

具体而言，在本实施例中，第一电荷泵电路610包括振荡器612、电荷泵614以及比较器616。电荷泵614用以产生第一电源HV1并且输出第一电源HV1给字元线解码器320以及比较器616。当第一电源HV1的电压值低于参考电压Vref时，比较器616输出致能信号EN1并且回授给振荡器612以致能振荡器612产生振荡信号，从而电荷泵614据此来提升第三电源P3至预设的电压值。此外，本实施例的第二电荷泵电路620的操作方法，其详细步骤及实施方式可以由第一电荷泵电路610的揭示内容获致足够的教示、建议与实施说明，因此不再赘述。

在本实施例中，第一电荷泵电路610以及第二电荷泵电路620当中的各种电路功能区块(例如振荡器、电荷泵以及比较器)的电路架构可分别由所属技术领域的任一种适合的电路来加以实施，本发明并不加以限制，其详细步骤及实施方式可以由所属技术领域的通常知识获致足够的教示、建议与实施说明，因此不再赘述。

在图3的实施例中，在待机模式中，电源供应器电路320例如是提供具有电压值VCC-Vt(第二电压)的第二电源给字元线解码器344，但本发明并不限于此。在其他实施例中，在待机模式中，电源供应器电路例如是提供具有电压值VCC(第一电压)的第二电源给字元线解码器，例如图10，或者是提供具有电压值VSS(第三电压)的第二电源给字元线解码器，例如图7。换句话说，在本发明的示范实施例中，第二电源是选自第一电压VCC、第二电压VCC-Vt以及第三电压VSS当中之一者。第一电压VCC大于第二电压VCC-Vt，以及第二电压VCC-Vt大于第三电压VSS。

图7示出本发明另一实施例的字元线解码器电路的概要示意图。请参考图3及图7，本实施例的字元线解码器电路400类似于图3实施例的字元线解码器电路300，惟两者之间主要的差异例如在于，电源供应器电路420提供具有电压值VSS(第三电压)的第二电源给字元线解码器444。

具体而言，以电源供应器420_0为例，节点HV[0]耦接至晶体管开关Q4的一端。晶体管开关Q4的另一端耦接至第三电压VSS，晶体管开关Q4的控制端受控于控制信号

其中，控制信号

表示经延迟的区块地址BK[0]的反相信号。在待机模式中，控制信号

控制晶体管开关Q4导通，控制信号BK[0]*S1、BK[0]*S2分别控制晶体管开关Q1、Q2不导通，因此，第三电压VSS经由晶体管开关Q4提供给子解码器444_0。在本实施例中，在待机模式中，其他电源供应器提供第三电压VSS给对应的子解码器的操作方式可参考电源供应器420_0，以此类推，在此不再赘述。在本实施例中，第一电源HV1的电压值大于第二电源的电压值VSS，并且与第三电源HV2的电压值大于第二电源的电压值VSS。

图8示出图7实施例的控制信号产生电路的概要示意图。图9示出图8实施例的控制信号的波形示意图。请参考图7至图9，本实施例的控制信号产生电路800包括延迟元件810以及或闸820。延迟元件810接收区块地址BK[0]，并且将其延迟一段延迟时间TD。接着，或闸820再依据区块地址BK[0]以及经延迟的区块地址BK[0]来产生输出信号BK[0]D。之后，输出信号BK[0]D被输出至控制信号产生电路800的下一级电路进行反相，以产生控制信号

其他的控制信号，例如控制信号

的产生方式可以此类推，在此不再赘述。在本发明的示范实施例中，控制信号的产生方式有很多种，图8及图9所示出者仅用以例示说明，本发明并不限于此。

图10示出本发明另一实施例的字元线解码器电路的概要示意图。请参考图3及图10，本实施例的字元线解码器电路500类似于图3实施例的字元线解码器电路300，惟两者之间主要的差异例如在于，电源供应器电路520提供具有电压值VCC(第一电压)的第二电源给字元线解码器544。

具体而言，以电源供应器520_0为例，节点HV[0]耦接至晶体管开关Q5的一端。晶体管开关Q5的另一端耦接至第一电压VCC，晶体管开关Q5的控制端受控于控制信号

其中，控制信号

表示经延迟的区块地址BK[0]的反相信号的高准位信号。在待机模式中，控制信号

控制晶体管开关Q5导通，控制信号BK[0]*S1、BK[0]*S2分别控制晶体管开关Q1、Q2不导通，因此，第一电压VCC经由晶体管开关Q5提供给子解码器544_0。在本实施例中，在待机模式中，其他电源供应器提供第一电压VCC给对应的子解码器的操作方式可参考电源供应器520_0，以此类推，在此不再赘述。在本实施例中，第一电源HV1的电压值小于第二电源的电压值VCC，并且与第三电源HV2的电压值小于第二电源的电压值VCC。

综上所述，在本发明的示范实施例中，在待机模式中，字元线解码器的电源并非是由电荷泵提供的高电压(high voltage，HV)，以降低晶体管次临界区电流(sub-thresholdcurrent)，从而降低待机电流。字元线解码器的电源在待机模式中例如是第一电压、第二电压或者第三电压。在本发明的示范实施例中，在读取模式中，例如设计有两种电源，即第一电源及第三电源。在接收到读取指令时，此两个电源交替提供给字元线解码器。在本发明的示范实施例中，在同一读取模式中，被读取的多个区块可能是存储器晶胞阵列当中同一个区块或不同的区块。因此，在本发明的示范实施例中，字元线解码器的在待机模式中的消耗电流可被降低。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种字元线解码器电路，其特征在于，设置在存储器存储装置并且所述存储器存储装置包括存储器晶胞阵列，所述字元线解码器电路包括：

字元线解码器，耦接至所述存储器存储装置的多条字元线；以及

电源供应器电路，耦接至所述字元线解码器、第一电荷泵电路以及第二电荷泵电路，所述电源供应器电路包括多个电源供应器，所述电源供应器电路用以在读取模式通过所述第一电荷泵电路提供第一电源给所述字元线解码器，并且在待机模式通过所述多个电源供应器提供第二电源给所述字元线解码器，

其中该第一电源的电压值大于或小于该第二电源的电压值，

其中该第二电荷泵电路用以在该读取模式提供第三电源给该字元线解码器。

2.根据权利要求1所述的字元线解码器电路，其特征在于，其中该第三电源的电压值大于或小于该第二电源的电压值。

3.根据权利要求2所述的字元线解码器电路，其特征在于，其中该第一电源的电压值等于该第三电源的电压值。

4.根据权利要求2所述的字元线解码器电路，其特征在于，其中所述读取模式包括第一读取期间以及第二读取期间，所述字元线解码器在所述第一读取期间接收所述第一电源，以及所述字元线解码器在所述第二读取期间接收所述第三电源。

5.根据权利要求4所述的字元线解码器电路，其特征在于，其中在所述第一读取期间，所述存储器晶胞阵列当中的第一区块被读取，以及在所述第二读取期间，所述存储器晶胞阵列当中的第二区块被读取。

6.根据权利要求5所述的字元线解码器电路，其特征在于，其中所述第一区块与所述第二区块是所述存储器晶胞阵列中相同的区块。

7.根据权利要求5所述的字元线解码器电路，其特征在于，其中所述第一区块与所述第二区块是所述存储器晶胞阵列中不同的区块。

8.根据权利要求2所述的字元线解码器电路，其特征在于，其中所述字元线解码器包括：

多个子解码器，各所述子解码器耦接至所述多条字元线当中对应的多条字元线。

9.根据权利要求8所述的字元线解码器电路，其特征在于，其中各所述电源供应器耦接至所述多个子解码器当中对应的其中之一，其中各所述电源供应器用以在所述读取模式提供所述第一电源或者所述第三电源给其耦接的子解码器，并且在所述待机模式提供所述第二电源给其耦接的子解码器。

10.根据权利要求2所述的字元线解码器电路，其特征在于，其中所述第一电荷泵电路用以提供所述第一电源，并且在所述第一电源低于第一参考电压时，提升所述第一电源的电压值。

11.根据权利要求10所述的字元线解码器电路，其特征在于，其中所述第二电荷泵电路在所述第三电源低于第二参考电压时，提升所述第三电源的电压值。

12.根据权利要求1所述的字元线解码器电路，其特征在于，还包括：

预解码器，耦接至所述电源供应器电路，用以在所述读取模式选择所述存储器晶胞阵列当中的区块以进行读取操作。

13.根据权利要求1所述的字元线解码器电路，其特征在于，其中所述第二电源是选自第一电压、第二电压以及第三电压当中之一者。

14.根据权利要求13所述的字元线解码器电路，其特征在于，其中所述第一电压大于所述第二电压，以及所述第二电压大于所述第三电压。