JP2002367369A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 リフレッシュ動作に関与する回路系の消費電
流を有効に低減することができる半導体記憶装置を提供
すること。 【解決手段】 制御信号回路２は、リフレッシュ動作の
インターバル期間において内部チップセレクト信号ＣＳ
Ｉにより、リフレッシュに関与する回路系（内部降圧回
路３およびブースト回路４）とグランドとの間に接続さ
れたＮｃｈトランジスタ３Ｃ，４Ｂをオフ状態に制御す
る。これにより、リフレッシュ動作に関与する回路系の
リーク経路を遮断し、このリーク電流を低減する。ま
た、タイマーをトリガーとしてリフレッシュが起動され
るべきタイミングが到来すると、内部チップセレクト信
号ＣＳＩをＨレベルとし、内部降圧回路３およびブース
ト回路４にグランドを供給する。
流を有効に低減することができる半導体記憶装置を提供
すること。 【解決手段】 制御信号回路２は、リフレッシュ動作の
インターバル期間において内部チップセレクト信号ＣＳ
Ｉにより、リフレッシュに関与する回路系（内部降圧回
路３およびブースト回路４）とグランドとの間に接続さ
れたＮｃｈトランジスタ３Ｃ，４Ｂをオフ状態に制御す
る。これにより、リフレッシュ動作に関与する回路系の
リーク経路を遮断し、このリーク電流を低減する。ま
た、タイマーをトリガーとしてリフレッシュが起動され
るべきタイミングが到来すると、内部チップセレクト信
号ＣＳＩをＨレベルとし、内部降圧回路３およびブース
ト回路４にグランドを供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、記憶データのリ
フレッシュ動作を必要とする半導体記憶装置に関し、特
にリフレッシュ動作に関与する回路系における消費電流
を低減するための技術に関する。
フレッシュ動作を必要とする半導体記憶装置に関し、特
にリフレッシュ動作に関与する回路系における消費電流
を低減するための技術に関する。
【０００２】
【従来の技術】従来、大容量化が容易なＤＲＡＭ（Dyna
mic Random Access Memory）の持つ利点と、タイミング
設計が容易なＳＲＡＭ（Static Random Access Memor
y）の持つ利点とを兼ね備えた疑似ＳＲＡＭが携帯機器
等に利用されている。この種の分野では、年々、機器の
小型化と共にバッテリーの長寿命化に対する要求が高ま
っている。しかしながら、疑似ＳＲＡＭの場合、ＤＲＡ
Ｍを母体として構成されているため、本来のＳＲＡＭに
比較して必ずしも消費電力が小さいとは言えず、疑似Ｓ
ＲＡＭに対する一層の低消費電力化が望まれている。
mic Random Access Memory）の持つ利点と、タイミング
設計が容易なＳＲＡＭ（Static Random Access Memor
y）の持つ利点とを兼ね備えた疑似ＳＲＡＭが携帯機器
等に利用されている。この種の分野では、年々、機器の
小型化と共にバッテリーの長寿命化に対する要求が高ま
っている。しかしながら、疑似ＳＲＡＭの場合、ＤＲＡ
Ｍを母体として構成されているため、本来のＳＲＡＭに
比較して必ずしも消費電力が小さいとは言えず、疑似Ｓ
ＲＡＭに対する一層の低消費電力化が望まれている。
【０００３】以下、疑似ＳＲＡＭの低消費電力化を実現
する従来技術の一例を説明する。図１１に、消費電流を
低減するための従来技術が適用された回路例を示す。こ
の例は、スタンバイ時の動作回路５０１の消費電流を抑
えることを目的として構成されたものであって、動作回
路５０１とグランドとの間に、スタンバイ時にオフ状態
に制御されるｎチャネル型ＭＯＳトランジスタ（以下、
Ｎｃｈトランジスタと称す）５０２を介挿したものであ
る。一方、電源ＶＤＤは動作回路５０１に直接供給さ
れ、動作電流を抑えるために低電圧化されている。な
お、Ｎｃｈトランジスタ５０２のゲートに与えられるチ
ップセレクト信号ＣＳは、スタンバイモードとアクティ
ブモードとを切り替えるための制御信号であって、この
信号がＬレベルのとき、動作回路５０１を内蔵する半導
体記憶装置がスタンバイ状態とされる。
する従来技術の一例を説明する。図１１に、消費電流を
低減するための従来技術が適用された回路例を示す。こ
の例は、スタンバイ時の動作回路５０１の消費電流を抑
えることを目的として構成されたものであって、動作回
路５０１とグランドとの間に、スタンバイ時にオフ状態
に制御されるｎチャネル型ＭＯＳトランジスタ（以下、
Ｎｃｈトランジスタと称す）５０２を介挿したものであ
る。一方、電源ＶＤＤは動作回路５０１に直接供給さ
れ、動作電流を抑えるために低電圧化されている。な
お、Ｎｃｈトランジスタ５０２のゲートに与えられるチ
ップセレクト信号ＣＳは、スタンバイモードとアクティ
ブモードとを切り替えるための制御信号であって、この
信号がＬレベルのとき、動作回路５０１を内蔵する半導
体記憶装置がスタンバイ状態とされる。
【０００４】ここで、動作回路５０１は、いわゆるＣＭ
ＯＳ(Complimentary Metal Oxide Semiconductor)構成
されたインバータや否定的論理積ゲートなどの基本ゲー
ト回路であって、この基本ゲート回路を構成するＮｃｈ
トランジスタ及びｐチャネル型ＭＯＳトランジスタ（以
下、Ｐｃｈトランジスタと称す）のゲート閾値電圧は、
電源ＶＤＤの低電圧化に応じて比較的低く設定される。
これに対し、Ｎｃｈトランジスタ５０２のゲート閾値電
圧は、リーク電流を形成するサブスレッショルド電流を
考慮して比較的高く設定される。
ＯＳ(Complimentary Metal Oxide Semiconductor)構成
されたインバータや否定的論理積ゲートなどの基本ゲー
ト回路であって、この基本ゲート回路を構成するＮｃｈ
トランジスタ及びｐチャネル型ＭＯＳトランジスタ（以
下、Ｐｃｈトランジスタと称す）のゲート閾値電圧は、
電源ＶＤＤの低電圧化に応じて比較的低く設定される。
これに対し、Ｎｃｈトランジスタ５０２のゲート閾値電
圧は、リーク電流を形成するサブスレッショルド電流を
考慮して比較的高く設定される。
【０００５】この構成によれば、アクティブ時には、チ
ップセレクト信号ＣＳがＨレベルとなって、Ｎｃｈトラ
ンジスタ５０２がオン状態に固定される結果、このトラ
ンジスタ５０２を介して動作回路５０１にグランドが供
給され、この動作回路５０１が動作可能な状態とされ
る。ここで、動作回路５０１を構成するＮｃｈトランジ
スタ及びＰｃｈトランジスタのゲート閾値電圧が低く設
定されているので、電源電圧ＶＤＤが低電圧化されてい
ても、動作回路５０１は高速にスイッチング動作するこ
とが可能となる。
ップセレクト信号ＣＳがＨレベルとなって、Ｎｃｈトラ
ンジスタ５０２がオン状態に固定される結果、このトラ
ンジスタ５０２を介して動作回路５０１にグランドが供
給され、この動作回路５０１が動作可能な状態とされ
る。ここで、動作回路５０１を構成するＮｃｈトランジ
スタ及びＰｃｈトランジスタのゲート閾値電圧が低く設
定されているので、電源電圧ＶＤＤが低電圧化されてい
ても、動作回路５０１は高速にスイッチング動作するこ
とが可能となる。
【０００６】これに対し、スタンバイ時には、チップセ
レクト信号ＣＳがＬレベルとなるので、Ｎｃｈトランジ
スタ５０２がオフ状態に固定される。ここで、Ｎｃｈト
ランジスタ５０２のゲート閾値電圧は高く設定されてい
るので、このＮｃｈトランジスタ５０２のサブスレッシ
ョルド電流が有効に抑制され、従ってスタンバイ時に動
作回路５０１を流れるリーク電流を有効に抑制すること
が可能となる。なお、Ｎｃｈトランジスタ５０２のゲー
ト閾値電圧は高く設定されているので、このＮｃｈトラ
ンジスタ５０２自体のスイッチング動作は遅くなる。し
かし、アクティブ時にはＮｃｈトランジスタ５０２はオ
ン状態に固定されるので、このトランジスタＮｃｈ５０
２が動作回路５０１のスイッチング動作を阻害すること
はない。
レクト信号ＣＳがＬレベルとなるので、Ｎｃｈトランジ
スタ５０２がオフ状態に固定される。ここで、Ｎｃｈト
ランジスタ５０２のゲート閾値電圧は高く設定されてい
るので、このＮｃｈトランジスタ５０２のサブスレッシ
ョルド電流が有効に抑制され、従ってスタンバイ時に動
作回路５０１を流れるリーク電流を有効に抑制すること
が可能となる。なお、Ｎｃｈトランジスタ５０２のゲー
ト閾値電圧は高く設定されているので、このＮｃｈトラ
ンジスタ５０２自体のスイッチング動作は遅くなる。し
かし、アクティブ時にはＮｃｈトランジスタ５０２はオ
ン状態に固定されるので、このトランジスタＮｃｈ５０
２が動作回路５０１のスイッチング動作を阻害すること
はない。
【０００７】このように、動作回路５０１の電源ＶＤＤ
を低電圧化し、この動作回路５０１を構成するトランジ
スタのゲート閾値電圧を低く設定することにより、アク
ティブモードにおいて動作電流の低減と動作の高速化と
を両立させている。また、高いゲート閾値電圧を有する
Ｎｃｈトランジスタ５０２を介して動作回路５０１にグ
ランドを供給することにより、スタンバイモードでの動
作回路５０１のリーク電流を低減させている。
を低電圧化し、この動作回路５０１を構成するトランジ
スタのゲート閾値電圧を低く設定することにより、アク
ティブモードにおいて動作電流の低減と動作の高速化と
を両立させている。また、高いゲート閾値電圧を有する
Ｎｃｈトランジスタ５０２を介して動作回路５０１にグ
ランドを供給することにより、スタンバイモードでの動
作回路５０１のリーク電流を低減させている。
【０００８】
【発明が解決しようとする課題】ところで、上述した疑
似ＳＲＡＭでは、メモリセルがＤＲＡＭと同じ構成のた
め、動作モードを問わず、メモリセルに記憶されたデー
タを定期的にリフレッシュしなければならない。このた
め、疑似ＳＲＡＭでは、動作モードを問わずリフレッシ
ュ動作に関与する回路系が常時活性化されており、この
ことが疑似ＳＲＡＭの消費電力を増大させる一因となっ
ている。特に、定期的に行なわれるリフレッシュ動作そ
のものに要する時間よりもはるかにながいインターバル
期間（リフレッシュ動作とリフレッシュ動作との間の期
間）でのリーク電流が無駄な消費電力となって顕在化す
るという問題があった。
似ＳＲＡＭでは、メモリセルがＤＲＡＭと同じ構成のた
め、動作モードを問わず、メモリセルに記憶されたデー
タを定期的にリフレッシュしなければならない。このた
め、疑似ＳＲＡＭでは、動作モードを問わずリフレッシ
ュ動作に関与する回路系が常時活性化されており、この
ことが疑似ＳＲＡＭの消費電力を増大させる一因となっ
ている。特に、定期的に行なわれるリフレッシュ動作そ
のものに要する時間よりもはるかにながいインターバル
期間（リフレッシュ動作とリフレッシュ動作との間の期
間）でのリーク電流が無駄な消費電力となって顕在化す
るという問題があった。
【０００９】また、上述の従来技術は、スタンバイモー
ドにおいて非活性状態となる回路系に適用することはで
きるが、疑似ＳＲＡＭのリフレッシュに関与する回路系
のように、スタンバイモードにおいて活性状態になり得
る回路系に対して適用することはできず、従ってスタン
バイ電流を有効に削減することができないという問題が
ある。
ドにおいて非活性状態となる回路系に適用することはで
きるが、疑似ＳＲＡＭのリフレッシュに関与する回路系
のように、スタンバイモードにおいて活性状態になり得
る回路系に対して適用することはできず、従ってスタン
バイ電流を有効に削減することができないという問題が
ある。
【００１０】この発明は、上記事情に鑑みてなされたも
ので、リフレッシュ動作に関与する回路系の消費電流を
有効に低減することができる半導体記憶装置を提供する
ことを目的とする。
ので、リフレッシュ動作に関与する回路系の消費電流を
有効に低減することができる半導体記憶装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】この発明は、上述した課
題を解決するため、以下の構成を有する。即ち、この発
明による半導体記憶装置は、複数の動作モードにわたっ
てタイミング上の整合性を保ちながらメモリセルの記憶
データを自発的にリフレッシュすると共に、外部から非
同期でアクセス可能に構成された半導体記憶装置であっ
て、リフレッシュ動作のインターバル期間において該リ
フレッシュ動作に関与する回路系と電源またはグランド
との間のリーク経路を遮断するリーク遮断手段を備えた
ことを特徴とする。
題を解決するため、以下の構成を有する。即ち、この発
明による半導体記憶装置は、複数の動作モードにわたっ
てタイミング上の整合性を保ちながらメモリセルの記憶
データを自発的にリフレッシュすると共に、外部から非
同期でアクセス可能に構成された半導体記憶装置であっ
て、リフレッシュ動作のインターバル期間において該リ
フレッシュ動作に関与する回路系と電源またはグランド
との間のリーク経路を遮断するリーク遮断手段を備えた
ことを特徴とする。
【００１２】この構成によれば、動作モードを問わずに
行われるリフレッシュ動作のインターバル期間におい
て、リフレッシュ動作に関与する回路系のリーク経路を
遮断するので、この回路系の消費電流は、実際にリフレ
ッシュ動作が行われている期間で発生する消費電流に限
定される。リフレッシュ動作そのものの時間は、リフレ
ッシュ動作のインターバル期間やリフレッシュサイクル
タイムに比べて充分に短いので、全体としてリフレッシ
ュ動作に関与する回路系の消費電流を有効に低減でき
る。なお、このリーク遮断手段に加えて、スタンバイモ
ードにおいて、非活性状態に固定される回路系に対し定
常的にリーク電流を遮断する手段を併用すれば、消費電
流を一層低減することが可能になる。
行われるリフレッシュ動作のインターバル期間におい
て、リフレッシュ動作に関与する回路系のリーク経路を
遮断するので、この回路系の消費電流は、実際にリフレ
ッシュ動作が行われている期間で発生する消費電流に限
定される。リフレッシュ動作そのものの時間は、リフレ
ッシュ動作のインターバル期間やリフレッシュサイクル
タイムに比べて充分に短いので、全体としてリフレッシ
ュ動作に関与する回路系の消費電流を有効に低減でき
る。なお、このリーク遮断手段に加えて、スタンバイモ
ードにおいて、非活性状態に固定される回路系に対し定
常的にリーク電流を遮断する手段を併用すれば、消費電
流を一層低減することが可能になる。
【００１３】また、前記リーク遮断手段は、前記半導体
記憶装置において、例えば、前記リーク経路に介挿され
たスイッチ回路と、前記インターバル期間において前記
スイッチ回路をオフ状態に制御する制御回路と、を備え
たことを特徴とする。この構成によれば、制御回路がイ
ンターバル期間においてスイッチ回路をオフ状態に制御
するので、このスイッチ回路が介挿されたリーク経路が
遮断される。従って、リフレッシュ動作のインターバル
期間においてリフレッシュ動作に関与する回路系のリー
ク電流が低減される。
記憶装置において、例えば、前記リーク経路に介挿され
たスイッチ回路と、前記インターバル期間において前記
スイッチ回路をオフ状態に制御する制御回路と、を備え
たことを特徴とする。この構成によれば、制御回路がイ
ンターバル期間においてスイッチ回路をオフ状態に制御
するので、このスイッチ回路が介挿されたリーク経路が
遮断される。従って、リフレッシュ動作のインターバル
期間においてリフレッシュ動作に関与する回路系のリー
ク電流が低減される。
【００１４】さらに、前記スイッチ回路は、前記半導体
記憶装置において、例えば、前記リフレッシュ動作に関
与する回路系を構成するトランジスタよりも高いゲート
閾値電圧を有するＭＯＳトランジスタから構成されたこ
とを特徴とする。この構成によれば、リーク経路に介挿
されたスイッチ回路を構成するＭＯＳトランジスタが高
いゲート閾値電圧を有しているので、このＭＯＳトラン
ジスタの例えばサブスレッショルド電流が抑制される。
従って、このＭＯＳトランジスタがインターバル期間に
おいてオフ状態になると、上記リーク経路が有効に遮断
される。
記憶装置において、例えば、前記リフレッシュ動作に関
与する回路系を構成するトランジスタよりも高いゲート
閾値電圧を有するＭＯＳトランジスタから構成されたこ
とを特徴とする。この構成によれば、リーク経路に介挿
されたスイッチ回路を構成するＭＯＳトランジスタが高
いゲート閾値電圧を有しているので、このＭＯＳトラン
ジスタの例えばサブスレッショルド電流が抑制される。
従って、このＭＯＳトランジスタがインターバル期間に
おいてオフ状態になると、上記リーク経路が有効に遮断
される。
【００１５】さらにまた、前記リフレッシュ動作に関与
する回路系は、前記半導体記憶装置において、例えば、
電源電圧が低電圧化されたことを特徴とする。この構成
によれば、電源電圧を低電圧化することにより、リフレ
ッシュ動作に関与する回路系の動作電流やリーク電流が
一層低減される。
する回路系は、前記半導体記憶装置において、例えば、
電源電圧が低電圧化されたことを特徴とする。この構成
によれば、電源電圧を低電圧化することにより、リフレ
ッシュ動作に関与する回路系の動作電流やリーク電流が
一層低減される。
【００１６】さらにまた、前記リフレッシュ動作に関与
する回路系は、前記半導体記憶装置において、例えば、
前記低電圧化された電源電圧に応じた低いゲート閾値電
圧を有するＭＯＳトランジスタから構成されたことを特
徴とする。この構成によれば、電源電圧を低電圧化して
もリフレッシュ動作に関与する回路系の動作速度を維持
することができる。従って、動作速度を犠牲にすること
なく、電源電圧の低電圧化により一層の低消費電力化を
図ることが可能となる。
する回路系は、前記半導体記憶装置において、例えば、
前記低電圧化された電源電圧に応じた低いゲート閾値電
圧を有するＭＯＳトランジスタから構成されたことを特
徴とする。この構成によれば、電源電圧を低電圧化して
もリフレッシュ動作に関与する回路系の動作速度を維持
することができる。従って、動作速度を犠牲にすること
なく、電源電圧の低電圧化により一層の低消費電力化を
図ることが可能となる。
【００１７】さらにまた、前記リフレッシュ動作に関与
する回路系は、前記半導体記憶装置において、例えば、
クリティカルパスを構成するトランジスタとして、非ク
リティカルパスを構成するトランジスタよりも高いゲー
ト閾値電圧を有するトランジスタを備えたことを特徴と
する。この構成によれば、クリティカルパスとなる回路
の動作速度が低下することなく、クリティカルパスとな
らない回路の消費電流が低減される。従って、見かけ
上、動作速度の低下を招くことなく、消費電流を有効に
低減することができる。
する回路系は、前記半導体記憶装置において、例えば、
クリティカルパスを構成するトランジスタとして、非ク
リティカルパスを構成するトランジスタよりも高いゲー
ト閾値電圧を有するトランジスタを備えたことを特徴と
する。この構成によれば、クリティカルパスとなる回路
の動作速度が低下することなく、クリティカルパスとな
らない回路の消費電流が低減される。従って、見かけ
上、動作速度の低下を招くことなく、消費電流を有効に
低減することができる。
【００１８】さらにまた、前記リーク遮断手段は、前記
半導体記憶装置において、スタンバイモードとアクティ
ブモードとを切り替えるためのチップセレクト信号が活
性状態から非活性状態に切り替わる際に、このチップセ
レクト信号を遅延させて内部チップセレクト信号を生成
し、この内部チップセレクト信号に基づき前記リーク経
路を遮断するように構成されたことを特徴とする。この
構成によれば、チップセレクト信号は短期間でトグリン
グしても、内部チップセレクト信号が活性状態に維持さ
れる。従って、この内部チップセレクト信号により制御
される回路系が無駄な動作をすることがなくなり、無駄
な動作電流の発生を防止することができる。
半導体記憶装置において、スタンバイモードとアクティ
ブモードとを切り替えるためのチップセレクト信号が活
性状態から非活性状態に切り替わる際に、このチップセ
レクト信号を遅延させて内部チップセレクト信号を生成
し、この内部チップセレクト信号に基づき前記リーク経
路を遮断するように構成されたことを特徴とする。この
構成によれば、チップセレクト信号は短期間でトグリン
グしても、内部チップセレクト信号が活性状態に維持さ
れる。従って、この内部チップセレクト信号により制御
される回路系が無駄な動作をすることがなくなり、無駄
な動作電流の発生を防止することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態を説
明する。 ＜実施の形態１＞この実施の形態１に係る半導体記憶装
置は、ＤＲＡＭを母体として外部から非同期でアクセス
可能に構成された疑似ＳＲＡＭであって、複数の動作モ
ードにわたってタイミング上の整合性を保ちながらメモ
リセルの記憶データを自発的にリフレッシュするための
リフレッシュ回路系を具備している。また、この半導体
記憶装置は、リフレッシュ動作のインターバル期間にお
いて上記リフレッシュ回路系と電源またはグランドとの
間のリーク経路を遮断するリーク遮断手段を備え、これ
により、消費電流の低減を図る。
明する。 ＜実施の形態１＞この実施の形態１に係る半導体記憶装
置は、ＤＲＡＭを母体として外部から非同期でアクセス
可能に構成された疑似ＳＲＡＭであって、複数の動作モ
ードにわたってタイミング上の整合性を保ちながらメモ
リセルの記憶データを自発的にリフレッシュするための
リフレッシュ回路系を具備している。また、この半導体
記憶装置は、リフレッシュ動作のインターバル期間にお
いて上記リフレッシュ回路系と電源またはグランドとの
間のリーク経路を遮断するリーク遮断手段を備え、これ
により、消費電流の低減を図る。
【００２０】以下の説明では、まずリフレッシュ動作に
着目した基本的な構成と動作を述べ、その後、この実施
の形態の特徴であるところのリフレッシュ動作に関与す
る回路系のリーク電流を低減させるための特徴的な構成
と動作を述べることとする。 （１）リフレッシュ動作に着目した基本的な構成と動作 図１に、この実施の形態に係る半導体記憶装置の全体構
成を概略的に示す。なお、図１は、基本的なリフレッシ
ュ動作に着目した構成を示すもので、この実施の形態の
特徴的な構成であるところのリフレッシュに関与する回
路系の消費電流を低減させるための構成は表現されてい
ない。
着目した基本的な構成と動作を述べ、その後、この実施
の形態の特徴であるところのリフレッシュ動作に関与す
る回路系のリーク電流を低減させるための特徴的な構成
と動作を述べることとする。 （１）リフレッシュ動作に着目した基本的な構成と動作 図１に、この実施の形態に係る半導体記憶装置の全体構
成を概略的に示す。なお、図１は、基本的なリフレッシ
ュ動作に着目した構成を示すもので、この実施の形態の
特徴的な構成であるところのリフレッシュに関与する回
路系の消費電流を低減させるための構成は表現されてい
ない。
【００２１】同図において、アドレスＡＤＤは、外部か
ら与えられる信号であって、後述するメモリセルアレイ
の行を指定するための行アドレスと、列を指定するため
の列アドレスを含んでいる。チップセレクト信号／ＣＳ
（「／」は負論理を表す）は、この半導体記憶装置の最
上位の制御信号であり、スタンバイモードとアクティブ
モードを切り替えるための信号である。アウトプットイ
ネーブル信号／ＯＥは、外部に対するデータの出力を許
可する制御信号であり、主に最終段のデータアウトバッ
ファの活性状態を制御するための信号である。ライトイ
ネーブル信号／ＷＥは、アクティブモードにおいてライ
トモードとリードモードを切り替えるための制御信号で
ある。
ら与えられる信号であって、後述するメモリセルアレイ
の行を指定するための行アドレスと、列を指定するため
の列アドレスを含んでいる。チップセレクト信号／ＣＳ
（「／」は負論理を表す）は、この半導体記憶装置の最
上位の制御信号であり、スタンバイモードとアクティブ
モードを切り替えるための信号である。アウトプットイ
ネーブル信号／ＯＥは、外部に対するデータの出力を許
可する制御信号であり、主に最終段のデータアウトバッ
ファの活性状態を制御するための信号である。ライトイ
ネーブル信号／ＷＥは、アクティブモードにおいてライ
トモードとリードモードを切り替えるための制御信号で
ある。
【００２２】アドレス入力系１０１は、アドレスＡＤＤ
をラッチして内部アドレスＬＡＤＤとして出力するもの
である。アドレス遷移検出回路（ＡＴＤ）１０２は、内
部アドレスＬＡＤＤの変化を検出してワンショットパル
ス信号ＯＳＰを出力するものである。アドレスマルチプ
レクサ（ＭＵＸ）１０３は、内部アドレスＬＡＤＤに含
まれる行アドレスまたは後述のリフレッシュアドレスＲ
ＡＤＤの何れかを選択してアドレスＭＡＤＤとして出力
するものである。
をラッチして内部アドレスＬＡＤＤとして出力するもの
である。アドレス遷移検出回路（ＡＴＤ）１０２は、内
部アドレスＬＡＤＤの変化を検出してワンショットパル
ス信号ＯＳＰを出力するものである。アドレスマルチプ
レクサ（ＭＵＸ）１０３は、内部アドレスＬＡＤＤに含
まれる行アドレスまたは後述のリフレッシュアドレスＲ
ＡＤＤの何れかを選択してアドレスＭＡＤＤとして出力
するものである。
【００２３】ロウデコーダ１０６は、アドレスＭＡＤＤ
をデコードしてメモリセルアレイ１０７の行を選択する
ものである。メモリセルアレイ１０７は、汎用のＤＲＡ
Ｍと同様のメモリセルを行列状に配列して構成される。
センスアンプ１７１は、リード動作時にビット線上のデ
ータ信号を増幅するものである。カラムデコーダ１７２
は、メモリセルアレイ１０７の列を選択するものであ
る。特に図示していないが、カラムデコーダ１７２に
は、上述のアドレス入力系１０１から出力される内部ア
ドレスＬＡＤＤの列アドレス成分をデコードして得られ
る信号が供給される。なお、センスアンプ１７１に付随
するようにして、ビット線のプリチャージ回路（図示な
し）が配置されている。
をデコードしてメモリセルアレイ１０７の行を選択する
ものである。メモリセルアレイ１０７は、汎用のＤＲＡ
Ｍと同様のメモリセルを行列状に配列して構成される。
センスアンプ１７１は、リード動作時にビット線上のデ
ータ信号を増幅するものである。カラムデコーダ１７２
は、メモリセルアレイ１０７の列を選択するものであ
る。特に図示していないが、カラムデコーダ１７２に
は、上述のアドレス入力系１０１から出力される内部ア
ドレスＬＡＤＤの列アドレス成分をデコードして得られ
る信号が供給される。なお、センスアンプ１７１に付随
するようにして、ビット線のプリチャージ回路（図示な
し）が配置されている。
【００２４】リフレッシュタイマー回路１０８Ｇは、リ
フレッシュの時間間隔を計時するものである。リフレッ
シュコントロール回路１０８Ｈは、一連のリフレッシュ
動作を制御するものであり、外部からのアクセスに付随
してリフレッシュ動作のタイミングを制御するためのリ
フレッシュ制御信号ＲＥＦＡと、セルフリフレッシュ動
作のタイミングを制御するために使用されるリフレッシ
ュ制御信号ＲＥＦＢとを生成する。
フレッシュの時間間隔を計時するものである。リフレッ
シュコントロール回路１０８Ｈは、一連のリフレッシュ
動作を制御するものであり、外部からのアクセスに付随
してリフレッシュ動作のタイミングを制御するためのリ
フレッシュ制御信号ＲＥＦＡと、セルフリフレッシュ動
作のタイミングを制御するために使用されるリフレッシ
ュ制御信号ＲＥＦＢとを生成する。
【００２５】リフレッシュアドレス発生回路１０８Ｊ
は、リフレッシュ動作で使用されるアドレス（以下、
「リフレッシュアドレス」と称す）ＲＡＤＤを生成する
ものである。内部パルス発生回路１０９は、ロウイネー
ブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリ
チャージイネーブル信号ＰＥ、およびカラムイネーブル
信号ＣＥ等を生成するものである。なお、上述の回路以
外に、リード動作やライト動作を制御するための回路
系、メモリセルアレイの基板電位を発生するための回路
系、メモリセルアレイに対してデータのリード・ライト
を行うための回路系等が設けられている。
は、リフレッシュ動作で使用されるアドレス（以下、
「リフレッシュアドレス」と称す）ＲＡＤＤを生成する
ものである。内部パルス発生回路１０９は、ロウイネー
ブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリ
チャージイネーブル信号ＰＥ、およびカラムイネーブル
信号ＣＥ等を生成するものである。なお、上述の回路以
外に、リード動作やライト動作を制御するための回路
系、メモリセルアレイの基板電位を発生するための回路
系、メモリセルアレイに対してデータのリード・ライト
を行うための回路系等が設けられている。
【００２６】次に、図２に示すタイミングチャートを参
照しながら、図１に示す半導体記憶装置の基本的な動作
として、リード・ライト動作とリフレッシュ動作とを順
に説明する。 Ａ．リード・ライト動作 アドレスアクセスによるリード動作を例として説明す
る。この場合、チップセレクト信号／ＣＳおよびアウト
プットイネーブル信号／ＯＥはＬレベルに設定され、ラ
イトイネーブル信号／ＷＥはＨレベルに設定された状態
で、アドレスＡＤＤが仕様に従って外部から印加され
る。
照しながら、図１に示す半導体記憶装置の基本的な動作
として、リード・ライト動作とリフレッシュ動作とを順
に説明する。 Ａ．リード・ライト動作 アドレスアクセスによるリード動作を例として説明す
る。この場合、チップセレクト信号／ＣＳおよびアウト
プットイネーブル信号／ＯＥはＬレベルに設定され、ラ
イトイネーブル信号／ＷＥはＨレベルに設定された状態
で、アドレスＡＤＤが仕様に従って外部から印加され
る。
【００２７】アドレスＡＤＤは、アドレス入力系１を介
して内部アドレスＬＡＤＤとして取り込まれる。この内
部アドレスＬＡＤＤは、リフレッシュ時以外はアドレス
マルチプレクサ１０３を介してロウデコーダ１０６にア
ドレスＭＡＤＤとして供給され、ロウイネーブル信号Ｒ
Ｅで規定されるタイミングでロウデコーダ１０６により
メモリセルアレイ１０７内の１本のワード線が選択され
る。ワード線が選択されると、このワード線に接続され
る１行分のメモリセルから各ビット線にデータが読み出
される。そして、このデータは、センスアンプイネーブ
ル信号ＳＥで規定されるタイミングでセンスアンプ１７
１により増幅される。
して内部アドレスＬＡＤＤとして取り込まれる。この内
部アドレスＬＡＤＤは、リフレッシュ時以外はアドレス
マルチプレクサ１０３を介してロウデコーダ１０６にア
ドレスＭＡＤＤとして供給され、ロウイネーブル信号Ｒ
Ｅで規定されるタイミングでロウデコーダ１０６により
メモリセルアレイ１０７内の１本のワード線が選択され
る。ワード線が選択されると、このワード線に接続され
る１行分のメモリセルから各ビット線にデータが読み出
される。そして、このデータは、センスアンプイネーブ
ル信号ＳＥで規定されるタイミングでセンスアンプ１７
１により増幅される。
【００２８】一方、アドレスＡＤＤに含まれる列アドレ
ス（図示省略）に基づき、カラムイネーブル信号ＣＥで
規定されるタイミングでカラムデコーダ１７２によりメ
モリセルアレイ１０７内のビット線が選択され、このビ
ット線上に読み出されたデータが図示しないデータ出力
系の回路を介して外部に送出される。なお、メモリセル
からのデータの読み出しに先だって、プリチャージイネ
ーブル信号ＰＥに基づきビット線等のプリチャージが行
われる。
ス（図示省略）に基づき、カラムイネーブル信号ＣＥで
規定されるタイミングでカラムデコーダ１７２によりメ
モリセルアレイ１０７内のビット線が選択され、このビ
ット線上に読み出されたデータが図示しないデータ出力
系の回路を介して外部に送出される。なお、メモリセル
からのデータの読み出しに先だって、プリチャージイネ
ーブル信号ＰＥに基づきビット線等のプリチャージが行
われる。
【００２９】上述の一連のリード動作の過程において、
内部アドレスＬＡＤＤが変化すると、アドレス遷移検出
回路（ＡＴＤ）１０２は、この内部アドレスＬＡＤＤの
変化を検出してワンショットパルス信号ＯＳＰを出力す
る。このワンショットパルス信号ＯＳＰをトリガーとし
て、内部パルス発生回路１０９が上述のロウイネーブル
信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャ
ージイネーブル信号ＰＥ、およびカラムイネーブル信号
ＣＥを適切なタイミングで出力する。
内部アドレスＬＡＤＤが変化すると、アドレス遷移検出
回路（ＡＴＤ）１０２は、この内部アドレスＬＡＤＤの
変化を検出してワンショットパルス信号ＯＳＰを出力す
る。このワンショットパルス信号ＯＳＰをトリガーとし
て、内部パルス発生回路１０９が上述のロウイネーブル
信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャ
ージイネーブル信号ＰＥ、およびカラムイネーブル信号
ＣＥを適切なタイミングで出力する。
【００３０】Ｂ．リフレッシュ動作（リードモード時） 次に、図２（ａ）に示すタイミングチャートを参照しな
がら、リードモードでのリフレッシュ動作を説明する。
この半導体記憶装置は、リードモードにおいては、その
仕様上、同一サイクル内でリフレッシュ動作とリード動
作とを順に行う。即ち、アドレス入力系１０１がアドレ
スＡＤＤとして外部から与えられるアドレスＡ０をラッ
チして内部アドレスＬＡＤＤを出力すると、アドレス遷
移検出回路１０２は、この内部アドレスＬＡＤＤの変化
を検出してワンショットパルス信号ＯＳＰを出力する。
がら、リードモードでのリフレッシュ動作を説明する。
この半導体記憶装置は、リードモードにおいては、その
仕様上、同一サイクル内でリフレッシュ動作とリード動
作とを順に行う。即ち、アドレス入力系１０１がアドレ
スＡＤＤとして外部から与えられるアドレスＡ０をラッ
チして内部アドレスＬＡＤＤを出力すると、アドレス遷
移検出回路１０２は、この内部アドレスＬＡＤＤの変化
を検出してワンショットパルス信号ＯＳＰを出力する。
【００３１】リフレッシュコントロール回路１０８Ｈ
は、ワンショットパルス信号ＯＳＰを受けて、リフレッ
シュ動作を起動する。リフレッシュ動作が起動される
と、リフレッシュアドレス発生回路１０８Ｊは、リフレ
ッシュアドレスＲＡＤＤとしてリフレッシュ行アドレス
Ｒ０を生成して出力する。アドレスマルチプレクサ１０
３は、リフレッシュコントロール回路１０８Ｈの制御の
下、リフレッシュアドレスＲＡＤＤ（即ちリフレッシュ
行アドレスＲ０）をアドレスＭＡＤＤとしてロウデコー
ダ１０６に出力する。
は、ワンショットパルス信号ＯＳＰを受けて、リフレッ
シュ動作を起動する。リフレッシュ動作が起動される
と、リフレッシュアドレス発生回路１０８Ｊは、リフレ
ッシュアドレスＲＡＤＤとしてリフレッシュ行アドレス
Ｒ０を生成して出力する。アドレスマルチプレクサ１０
３は、リフレッシュコントロール回路１０８Ｈの制御の
下、リフレッシュアドレスＲＡＤＤ（即ちリフレッシュ
行アドレスＲ０）をアドレスＭＡＤＤとしてロウデコー
ダ１０６に出力する。
【００３２】一方、内部パルス発生回路１０９は、リフ
レッシュコントロール回路１０８Ｈからリフレッシュ制
御信号ＲＥＦＢを入力し、ロウイネーブル信号ＲＥ、セ
ンスアンプイネーブル信号ＳＥを出力する。ロウデコー
ダ１０６は、アドレスＭＡＤＤとロウイネーブル信号Ｒ
Ｅとを入力し、リフレッシュアドレスＲ０で特定される
ワード線をロウイネーブル信号ＲＥで規定される所定の
期間にわたって選択する。選択されたワード線に接続さ
れるメモリセルのデータ信号はセンスアンプ１７１によ
り増幅された後に書き戻される。これにより、リフレッ
シュ行アドレスＲ０で特定される１行分のメモリセルの
データがリフレッシュされる。
レッシュコントロール回路１０８Ｈからリフレッシュ制
御信号ＲＥＦＢを入力し、ロウイネーブル信号ＲＥ、セ
ンスアンプイネーブル信号ＳＥを出力する。ロウデコー
ダ１０６は、アドレスＭＡＤＤとロウイネーブル信号Ｒ
Ｅとを入力し、リフレッシュアドレスＲ０で特定される
ワード線をロウイネーブル信号ＲＥで規定される所定の
期間にわたって選択する。選択されたワード線に接続さ
れるメモリセルのデータ信号はセンスアンプ１７１によ
り増幅された後に書き戻される。これにより、リフレッ
シュ行アドレスＲ０で特定される１行分のメモリセルの
データがリフレッシュされる。
【００３３】次に、リフレッシュ行アドレスＲ０で特定
される行についてリフレッシュ動作が終了すると、続い
てリード動作が同一のサイクル内で行われる。具体的に
は、アドレスマルチプレクサ１０３は、アドレス入力系
１０１から出力される内部アドレスＬＡＤＤをアドレス
ＭＡＤＤとしてロウデコーダ１０６に出力する。ロウデ
コーダ１０６は、アドレスＭＡＤＤとして入力した行ア
ドレスＸ０で特定されるワード線を選択する。この後、
センスアンプ１７１は、メモリセルアレイ１０７内のビ
ット線上に現れたデータ信号を増幅し、メモリセルに記
憶されたデータが外部に読み出される。
される行についてリフレッシュ動作が終了すると、続い
てリード動作が同一のサイクル内で行われる。具体的に
は、アドレスマルチプレクサ１０３は、アドレス入力系
１０１から出力される内部アドレスＬＡＤＤをアドレス
ＭＡＤＤとしてロウデコーダ１０６に出力する。ロウデ
コーダ１０６は、アドレスＭＡＤＤとして入力した行ア
ドレスＸ０で特定されるワード線を選択する。この後、
センスアンプ１７１は、メモリセルアレイ１０７内のビ
ット線上に現れたデータ信号を増幅し、メモリセルに記
憶されたデータが外部に読み出される。
【００３４】Ｃ．リフレッシュ動作（スタンバイモード
時） 次に、図２（ｂ）に示すタイミングチャートを参照しな
がら、スタンバイモードでのリフレッシュ動作を説明す
る。スタンバイモードでは、リフレッシュコントロール
回路１０８Ｈは、外部から最後にアクセス要求があった
時からの経過時間を計時し、それが所定のリフレッシュ
時間を越えた場合にリフレッシュ制御信号ＲＥＦＢを出
力し、セルフリフレッシュ動作を起動させる。
時） 次に、図２（ｂ）に示すタイミングチャートを参照しな
がら、スタンバイモードでのリフレッシュ動作を説明す
る。スタンバイモードでは、リフレッシュコントロール
回路１０８Ｈは、外部から最後にアクセス要求があった
時からの経過時間を計時し、それが所定のリフレッシュ
時間を越えた場合にリフレッシュ制御信号ＲＥＦＢを出
力し、セルフリフレッシュ動作を起動させる。
【００３５】具体的には、スタンバイモードになると、
リフレッシュタイマー回路１０８Ｇは、セルフリフレッ
シュ動作を行うべき時間間隔を計時する。リフレッシュ
コントロール回路１０８Ｈは、リフレッシュタイマー回
路１０８Ｇにより計時して得られるタイミングで、リフ
レッシュアドレスＲＡＤＤとしてリフレッシュ行アドレ
スＲ０をリフレッシュアドレス発生回路１０８Ｊに生成
させる。アドレスマルチプレクサ１０３は、リフレッシ
ュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０
を入力し、これをアドレスＭＡＤＤとしてロウデコーダ
１０６に出力する。
リフレッシュタイマー回路１０８Ｇは、セルフリフレッ
シュ動作を行うべき時間間隔を計時する。リフレッシュ
コントロール回路１０８Ｈは、リフレッシュタイマー回
路１０８Ｇにより計時して得られるタイミングで、リフ
レッシュアドレスＲＡＤＤとしてリフレッシュ行アドレ
スＲ０をリフレッシュアドレス発生回路１０８Ｊに生成
させる。アドレスマルチプレクサ１０３は、リフレッシ
ュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０
を入力し、これをアドレスＭＡＤＤとしてロウデコーダ
１０６に出力する。
【００３６】一方、リフレッシュコントロール回路１０
８Ｈは、リフレッシュ制御信号ＲＥＦＢを出力し、適切
なタイミングで内部パルス発生回路１０９にロウイネー
ブル信号ＲＥを発生させる。ロウデコーダ１０６は、ア
ドレスマルチプレクサ１０３からアドレスＭＡＤＤとし
てリフレッシュ行アドレスＲ０を入力すると共に、ロウ
イネーブル信号ＲＥで規定されるタイミングで、リフレ
ッシュ行アドレスＲ０により特定されるワード線を所定
の期間にわたって選択する。この後、選択されたワード
線に接続されるメモリセルのデータが、上述のリードモ
ードと同様にセンスアンプ１７１により増幅されて元の
メモリセルに書き戻される。以後、スタンバイモードに
おいて、リフレッシュタイマー回路１０８Ｇが発生する
タイミングに従い、リフレッシュアドレス発生回路１０
８Ｊが順次発生するリフレッシュアドレスで特定される
行についてリフレッシュが行われる。
８Ｈは、リフレッシュ制御信号ＲＥＦＢを出力し、適切
なタイミングで内部パルス発生回路１０９にロウイネー
ブル信号ＲＥを発生させる。ロウデコーダ１０６は、ア
ドレスマルチプレクサ１０３からアドレスＭＡＤＤとし
てリフレッシュ行アドレスＲ０を入力すると共に、ロウ
イネーブル信号ＲＥで規定されるタイミングで、リフレ
ッシュ行アドレスＲ０により特定されるワード線を所定
の期間にわたって選択する。この後、選択されたワード
線に接続されるメモリセルのデータが、上述のリードモ
ードと同様にセンスアンプ１７１により増幅されて元の
メモリセルに書き戻される。以後、スタンバイモードに
おいて、リフレッシュタイマー回路１０８Ｇが発生する
タイミングに従い、リフレッシュアドレス発生回路１０
８Ｊが順次発生するリフレッシュアドレスで特定される
行についてリフレッシュが行われる。
【００３７】上述のように、リードモードとスタンバイ
モードとにわたってタイミング上の整合性を保ちながら
自発的なリフレッシュ（即ちセルフリフレッシュ）が行
われる。上述の例では、リードモードについて説明した
が、ライトモードでも同様にリフレッシュが自発的に行
われ、ライトモードとスタンバイモードとの間でのリフ
レッシュに関するタイミング上の整合が保たれている。
また、リードモードとライトモードとの間でも同様にリ
フレッシュに関するタイミング上の整合性が保たれてお
り、動作モードを問わずにリフレッシュが行われる。こ
のように、複数の動作モードにわたってリフレッシュに
関するタイミング上の整合性を保つことにより、外部か
らリフレッシュを一切意識することなく、この半導体記
憶装置を非同期でアクセスすることが可能となる。
モードとにわたってタイミング上の整合性を保ちながら
自発的なリフレッシュ（即ちセルフリフレッシュ）が行
われる。上述の例では、リードモードについて説明した
が、ライトモードでも同様にリフレッシュが自発的に行
われ、ライトモードとスタンバイモードとの間でのリフ
レッシュに関するタイミング上の整合が保たれている。
また、リードモードとライトモードとの間でも同様にリ
フレッシュに関するタイミング上の整合性が保たれてお
り、動作モードを問わずにリフレッシュが行われる。こ
のように、複数の動作モードにわたってリフレッシュに
関するタイミング上の整合性を保つことにより、外部か
らリフレッシュを一切意識することなく、この半導体記
憶装置を非同期でアクセスすることが可能となる。
【００３８】（２）消費電流を低減させるための特徴的
な構成と動作 次に、この実施の形態の特徴であるところの消費電流を
低減させるための構成と動作を説明する。前述したよう
に、この半導体記憶装置は、アクティブモードおよびス
タンバイモードを問わずにセルフリフレッシュを行うよ
うに構成されているため、セルフリフレッシュ動作に着
目する限り、何れの動作モードにおいてもリフレッシュ
のインターバル期間が存在し、このインターバル期間に
おいてリーク電流が発生し得る。しかし、仕様上、この
種のリーク電流が顕在化する動作モードはスタンバイモ
ードであって、従ってこの実施の形態１では、スタンバ
イモードにおけるセルフリフレッシュのインターバル期
間でのリーク電流を有効に抑制する場合を例として説明
する。
な構成と動作 次に、この実施の形態の特徴であるところの消費電流を
低減させるための構成と動作を説明する。前述したよう
に、この半導体記憶装置は、アクティブモードおよびス
タンバイモードを問わずにセルフリフレッシュを行うよ
うに構成されているため、セルフリフレッシュ動作に着
目する限り、何れの動作モードにおいてもリフレッシュ
のインターバル期間が存在し、このインターバル期間に
おいてリーク電流が発生し得る。しかし、仕様上、この
種のリーク電流が顕在化する動作モードはスタンバイモ
ードであって、従ってこの実施の形態１では、スタンバ
イモードにおけるセルフリフレッシュのインターバル期
間でのリーク電流を有効に抑制する場合を例として説明
する。
【００３９】図３に、リフレッシュに関与する回路系の
消費電流を低減させる機能に着目して、この実施の形態
に係る半導体記憶装置の構成を概略的に示す。同図にお
いて、符号１は、複数のメモリセルがマトリックス状に
配列されたセルアレイブロックであり、図１に示すメモ
リセルアレイ１０７に相当する。このセルアレイブロッ
ク１は、ブロック（Block）１からブロックｎ（ｎ；２
以上の自然数）までのｎ個のブロックに分割されてい
る。なお、この例では、セルアレイブロックを複数のブ
ロックに分割するものとしたが、これに限定されない。
消費電流を低減させる機能に着目して、この実施の形態
に係る半導体記憶装置の構成を概略的に示す。同図にお
いて、符号１は、複数のメモリセルがマトリックス状に
配列されたセルアレイブロックであり、図１に示すメモ
リセルアレイ１０７に相当する。このセルアレイブロッ
ク１は、ブロック（Block）１からブロックｎ（ｎ；２
以上の自然数）までのｎ個のブロックに分割されてい
る。なお、この例では、セルアレイブロックを複数のブ
ロックに分割するものとしたが、これに限定されない。
【００４０】符号２は、制御信号回路であり、外部から
アドレスＡｄｄ（図１に示すアドレスＡＤＤに相当する
信号）やチップセレクト信号／ＣＳを入力して、内部ア
ドレス信号Ｍ−Ａｄｄ、センスアンプイネーブル信号Ｓ
Ｅ、プリチャージ信号ＰＣ、および後述の内部チップセ
レクト信号ＣＳＩを生成する。この制御信号回路２は、
図１に示すアドレス入力系１０１、アドレス遷移検出回
路１０２、マルチプレクサ１０３、リフレッシュタイマ
ー回路１０８Ｇ、リフレッシュコントロール回路１０８
Ｈ、リフレッシュアドレス発生回路１０８Ｊ、内部パル
ス発生回路１０９の各機能に加えて、内部チップセレク
ト信号ＣＳＩを生成する機能を有するものとして構成さ
れる。この制御信号回路２の詳細な構成については後述
する。
アドレスＡｄｄ（図１に示すアドレスＡＤＤに相当する
信号）やチップセレクト信号／ＣＳを入力して、内部ア
ドレス信号Ｍ−Ａｄｄ、センスアンプイネーブル信号Ｓ
Ｅ、プリチャージ信号ＰＣ、および後述の内部チップセ
レクト信号ＣＳＩを生成する。この制御信号回路２は、
図１に示すアドレス入力系１０１、アドレス遷移検出回
路１０２、マルチプレクサ１０３、リフレッシュタイマ
ー回路１０８Ｇ、リフレッシュコントロール回路１０８
Ｈ、リフレッシュアドレス発生回路１０８Ｊ、内部パル
ス発生回路１０９の各機能に加えて、内部チップセレク
ト信号ＣＳＩを生成する機能を有するものとして構成さ
れる。この制御信号回路２の詳細な構成については後述
する。
【００４１】ここで、内部アドレス信号Ｍ−Ａｄｄは、
上述の図１に示すアドレスＭＡＤＤおよびリフレッシュ
アドレスＲＡＤＤと、ブロック選択信号とを含んでい
る。プリチャージ信号ＰＣは、同図に示すプリチャージ
イネーブル信号ＰＥに相当し、セルアレイブロック内の
ビット線やデータ線をプリチャージするための制御信号
である。また、内部チップセレクト信号ＣＳＩは、スタ
ンバイモードにおけるリフレッシュのインターバル期間
でＬレベルとなる信号であって、このインターバル期間
でのリーク経路を遮断するための制御信号である。後述
するように、この内部チップセレクト信号ＣＳＩは、外
部から供給されるチップセレクト信号／ＣＳから生成さ
れる信号であり、基本的にはチップセレクト信号／ＣＳ
の逆論理を有する信号であるが、リフレッシュ動作時に
は強制的にＨレベルとされる。
上述の図１に示すアドレスＭＡＤＤおよびリフレッシュ
アドレスＲＡＤＤと、ブロック選択信号とを含んでい
る。プリチャージ信号ＰＣは、同図に示すプリチャージ
イネーブル信号ＰＥに相当し、セルアレイブロック内の
ビット線やデータ線をプリチャージするための制御信号
である。また、内部チップセレクト信号ＣＳＩは、スタ
ンバイモードにおけるリフレッシュのインターバル期間
でＬレベルとなる信号であって、このインターバル期間
でのリーク経路を遮断するための制御信号である。後述
するように、この内部チップセレクト信号ＣＳＩは、外
部から供給されるチップセレクト信号／ＣＳから生成さ
れる信号であり、基本的にはチップセレクト信号／ＣＳ
の逆論理を有する信号であるが、リフレッシュ動作時に
は強制的にＨレベルとされる。
【００４２】これら内部アドレス信号Ｍ−Ａｄｄ、セン
スアンプイネーブル信号ＳＥ、プリチャージ信号ＰＣ
は、内部アドレスＬＡＤＤに含まれるＹ系アドレス（列
アドレス）と共にセルアレイブロック１に供給される。
このＹ系アドレスの一部は、セルアレイブロック１を構
成する各ブロックの列を選択するための信号として使用
され、残りはブロック１〜ｎを選択するための信号とし
て使用される。この例では、Ｙ系アドレスは、制御信号
回路２とは別の回路系で生成されるが、これを制御信号
回路２で生成するものとしてもよい。
スアンプイネーブル信号ＳＥ、プリチャージ信号ＰＣ
は、内部アドレスＬＡＤＤに含まれるＹ系アドレス（列
アドレス）と共にセルアレイブロック１に供給される。
このＹ系アドレスの一部は、セルアレイブロック１を構
成する各ブロックの列を選択するための信号として使用
され、残りはブロック１〜ｎを選択するための信号とし
て使用される。この例では、Ｙ系アドレスは、制御信号
回路２とは別の回路系で生成されるが、これを制御信号
回路２で生成するものとしてもよい。
【００４３】符号３は、降圧された内部電圧ＶＩＮＴを
発生する内部降圧回路であり、外部の電源電圧よりも低
い基準電圧Ｖref1と内部電圧ＶＩＮＴとを比較器３Ａで
比較し、その差分に応じてＰｃｈトランジスタ３Ｂを介
して供給される電流量を制御することにより、外部の電
源電圧を降圧して内部電圧ＶＩＮＴを発生する。Ｎｃｈ
トランジスタ３Ｃは、比較器３Ａにグランドを供給する
ものであり、この比較器３Ａとグランドとの間のリーク
経路を遮断するためのスイッチ回路として機能する。
発生する内部降圧回路であり、外部の電源電圧よりも低
い基準電圧Ｖref1と内部電圧ＶＩＮＴとを比較器３Ａで
比較し、その差分に応じてＰｃｈトランジスタ３Ｂを介
して供給される電流量を制御することにより、外部の電
源電圧を降圧して内部電圧ＶＩＮＴを発生する。Ｎｃｈ
トランジスタ３Ｃは、比較器３Ａにグランドを供給する
ものであり、この比較器３Ａとグランドとの間のリーク
経路を遮断するためのスイッチ回路として機能する。
【００４４】符号４は、ワード線の電位を与えるブース
ト電圧ＶＢＢとセルアレイブロック１内の基板電圧ＢＢ
Ｇを発生するブースト回路であり、比較器４ＡとＮｃｈ
トランジスタ４Ｂとリングオシレータ４Ｃとチャージポ
ンプ４Ｄとから構成される。Ｎｃｈトランジスタ４Ｂ
は、比較器４Ａにグランドを供給するものであり、この
比較器４Ａとグランドとの間のリーク経路を遮断するた
めのスイッチ回路として機能する。このブースト回路４
によれば、比較器４Ａが基板電圧ＢＢＧと基準電圧Ｖre
f2とを比較してこの基準電圧に等しい基板電圧ＢＢＧを
発生する。シングオシレータ４Ｃは比較器４Ａの出力を
電源として所定の周波数で発振し、この発振出力に基づ
き昇圧されたブースト電圧ＶＢＢがチャージポンプ４Ｄ
から出力される。
ト電圧ＶＢＢとセルアレイブロック１内の基板電圧ＢＢ
Ｇを発生するブースト回路であり、比較器４ＡとＮｃｈ
トランジスタ４Ｂとリングオシレータ４Ｃとチャージポ
ンプ４Ｄとから構成される。Ｎｃｈトランジスタ４Ｂ
は、比較器４Ａにグランドを供給するものであり、この
比較器４Ａとグランドとの間のリーク経路を遮断するた
めのスイッチ回路として機能する。このブースト回路４
によれば、比較器４Ａが基板電圧ＢＢＧと基準電圧Ｖre
f2とを比較してこの基準電圧に等しい基板電圧ＢＢＧを
発生する。シングオシレータ４Ｃは比較器４Ａの出力を
電源として所定の周波数で発振し、この発振出力に基づ
き昇圧されたブースト電圧ＶＢＢがチャージポンプ４Ｄ
から出力される。
【００４５】上述の内部降圧回路３およびブースト回路
４がそれぞれ備える比較器は、スタンバイモードでは、
機能する必要のない回路であって、非活性状態に固定さ
れる。ただし、スタンバイモードであっても、Ｐｃｈト
ランジスタ３Ｂ、チャージポンプ４Ｄ、およびリングオ
シレータ４Ｃは、活性状態に制御され、ブースト電圧Ｖ
ＢＢおよび基板電圧ＢＢＧの供給は継続される。
４がそれぞれ備える比較器は、スタンバイモードでは、
機能する必要のない回路であって、非活性状態に固定さ
れる。ただし、スタンバイモードであっても、Ｐｃｈト
ランジスタ３Ｂ、チャージポンプ４Ｄ、およびリングオ
シレータ４Ｃは、活性状態に制御され、ブースト電圧Ｖ
ＢＢおよび基板電圧ＢＢＧの供給は継続される。
【００４６】図４に、制御信号回路２の詳細な構成を示
す。同図において、符号２０１はアドレスＡｄｄを入力
する入力バッファであり、図１に示すアドレス入力系１
０１に相当する。符号２０２は、チップセレクト信号／
ＣＳを入力する入力バッファである。符号２０３は、ア
ドレス遷移検出回路であり、同図に示すアドレス遷移検
出回路１０２に相当する。符号２０４はインバータ、符
号２０５は否定的論理積ゲートであり、これらはスタン
バイ時のアドレス遷移検出回路２０３の出力信号（ワン
ショットパルス）を非活性化するためのゲート回路とし
て機能する。論理積ゲート２０５は、アドレス遷移検出
回路２０３の出力信号（ワンショットパルス）とチップ
セレクト信号／ＣＳとの論理積を演算してワンショット
パルス信号ＡＯを出力する。
す。同図において、符号２０１はアドレスＡｄｄを入力
する入力バッファであり、図１に示すアドレス入力系１
０１に相当する。符号２０２は、チップセレクト信号／
ＣＳを入力する入力バッファである。符号２０３は、ア
ドレス遷移検出回路であり、同図に示すアドレス遷移検
出回路１０２に相当する。符号２０４はインバータ、符
号２０５は否定的論理積ゲートであり、これらはスタン
バイ時のアドレス遷移検出回路２０３の出力信号（ワン
ショットパルス）を非活性化するためのゲート回路とし
て機能する。論理積ゲート２０５は、アドレス遷移検出
回路２０３の出力信号（ワンショットパルス）とチップ
セレクト信号／ＣＳとの論理積を演算してワンショット
パルス信号ＡＯを出力する。
【００４７】符号２０６は、アドレスマルチプレクサで
あり、図１に示すアドレスマルチプレクサ１０３に相当
する。符号２０７はタイマー回路、符号２０８はタイミ
ング信号発生回路であり、これらは図１に示すリフレッ
シュタイマー回路１０８Ｇに相当する。タイミング信号
発生回路２０８は、タイマー信号ＴＭ２の周期でワンシ
ョットパルス信号ＲＯを出力する。符号２０９は、リフ
レッシュアドレスカウンタであり、同図に示すリフレッ
シュアドレス発生回路１０８Ｊに相当する。
あり、図１に示すアドレスマルチプレクサ１０３に相当
する。符号２０７はタイマー回路、符号２０８はタイミ
ング信号発生回路であり、これらは図１に示すリフレッ
シュタイマー回路１０８Ｇに相当する。タイミング信号
発生回路２０８は、タイマー信号ＴＭ２の周期でワンシ
ョットパルス信号ＲＯを出力する。符号２０９は、リフ
レッシュアドレスカウンタであり、同図に示すリフレッ
シュアドレス発生回路１０８Ｊに相当する。
【００４８】符号２１０は、ＣＳＩ生成回路であり、上
述の内部チップセレクト信号ＣＳＩを生成する。符号２
１１は、制御信号発生回路であり、図１に示すリフレッ
シュコントロール回路１０８Ｈおよび内部パルス発生回
路１０９に相当する。この制御信号発生回路２１１はワ
ンショットパルス信号ＡＯ，ＲＯ、内部チップセレクト
信号ＣＳＩから、センスアンプイネーブル信号ＳＥやプ
リチャージ信号ＰＣを生成して出力する。
述の内部チップセレクト信号ＣＳＩを生成する。符号２
１１は、制御信号発生回路であり、図１に示すリフレッ
シュコントロール回路１０８Ｈおよび内部パルス発生回
路１０９に相当する。この制御信号発生回路２１１はワ
ンショットパルス信号ＡＯ，ＲＯ、内部チップセレクト
信号ＣＳＩから、センスアンプイネーブル信号ＳＥやプ
リチャージ信号ＰＣを生成して出力する。
【００４９】ここで、上述のタイマー回路２０７は、リ
ングオシレータ２０７Ａ、インバータ列２０７Ｂ、否定
的論理和ゲート２０７Ｃから構成される。リングオシレ
ータ２０７Ａは所定のクロック周期を有するタイマー信
号ＴＭ１を生成するものである。インバータ列２０７Ｂ
はタイマー信号ＴＭ１を遅延させてタイマー信号ＴＭ２
を生成するものである。否定的論理和ゲート２０７Ｃ
は、タイマー信号ＴＭ１，ＴＭ２の否定的論理和を演算
して信号ＰＴを生成するものである。
ングオシレータ２０７Ａ、インバータ列２０７Ｂ、否定
的論理和ゲート２０７Ｃから構成される。リングオシレ
ータ２０７Ａは所定のクロック周期を有するタイマー信
号ＴＭ１を生成するものである。インバータ列２０７Ｂ
はタイマー信号ＴＭ１を遅延させてタイマー信号ＴＭ２
を生成するものである。否定的論理和ゲート２０７Ｃ
は、タイマー信号ＴＭ１，ＴＭ２の否定的論理和を演算
して信号ＰＴを生成するものである。
【００５０】上述のＣＳＩ生成回路２１０は、インバー
タ列２１０Ａ、否定的論理積ゲート２１０Ｂ、トランス
ファゲート２１０Ｃ、インバータ２１０Ｄ、Ｐｃｈトラ
ンジスタ２１０Ｅから構成される。インバータ列２１０
Ａと否定的論理積ゲート２１０Ｂは、チップセレクト信
号／ＣＳのＨレベルを遅延させる遅延回路として機能す
る。トランスファゲート２１０Ｃとインバータ２１０Ｄ
とＰｃｈトランジスタ２１０Ｅは、タイマー回路２０７
から出力される信号ＰＴに基づいて内部チップセレクト
信号ＣＳＩを強制的にＨレベルとするゲート回路として
機能する。
タ列２１０Ａ、否定的論理積ゲート２１０Ｂ、トランス
ファゲート２１０Ｃ、インバータ２１０Ｄ、Ｐｃｈトラ
ンジスタ２１０Ｅから構成される。インバータ列２１０
Ａと否定的論理積ゲート２１０Ｂは、チップセレクト信
号／ＣＳのＨレベルを遅延させる遅延回路として機能す
る。トランスファゲート２１０Ｃとインバータ２１０Ｄ
とＰｃｈトランジスタ２１０Ｅは、タイマー回路２０７
から出力される信号ＰＴに基づいて内部チップセレクト
信号ＣＳＩを強制的にＨレベルとするゲート回路として
機能する。
【００５１】図５に、上述の制御信号発生回路２１１の
構成例を示す。図５では、入力信号としてワンショット
パルス信号ＡＯ，ＲＯを併記しているが、これらの信号
のそれぞれに対して、図５に示す構成の制御信号発生回
路が設けられ、センスアンプイネーブル信号ＳＥおよび
プリチャージ信号ＰＣが生成される。同図において、符
号３０は、ワンショットパルス信号ＡＯ，ＲＯからセン
スアンプイネーブル信号ＳＥおよびプリチャージ信号Ｐ
Ｃを発生する信号発生回路である。符号３１は、グラン
ドと信号発生回路３０の間に挿入されたＮｃｈトランジ
スタ、符号３２はインバータ、符号３３は電源と信号発
生回路３０の間に挿入されたＰｃｈトランジスタであ
る。
構成例を示す。図５では、入力信号としてワンショット
パルス信号ＡＯ，ＲＯを併記しているが、これらの信号
のそれぞれに対して、図５に示す構成の制御信号発生回
路が設けられ、センスアンプイネーブル信号ＳＥおよび
プリチャージ信号ＰＣが生成される。同図において、符
号３０は、ワンショットパルス信号ＡＯ，ＲＯからセン
スアンプイネーブル信号ＳＥおよびプリチャージ信号Ｐ
Ｃを発生する信号発生回路である。符号３１は、グラン
ドと信号発生回路３０の間に挿入されたＮｃｈトランジ
スタ、符号３２はインバータ、符号３３は電源と信号発
生回路３０の間に挿入されたＰｃｈトランジスタであ
る。
【００５２】Ｎｃｈトランジスタ３１のゲートには、内
部チップセレクト信号ＣＳＩが与えられ、Ｐｃｈトラン
ジスタ３３のゲートには、内部チップセレクト信号ＣＳ
Ｉの反転信号がインバータ３２から与えられる。これに
より、内部チップセレクト信号ＣＳＩに応じてＮｃｈト
ランジスタ３１およびＰｃｈトランジスタ３３が同時的
にオン状態またはオフ状態に制御される。Ｎｃｈトラン
ジスタ３１およびＰｃｈトランジスタ３３のゲート閾値
電圧は、そのサブスレッショルド電流が有効に抑制され
るように、信号発生回路３０を構成するＭＯＳトランジ
スタのゲート閾値電圧よりも高く設定されている。
部チップセレクト信号ＣＳＩが与えられ、Ｐｃｈトラン
ジスタ３３のゲートには、内部チップセレクト信号ＣＳ
Ｉの反転信号がインバータ３２から与えられる。これに
より、内部チップセレクト信号ＣＳＩに応じてＮｃｈト
ランジスタ３１およびＰｃｈトランジスタ３３が同時的
にオン状態またはオフ状態に制御される。Ｎｃｈトラン
ジスタ３１およびＰｃｈトランジスタ３３のゲート閾値
電圧は、そのサブスレッショルド電流が有効に抑制され
るように、信号発生回路３０を構成するＭＯＳトランジ
スタのゲート閾値電圧よりも高く設定されている。
【００５３】信号発生回路３０は、インバータ３０Ａ，
３０Ｂ，３０Ｃと、否定的論理積ゲート３０Ｄと、イン
バータ３０Ｅから構成され、これらは全てＣＭＯＳ構成
されている。否定的論理積ゲート３０Ｄの一方の入力部
には、ワンショットパルス信号ＡＯ，ＲＯが与えられ、
他方の入力部には、インバータ３０Ａ，３０Ｂ，３０Ｃ
からなるインバータ列（遅延経路）を経由して上述のワ
ンショットパルス信号ＡＯ，ＲＯが与えられる。否定的
論理積ゲート３０Ｄの出力はインバータ３０Ｅに与えら
れ、このインバータ３０Ｅの出力信号はセンスアンプイ
ネーブル信号ＳＥ、プリチャージ信号ＰＣとされる。イ
ンバータ３０Ａ，３０Ｃおよび否定的論理積ゲート３０
Ｄには、Ｎｃｈトランジスタ３１を介してグランドが供
給され、またインバータ３０Ｂ，３０Ｅには、Ｐｃｈト
ランジスタ３３を介して電源が供給される。以上、この
実施の形態１に係る特徴的な構成を説明した。
３０Ｂ，３０Ｃと、否定的論理積ゲート３０Ｄと、イン
バータ３０Ｅから構成され、これらは全てＣＭＯＳ構成
されている。否定的論理積ゲート３０Ｄの一方の入力部
には、ワンショットパルス信号ＡＯ，ＲＯが与えられ、
他方の入力部には、インバータ３０Ａ，３０Ｂ，３０Ｃ
からなるインバータ列（遅延経路）を経由して上述のワ
ンショットパルス信号ＡＯ，ＲＯが与えられる。否定的
論理積ゲート３０Ｄの出力はインバータ３０Ｅに与えら
れ、このインバータ３０Ｅの出力信号はセンスアンプイ
ネーブル信号ＳＥ、プリチャージ信号ＰＣとされる。イ
ンバータ３０Ａ，３０Ｃおよび否定的論理積ゲート３０
Ｄには、Ｎｃｈトランジスタ３１を介してグランドが供
給され、またインバータ３０Ｂ，３０Ｅには、Ｐｃｈト
ランジスタ３３を介して電源が供給される。以上、この
実施の形態１に係る特徴的な構成を説明した。
【００５４】以下、この実施の形態１の特徴的な動作、
即ちスタンバイモードにおけるセルフリフレッシュ動作
のインターバル期間で発生するリーク電流を遮断する動
作（リーク遮断動作）を説明する。この動作は、上述の
内部チップセレクト信号ＣＳＩに基づいて行われるの
で、以下の説明では、先ず内部チップセレクト信号ＣＳ
Ｉの生成過程と、この信号の意義とを述べ、その後にリ
ーク遮断動作について述べる。
即ちスタンバイモードにおけるセルフリフレッシュ動作
のインターバル期間で発生するリーク電流を遮断する動
作（リーク遮断動作）を説明する。この動作は、上述の
内部チップセレクト信号ＣＳＩに基づいて行われるの
で、以下の説明では、先ず内部チップセレクト信号ＣＳ
Ｉの生成過程と、この信号の意義とを述べ、その後にリ
ーク遮断動作について述べる。
【００５５】まず、図６を参照して、チップセレクト信
号／ＣＳに基づく内部チップセレクト信号ＣＳＩの生成
過程を説明する。図６に示すように、時刻ｔ１でチップ
セレクト信号／ＣＳがＬレベルになると（即ちチップセ
レクト信号ＣＳがＨレベルになると）、この半導体記憶
装置の動作モードがアクティブモードになる。このと
き、図４に示すＣＳＩ生成回路２１０において、チップ
セレクト信号／ＣＳの反転信号がインバータ列２１０Ａ
をバイパスして内部チップセレクト信号ＣＳＩとして、
時刻ｔ１の直後の時刻ｔ２で出力される。また、このチ
ップセレクト信号／ＣＳを受け、時刻ｔ３から時刻ｔ４
にわたってＨレベルのワンショットパルス信号ＡＯ，Ｒ
Ｏが否定的論理積ゲート２０５およびタイミング信号発
生回路２０８からそれぞれ出力される。
号／ＣＳに基づく内部チップセレクト信号ＣＳＩの生成
過程を説明する。図６に示すように、時刻ｔ１でチップ
セレクト信号／ＣＳがＬレベルになると（即ちチップセ
レクト信号ＣＳがＨレベルになると）、この半導体記憶
装置の動作モードがアクティブモードになる。このと
き、図４に示すＣＳＩ生成回路２１０において、チップ
セレクト信号／ＣＳの反転信号がインバータ列２１０Ａ
をバイパスして内部チップセレクト信号ＣＳＩとして、
時刻ｔ１の直後の時刻ｔ２で出力される。また、このチ
ップセレクト信号／ＣＳを受け、時刻ｔ３から時刻ｔ４
にわたってＨレベルのワンショットパルス信号ＡＯ，Ｒ
Ｏが否定的論理積ゲート２０５およびタイミング信号発
生回路２０８からそれぞれ出力される。
【００５６】このワンショットパルス信号ＡＯ，ＲＯを
受けて、図５に示す信号発生回路３０が動作し、センス
アンプイネーブル信号ＳＥおよびプリチャージ信号ＰＣ
を出力する。具体的には、信号発生回路３０は、インバ
ータ３０Ａ〜３０Ｃからなる遅延回路の入力信号と出力
信号とがともにＨレベルとなる期間、即ち、ワンショッ
トパルス信号ＡＯ，ＲＯがＬレベルからＨレベルに遷移
した時刻ｔ３からインバータ列の遅延時間に相当する時
間が経過するまでの期間、否定的論理積ゲート３０Ｄの
入力はいずれもＨレベルとなるため、センスアンプイネ
ーブル信号ＳＥ、プリチャージ信号ＰＣとしてＨレベル
のパルス信号が出力される。
受けて、図５に示す信号発生回路３０が動作し、センス
アンプイネーブル信号ＳＥおよびプリチャージ信号ＰＣ
を出力する。具体的には、信号発生回路３０は、インバ
ータ３０Ａ〜３０Ｃからなる遅延回路の入力信号と出力
信号とがともにＨレベルとなる期間、即ち、ワンショッ
トパルス信号ＡＯ，ＲＯがＬレベルからＨレベルに遷移
した時刻ｔ３からインバータ列の遅延時間に相当する時
間が経過するまでの期間、否定的論理積ゲート３０Ｄの
入力はいずれもＨレベルとなるため、センスアンプイネ
ーブル信号ＳＥ、プリチャージ信号ＰＣとしてＨレベル
のパルス信号が出力される。
【００５７】次に、時刻ｔ５でチップセレクト信号／Ｃ
ＳがＨレベル（即ちチップセレクト信号ＣＳがＬレベ
ル）になり、スタンバイモードに切り替わると、図４に
示すＣＳＩ生成回路２１０において、チップセレクト信
号／ＣＳの反転信号がインバータ列２１０Ａにより遅延
され、センスアンプイネーブル信号ＳＥ、プリチャージ
信号ＰＣが遅れて出力される。この結果、図６におい
て、内部チップセレクト信号ＣＳＩが時刻ｔ５から上述
のインバータ列２１０Ａの遅延時間分だけ遅れて時刻ｔ
６でＬレベルに戻る。
ＳがＨレベル（即ちチップセレクト信号ＣＳがＬレベ
ル）になり、スタンバイモードに切り替わると、図４に
示すＣＳＩ生成回路２１０において、チップセレクト信
号／ＣＳの反転信号がインバータ列２１０Ａにより遅延
され、センスアンプイネーブル信号ＳＥ、プリチャージ
信号ＰＣが遅れて出力される。この結果、図６におい
て、内部チップセレクト信号ＣＳＩが時刻ｔ５から上述
のインバータ列２１０Ａの遅延時間分だけ遅れて時刻ｔ
６でＬレベルに戻る。
【００５８】上述のように、内部チップセレクト信号Ｃ
ＳＩは、アクティブモードに移行する場合には即座にＨ
レベルになる。これにより、アクティブモードになると
同時に、内部チップセレクト信号を入力する回路系（例
えば、内部降圧回路３やブースト回路４など）が動作可
能な状態に制御される。これに対し、スタンバイモード
に移行する場合（即ちチップセレクト信号／ＣＳが活性
状態から非活性状態に切り替わる場合）、チップセレク
ト信号／ＣＳを遅延させて内部チップセレクト信号ＣＳ
Ｉが生成される。そして、所定の時間だけ遅れて内部チ
ップセレクト信号ＣＳＩがＬレベルになってリーク経路
が遮断される。このように動作モードがアクティブモー
ドからスタンバイモードに移行する場合に内部チップセ
レクト信号ＣＳＩを遅延させる理由は、チップセレクト
信号／ＣＳが短い周期でトグリングしたときに内部チッ
プセレクト信号ＣＳＩをＨレベル（活性状態）に維持す
るためであって、これにより、この内部チップセレクト
信号ＣＳＩを入力する回路系の無駄な動作電流を抑えて
いる。
ＳＩは、アクティブモードに移行する場合には即座にＨ
レベルになる。これにより、アクティブモードになると
同時に、内部チップセレクト信号を入力する回路系（例
えば、内部降圧回路３やブースト回路４など）が動作可
能な状態に制御される。これに対し、スタンバイモード
に移行する場合（即ちチップセレクト信号／ＣＳが活性
状態から非活性状態に切り替わる場合）、チップセレク
ト信号／ＣＳを遅延させて内部チップセレクト信号ＣＳ
Ｉが生成される。そして、所定の時間だけ遅れて内部チ
ップセレクト信号ＣＳＩがＬレベルになってリーク経路
が遮断される。このように動作モードがアクティブモー
ドからスタンバイモードに移行する場合に内部チップセ
レクト信号ＣＳＩを遅延させる理由は、チップセレクト
信号／ＣＳが短い周期でトグリングしたときに内部チッ
プセレクト信号ＣＳＩをＨレベル（活性状態）に維持す
るためであって、これにより、この内部チップセレクト
信号ＣＳＩを入力する回路系の無駄な動作電流を抑えて
いる。
【００５９】次に、図７を参照して、スタンバイモード
でのタイマー信号ＴＭ１，ＴＭ２に基づく内部チップセ
レクト信号ＣＳＩの生成過程を説明する。初期状態とし
て、チップセレクト信号／ＣＳがＨレベルにあり、スタ
ンバイモードにあるものとする。時刻ｔ１０以前では、
Ｈレベルのチップセレクト信号／ＣＳを受けて否定的論
理積ゲート２１０Ｂが内部チップセレクト信号ＣＳＩと
してＬレベルを出力する。後述するように、内部チップ
セレクト信号ＣＳＩは、リフレッシュ動作のインターバ
ル期間においてＬレベルとなり、リフレッシュに関与す
る回路系のリーク経路を遮断する信号として機能する。
でのタイマー信号ＴＭ１，ＴＭ２に基づく内部チップセ
レクト信号ＣＳＩの生成過程を説明する。初期状態とし
て、チップセレクト信号／ＣＳがＨレベルにあり、スタ
ンバイモードにあるものとする。時刻ｔ１０以前では、
Ｈレベルのチップセレクト信号／ＣＳを受けて否定的論
理積ゲート２１０Ｂが内部チップセレクト信号ＣＳＩと
してＬレベルを出力する。後述するように、内部チップ
セレクト信号ＣＳＩは、リフレッシュ動作のインターバ
ル期間においてＬレベルとなり、リフレッシュに関与す
る回路系のリーク経路を遮断する信号として機能する。
【００６０】時刻ｔ１０で、図４に示すリングオシレー
タ２０７Ａがタイマー信号ＴＭ１を出力し、このタイマ
ー信号ＴＭ１がＨレベルになる。これを受けてリフレッ
シュ動作が開始され、否定的論理和ゲート２０７Ｃは信
号ＰＴとしてＬレベルを出力する。この信号ＰＴを受け
てＰｃｈトランジスタ２１０Ｅがオン状態になると共に
トランスファゲート２１０Ｃがオフとなる結果、時刻ｔ
１１で内部チップセレクト信号ＣＳＩがＨレベルとな
る。
タ２０７Ａがタイマー信号ＴＭ１を出力し、このタイマ
ー信号ＴＭ１がＨレベルになる。これを受けてリフレッ
シュ動作が開始され、否定的論理和ゲート２０７Ｃは信
号ＰＴとしてＬレベルを出力する。この信号ＰＴを受け
てＰｃｈトランジスタ２１０Ｅがオン状態になると共に
トランスファゲート２１０Ｃがオフとなる結果、時刻ｔ
１１で内部チップセレクト信号ＣＳＩがＨレベルとな
る。
【００６１】一方、タイマー信号ＴＭ１は、インバータ
列２０７Ｂにより遅延され、時刻ｔ１２でタイマー回路
２０７からタイマー信号ＴＭ２として出力される。この
タイマー信号ＴＭ２を受けて、タイミング信号発生回路
２０８は、時刻ｔ１３でワンショットパルス信号ＲＯと
してＨレベルを出力する。このワンショットパルス信号
ＲＯはマルチプレクサ２０６、リフレッシュアドレスカ
ウンタ２０９、および制御信号発生回路２１１に入力さ
れ、一連のリフレッシュ動作が実行される。
列２０７Ｂにより遅延され、時刻ｔ１２でタイマー回路
２０７からタイマー信号ＴＭ２として出力される。この
タイマー信号ＴＭ２を受けて、タイミング信号発生回路
２０８は、時刻ｔ１３でワンショットパルス信号ＲＯと
してＨレベルを出力する。このワンショットパルス信号
ＲＯはマルチプレクサ２０６、リフレッシュアドレスカ
ウンタ２０９、および制御信号発生回路２１１に入力さ
れ、一連のリフレッシュ動作が実行される。
【００６２】ここで、ワンショットパルス信号ＲＯは、
インバータ列２０７Ｂにより遅延され、内部チップセレ
クト信号ＣＳＩよりも遅くＨレベルになる。即ち、ワン
ショットパルス信号ＲＯよりも前に（事前に）タイマー
信号ＴＭ１により内部チップセレクト信号ＣＳＩがＨレ
ベルとなる。このため、リフレッシュ動作以前に電源系
や制御系などのリフレッシュに関与する回路系のリーク
経路が遮断された状態にあり、これらの回路が動作でき
ない状態（即ち入力信号に応答できない状態）にあった
としても、リフレッシュのための内部動作（ワード線の
選択やセンスアンプの活性化など）が開始される前に電
源系や制御系の動作を予め活性化させることが可能とな
る。従って、タイマー信号ＴＭ１が発生するまで、リフ
レッシュに関与する回路系のリーク経路が遮断されてい
ても、支障なくリフレッシュ動作を行うことが可能とな
る。
インバータ列２０７Ｂにより遅延され、内部チップセレ
クト信号ＣＳＩよりも遅くＨレベルになる。即ち、ワン
ショットパルス信号ＲＯよりも前に（事前に）タイマー
信号ＴＭ１により内部チップセレクト信号ＣＳＩがＨレ
ベルとなる。このため、リフレッシュ動作以前に電源系
や制御系などのリフレッシュに関与する回路系のリーク
経路が遮断された状態にあり、これらの回路が動作でき
ない状態（即ち入力信号に応答できない状態）にあった
としても、リフレッシュのための内部動作（ワード線の
選択やセンスアンプの活性化など）が開始される前に電
源系や制御系の動作を予め活性化させることが可能とな
る。従って、タイマー信号ＴＭ１が発生するまで、リフ
レッシュに関与する回路系のリーク経路が遮断されてい
ても、支障なくリフレッシュ動作を行うことが可能とな
る。
【００６３】次に、時刻ｔ１４で、タイマー信号ＴＭ１
がＬレベルになると、これを受けてタイマー信号ＴＭ２
が時刻ｔ１６でＬレベルになり、信号ＰＴがＨレベルに
なる。この信号ＰＴを受けてＰｃｈトランジスタ２１０
Ｅがオフ状態になると共にトランスファゲート２１０Ｃ
がオン状態になる結果、時刻ｔ１７で内部チップセレク
ト信号ＣＳＩがＬレベルに戻る。この内部チップセレク
ト信号ＣＳＩがＬレベルになると、後述するように、こ
れを入力する回路系のリーク経路が遮断される。ここ
で、ワンショットパルス信号ＲＯは、時刻ｔ１３から一
定時間が経過した時刻ｔ１５でＬレベルに戻り、ワンシ
ョットパルス信号ＲＯに基づく内部動作は、内部チップ
セレクト信号ＣＳＩがＬレベルになる時刻ｔ１７よりも
前に完了する。
がＬレベルになると、これを受けてタイマー信号ＴＭ２
が時刻ｔ１６でＬレベルになり、信号ＰＴがＨレベルに
なる。この信号ＰＴを受けてＰｃｈトランジスタ２１０
Ｅがオフ状態になると共にトランスファゲート２１０Ｃ
がオン状態になる結果、時刻ｔ１７で内部チップセレク
ト信号ＣＳＩがＬレベルに戻る。この内部チップセレク
ト信号ＣＳＩがＬレベルになると、後述するように、こ
れを入力する回路系のリーク経路が遮断される。ここ
で、ワンショットパルス信号ＲＯは、時刻ｔ１３から一
定時間が経過した時刻ｔ１５でＬレベルに戻り、ワンシ
ョットパルス信号ＲＯに基づく内部動作は、内部チップ
セレクト信号ＣＳＩがＬレベルになる時刻ｔ１７よりも
前に完了する。
【００６４】上述したように、内部チップセレクト信号
ＣＳＩは、リフレッシュ動作に関与する回路系が動作可
能な状態とされるべき期間を規定する。逆に言えば、こ
の内部チップセレクト信号ＣＳＩは、リフレッシュ動作
に関与する回路系が動作する必要がない期間、即ちリフ
レッシュ動作のインターバル期間を規定する信号でもあ
る。この点に着目して、この実施の形態１では、内部チ
ップセレクト信号ＣＳＩは、リフレッシュ動作のインタ
ーバル期間において、タイマーをトリガーとするリフレ
ッシュ動作に関与する回路系のリーク経路を遮断するた
めの制御信号としての意義を有する。以上により、内部
チップセレクト信号ＣＳＩの生成過程と、この信号の意
義を説明した。
ＣＳＩは、リフレッシュ動作に関与する回路系が動作可
能な状態とされるべき期間を規定する。逆に言えば、こ
の内部チップセレクト信号ＣＳＩは、リフレッシュ動作
に関与する回路系が動作する必要がない期間、即ちリフ
レッシュ動作のインターバル期間を規定する信号でもあ
る。この点に着目して、この実施の形態１では、内部チ
ップセレクト信号ＣＳＩは、リフレッシュ動作のインタ
ーバル期間において、タイマーをトリガーとするリフレ
ッシュ動作に関与する回路系のリーク経路を遮断するた
めの制御信号としての意義を有する。以上により、内部
チップセレクト信号ＣＳＩの生成過程と、この信号の意
義を説明した。
【００６５】次に、図３および図５を参照して、内部チ
ップセレクト信号ＣＳＩによるリーク遮断動作を説明す
る。いま、図３に示す構成において、比較器３Ａ，４Ａ
は、スタンバイモードでは静的な動作状態に固定される
ものとする。即ち、これら比較器３Ａ，４Ａは、スタン
バイモードでは動作状態にはあるが、内部信号が動的に
変化しない状態（静的な動作状態）にあり、また、この
静的な動作状態を維持する上で、グランド電位の供給を
必要としないように構成されているものとする。この場
合、比較器３Ａ，４Ａの内部では電源とグランド側との
間はリーク経路で接続され、このリーク経路上にＮｃｈ
トランジスタ３Ｃ，４Ｂが介挿された状態となってい
る。
ップセレクト信号ＣＳＩによるリーク遮断動作を説明す
る。いま、図３に示す構成において、比較器３Ａ，４Ａ
は、スタンバイモードでは静的な動作状態に固定される
ものとする。即ち、これら比較器３Ａ，４Ａは、スタン
バイモードでは動作状態にはあるが、内部信号が動的に
変化しない状態（静的な動作状態）にあり、また、この
静的な動作状態を維持する上で、グランド電位の供給を
必要としないように構成されているものとする。この場
合、比較器３Ａ，４Ａの内部では電源とグランド側との
間はリーク経路で接続され、このリーク経路上にＮｃｈ
トランジスタ３Ｃ，４Ｂが介挿された状態となってい
る。
【００６６】このような状態で、リフレッシュのインタ
ーバル期間に内部チップセレクト信号ＣＳＩがＬレベル
になると、これをゲートで受けるＮｃｈトランジスタ３
ＣおよびＮｃｈトランジスタ４Ｂがオフ状態となる。こ
れにより、比較器３Ａ，４Ａとグランドとの間のリーク
経路が遮断され、これら比較器３Ａ，４Ａのリーク電流
が阻止される。ここで、Ｎｃｈトランジスタ３Ｃのゲー
ト閾値電圧は、比較器３Ａ，４Ａを構成するＭＯＳトラ
ンジスタよりも高く設定されているので、オフ状態での
サブスレッショルド電流が抑制される。従って比較器３
Ａ，４Ａとグランドとの間のリーク電流が有効に抑制さ
れる。
ーバル期間に内部チップセレクト信号ＣＳＩがＬレベル
になると、これをゲートで受けるＮｃｈトランジスタ３
ＣおよびＮｃｈトランジスタ４Ｂがオフ状態となる。こ
れにより、比較器３Ａ，４Ａとグランドとの間のリーク
経路が遮断され、これら比較器３Ａ，４Ａのリーク電流
が阻止される。ここで、Ｎｃｈトランジスタ３Ｃのゲー
ト閾値電圧は、比較器３Ａ，４Ａを構成するＭＯＳトラ
ンジスタよりも高く設定されているので、オフ状態での
サブスレッショルド電流が抑制される。従って比較器３
Ａ，４Ａとグランドとの間のリーク電流が有効に抑制さ
れる。
【００６７】次に、図５を参照して、リーク遮断動作を
説明する。同図において、ワンショットパルス信号Ａ
Ｏ，ＲＯがＬレベルにあるものとする。この状態では、
ＣＭＯＳ構成のインバータ３０Ａ，３０Ｃおよび否定的
論理積ゲート３０Ｄの内部では、Ｎｃｈトランジスタ側
がオフ状態にあり、またインバータ３０Ｂ，３０Ｅにつ
いてはＰｃｈトランジスタ側がオフ状態になっている。
これらオフ状態にあるＭＯＳトランジスタのゲート閾値
電圧は低く設定されているので、これらのトランジスタ
のサブスレッショルド電流は比較的大きく、リーク電流
として顕在化し得る。
説明する。同図において、ワンショットパルス信号Ａ
Ｏ，ＲＯがＬレベルにあるものとする。この状態では、
ＣＭＯＳ構成のインバータ３０Ａ，３０Ｃおよび否定的
論理積ゲート３０Ｄの内部では、Ｎｃｈトランジスタ側
がオフ状態にあり、またインバータ３０Ｂ，３０Ｅにつ
いてはＰｃｈトランジスタ側がオフ状態になっている。
これらオフ状態にあるＭＯＳトランジスタのゲート閾値
電圧は低く設定されているので、これらのトランジスタ
のサブスレッショルド電流は比較的大きく、リーク電流
として顕在化し得る。
【００６８】しかし、内部チップセレクト信号ＣＳＩが
Ｌレベルになると、Ｎｃｈトランジスタ３１がオフ状態
になり、インバータ３０Ａ，３０Ｃおよび否定的論理積
ゲート３０Ｄとグランドとの間のリーク経路が遮断され
る。ここで、ＮｃｈＭＯＳトランジスタ３１のゲート閾
値電圧は、サブスレッショルド電流が有効に抑制される
程度に高く設定されているので、上述のインバータ３０
Ａ，３０Ｃおよび否定的論理積ゲート３０ＤのＮｃｈト
ランジスタを流れるリーク電流は、Ｎｃｈトランジスタ
３１により阻止される。同様に、内部チップセレクト信
号ＣＳＩがＬレベルになると、高いゲート閾値電圧を有
するＰｃｈトランジスタ３３がオフ状態となり、これに
より、インバータ３０Ｂ，３０Ｅと電源との間のリーク
電流が有効に抑制される。以上、リーク遮断動作を説明
した。
Ｌレベルになると、Ｎｃｈトランジスタ３１がオフ状態
になり、インバータ３０Ａ，３０Ｃおよび否定的論理積
ゲート３０Ｄとグランドとの間のリーク経路が遮断され
る。ここで、ＮｃｈＭＯＳトランジスタ３１のゲート閾
値電圧は、サブスレッショルド電流が有効に抑制される
程度に高く設定されているので、上述のインバータ３０
Ａ，３０Ｃおよび否定的論理積ゲート３０ＤのＮｃｈト
ランジスタを流れるリーク電流は、Ｎｃｈトランジスタ
３１により阻止される。同様に、内部チップセレクト信
号ＣＳＩがＬレベルになると、高いゲート閾値電圧を有
するＰｃｈトランジスタ３３がオフ状態となり、これに
より、インバータ３０Ｂ，３０Ｅと電源との間のリーク
電流が有効に抑制される。以上、リーク遮断動作を説明
した。
【００６９】上述したように、この実施の形態１に係る
半導体記憶装置によれば、間欠的に実行されるリフレッ
シュ動作とリフレッシュ動作との間のインターバル期間
において、リフレッシュ動作に関与する回路系のリーク
経路を遮断する。このとき、リフレッシュ動作に関与す
る回路系の内部信号の信号状態は、リーク経路が遮断さ
れない状態と同一であり、その意味において、回路状態
はパワーを供給している状態と同一の状態を保つ。従っ
て、この実施の形態では、パワーの供給を遮断して電流
を抑制しているのではない。
半導体記憶装置によれば、間欠的に実行されるリフレッ
シュ動作とリフレッシュ動作との間のインターバル期間
において、リフレッシュ動作に関与する回路系のリーク
経路を遮断する。このとき、リフレッシュ動作に関与す
る回路系の内部信号の信号状態は、リーク経路が遮断さ
れない状態と同一であり、その意味において、回路状態
はパワーを供給している状態と同一の状態を保つ。従っ
て、この実施の形態では、パワーの供給を遮断して電流
を抑制しているのではない。
【００７０】さらに付言するならば、この実施の形態１
では、回路内部の信号状態を維持する上で必要とされる
パワー（電源またはグランド）を供給しながら、リーク
経路を遮断しているのである。これにより、インターバ
ル期間における本来の信号状態を維持しながら、このイ
ンターバル期間におけるリーク電流を有効に抑えてい
る。従って、この実施の形態におけるリーク経路の遮断
に関する技術思想は、消費電流を低減させるためにパワ
ーの供給を遮断する従来の手法とは異なるものである。
では、回路内部の信号状態を維持する上で必要とされる
パワー（電源またはグランド）を供給しながら、リーク
経路を遮断しているのである。これにより、インターバ
ル期間における本来の信号状態を維持しながら、このイ
ンターバル期間におけるリーク電流を有効に抑えてい
る。従って、この実施の形態におけるリーク経路の遮断
に関する技術思想は、消費電流を低減させるためにパワ
ーの供給を遮断する従来の手法とは異なるものである。
【００７１】上述したように、この実施の形態１によれ
ば、リフレッシュのインターバル期間において、リフレ
ッシュ動作に関与する回路系のリーク経路を遮断するよ
うにしたので、スタンバイモードでの消費電流を有効に
低減することができる。また、一方が他方に対して遅れ
を有する２種類のタイマー信号ＴＭ１，ＴＭ２を用いて
内部チップセレクト信号ＣＳＩを生成し、この信号によ
りインターバル期間でのリーク経路を遮断するようにし
たので、リフレッシュ動作の前に、それまで遮断されて
いたリーク経路を速やかに回復させることができる。従
って、インターバル期間からリフレッシュ動作に移行す
る際、それまでリーク経路が遮断されていた回路系を速
やかに動作可能な状態に回復させることができ、リフレ
ッシュ動作をスムーズに実行することができる。
ば、リフレッシュのインターバル期間において、リフレ
ッシュ動作に関与する回路系のリーク経路を遮断するよ
うにしたので、スタンバイモードでの消費電流を有効に
低減することができる。また、一方が他方に対して遅れ
を有する２種類のタイマー信号ＴＭ１，ＴＭ２を用いて
内部チップセレクト信号ＣＳＩを生成し、この信号によ
りインターバル期間でのリーク経路を遮断するようにし
たので、リフレッシュ動作の前に、それまで遮断されて
いたリーク経路を速やかに回復させることができる。従
って、インターバル期間からリフレッシュ動作に移行す
る際、それまでリーク経路が遮断されていた回路系を速
やかに動作可能な状態に回復させることができ、リフレ
ッシュ動作をスムーズに実行することができる。
【００７２】なお、この実施の形態１では、スタンバイ
モードにおけるセルフリフレッシュのインターバル期間
で発生するリーク経路を遮断するものとしたが、これに
限定されることなく、例えばアクティブモードにおいて
所定の期間にわたってアドレス変化がない場合に発生す
るタイマーをトリガーとしたセルフリフレッシュに適用
してもよく、どのような方式のリフレッシュに対しても
本発明の技術思想を適用することが可能である。
モードにおけるセルフリフレッシュのインターバル期間
で発生するリーク経路を遮断するものとしたが、これに
限定されることなく、例えばアクティブモードにおいて
所定の期間にわたってアドレス変化がない場合に発生す
るタイマーをトリガーとしたセルフリフレッシュに適用
してもよく、どのような方式のリフレッシュに対しても
本発明の技術思想を適用することが可能である。
【００７３】＜実施の形態２＞以下、この発明の実施の
形態２を説明する。この実施の形態２では、上述の実施
の形態１の構成に加えて、クリティカルパスを構成する
トランジスタのゲート閾値電圧を、非クリティカルパス
を構成するトランジスタよりも高く設定する。図８に、
この実施の形態２に係る半導体記憶装置の特徴部の構成
例を示す。同図に示す例は、メモリセルとその周辺回路
である。同図において、丸で囲まれたＭＯＳトランジス
タは、高いゲート閾値電圧を有するトランジスタであ
る。符号ＭＣはメモリセルであり、マトリックス状に配
列されており、列方向に配線されたビット線Ｂ，／Ｂと
行方向に配線されたワード線ＷＬとに接続されている。
このメモリセルＭＣは１つのトランジスタと１とのキャ
パシタから構成され、このキャパシタの電極の一方は電
圧ＨＶＤＤに固定されている。
形態２を説明する。この実施の形態２では、上述の実施
の形態１の構成に加えて、クリティカルパスを構成する
トランジスタのゲート閾値電圧を、非クリティカルパス
を構成するトランジスタよりも高く設定する。図８に、
この実施の形態２に係る半導体記憶装置の特徴部の構成
例を示す。同図に示す例は、メモリセルとその周辺回路
である。同図において、丸で囲まれたＭＯＳトランジス
タは、高いゲート閾値電圧を有するトランジスタであ
る。符号ＭＣはメモリセルであり、マトリックス状に配
列されており、列方向に配線されたビット線Ｂ，／Ｂと
行方向に配線されたワード線ＷＬとに接続されている。
このメモリセルＭＣは１つのトランジスタと１とのキャ
パシタから構成され、このキャパシタの電極の一方は電
圧ＨＶＤＤに固定されている。
【００７４】符号３００は、Ｐｃｈトランジスタ３００
Ａ，３００ＤおよびＮｃｈトランジスタ３００Ｂ，３０
０Ｃ，３００Ｅからなるワード線ドライバであり、行ア
ドレスＲＡとメインワード線ＭＷＬとにより選択されて
ワード線ＷＬを駆動する。このドライバ３００は、論理
積ゲートとしての機能を有する。符号３０１は、Ｐｃｈ
トランジスタ３０１Ａ，３０１ＢおよびＮｃｈトランジ
スタ３０１Ｃ，３０１Ｄからなるメインワード線ドライ
バであり、ブロック選択信号／Ｂｌｏｃｋとメインワー
ド線選択信号／Ｍａｉｎとにより選択されてメインワー
ド線ＭＷＬを駆動する。このドライバ３０１は、否定的
論理和ゲートとしての機能を有する。
Ａ，３００ＤおよびＮｃｈトランジスタ３００Ｂ，３０
０Ｃ，３００Ｅからなるワード線ドライバであり、行ア
ドレスＲＡとメインワード線ＭＷＬとにより選択されて
ワード線ＷＬを駆動する。このドライバ３００は、論理
積ゲートとしての機能を有する。符号３０１は、Ｐｃｈ
トランジスタ３０１Ａ，３０１ＢおよびＮｃｈトランジ
スタ３０１Ｃ，３０１Ｄからなるメインワード線ドライ
バであり、ブロック選択信号／Ｂｌｏｃｋとメインワー
ド線選択信号／Ｍａｉｎとにより選択されてメインワー
ド線ＭＷＬを駆動する。このドライバ３０１は、否定的
論理和ゲートとしての機能を有する。
【００７５】符号３０２は、ビット線プリチャージ回路
であり、Ｎｃｈトランジスタ３０２Ａ〜３０２Ｃからな
る。Ｎｃｈトランジスタ３０２Ａは、ビット線Ｂとビッ
ト線／Ｂとの間を等化するものであり、Ｎｃｈトランジ
スタ３０２Ｂ，３０２Ｃは、電圧ＨＶＤＤによりビット
線をチャージアップするものである。符号３０３は、プ
リチャージイネーブル信号ＰＥを出力するドライバであ
り、Ｐｃｈトランジスタ３０３Ａ，３０３Ｃ、およびＮ
ｃｈトランジスタ３０３Ｂ，３０３Ｄ，３０３Ｅからな
る。このドライバ３０３は、論理積ゲートとしての機能
を有する。符号３０４は、フリップフロップからなるラ
ッチ型のセンスアンプであり、電源およびグランドとし
てセンスアンプ制御信号ＳＡＰおよびＮＡＰがそれぞれ
供給された１対のＣＭＯＳインバータを交差結合して構
成される。
であり、Ｎｃｈトランジスタ３０２Ａ〜３０２Ｃからな
る。Ｎｃｈトランジスタ３０２Ａは、ビット線Ｂとビッ
ト線／Ｂとの間を等化するものであり、Ｎｃｈトランジ
スタ３０２Ｂ，３０２Ｃは、電圧ＨＶＤＤによりビット
線をチャージアップするものである。符号３０３は、プ
リチャージイネーブル信号ＰＥを出力するドライバであ
り、Ｐｃｈトランジスタ３０３Ａ，３０３Ｃ、およびＮ
ｃｈトランジスタ３０３Ｂ，３０３Ｄ，３０３Ｅからな
る。このドライバ３０３は、論理積ゲートとしての機能
を有する。符号３０４は、フリップフロップからなるラ
ッチ型のセンスアンプであり、電源およびグランドとし
てセンスアンプ制御信号ＳＡＰおよびＮＡＰがそれぞれ
供給された１対のＣＭＯＳインバータを交差結合して構
成される。
【００７６】符号３０５は、センスアンプ制御信号ＳＡ
Ｐを出力するドライバであり、Ｐｃｈトランジスタ３０
５Ａ，３０５Ｂ，３０５Ｅ、およびＮｃｈトランジスタ
３０５Ｃ，３０５Ｄからなる。このドライバ３０５は、
活性状態でＨレベルを出力する論理積ゲートとしての機
能を有する。符号３０６は、センスアンプ制御信号ＮＡ
Ｐを出力するドライバであり、Ｐｃｈトランジスタ３０
６Ａ，３０６Ｂ、およびＮｃｈトランジスタ３０６Ｃ，
３０６Ｄ，３０６Ｅからなる。このドライバ３０６は、
活性状態でＬレベルを出力する論理和ゲートとしての機
能を有する。
Ｐを出力するドライバであり、Ｐｃｈトランジスタ３０
５Ａ，３０５Ｂ，３０５Ｅ、およびＮｃｈトランジスタ
３０５Ｃ，３０５Ｄからなる。このドライバ３０５は、
活性状態でＨレベルを出力する論理積ゲートとしての機
能を有する。符号３０６は、センスアンプ制御信号ＮＡ
Ｐを出力するドライバであり、Ｐｃｈトランジスタ３０
６Ａ，３０６Ｂ、およびＮｃｈトランジスタ３０６Ｃ，
３０６Ｄ，３０６Ｅからなる。このドライバ３０６は、
活性状態でＬレベルを出力する論理和ゲートとしての機
能を有する。
【００７７】Ｎｃｈトランジスタ３０７Ａ，３０７Ｂ
は、１対のビット線Ｂ，／Ｂを１対のデータ線ＢＵＳに
接続するトランスファゲートであり、ビット線を選択す
るスイッチとして機能する。符号３０９は、行アドレス
ＲＡを出力するドライバであり、Ｐｃｈトランジスタ３
０９Ａ，３０９Ｂと、Ｎｃｈトランジスタ３０９Ｃ，３
０９Ｄからなる。このドライバ３０９は、否定的論理和
ゲートとして機能する。
は、１対のビット線Ｂ，／Ｂを１対のデータ線ＢＵＳに
接続するトランスファゲートであり、ビット線を選択す
るスイッチとして機能する。符号３０９は、行アドレス
ＲＡを出力するドライバであり、Ｐｃｈトランジスタ３
０９Ａ，３０９Ｂと、Ｎｃｈトランジスタ３０９Ｃ，３
０９Ｄからなる。このドライバ３０９は、否定的論理和
ゲートとして機能する。
【００７８】次に、図９を参照して、図８に示す回路系
の動作をクリティカルパスに着目して説明する。図８に
示すメモリセルＭＣからデータを読み出す動作は、以下
の動作ａ〜ｄに分けられる。 （ａ）ビット線Ｂ，／Ｂをプリチャージする動作。 （ｂ）メモリセルＭＣを選択する動作。 （ｃ）センスアンプを活性化してビット線上のデータ信
号を増幅する動作。 （ｄ）カラムスイッチをなすＭＯＳトランジスタ３０７
Ａ，３０７Ｂを導通させる動作。 これらの動作は、所定のタイミングを満足するように時
系列順に行わなければならず、従ってこれら動作のそれ
ぞれについてクリティカルパスが存在する。
の動作をクリティカルパスに着目して説明する。図８に
示すメモリセルＭＣからデータを読み出す動作は、以下
の動作ａ〜ｄに分けられる。 （ａ）ビット線Ｂ，／Ｂをプリチャージする動作。 （ｂ）メモリセルＭＣを選択する動作。 （ｃ）センスアンプを活性化してビット線上のデータ信
号を増幅する動作。 （ｄ）カラムスイッチをなすＭＯＳトランジスタ３０７
Ａ，３０７Ｂを導通させる動作。 これらの動作は、所定のタイミングを満足するように時
系列順に行わなければならず、従ってこれら動作のそれ
ぞれについてクリティカルパスが存在する。
【００７９】図９において、時刻ｔ２０で、ドライバ３
０１に入力されるブロック選択信号／ＢｌｏｃｋがＬレ
ベルになり、時刻ｔ２２でメインワード線選択信号Ｍａ
ｉｎがＨレベル（図８に示す／ＭａｉｎがＬレベル）に
なる。これにより、メインワード線ＭＷＬがＨレベルに
駆動される。また、同時刻ｔ２０でドライバ３０９に入
力されるブロック選択信号／ＢｌｏｃｋがＬレベルにな
り、行アドレス信号／Ｘ−ＲＡがＬレベルになると、こ
れを受けて時刻ｔ２３で行アドレスＲＡがＨレベルに駆
動される。ドライバ３００は、メインワード線ＭＷＬお
よび行アドレスＲＡがＨレベルに駆動されると、ワード
線ＷＬをＨレベルに駆動する。これにより、メモリセル
ＭＣが選択状態となり、記憶されたデータがビット線
Ｂ，／Ｂ上に徐々に現れる。
０１に入力されるブロック選択信号／ＢｌｏｃｋがＬレ
ベルになり、時刻ｔ２２でメインワード線選択信号Ｍａ
ｉｎがＨレベル（図８に示す／ＭａｉｎがＬレベル）に
なる。これにより、メインワード線ＭＷＬがＨレベルに
駆動される。また、同時刻ｔ２０でドライバ３０９に入
力されるブロック選択信号／ＢｌｏｃｋがＬレベルにな
り、行アドレス信号／Ｘ−ＲＡがＬレベルになると、こ
れを受けて時刻ｔ２３で行アドレスＲＡがＨレベルに駆
動される。ドライバ３００は、メインワード線ＭＷＬお
よび行アドレスＲＡがＨレベルに駆動されると、ワード
線ＷＬをＨレベルに駆動する。これにより、メモリセル
ＭＣが選択状態となり、記憶されたデータがビット線
Ｂ，／Ｂ上に徐々に現れる。
【００８０】そして、時刻ｔ２４でセンスアンプイネー
ブル信号ＳＥが所定のタイミングに従ってＨレベルとな
ると、ドライバ３０５がセンスアンプ制御信号ＳＡＰを
Ｈレベルに駆動する。同じ時刻ｔ２４に、図８に示すセ
ンスアンプイネーブル信号／ＳＥがＬレベルとなると、
ドライバ３０６がセンスアンプ制御信号ＳＡＮをＬレベ
ルに駆動する。これにより、センスアンプ３０４が活性
化され、ビット線Ｂ，／Ｂ上のデータを増幅する。この
後、時刻ｔ２１でブロック選択信号ＢｌｏｃｋがＬレベ
ルになり、ブロック選択信号／ＢｌｏｃｋがＨレベルに
なると、このブロックのメモリセルからの読み出し動作
が終了する。
ブル信号ＳＥが所定のタイミングに従ってＨレベルとな
ると、ドライバ３０５がセンスアンプ制御信号ＳＡＰを
Ｈレベルに駆動する。同じ時刻ｔ２４に、図８に示すセ
ンスアンプイネーブル信号／ＳＥがＬレベルとなると、
ドライバ３０６がセンスアンプ制御信号ＳＡＮをＬレベ
ルに駆動する。これにより、センスアンプ３０４が活性
化され、ビット線Ｂ，／Ｂ上のデータを増幅する。この
後、時刻ｔ２１でブロック選択信号ＢｌｏｃｋがＬレベ
ルになり、ブロック選択信号／ＢｌｏｃｋがＨレベルに
なると、このブロックのメモリセルからの読み出し動作
が終了する。
【００８１】以下、上述の各動作についてクリティカル
パスを構成するＭＯＳトランジスタを検証する。ここで
は、内部動作のタイミングを決める信号のレベルを与え
るＭＯＳトランジスタはクリティカルパスを構成するも
のとし、その前に信号レベルが確定する信号のレベルを
与えるＭＯＳトランジスタは非クリティカルパスを構成
するものとして検証する。
パスを構成するＭＯＳトランジスタを検証する。ここで
は、内部動作のタイミングを決める信号のレベルを与え
るＭＯＳトランジスタはクリティカルパスを構成するも
のとし、その前に信号レベルが確定する信号のレベルを
与えるＭＯＳトランジスタは非クリティカルパスを構成
するものとして検証する。
【００８２】（ａ）メモリセルを選択する動作のクリテ
ィカルパス この動作には、ドライバ３００，３０１，３０９が関与
する。図９より、ブロック選択信号Ｂｌｏｃｋはメイン
ワード線選択信号Ｍａｉｎよりも時間的に前に確定して
いるので、ドライバ３０１ではブロック選択信号／Ｂｌ
ｏｃｋを入力してメインワード線ＭＷＬをＨレベルに駆
動するＰｃｈトランジスタ３０１Ａがクリティカルパス
を構成する。
ィカルパス この動作には、ドライバ３００，３０１，３０９が関与
する。図９より、ブロック選択信号Ｂｌｏｃｋはメイン
ワード線選択信号Ｍａｉｎよりも時間的に前に確定して
いるので、ドライバ３０１ではブロック選択信号／Ｂｌ
ｏｃｋを入力してメインワード線ＭＷＬをＨレベルに駆
動するＰｃｈトランジスタ３０１Ａがクリティカルパス
を構成する。
【００８３】ドライバ３０９では、ブロック選択信号／
Ｂｌｏｃｋを入力して行アドレスＲＡをＨレベルに駆動
するＰｃｈトランジスタ３０９Ａがクリティカルパスを
構成する。ドライバ３００では、メインワード線ＭＷＬ
により駆動されるＮｃｈトランジスタ３００Ｃと、この
トランジスタによりゲートが駆動されるＰｃｈトランジ
スタ３００Ｄがクリティカルパスを構成する。
Ｂｌｏｃｋを入力して行アドレスＲＡをＨレベルに駆動
するＰｃｈトランジスタ３０９Ａがクリティカルパスを
構成する。ドライバ３００では、メインワード線ＭＷＬ
により駆動されるＮｃｈトランジスタ３００Ｃと、この
トランジスタによりゲートが駆動されるＰｃｈトランジ
スタ３００Ｄがクリティカルパスを構成する。
【００８４】（ｂ）ビット線をプリチャージする動作の
クリティカルパス この動作には、ドライバ３０３が関与する。図９より、
ブロック選択信号Ｂｌｏｃｋはプリチャージ信号ＰＣよ
りも前に確定しているので、ドライバ３０３ではブロッ
ク選択信号Ｂｌｏｃｋを入力するＮｃｈトランジスタ３
０３Ｅと、これによりゲートが駆動されるＰｃｈトラン
ジスタ３０３Ａがクリティカルパスを構成する。
クリティカルパス この動作には、ドライバ３０３が関与する。図９より、
ブロック選択信号Ｂｌｏｃｋはプリチャージ信号ＰＣよ
りも前に確定しているので、ドライバ３０３ではブロッ
ク選択信号Ｂｌｏｃｋを入力するＮｃｈトランジスタ３
０３Ｅと、これによりゲートが駆動されるＰｃｈトラン
ジスタ３０３Ａがクリティカルパスを構成する。
【００８５】（ｃ）センスアンプを活性化してデータを
増幅する動作のクリティカルパス この動作には、ドライバ３０５，３０６が関与する。ド
ライバ３０５では、ブロック選択信号Ｂｌｏｃｋを入力
するＮｃｈトランジスタ３０５Ｄと、これによりゲート
が駆動されるＰｃｈトランジスタ３０５Ｅがクリティカ
ルパスを構成する。また、ドライバ３０６では、ブロッ
ク選択信号／Ｂｌｏｃｋを入力するＰｃｈトランジスタ
３０６Ａと、これによりゲートが駆動されるＮｃｈトラ
ンジスタ３０６Ｅがクリティカルパスを構成する。
増幅する動作のクリティカルパス この動作には、ドライバ３０５，３０６が関与する。ド
ライバ３０５では、ブロック選択信号Ｂｌｏｃｋを入力
するＮｃｈトランジスタ３０５Ｄと、これによりゲート
が駆動されるＰｃｈトランジスタ３０５Ｅがクリティカ
ルパスを構成する。また、ドライバ３０６では、ブロッ
ク選択信号／Ｂｌｏｃｋを入力するＰｃｈトランジスタ
３０６Ａと、これによりゲートが駆動されるＮｃｈトラ
ンジスタ３０６Ｅがクリティカルパスを構成する。
【００８６】（ｄ）カラムスイッチを導通させる動作の
クリティカルパス この動作には、ドライバ３０８が関与し、ブロック選択
信号Ｂｌｏｃｋを入力するＮｃｈトランジスタ３０８Ｃ
と、これによりゲートが駆動されるＰｃｈトランジスタ
３０８Ｄがクリティカルパスを構成する。
クリティカルパス この動作には、ドライバ３０８が関与し、ブロック選択
信号Ｂｌｏｃｋを入力するＮｃｈトランジスタ３０８Ｃ
と、これによりゲートが駆動されるＰｃｈトランジスタ
３０８Ｄがクリティカルパスを構成する。
【００８７】この実施の形態２によれば、非クリティカ
ルパスに関与するＭＯＳトランジスタとして、高いゲー
ト閾値電圧を有するトランジスタを用い、クリティカル
パスに関与するＭＯＳトランジスタとして低いゲート閾
値電圧を有するトランジスタを用いている。これによ
り、動作速度を犠牲にすることなく、リーク電流を有効
に低減させることが可能となる。また、メモリセルアレ
イ周辺に配置された多数のドライバのリーク経路を遮断
するようにしたので、多数のリーク経路を遮断すること
ができ、従ってリーク電流を有効に低減することができ
る。
ルパスに関与するＭＯＳトランジスタとして、高いゲー
ト閾値電圧を有するトランジスタを用い、クリティカル
パスに関与するＭＯＳトランジスタとして低いゲート閾
値電圧を有するトランジスタを用いている。これによ
り、動作速度を犠牲にすることなく、リーク電流を有効
に低減させることが可能となる。また、メモリセルアレ
イ周辺に配置された多数のドライバのリーク経路を遮断
するようにしたので、多数のリーク経路を遮断すること
ができ、従ってリーク電流を有効に低減することができ
る。
【００８８】＜実施の形態３＞以下、この実施の形態３
を説明する この実施の形態３では、前述の実施の形態１の構成にお
いて、さらに、図３に示すセルアレイブロック１の電源
回路を内部チップセレクト信号ＣＳＩにより制御するこ
とにより、セルアレイブロック１でのリーク電流の低減
を図る。なお、セルアレイブロック１は、リフレッシュ
を行う際にメモリセルを選択するために用いられる多く
のドライバを有しており、従ってリフレッシュ動作に関
与する回路系に含まれるものである。
を説明する この実施の形態３では、前述の実施の形態１の構成にお
いて、さらに、図３に示すセルアレイブロック１の電源
回路を内部チップセレクト信号ＣＳＩにより制御するこ
とにより、セルアレイブロック１でのリーク電流の低減
を図る。なお、セルアレイブロック１は、リフレッシュ
を行う際にメモリセルを選択するために用いられる多く
のドライバを有しており、従ってリフレッシュ動作に関
与する回路系に含まれるものである。
【００８９】図１０に示すように、この実施の形態３で
は、前述の図８に示すドライバ３００に電源ＶＢＢＨを
供給する電源供給回路として、ダイオード４０１、Ｐｃ
ｈトランジスタ４０２、およびＣＭＯＳ構成のインバー
タ４０３とを備える。Ｐｃｈトランジスタ４０２と、イ
ンバータ４０３を構成するＭＯＳトランジスタは、ドラ
イバ３００を構成するＭＯＳトランジスタよりも、その
ゲート閾値電圧が高く設定される。また、ドライバ３０
０にグランドＶＢＢＬを与えるグランド供給回路とし
て、ダイオード４０４およびＮｃｈトランジスタ４０５
とを備え、このＮｃｈトランジスタのゲート閾値電圧も
高く設定される。
は、前述の図８に示すドライバ３００に電源ＶＢＢＨを
供給する電源供給回路として、ダイオード４０１、Ｐｃ
ｈトランジスタ４０２、およびＣＭＯＳ構成のインバー
タ４０３とを備える。Ｐｃｈトランジスタ４０２と、イ
ンバータ４０３を構成するＭＯＳトランジスタは、ドラ
イバ３００を構成するＭＯＳトランジスタよりも、その
ゲート閾値電圧が高く設定される。また、ドライバ３０
０にグランドＶＢＢＬを与えるグランド供給回路とし
て、ダイオード４０４およびＮｃｈトランジスタ４０５
とを備え、このＮｃｈトランジスタのゲート閾値電圧も
高く設定される。
【００９０】ここで、ダイオード４０１のアノードは電
源に接続され、そのカソードは電源配線（ＶＢＢＨ）に
接続される。Ｐｃｈトランジスタ４０２のソースは電源
に接続され、そのドレインは電源配線（ＶＢＢＨ）に接
続される。内部チップセレクト信号ＣＳＩは、インバー
タ４０３により反転されてＰｃｈトランジスタ４０２の
ゲートに与えられる。
源に接続され、そのカソードは電源配線（ＶＢＢＨ）に
接続される。Ｐｃｈトランジスタ４０２のソースは電源
に接続され、そのドレインは電源配線（ＶＢＢＨ）に接
続される。内部チップセレクト信号ＣＳＩは、インバー
タ４０３により反転されてＰｃｈトランジスタ４０２の
ゲートに与えられる。
【００９１】一方、ダイオード４０４のアノードはグラ
ンド配線（ＶＢＢＬ）に接続され、そのカソードはグラ
ンドに接続される。Ｎｃｈトランジスタ４０５のソース
はグランドに接続され、そのドレインはグランド配線
（ＶＢＢＬ）に接続される。内部チップセレクト信号Ｃ
ＳＩは、Ｎｃｈトランジスタ４０５のゲートに与えられ
る。なお、図１０では、ドライバ３００を１つしか示し
ていないが、このドライバはブロックの数だけ同一の電
源配線（ＶＢＢＨ）およびグランド配線（ＶＢＢＬ）に
接続され、またワード線に対応づけて各行に設けられて
いる。
ンド配線（ＶＢＢＬ）に接続され、そのカソードはグラ
ンドに接続される。Ｎｃｈトランジスタ４０５のソース
はグランドに接続され、そのドレインはグランド配線
（ＶＢＢＬ）に接続される。内部チップセレクト信号Ｃ
ＳＩは、Ｎｃｈトランジスタ４０５のゲートに与えられ
る。なお、図１０では、ドライバ３００を１つしか示し
ていないが、このドライバはブロックの数だけ同一の電
源配線（ＶＢＢＨ）およびグランド配線（ＶＢＢＬ）に
接続され、またワード線に対応づけて各行に設けられて
いる。
【００９２】次に、この実施の形態の動作を説明する。
内部チップセレクト信号ＣＳＩがＨレベルであり、スタ
ンバイモードにおいてリフレッシュ動作状態にある場
合、Ｐｃｈトランジスタ４０２のゲートにＬレベルが与
えられ、このトランジスタがオン状態に制御される。一
方のＮｃｈトランジスタ４０５のゲートにはＨレベルの
内部チップセレクト信号ＣＳＩが与えられるので、この
トランジスタもオン状態になる。従って、Ｐｃｈトラン
ジスタ４０２およびＮｃｈトランジスタ４０５を介して
電源およびグランドがドライバ３００に供給され、この
ドライバが動作する。
内部チップセレクト信号ＣＳＩがＨレベルであり、スタ
ンバイモードにおいてリフレッシュ動作状態にある場
合、Ｐｃｈトランジスタ４０２のゲートにＬレベルが与
えられ、このトランジスタがオン状態に制御される。一
方のＮｃｈトランジスタ４０５のゲートにはＨレベルの
内部チップセレクト信号ＣＳＩが与えられるので、この
トランジスタもオン状態になる。従って、Ｐｃｈトラン
ジスタ４０２およびＮｃｈトランジスタ４０５を介して
電源およびグランドがドライバ３００に供給され、この
ドライバが動作する。
【００９３】これに対し、内部チップセレクト信号ＣＳ
ＩがＬレベルであり、リフレッシュ動作のインターバル
期間にある場合、Ｐｃｈトランジスタ４０２およびＮｃ
ｈトランジスタ４０５がオフ状態となる。この場合、電
源ＶＢＢＨは、電源電位よりもダイオード４０１の障壁
電位Ｖｆ分だけ降下した電位にクランプされる。一方、
グランドＶＢＢＬは、グランド電位よりもダイオード４
０４の障壁電位Ｖｆ分だけ上昇した電位にクランプされ
る。
ＩがＬレベルであり、リフレッシュ動作のインターバル
期間にある場合、Ｐｃｈトランジスタ４０２およびＮｃ
ｈトランジスタ４０５がオフ状態となる。この場合、電
源ＶＢＢＨは、電源電位よりもダイオード４０１の障壁
電位Ｖｆ分だけ降下した電位にクランプされる。一方、
グランドＶＢＢＬは、グランド電位よりもダイオード４
０４の障壁電位Ｖｆ分だけ上昇した電位にクランプされ
る。
【００９４】このように、電源ＶＢＢＨおよびグランド
ＶＢＢＬをクランプすることにより、電源バンプやカッ
プリングなどのノイズによる動作電流の発生を防止し、
このノイズによるリフレッシュ毎の充放電電流の発生を
防止する。また、このようにクランプすることにより、
ドライバ３００の内部ノードの電位が安定化され、ワー
ド線ＷＬの誤選択を防止できる。
ＶＢＢＬをクランプすることにより、電源バンプやカッ
プリングなどのノイズによる動作電流の発生を防止し、
このノイズによるリフレッシュ毎の充放電電流の発生を
防止する。また、このようにクランプすることにより、
ドライバ３００の内部ノードの電位が安定化され、ワー
ド線ＷＬの誤選択を防止できる。
【００９５】ここで、内部チップセレクト信号ＣＳＩが
Ｌレベルの場合、Ｐｃｈトランジスタ４０２およびＮｃ
ｈトランジスタ４０５が共にオフ状態になるが、これら
のトランジスタのゲート閾値電圧が高く設定され、これ
らのトランジスタのサブスレッショルド電流が抑えられ
ているので、セルアレイブロック内のドライバ３００と
電源およびグランドとの間のリーク経路が有効に遮断さ
れる。従って、このドライバ３００のリーク電流を有効
に低減できる。
Ｌレベルの場合、Ｐｃｈトランジスタ４０２およびＮｃ
ｈトランジスタ４０５が共にオフ状態になるが、これら
のトランジスタのゲート閾値電圧が高く設定され、これ
らのトランジスタのサブスレッショルド電流が抑えられ
ているので、セルアレイブロック内のドライバ３００と
電源およびグランドとの間のリーク経路が有効に遮断さ
れる。従って、このドライバ３００のリーク電流を有効
に低減できる。
【００９６】この実施の形態３によれば、大きなリーク
電流の発生源であるセルアレイブロックと電源およびグ
ランドとの間のリーク経路を遮断するようにしたので、
リフレッシュに関与する回路系のリーク電流を極めて有
効に低減することができる。また、ダイオードで電源配
線とグランド配線の電位をクランプするようにしたの
で、リーク経路が遮断された状態にあっても回路状態が
安定化され、不要な動作電流が発生せず、しかも誤動作
を防止できる。
電流の発生源であるセルアレイブロックと電源およびグ
ランドとの間のリーク経路を遮断するようにしたので、
リフレッシュに関与する回路系のリーク電流を極めて有
効に低減することができる。また、ダイオードで電源配
線とグランド配線の電位をクランプするようにしたの
で、リーク経路が遮断された状態にあっても回路状態が
安定化され、不要な動作電流が発生せず、しかも誤動作
を防止できる。
【００９７】以上、この発明の実施の形態１ないし３を
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
実施の形態１に係る図５に示す構成では、インバータ３
０Ａ〜３０Ｃからなる遅延回路（インバータ列）に加え
て、否定的論理積ゲート３０Ｄおよびインバータ３０Ｅ
のリーク経路をも遮断するようにしたが、これに限定さ
れることなく、遅延回路を構成するインバータ３０Ａ〜
３０Ｃのリーク経路のみを遮断するように構成してもよ
い。これにより、リーク経路が多く存在するインバータ
列のリーク電流を有効に低減できる。また、これによ
り、内部チップセレクト信号ＣＳＩの負荷を軽くするこ
とができ、従って制御上のタイミングマージンを確保し
やすくなる。
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
実施の形態１に係る図５に示す構成では、インバータ３
０Ａ〜３０Ｃからなる遅延回路（インバータ列）に加え
て、否定的論理積ゲート３０Ｄおよびインバータ３０Ｅ
のリーク経路をも遮断するようにしたが、これに限定さ
れることなく、遅延回路を構成するインバータ３０Ａ〜
３０Ｃのリーク経路のみを遮断するように構成してもよ
い。これにより、リーク経路が多く存在するインバータ
列のリーク電流を有効に低減できる。また、これによ
り、内部チップセレクト信号ＣＳＩの負荷を軽くするこ
とができ、従って制御上のタイミングマージンを確保し
やすくなる。
【００９８】また、上述の実施の形態１に係る図３に示
す構成では、Ｎｃｈトランジスタ３Ｃ，４Ｂにより、比
較器３Ａ，４Ａのリーク経路を遮断するものとしたが、
これに限定されることなく、例えば小さなリーク経路を
残しておき、これら比較器のパワーをゼロにするのでは
なく、パワーを小さく抑えるに留めておくようにしても
よい。具体例としては、Ｎｃｈトランジスタ３Ｃと並列
に、このトランジスタのリーク電流（サブスレッショル
ド電流）の１０倍程度のリーク電流を発生するＮｃｈト
ランスタを設ける。
す構成では、Ｎｃｈトランジスタ３Ｃ，４Ｂにより、比
較器３Ａ，４Ａのリーク経路を遮断するものとしたが、
これに限定されることなく、例えば小さなリーク経路を
残しておき、これら比較器のパワーをゼロにするのでは
なく、パワーを小さく抑えるに留めておくようにしても
よい。具体例としては、Ｎｃｈトランジスタ３Ｃと並列
に、このトランジスタのリーク電流（サブスレッショル
ド電流）の１０倍程度のリーク電流を発生するＮｃｈト
ランスタを設ける。
【００９９】このように小さなリーク経路を形成するこ
とにより、リーク電流を小さく抑えながら、しかもイン
ターバル期間が短い場合に比較器の動作を安定化するこ
とができる。なお、上述の小さなリーク経路（例えばＮ
ｃｈトランジスタ３Ｃのリーク電流の１０倍程度のリー
ク経路）を形成する方法としては、Ｎｃｈトランジスタ
３Ｃと並列接続されたＮｃｈトランジスタのゲートに適
切な中間電位を印加する方法がある。
とにより、リーク電流を小さく抑えながら、しかもイン
ターバル期間が短い場合に比較器の動作を安定化するこ
とができる。なお、上述の小さなリーク経路（例えばＮ
ｃｈトランジスタ３Ｃのリーク電流の１０倍程度のリー
ク経路）を形成する方法としては、Ｎｃｈトランジスタ
３Ｃと並列接続されたＮｃｈトランジスタのゲートに適
切な中間電位を印加する方法がある。
【０１００】また、上述した各実施の形態による半導体
記憶装置は、単一のチップ上に形成されている形態であ
って良いのはもちろんであるが、回路全体が幾つかの機
能ブロックに分割されていて、各機能ブロックが別々の
チップに搭載された混載ＩＣ（集積回路）として実現さ
れていてもよい。従って、例えばメモリチップの外部に
設けたコントロールチップから各種の制御信号をメモリ
チップへ供給するような構成も、この発明の概念に含ま
れる。
記憶装置は、単一のチップ上に形成されている形態であ
って良いのはもちろんであるが、回路全体が幾つかの機
能ブロックに分割されていて、各機能ブロックが別々の
チップに搭載された混載ＩＣ（集積回路）として実現さ
れていてもよい。従って、例えばメモリチップの外部に
設けたコントロールチップから各種の制御信号をメモリ
チップへ供給するような構成も、この発明の概念に含ま
れる。
【０１０１】
【発明の効果】この発明によれば、以下の効果を得るこ
とができる。即ち、リフレッシュ動作のインターバル期
間において該リフレッシュ動作に関与する回路系と電源
またはグランドとの間のリーク経路を遮断するリーク遮
断手段を備えたので、リフレッシュ動作に関与する回路
系の消費電流を有効に低減することができる。
とができる。即ち、リフレッシュ動作のインターバル期
間において該リフレッシュ動作に関与する回路系と電源
またはグランドとの間のリーク経路を遮断するリーク遮
断手段を備えたので、リフレッシュ動作に関与する回路
系の消費電流を有効に低減することができる。
【０１０２】また、前記リーク遮断手段として、リーク
経路に介挿されたスイッチ回路と、インターバル期間に
おいてスイッチ回路をオフ状態に制御する制御回路とを
備えたので、インターバル期間においてリフレッシュ動
作に関与する回路系と電源またはグランドとの間のリー
ク経路を遮断することができる。
経路に介挿されたスイッチ回路と、インターバル期間に
おいてスイッチ回路をオフ状態に制御する制御回路とを
備えたので、インターバル期間においてリフレッシュ動
作に関与する回路系と電源またはグランドとの間のリー
ク経路を遮断することができる。
【０１０３】また、スイッチ回路が、リフレッシュ動作
に関与する回路系を構成するトランジスタよりも高いゲ
ート閾値電圧を有するＭＯＳトランジスタから構成され
たので、リーク経路を有効に遮断することができる。ま
た、前記リフレッシュ動作に関与する回路系の電源電圧
を低電圧化したので、この回路系での動作電流を含む消
費電流を有効に低減することができる。
に関与する回路系を構成するトランジスタよりも高いゲ
ート閾値電圧を有するＭＯＳトランジスタから構成され
たので、リーク経路を有効に遮断することができる。ま
た、前記リフレッシュ動作に関与する回路系の電源電圧
を低電圧化したので、この回路系での動作電流を含む消
費電流を有効に低減することができる。
【０１０４】また、前記リフレッシュ動作に関与する回
路系が、低電圧化された電源電圧に応じた低いゲート閾
値電圧を有するＭＯＳトランジスタから構成されたの
で、この回路系の動作速度を犠牲にすることなく、この
回路系のリーク電流を低減することができる。
路系が、低電圧化された電源電圧に応じた低いゲート閾
値電圧を有するＭＯＳトランジスタから構成されたの
で、この回路系の動作速度を犠牲にすることなく、この
回路系のリーク電流を低減することができる。
【０１０５】また、前記リフレッシュに関与する回路系
が、クリティカルパスを構成するトランジスタとして、
高いゲート閾値電圧を有するトランジスタを備えたの
で、この回路系の動作を犠牲にすることなく、リーク電
流を有効に低減することができる。
が、クリティカルパスを構成するトランジスタとして、
高いゲート閾値電圧を有するトランジスタを備えたの
で、この回路系の動作を犠牲にすることなく、リーク電
流を有効に低減することができる。
【図１】 この発明の実施の形態１に係る半導体記憶装
置の基本的な全体構成を概略的に示すブロック図であ
る。
置の基本的な全体構成を概略的に示すブロック図であ
る。
【図２】 この発明の実施の形態１に係る半導体記憶装
置の基本的なリフレッシュ動作を説明するためのタイミ
ングチャートである。
置の基本的なリフレッシュ動作を説明するためのタイミ
ングチャートである。
【図３】 この発明の実施の形態１に係る半導体記憶装
置の特徴的な全体構成を概略的に示すブロック図であ
る。
置の特徴的な全体構成を概略的に示すブロック図であ
る。
【図４】 この発明の実施の形態１に係る制御信号回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】 この発明の実施の形態１に係る制御信号発生
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図６】 この発明の実施の形態１に係るチップセレク
ト信号／ＣＳに基づく内部チップセレクト信号ＣＳＩの
生成過程を説明するためのタイミングチャート図であ
る。
ト信号／ＣＳに基づく内部チップセレクト信号ＣＳＩの
生成過程を説明するためのタイミングチャート図であ
る。
【図７】 この発明の実施の形態１に係るタイマー信号
ＴＭ１，ＴＭ２に基づく内部チップセレクト信号ＣＳＩ
の生成過程を説明するためのタイミングチャート図であ
る。
ＴＭ１，ＴＭ２に基づく内部チップセレクト信号ＣＳＩ
の生成過程を説明するためのタイミングチャート図であ
る。
【図８】 この発明の実施の形態２に係る半導体記憶装
置の構成（セルアレイブロック）を概略的に示すブロッ
ク図である。
置の構成（セルアレイブロック）を概略的に示すブロッ
ク図である。
【図９】 この発明の実施の形態２に係る半導体記憶装
置の読み出し動作を説明するためのタイミングチャート
である。
置の読み出し動作を説明するためのタイミングチャート
である。
【図１０】 この発明の実施の形態３に係る半導体記憶
装置の構成（セルアレイブロックの電源供給回路および
グランド供給回路）を示す図である。
装置の構成（セルアレイブロックの電源供給回路および
グランド供給回路）を示す図である。
【図１１】 従来技術に係るリーク電流低減のための回
路構成の一例を示す図である。
路構成の一例を示す図である。
１０１ アドレス入力系 １０２ アドレス遷移検出回路 １０３ アドレスマルチプレクサ １０６ ロウデコーダ １０７ メモリセルアレイ １７１ センスアンプ １７２ カラムデコーダ １０８Ｇ リフレッシュタイマー回路 １０８Ｈ リフレッシュコントロール回路 １０８Ｊ リフレッシュアドレス発生回路 １０９ 内部パルス発生回路 １ セルアレイブロック ２ 制御信号回路 ２０１，２０２ 入力バッファ ２０３ アドレス遷移検出回路 ２０４ インバータ ２０５ 論理積ゲート ２０６ アドレスマルチプレクサ ２０７ タイマー回路 ２０８ タイミング信号発生回路 ２０９ リフレッシュアドレスカウンタ ２１０ ＣＳＩ生成回路 ２１１ 制御信号発生回路 ２０７Ａ リングオシレータ ２０７Ｂ インバータ列 ２０７Ｃ 否定的論理和ゲート ２１０Ａ インバータ列 ２１０Ｂ 否定的論理積ゲート ２１０Ｃトランスファゲート ２１０Ｄ インバータ ２１０Ｅ Ｐｃｈトランジスタ ３ 内部降圧回路 ３Ａ 比較器 ３Ｂ Ｐｃｈトランジスタ ３Ｃ Ｎｃｈトランジスタ ３０ 信号発生回路 ３０Ａ，３０Ｂ，３０Ｃ，３０Ｅ インバータ ３０Ｄ 否定的論理積ゲート ３１ Ｎｃｈトランジスタ ３２ インバータ ３３ Ｐｃｈトランジスタ ３００，３０１、３０３，３０５，３０６，３０８，３
０９ ドライバ ３０２ プリチャージ回路 ３０４ センスアンプ ３０７Ａ，３０７Ｂ Ｎｃｈトランジスタ ４ ブースト回路 ４Ａ 比較器 ４Ｂ Ｎｃｈトランジスタ ４Ｃ リングオシレータ ４Ｄ チャージポンプ ＭＣ メモリセル
０９ ドライバ ３０２ プリチャージ回路 ３０４ センスアンプ ３０７Ａ，３０７Ｂ Ｎｃｈトランジスタ ４ ブースト回路 ４Ａ 比較器 ４Ｂ Ｎｃｈトランジスタ ４Ｃ リングオシレータ ４Ｄ チャージポンプ ＭＣ メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲葉 秀雄 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B011 EB01 LL01 5M024 AA02 AA06 BB22 BB30 BB39 DD85 DD87 EE05 EE23 EE29 FF02 FF04 FF12 FF13 FF30 GG01 HH03 KK22 LL01 PP01 PP02 PP03 PP07
Claims (7)
- 【請求項１】 複数の動作モードにわたってタイミング
上の整合性を保ちながらメモリセルの記憶データを自発
的にリフレッシュすると共に、外部から非同期でアクセ
ス可能に構成された半導体記憶装置であって、 リフレッシュ動作のインターバル期間において該リフレ
ッシュ動作に関与する回路系と電源またはグランドとの
間のリーク経路を遮断するリーク遮断手段を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 前記リーク遮断手段は、 前記リーク経路に介挿されたスイッチ回路と、 前記インターバル期間において前記スイッチ回路をオフ
状態に制御する制御回路と、 を備えたことを特徴とする請求項１に記載された半導体
記憶装置。 - 【請求項３】 前記スイッチ回路は、 前記リフレッシュ動作に関与する回路系を構成するトラ
ンジスタよりも高いゲート閾値電圧を有するＭＯＳトラ
ンジスタから構成されたことを特徴とする請求項２に記
載された半導体記憶装置。 - 【請求項４】 前記リフレッシュ動作に関与する回路系
は、 電源電圧が低電圧化されたことを特徴とする請求項１な
いし３の何れかに記載された半導体記憶装置。 - 【請求項５】 前記リフレッシュ動作に関与する回路系
は、 前記低電圧化された電源電圧に応じた低いゲート閾値電
圧を有するＭＯＳトランジスタから構成されたことを特
徴とする請求項４に記載された半導体記憶装置。 - 【請求項６】 前記リフレッシュ動作に関与する回路系
は、 クリティカルパスを構成するトランジスタとして、非ク
リティカルパスを構成するトランジスタよりも高いゲー
ト閾値電圧を有するトランジスタを備えたことを特徴と
する請求項１ないし５の何れかに記載の半導体記憶装
置。 - 【請求項７】 前記リーク遮断手段は、 スタンバイモードとアクティブモードとを切り替えるた
めのチップセレクト信号が活性状態から非活性状態に切
り替わる際に、このチップセレクト信号を遅延させて内
部チップセレクト信号を生成し、この内部チップセレク
ト信号に基づき前記リーク経路を遮断するように構成さ
れたことを特徴とする請求項１ないし６の何れかに記載
された半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170184A JP2002367369A (ja) | 2001-06-05 | 2001-06-05 | 半導体記憶装置 |
| US10/479,729 US6922371B2 (en) | 2001-06-05 | 2002-05-28 | Semiconductor storage device |
| PCT/JP2002/005169 WO2002099812A1 (fr) | 2001-06-05 | 2002-05-28 | Dispositif de stockage à semi-conducteur |
| KR10-2003-7015852A KR20040006013A (ko) | 2001-06-05 | 2002-05-28 | 반도체 기억 장치 |
| TW091112163A TW559812B (en) | 2001-06-05 | 2002-06-05 | Semiconductor memory device |
| US11/130,464 US7145830B2 (en) | 2001-06-05 | 2005-05-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170184A JP2002367369A (ja) | 2001-06-05 | 2001-06-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002367369A true JP2002367369A (ja) | 2002-12-20 |
Family
ID=19012139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001170184A Pending JP2002367369A (ja) | 2001-06-05 | 2001-06-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6922371B2 (ja) |
| JP (1) | JP2002367369A (ja) |
| KR (1) | KR20040006013A (ja) |
| TW (1) | TW559812B (ja) |
| WO (1) | WO2002099812A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005166048A (ja) * | 2003-11-26 | 2005-06-23 | Analog Devices Inc | 他用途モードプログラミングを備えた読み出し専用シリアルインタフェース |
| JP2008282474A (ja) * | 2007-05-10 | 2008-11-20 | Renesas Technology Corp | 半導体記憶装置 |
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