JP2007310963A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2007310963A
JP2007310963A JP2006139055A JP2006139055A JP2007310963A JP 2007310963 A JP2007310963 A JP 2007310963A JP 2006139055 A JP2006139055 A JP 2006139055A JP 2006139055 A JP2006139055 A JP 2006139055A JP 2007310963 A JP2007310963 A JP 2007310963A
Authority
JP
Japan
Prior art keywords
circuit
state
power supply
supply circuit
response
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006139055A
Other languages
English (en)
Other versions
JP5261888B2 (ja
Inventor
Yoshiaki Okuyama
好明 奥山
Atsushi Takeuchi
淳 竹内
Tomohiro Kawakubo
智広 川久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006139055A priority Critical patent/JP5261888B2/ja
Priority to TW096116870A priority patent/TWI348703B/zh
Priority to EP07108186A priority patent/EP1858026A1/en
Priority to US11/798,629 priority patent/US7633825B2/en
Priority to KR1020070048041A priority patent/KR100899517B1/ko
Priority to CN2007101033144A priority patent/CN101075479B/zh
Publication of JP2007310963A publication Critical patent/JP2007310963A/ja
Application granted granted Critical
Publication of JP5261888B2 publication Critical patent/JP5261888B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Dc-Dc Converters (AREA)

Abstract

【課題】本発明は、メモリコア回路がアクティブ状態でデータ書き込み動作の開始を待っている期間において、電源回路における電流の消費を削減することが可能な半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、ワード線を含むＤＲＡＭメモリコア回路と、第１の状態と第２の状態との何れか選択された一方において動作することにより所定の電源電圧を生成してＤＲＡＭメモリコア回路に供給し、第２の状態においてよりも第１の状態においての方がより大きな電流を消費する電源回路と、ＤＲＡＭメモリコア回路のワード線が活性化されてから非活性化されるまでの期間に電源回路を第１の状態から第２の状態に移行させ更に第１の状態に戻すように電源回路を制御する制御回路を含むことを特徴とする。
【選択図】図１

Description

本発明は、一般に半導体記憶装置に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）に関する。
従来から携帯電話等のある種の電子機器にはＳＲＡＭ（Static Random Access Memory）がメモリ装置として主に使用されているが、一般的にはＳＲＡＭは集積度が低く、容量を大きくするとコストが大幅に増えてしまうという問題がある。これに対してＤＲＡＭは、低コストで大記憶容量を実現するに適している。従って、ＳＲＡＭを使用したシステム構成の過去の資産を生かすために、ＳＲＡＭと互換性のあるインターフェースを備えたＳＲＡＭ互換ＤＲＡＭが用いられる。
ＤＲＡＭとＳＲＡＭとでは、制御方法が異なる点が幾つかあるが、そのような違いの１つに、データ書き込み／読み出し時におけるアドレスのタイミング規定がある。ＤＲＡＭのメモリセルは、アクセスするとデータ内容が失われてしまう破壊読出しであるので、データアクセス時にセンスアンプのデータをメモリセルに再書き込み（リストア）する処理が必要である。この再書き込み処理の最中は、アドレスを変化させて別のメモリセルにアクセスすることは許されない。
それに対してＳＲＡＭにおいては、メモリセルは基本的にフリップフロップであるので、アクセスしてもデータ内容が失われない非破壊のデータ読み出しが可能である。従って、読み出し／書き込みアクセスの対象となるメモリセル位置は、入力アドレスの変化に追従して随時変化させることが原理的には可能である。しかしながら意図していないアドレスへの意図していないデータの書き込みを防止する必要があるので、ＳＲＡＭでの書き込み動作においては、所定時間アドレスが保持されデータ入力が確定した時点で、有効なアクセスとして書き込み動作を開始するようにしている。
従って、ＳＲＡＭの動作と互換性を持たせたＤＲＡＭでは、読み出し動作についてはコマンド入力後に直ちにメモリコアに対する動作を実行し、書き込み動作については当該書き込みコマンドサイクルの終了時にメモリコアに対する動作を開始する構成とされる。具体的には、チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥが共にＬＯＷにアサートされると、これに応答して、メモリコア回路に対するブロック選択、ワード線活性化、センスアンプ活性化が実行される。その後、チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥが共にＨＩＧＨにデアサートされると、ライトイネーブル信号／ＷＥの立ち上がりエッジをトリガとして書き込みデータを確定させ、指定アドレスへの指定データの書き込み動作がメモリコア回路に対して実行される。
上記のような書き込み動作においては、ライトイネーブル信号／ＷＥがアサートされてからライトイネーブル信号／ＷＥのデアサートに応答して書き込み動作が実行されるまでの期間、メモリコア回路はアクティブ状態で待っている必要がある。またこの期間、メモリコア回路に電源電圧を供給する電源回路も同様に、アクティブ状態に設定される。
一般にＤＲＡＭでは、外部電源電圧Ｖｄｄから昇圧電圧Ｖｐｐや降圧電圧Ｖｉｉ等を生成し、メモリコア回路に供給する。昇圧電圧Ｖｐｐはワード線を駆動するため等に用いられ、降圧電圧Ｖｉｉはメモリコア回路の電源電圧として用いられる。昇圧電圧や降圧電圧を生成するためには、昇圧電圧生成回路や降圧電圧生成回路等の電源回路が使用される。
昇圧電圧生成回路は検出回路とポンプ回路とを含み、検出回路が昇圧電圧の下降を検出すると、これに応答してポンプ回路が駆動して昇圧電圧を昇圧する。検出回路は、昇圧電圧Ｖｐｐを分圧した電圧値と基準電圧Ｖｒｅｆとの差を差動増幅器により検出し、その検出結果をポンプ回路に供給する。昇圧電圧Ｖｐｐが下降すると、昇圧電圧Ｖｐｐを分圧した電圧値が基準電圧Ｖｒｅｆよりも小さくなり、これに応答してポンプ回路が駆動して、昇圧電圧Ｖｐｐを昇圧する。
差動増幅器を流れるバイアス電流は、メモリコア回路が駆動状態であるか非駆動状態であるかに応じて、適切な電流値に設定される。バイアス電流が大きければ差動増幅器の動作速度は速く、急峻な昇圧電圧Ｖｐｐの変化に応答して電位検出することができる。従ってメモリコア回路が駆動状態である場合には、バイアス電流を大きくして電源回路の応答速度を十分に高くする。またメモリコア回路が非駆動状態である場合には、バイアス電流を小さくして無駄な電流消費を削減する。
或いは、応答速度及び消費電流が異なる２つの検出器（差動増幅器）を設ける構成としてもよい。メモリコア回路が駆動状態である場合には、応答速度が早く消費電流が大きい検出器を用いて、電源回路の応答速度を十分に高くする。またメモリコア回路が非駆動状態である場合には、応答速度が遅く消費電流が小さい検出器を用いて、無駄な電流消費を削減する。
前述のように、ＳＲＡＭ互換ＤＲＡＭの書き込み動作においては、ライトイネーブル信号／ＷＥがアサートされてからライトイネーブル信号／ＷＥのデアサートに応答して書き込み動作が実行されるまでの期間、メモリコア回路に電源電圧を供給する電源回路はアクティブ状態に設定される。即ち、メモリコア回路のメモリセルに対する書き込み動作が実行されることなく待ち状態である期間において、メモリコア回路に電源電圧を供給する電源回路がアクティブ状態に設定され、無駄な電流が消費されることになる。コマンドサイクルがロングサイクルであり、ライトイネーブル信号／ＷＥのアサートからデアサートまでの間隔が比較的長い場合であっても、実際に書き込みが開始されるまでの長期間、電源回路によって電流が消費され続けることになる。
特開平０７−１０５６８２号公報
以上を鑑みて本発明は、メモリコア回路がアクティブ状態でデータ書き込み動作の開始を待っている期間において、電源回路における電流の消費を削減することが可能な半導体記憶装置を提供することを目的とする。
半導体記憶装置は、ワード線を含むＤＲＡＭメモリコア回路と、第１の状態と第２の状態との何れか選択された一方において動作することにより所定の電源電圧を生成して該ＤＲＡＭメモリコア回路に供給し、該第２の状態においてよりも該第１の状態においての方がより大きな電流を消費する電源回路と、該ＤＲＡＭメモリコア回路の該ワード線が活性化されてから非活性化されるまでの期間に該電源回路を該第１の状態から該第２の状態に移行させ更に該第１の状態に戻すように該電源回路を制御する制御回路を含むことを特徴とする。
本発明の少なくとも１つの実施例によれば、メモリコア回路が動作中であっても、ワード線が活性化されてデータ書き込み待ちの状態になると、電源回路をアクティブ状態からスタンバイ状態に推移させるので、消費電力の削減を図ることができる。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による半導体記憶装置の構成の一例を示す図である。図１の半導体記憶装置１０は、コア制御回路１１、メモリコア回路１２、状態検出回路１３、電源回路１４、及び入出力バッファ１５を含む。
コア制御回路１１は、パッドを介して外部からアドレス信号Ａ０乃至Ａ２０とコントロール信号／ＣＥ１、／ＯＥ、及び／ＷＥを受け取る。／ＣＥ１、／ＯＥ、及び／ＷＥはそれぞれ、チップイネーブル信号、アウトプットイネーブル信号、及びライトイネーブル信号である。コア制御回路１１は、これらのアドレス信号及びコントロール信号をデコードし、デコード結果に基づいて種々の制御信号ｒｒｚ、ｗｌｚ、ｓａｅｚ、ｒｓｔｒｚ、ｃｌｐｚ、ｒｅａｄｚ、ｗｒｉｔｅｚ、ｒｅｆｚを生成する。これらの制御信号は、メモリコア回路１２及び状態検出回路１３に供給される。
メモリコア回路１２は、メモリアレイ、ローデコーダ、コラムデコーダ等を含む。コラムデコーダは、外部から供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。ローデコーダは、外部から供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を活性化する。
活性化されたワード線ＷＬに接続されるメモリセルＭＣ（メモリ容量）のデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線ＣＬにより選択され、入出力バッファ１５を介して半導体記憶装置外部に出力される。書き込み動作の場合、半導体記憶装置外部から入出力バッファ１５を介して書き込みデータが供給され、活性化されたコラム選択線ＣＬにより選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線ＷＬに接続されるメモリセルに書き込まれる。
状態検出回路１３は、コア制御回路１１が生成する制御信号に基づいて、電源回路活性化信号ｐｏｗａｃｔｚを生成する。電源回路活性化信号ｐｏｗａｃｔｚは電源回路１４に供給される。
電源回路１４は、電源回路活性化信号ｐｏｗａｃｔｚのＨＩＧＨ（アサート状態）に応答してアクティブ状態となる。また電源回路活性化信号ｐｏｗａｃｔｚのＬＯＷ（デアサート状態）に応答してスタンバイ状態となる。電源回路１４は、アクティブ状態及びスタンバイ状態の両方の状態において、昇圧電位ＶＰＰ、昇圧電位ＶＯＯ、及び負電位ＶＮＮを生成してメモリコア回路１２に供給する。
図１の半導体記憶装置１０は、ＳＲＡＭ互換のインターフェースを提供するものである。半導体記憶装置１０は、読み出し動作についてはコマンド入力後に直ちにメモリコアに対する動作を実行し、書き込み動作については当該書き込みコマンドサイクルの終了時にメモリコアに対する動作を開始する。具体的には、チップイネーブル信号／ＣＥ１及びライトイネーブル信号／ＷＥが共にＬＯＷにアサートされると、これに応答して、メモリコア回路１２に対するブロック選択、ワード線活性化、センスアンプ活性化が実行される。その後、チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥが共にＨＩＧＨにデアサートされると、ライトイネーブル信号／ＷＥの立ち上がりエッジをトリガとして書き込みデータを確定させ、指定アドレスへの指定データの書き込み動作がメモリコア回路１２に対して実行される。
上記のような書き込み動作において、ライトイネーブル信号／ＷＥのアサートに応答してメモリコア回路１２の書き込み準備が完了しプリチャージ可能状態となってから、ライトイネーブル信号／ＷＥのデアサートに応答して実際の書き込み動作が実行されるまでの期間、メモリコア回路は電流を消費しない。本発明では、メモリコア回路１２の書き込み準備が完了してプリチャージ可能状態となると、実際の書き込み動作が開始されるまでの間、電源回路１４をスタンバイ状態として電源回路１４における消費電流を削減する。その後、実際の書き込み動作が開始されると、電源回路１４をアクティブ状態とする。
図２は、電源回路１４の構成の一例を示す図である。図２に示す電源回路１４は昇圧電位ＶＰＰを生成する部分であり、アクティブ用検出器２１、スタンバイ用検出器２２、アクティブ用オシレータ２３、スタンバイ用オシレータ２４、オシレータセレクタ２５、及びポンプ回路２６を含む。
アクティブ用検出器２１及びスタンバイ用検出器２２は、昇圧電位ＶＰＰを監視して、昇圧電位ＶＰＰが所定の電位よりも小さくなると検出器出力をアサートする。アクティブ用オシレータ２３及びスタンバイ用オシレータ２４は、アクティブ用検出器２１及びスタンバイ用検出器２２のそれぞれの検出器出力がアサートされると、発振動作を行い発振信号ｏｓｃａ及びｏｓｃｂをそれぞれ出力する。オシレータセレクタ２５は、電源回路活性化信号ｐｏｗａｃｔｚがＨＩＧＨの時に発振信号ｏｓｃａを選択してポンプ回路２６に供給し、電源回路活性化信号ｐｏｗａｃｔｚがＬＯＷの時に発振信号ｏｓｃｂを選択してポンプ回路２６に供給する。
ポンプ回路２６は、オシレータセレクタ２５から供給される発振信号に基づいて、外部電源電圧Ｖｄｄによる容量への充放電を繰り返しながら、外部電源電圧Ｖｄｄにより容量の蓄積電荷の電圧を押し上げる効果により、外部電源電圧Ｖｄｄよりも高い昇圧電位ＶＰＰを生成する。生成された昇圧電位ＶＰＰはメモリコア回路１２に供給され、例えばワード線ＷＬの活性化電位として使用される。
アクティブ用検出器２１はスタンバイ用検出器２２よりも検出速度が速く且つ消費電流が大きい。即ち例えば、アクティブ用検出器２１及びスタンバイ用検出器２２の各々は、昇圧電位ＶＰＰを分圧した値と基準電圧とを比較する差動増幅器を含み、差動増幅器を流れるバイアス電流量が、アクティブ用検出器２１とスタンバイ用検出器２２とで異なるよう構成されてよい。アクティブ用オシレータ２３はスタンバイ用オシレータ２４よりも発振周期が短く且つ消費電流が大きい。
スタンバイ用検出器２２及びスタンバイ用オシレータ２４は常時動作していてよい。アクティブ用検出器２１及びアクティブ用オシレータ２３は、電源回路活性化信号ｐｏｗａｃｔｚがＨＩＧＨの時にのみ動作する。
従って、電源回路活性化信号ｐｏｗａｃｔｚがＨＩＧＨの時には、アクティブ用検出器２１及びアクティブ用オシレータ２３が動作し、発振周期が短い発振信号ｏｓｃａがオシレータセレクタ２５により選択されてポンプ回路２６に供給される。このようにして、電源回路活性化信号ｐｏｗａｃｔｚがＨＩＧＨの時には、昇圧電位ＶＰＰの低下を迅速に検出し、高い周波数でのポンプ動作により昇圧電位ＶＰＰを急速に上昇させ、昇圧電位ＶＰＰを所望の電位に直ちに回復することができる。但しこの場合、アクティブ用検出器２１及びアクティブ用オシレータ２３が動作することで、大きな電流が消費される。
逆に電源回路活性化信号ｐｏｗａｃｔｚがＬＯＷの時には、アクティブ用検出器２１及びアクティブ用オシレータ２３は動作しない。このとき、発振周期が長い発振信号ｏｓｃｂがオシレータセレクタ２５により選択されてポンプ回路２６に供給される。このようにして、電源回路活性化信号ｐｏｗａｃｔｚがＬＯＷの時には、昇圧電位ＶＰＰの低下を比較的ゆっくりと検出し、低い周波数でのポンプ動作により昇圧電位ＶＰＰを比較的ゆっくりと上昇させ、昇圧電位ＶＰＰを所望の電位に回復する。但しこの場合、アクティブ用検出器２１及びアクティブ用オシレータ２３が動作しないので、電流消費は比較的小さくてすむ。
図２に示すのと同様の構成が、昇圧電位ＶＯＯ及び負電位ＶＮＮのそれぞれに対して設けられてよい。即ち、昇圧電位ＶＯＯ及び負電位ＶＮＮについても、電源回路１４をアクティブ状態とスタンバイ状態とに切り替えて動作させてよい。このような構成により、状況に応じて、電流消費を小さくしたり或いは高い応答速度を実現したりすることが可能となる。
図３は、状態検出回路１３の構成の一例を示す図である。図３に示す状態検出回路１３は、パルス発生回路３１、遅延回路３２、ＮＯＲ回路３３乃至３６、ＮＡＮＤ回路３７乃至３８、及びインバータ３９を含む。状態検出回路１３へ入力される各種制御信号ｓａｅｚ、ｃｌｐｚ、ｒｅａｄｚ、ｗｒｉｔｅｚ、ｒｅｆｚは、コア制御回路１１により生成される信号である。信号ｓａｅｚはセンスアンプを活性化させる時にＨＩＧＨになる信号であり、信号ｃｌｐｚはコラム選択線を活性化する時にＨＩＧＨになる信号であり、信号ｒｅａｄｚは読み出し動作の場合にメモリコア回路１２の動作期間中にＨＩＧＨである信号であり、信号ｗｒｉｔｅｚは書き込み動作の場合にメモリコア回路１２の動作期間中にＨＩＧＨである信号であり、信号ｒｅｆｚはリフレッシュ動作の場合にメモリコア回路１２の動作期間中にＨＩＧＨである信号である。また信号ｓｔｔｚは、初期化信号であり、半導体記憶装置１０の電源投入時にＨＩＧＨパルスとして生成される。
図４は、パルス発生回路３１の入出力を示す波形図である。図４に示すように、パルス発生回路３１は、入力信号の立ち下りエッジに応答してＨＩＧＨパルスを生成する。図５は、遅延回路３２の入出力を示す波形図である。図５に示すように、遅延回路３２の出力は、入力信号の立ち上がりエッジに応答して直ちにＨＩＧＨになり、入力信号の立ち下りエッジに応答して所定の遅延時間後にＬＯＷになる。即ち、遅延回路３２は、入力信号の立ち下りエッジのみを遅延させて、入力信号のパルス幅を拡張するように機能する。
図３に戻り、状態検出回路１３において、ＮＯＲ回路３５及び３６からなるラッチは、初期化信号ｓｔｔｚによりＮＯＲ回路３５の出力がＬＯＷの状態をラッチしている。読み出し動作又はリフレッシュ動作の場合には、ＮＯＲ回路３３へ入力されるｒｅａｄｚ又はｒｅｆｚがＨＩＧＨとなることにより、ＮＯＲ回路３４の出力がＨＩＧＨとなり、電源回路活性化信号ｐｏｗａｃｔｚが直ちにＨＩＧＨとなる。その後、読み出し動作又はリフレッシュ動作が終了してｒｅａｄｚ又はｒｅｆｚがＬＯＷに戻ると、ＮＯＲ回路３４の出力がＬＯＷとなる。これに応答して、電源回路活性化信号ｐｏｗａｃｔｚが所定の遅延時間後にＬＯＷになる。
書き込み動作の場合には、ＮＯＲ回路３３へ入力されるｗｒｉｔｅｚのＨＩＧＨに応答して、電源回路活性化信号ｐｏｗａｃｔｚが直ちにＨＩＧＨとなる。その後、センスアンプを活性化させるために信号ｓａｅｚがＨＩＧＨになると、ＮＡＮＤ回路３８の出力がＬＯＷとなり、これに応答して、パルス発生回路３１がＨＩＧＨパルスを生成する。このＨＩＧＨパルスにより上記ラッチの状態が反転され、ＮＯＲ回路３５の出力がＨＩＧＨとなる。これに応答して、ＮＯＲ回路３４の出力がＬＯＷとなり、遅延回路３２の出力である電源回路活性化信号ｐｏｗａｃｔｚが所定の遅延時間後にＬＯＷになる。
その後、実際の書き込み動作が開始されて、コラム選択線を活性化するために信号ｃｌｐｚがＨＩＧＨになると、インバータ３９の出力がＨＩＧＨとなる。これにより上記ラッチの状態が反転され、ＮＯＲ回路３５の出力がＬＯＷとなる。これに応答して、ＮＯＲ回路３４の出力がＨＩＧＨとなり、遅延回路３２の出力である電源回路活性化信号ｐｏｗａｃｔｚが直ちにＨＩＧＨになる。
その後、メモリコア回路１２への書き込み動作が終了してｗｒｉｔｅｚがＬＯＷになる。これに応答して、ＮＯＲ回路３４の出力がＬＯＷとなり、遅延回路３２の出力である電源回路活性化信号ｐｏｗａｃｔｚが所定の遅延時間後にＬＯＷになる。
図６は、図１の半導体記憶装置１０の読み出し動作を説明するためのタイミングチャートである。図６を用いて、半導体記憶装置１０の読み出し動作について説明する。
まずチップイネーブル信号／ＣＥ１及びアウトプットイネーブル信号／ＯＥがＬＯＷになると、これに応答して、コア制御回路１１が入力信号をデコードし入力コマンドを判定する。アウトプットイネーブル信号／ＯＥがＬＯＷなので読み出し動作であると判定され、信号ｒｅａｄｚがＨＩＧＨに設定される。これに応答して、ｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１４がアクティブ状態になる。またブロック選択信号ｒｒｚがＨＩＧＨとなり、メモリコア回路１２の複数あるブロックのうちの一つが選択される。
次にｒｒｚのＨＩＧＨに応答してワード線活性化信号ｗｌｚがＨＩＧＨとなり、選択されたブロックの中の一本のワード線ＷＬが活性化される。次にｗｌｚのＨＩＧＨに応答してセンスアンプ活性化信号ｓａｅｚがＨＩＧＨとなり、選択されているブロックのセンスアンプが活性化される。次にｓａｅｚのＨＩＧＨに応答してコラム選択線活性化信号ｃｌｐｚのＨＩＧＨパルスが生成され、コラム選択線ＣＬが活性化される。コラム選択線ＣＬが活性化されたことに応答してデータがメモリコア回路１２から出力され、出力データＤＱ１乃至ＤＱ１１６が確定する。
ｓａｅｚのＨＩＧＨに応答してリストア終了信号ｒｓｔｒｚがＨＩＧＨとなる。この例では読み出し動作であるので、ｒｓｔｒｚのＨＩＧＨに応答してｗｌｚがＬＯＷとなり、ワード線ＷＬが非活性化される。次にｗｌｚのＬＯＷに応答してｓａｅｚがＬＯＷとなり、センスアンプが非活性化される。更にｓａｅｚのＬＯＷに応答してｒｒｚがＬＯＷとなり、ブロック選択が解除される。そしてｒｒｚのＬＯＷに応答してｒｅａｄｚがＬＯＷとなり、読み出しコマンドのコア動作が終了する。ｒｅａｄｚのＬＯＷに応答して、ｐｏｗａｃｔｚがＬＯＷとなり、電源回路１４はスタンバイ状態に戻る。
図７は、図１の半導体記憶装置１０の書き込み動作を説明するためのタイミングチャートである。図７を用いて、半導体記憶装置１０の書き込み動作について説明する。
まずチップイネーブル信号／ＣＥ１及びライトイネーブル信号／ＷＥがＬＯＷになると、これに応答して、コア制御回路１１が入力信号をデコードし入力コマンドを判定する。ライトイネーブル信号／ＷＥがＬＯＷなので書き込み動作であると判定され、信号ｗｒｉｔｅｚがＨＩＧＨに設定される。これに応答して、ｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１４がアクティブ状態になる。またブロック選択信号ｒｒｚがＨＩＧＨとなり、メモリコア回路１２の複数あるブロックのうちの一つが選択される。
次にｒｒｚのＨＩＧＨに応答してワード線活性化信号ｗｌｚがＨＩＧＨとなり、選択されたブロックの中の一本のワード線ＷＬが活性化される。次にｗｌｚのＨＩＧＨに応答してセンスアンプ活性化信号ｓａｅｚがＨＩＧＨとなり、選択されているブロックのセンスアンプが活性化される。
センスアンプが活性化されればコラム選択線ＣＬを活性化することができるが、書き込み動作の場合、書き込むデータが確定していないとコラム選択線ＣＬを活性化できない。図７ではロングサイクルの場合を想定しているため、データ確定（ＤＱ１−１６のｖａｌｉｄ）がｓａｅｚのＨＩＧＨへの変化よりもだいぶ後のタイミングとなっている。
ｓａｅｚのＨＩＧＨに応答してリストア終了信号ｒｓｔｒｚがＨＩＧＨとなるが、この例では書き込み動作であるので、読み出し動作の場合と異なりワード線ＷＬの非活性化は行われない。この状態では、メモリコア回路１２で消費される電流がなくなるので、ｓａｅｚのＨＩＧＨから所定の遅延時間後に信号ｐｏｗａｃｔｚをＬＯＷにすることにより、電源回路１４をスタンバイ状態にする。なおロングサイクルでない場合には、所定の遅延時間をおいてｐｏｗａｃｔｚがＬＯＷになる前にｃｌｐｚがＨＩＧＨになるので、ｐｏｗａｃｔｚがＬＯＷに変化することはなく、電源回路１４はスタンバイ状態に移行することはない。
ライトイネーブル信号／ＷＥがＨＩＧＨになるとデータが確定するので、ｃｌｐｚのＨパルスが生成され、メモリコア回路１２にデータが書き込まれる。またｃｌｐｚのＨパルスに応答してｐｏｗａｃｔｚがＨＩＧＨとなるので、電源回路１４はアクティブ状態に戻る。メモリコア回路１２に書き込んだデータのリストア量が十分になったことを示す信号ｒｓｔｒｗｚがＨＩＧＨとなると、ｗｌｚがＬＯＷとなり、ワード線ＷＬが非活性化される。
次にｗｌｚのＬＯＷに応答してｓａｅｚがＬＯＷとなり、センスアンプが非活性化される。またｓａｅｚのＬＯＷに応答してｒｒｚがＬＯＷとなり、ブロック選択が解除される。そしてｒｒｚのＬＯＷに応答してｗｒｉｔｅｚがＬＯＷとなり、書き込みコマンドのコア動作が終了する。ｗｒｉｔｅｚのＬＯＷに応答してｐｏｗａｃｔｚがＬＯＷとなり、電源回路１４はスタンバイ状態に戻る。
図８は、図１の半導体記憶装置１０のリフレッシュ動作を説明するためのタイミングチャートである。図８を用いて、半導体記憶装置１０のリフレッシュ動作について説明する。
リフレッシュ動作は、半導体記憶装置１０の内部で自動的に実行するので外部コマンドの入力は必要としない。まずｒｅｆｚがＨＩＧＨになると、それに応答してｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１４がアクティブ状態になる。
またブロック選択信号ｒｒｚがＨＩＧＨとなり、メモリコア回路１２の複数あるブロックのうちの一つが選択される。次にｒｒｚのＨＩＧＨに応答してワード線活性化信号ｗｌｚがＨＩＧＨとなり、選択されたブロックの中の一本のワード線ＷＬが活性化される。次にｗｌｚのＨＩＧＨに応答してセンスアンプ活性化信号ｓａｅｚがＨＩＧＨとなり、選択されているブロックのセンスアンプが活性化される。
ｓａｅｚのＨＩＧＨに応答してリストア終了信号ｒｓｔｒｚがＨＩＧＨとなる。この例ではリフレッシュ動作であるので、ｒｓｔｒｚのＨＩＧＨに応答してｗｌｚがＬＯＷとなり、ワード線ＷＬが非活性化される。次にｗｌｚのＬＯＷに応答してｓａｅｚがＬＯＷとなり、センスアンプが非活性化される。更にｓａｅｚのＬＯＷに応答してｒｒｚがＬＯＷとなり、ブロック選択が解除される。そしてｒｒｚのＬＯＷに応答してｒｅｆｚがＬＯＷとなり、リフレッシュ動作のコア動作が終了する。ｒｅｆｚのＬＯＷに応答して、ｐｏｗａｃｔｚがＬＯＷとなり、電源回路１４はスタンバイ状態に戻る。
上記のようにして、図１の半導体記憶装置１０では、読み出し動作及びリフレッシュ動作の場合、メモリコア回路１２の動作中において電源回路１４を常時アクティブ状態とする。また書き込み動作の場合には、メモリコア回路１２が動作中であっても、ワード線及びセンスアンプが活性化されたデータ書き込み待ちの状態になると、電源回路１４をアクティブ状態からスタンバイ状態に推移させ、消費電力の削減を図る。
図９は、書き込み動作における半導体記憶装置１０、メモリコア回路１２、及び電源回路１４の状態について説明するための図である。図９に示すように、チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥが共にＬＯＷにアサートされると、これに応答して、半導体記憶装置１０、メモリコア回路１２、及び電源回路１４がスタンバイ状態（ｓｔｂ）からアクティブ状態（ａｃｔｉｖｅ）となる。アクティブ状態であるメモリコア回路１２に対するブロック選択、ワード線ＷＬ活性化、センスアンプＳＡ活性化が実行されると、メモリコア回路１２の書き込み準備が完了してプリチャージ可能状態（ワード線及びセンスアンプが活性化されデータ量が十分になった状態）になる。その後、実際の書き込み動作が開始されるまでの間、電源回路１４をスタンバイ状態（ｓｔｂ）に設定して電源回路１４における消費電流を削減する。
チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥが共にＨＩＧＨにデアサートされると、ライトイネーブル信号／ＷＥの立ち上がりエッジをトリガとして書き込みデータを確定させ、指定アドレスへの指定データの書き込み動作がメモリコア回路１２に対して実行される。この時、前述の説明のようにコラム選択線活性化信号をトリガとして、電源回路１４をアクティブ状態（ａｃｔｉｖｅ）に戻す。これにより、メモリコア回路１２に対する書き込み動作により発生する電圧変動に対して、十分な応答速度で電源回路１４が対応することができる。
上記の実施例では、本願発明をＳＲＡＭ互換のＤＲＡＭに適用する場合について説明したが、本願発明を適用可能な半導体記憶装置はＳＲＡＭ互換のＤＲＡＭに限られるものではなく、通常のＤＲＡＭであってよい。以下に、本願発明を通常のＤＲＡＭに適用する場合について説明する。
図１０は、本発明による半導体記憶装置の構成の一例を示す図である。図１０の半導体記憶装置１００はＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、コア制御回路１０１、メモリコア回路１０２、状態検出回路１０３、電源回路１０４、及び入出力バッファ１０５を含む。
コア制御回路１０１は、パッドを介して外部からアドレス信号Ａ０乃至Ａ２０、クロック信号ＣＬＫ、コントロール信号／ＲＡＳ、／ＣＡＳ、及び／ＷＥを受け取る。／ＲＡＳ、／ＣＡＳ、及び／ＷＥはそれぞれ、ロー・アドレス・ストローブ信号、コラム・アドレス・ストローブ信号、及びライトイネーブル信号である。コア制御回路１０１は、これらのアドレス信号及びコントロール信号をデコードし、デコード結果に基づいて種々の制御信号ｒｒｚ、ｗｌｚ、ｓａｅｚ、ｒｓｔｒｚ、ｃｌｐｚ、ｒａｓｚ、ｒｅｆｚを生成する。これらの制御信号は、メモリコア回路１０２及び状態検出回路１０３に供給される。
メモリコア回路１０２の構成及び動作は、図１のメモリコア回路１２と同様である。状態検出回路１０３は、コア制御回路１０１が生成する制御信号に基づいて、電源回路活性化信号ｐｏｗａｃｔｚを生成する。電源回路活性化信号ｐｏｗａｃｔｚは電源回路１０４に供給される。電源回路１０４の構成及び動作は、図１の電源回路１４と同様であり、図２に示す構成を有する。
図１１は、状態検出回路１０３の構成の一例を示す図である。図１１に示す状態検出回路１０３は、パルス発生回路１３１、遅延回路１３２、インバータ１３３、ＮＯＲ回路１３４乃至１３６、ＮＡＮＤ回路１３７及び１３８、及びインバータ１３９及び１４０を含む。状態検出回路１０３へ入力される各種制御信号ｓａｅｚ、ｃｌｐｚ、ｒａｓｚ、ｒｅｆｚは、コア制御回路１０１により生成される信号である。信号ｓａｅｚはセンスアンプを活性化させる時にＨＩＧＨになる信号であり、信号ｃｌｐｚはコラム選択線を活性化する時にＨＩＧＨになる信号であり、信号ｒａｓｚはメモリコア回路１２がアクティブ状態（ワード線ＷＬが活性化状態）の期間中にＨＩＧＨになる信号であり、信号ｒｅｆｚはリフレッシュ動作の場合にメモリコア回路１０２の動作期間中にＨＩＧＨである信号である。また信号ｓｔｔｚは、初期化信号であり、半導体記憶装置１００の電源投入時にＨＩＧＨパルスとして生成される。
パルス発生回路１３１の構成及び動作は、図３のパルス発生回路３１と同様であり、図４に示すように入力信号の立ち下りエッジに応答してＨＩＧＨパルスを出力として生成する。また遅延回路１３２の構成及び動作は、図３の遅延回路３２と同様であり、図５に示すように入力信号の立ち上がりエッジに応答して直ちに出力がＨＩＧＨになり、入力信号の立ち下りエッジに応答して所定の遅延時間後に出力がＬＯＷになる。
状態検出回路１０３において、ＮＯＲ回路１３５及び１３６からなるラッチは、初期化信号ｓｔｔｚによりＮＯＲ回路１３５の出力がＬＯＷの状態をラッチしている。リフレッシュ動作の場合には、インバータ１３３へ入力されるｒａｓｚがＨＩＧＨとなることにより、ＮＯＲ回路１３４の出力がＨＩＧＨとなり、電源回路活性化信号ｐｏｗａｃｔｚが直ちにＨＩＧＨとなる。その後、リフレッシュ動作が終了してｒａｓｚがＬＯＷに戻ると、ＮＯＲ回路１３４の出力がＬＯＷとなる。これに応答して、電源回路活性化信号ｐｏｗａｃｔｚが所定の遅延時間後にＬＯＷになる。
読み出し動作又は書き込み動作の場合には、インバータ１３３へ入力されるｒａｓｚのＨＩＧＨに応答して、電源回路活性化信号ｐｏｗａｃｔｚが直ちにＨＩＧＨとなる。その後、センスアンプを活性化させるために信号ｓａｅｚがＨＩＧＨになると、ＮＡＮＤ回路１３８の出力がＬＯＷとなり、これに応答して、パルス発生回路１３１がＨＩＧＨパルスを生成する。このＨＩＧＨパルスにより上記ラッチの状態が反転され、ＮＯＲ回路１３５の出力がＨＩＧＨとなる。これに応答して、ＮＯＲ回路１３４の出力がＬＯＷとなり、遅延回路１３２の出力である電源回路活性化信号ｐｏｗａｃｔｚが所定の遅延時間後にＬＯＷになる。
その後、メモリコア回路１２に対する読み出し又は書き込み動作が開始されて、コラム選択線を活性化するために信号ｃｌｐｚがＨＩＧＨになると、インバータ１３９の出力がＨＩＧＨとなる。これにより上記ラッチの状態が反転され、ＮＯＲ回路１３５の出力がＬＯＷとなる。これに応答して、ＮＯＲ回路１３４の出力がＨＩＧＨとなり、遅延回路１３２の出力である電源回路活性化信号ｐｏｗａｃｔｚが直ちにＨＩＧＨになる。
その後、メモリコア回路１０２への読み出し又は書き込み動作が終了してｒａｓｚがＬＯＷになる。これに応答して、ＮＯＲ回路１３４の出力がＬＯＷとなり、遅延回路１３２の出力である電源回路活性化信号ｐｏｗａｃｔｚが所定の遅延時間後にＬＯＷになる。
図１２は、図１０の半導体記憶装置１００の読み出し動作を説明するためのタイミングチャートである。図１２を用いて、半導体記憶装置１００の読み出し動作について説明する。
まず／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｈのアクティブコマンドによりメモリコア回路１２が活性化される。メモリコア回路１２の活性化時には信号ｒａｓｚがＨＩＧＨに設定される。これに応答して、ｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１０４がアクティブ状態になる。またブロック選択信号ｒｒｚがＨＩＧＨとなり、メモリコア回路１０２の複数あるブロックのうちの一つが選択される。
次にｒｒｚのＨＩＧＨに応答してワード線活性化信号ｗｌｚがＨＩＧＨとなり、選択されたブロックの中の一本のワード線ＷＬが活性化される。次にｗｌｚのＨＩＧＨに応答してセンスアンプ活性化信号ｓａｅｚがＨＩＧＨとなり、選択されているブロックのセンスアンプが活性化される。
ｓａｅｚのＨＩＧＨに応答してリストア終了信号ｒｓｔｒｚがＨＩＧＨとなる。またｓａｅｚのＨＩＧＨから所定の遅延時間後に信号ｐｏｗａｃｔｚをＬＯＷにすることにより、電源回路１０４をスタンバイ状態にする。
次に／ＲＡＳ＝Ｈ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈの読み出しコマンドにより信号ｒｅａｄｚがＨＩＧＨになる。またコラム選択線活性化信号ｃｌｐｚのＨＩＧＨパルスが生成される。このｃｌｐｚのＨＩＧＨに応答してｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１０４はアクティブ状態になる。読み出し動作中はクロック信号ＣＬＫからｃｌｐｚが生成され、次のデータをメモリコア回路１２から読み出す。
最後に、/ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌのプリチャージコマンドによりコアが非活性化される。即ち、ｗｌｚがＬＯＷとなり、ワード線ＷＬが非活性化される。次にｗｌｚのＬＯＷに応答してｓａｅｚがＬＯＷとなり、センスアンプが非活性化される。更にｓａｅｚのＬＯＷに応答してｒｒｚがＬＯＷとなり、ブロック選択が解除される。そしてｒｒｚのＬＯＷに応答してｒｅａｄｚがＬＯＷとなり、読み出しコマンドのコア動作が終了する。ｒａｓｚのＬＯＷに応答して、ｐｏｗａｃｔｚがＬＯＷとなり、電源回路１０４はスタンバイ状態に戻る。
図１３は、図１０の半導体記憶装置１００の書き込み動作を説明するためのタイミングチャートである。図１３を用いて、半導体記憶装置１００の書き込み動作について説明する。
まず／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｈのアクティブコマンドによりメモリコア回路１２が活性化される。メモリコア回路１２の活性化時には信号ｒａｓｚがＨＩＧＨに設定される。これに応答して、ｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１０４がアクティブ状態になる。またブロック選択信号ｒｒｚがＨＩＧＨとなり、メモリコア回路１０２の複数あるブロックのうちの一つが選択される。
次にｒｒｚのＨＩＧＨに応答してワード線活性化信号ｗｌｚがＨＩＧＨとなり、選択されたブロックの中の一本のワード線ＷＬが活性化される。次にｗｌｚのＨＩＧＨに応答してセンスアンプ活性化信号ｓａｅｚがＨＩＧＨとなり、選択されているブロックのセンスアンプが活性化される。
ｓａｅｚのＨＩＧＨに応答してリストア終了信号ｒｓｔｒｚがＨＩＧＨとなる。またｓａｅｚのＨＩＧＨから所定の遅延時間後に信号ｐｏｗａｃｔｚをＬＯＷにすることにより、電源回路１０４をスタンバイ状態にする。
次に／ＲＡＳ＝Ｈ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌの書き込みコマンドにより信号ｗｒｉｔｅｚがＨＩＧＨになる。またコラム選択線活性化信号ｃｌｐｚのＨＩＧＨパルスが生成される。このｃｌｐｚのＨＩＧＨに応答してｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１０４はアクティブ状態になる。書き込み動作中はクロック信号ＣＬＫからｃｌｐｚが生成され、次のデータをメモリコア回路１２に書き込む。またｃｌｐｚに応答して、メモリコア回路１２に書き込んだデータのリストア量が十分になったことを示す信号ｒｓｔｒｗｚがＨＩＧＨとなる
最後に、/ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌのプリチャージコマンドによりコアが非活性化される。即ち、ｗｌｚがＬＯＷとなり、ワード線ＷＬが非活性化される。次にｗｌｚのＬＯＷに応答してｓａｅｚがＬＯＷとなり、センスアンプが非活性化される。更にｓａｅｚのＬＯＷに応答してｒｒｚがＬＯＷとなり、ブロック選択が解除される。そしてｒｒｚのＬＯＷに応答してｗｒｉｔｅｚがＬＯＷとなり、書き込みコマンドのコア動作が終了する。ｒａｓｚのＬＯＷに応答して、ｐｏｗａｃｔｚがＬＯＷとなり、電源回路１０４はスタンバイ状態に戻る。
図１４は、図１０の半導体記憶装置１００のリフレッシュ動作を説明するためのタイミングチャートである。図１４を用いて、半導体記憶装置１００のリフレッシュ動作について説明する。
まず/ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌのリフレッシュコマンドによりｒｅｆｚ、ｒａｓｚがＨＩＧＨになる。ｒａｓｚのＨＩＧＨに応答してｐｏｗａｃｔｚがＨＩＧＨとなり、電源回路１０４がアクティブ状態になる。
またブロック選択信号ｒｒｚがＨＩＧＨとなり、メモリコア回路１２の複数あるブロックのうちの一つが選択される。次にｒｒｚのＨＩＧＨに応答してワード線活性化信号ｗｌｚがＨＩＧＨとなり、選択されたブロックの中の一本のワード線ＷＬが活性化される。次にｗｌｚのＨＩＧＨに応答してセンスアンプ活性化信号ｓａｅｚがＨＩＧＨとなり、選択されているブロックのセンスアンプが活性化される。
ｓａｅｚのＨＩＧＨに応答してリストア終了信号ｒｓｔｒｚがＨＩＧＨとなる。この例ではリフレッシュ動作であるので、ｒｓｔｒｚのＨＩＧＨに応答してｗｌｚがＬＯＷとなり、ワード線ＷＬが非活性化される。次にｗｌｚのＬＯＷに応答してｓａｅｚがＬＯＷとなり、センスアンプが非活性化される。更にｓａｅｚのＬＯＷに応答してｒｒｚがＬＯＷとなり、ブロック選択が解除される。そしてｒｒｚのＬＯＷに応答してｒｅｆｚがＬＯＷとなり、リフレッシュ動作のコア動作が終了する。ｒａｓｚのＬＯＷに応答して、ｐｏｗａｃｔｚがＬＯＷとなり、電源回路１０４はスタンバイ状態に戻る。
上記のようにして、図１０の半導体記憶装置１００では、リフレッシュ動作の場合、メモリコア回路１２の動作中において電源回路１０４を常時アクティブ状態とする。また読み出し動作及び書き込み動作の場合には、メモリコア回路１２が動作中であっても、ワード線及びセンスアンプが活性化されたデータ読み出し／データ書き込み待ちの状態になると、電源回路１０４をアクティブ状態からスタンバイ状態に推移させ、消費電力の削減を図る。このように、本願発明を適用可能な半導体記憶装置はＳＲＡＭ互換のＤＲＡＭに限られるものではなく、図１０に示すようなＤＲＡＭにも適用することができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
本発明による半導体記憶装置の構成の一例を示す図である。 電源回路の構成の一例を示す図である。 状態検出回路の構成の一例を示す図である。 パルス発生回路の入出力を示す波形図である。 遅延回路の入出力を示す波形図である。 図１の半導体記憶装置の読み出し動作を説明するためのタイミングチャートである。 図１の半導体記憶装置の書き込み動作を説明するためのタイミングチャートである。 図１の半導体記憶装置のリフレッシュ動作を説明するためのタイミングチャートである。 書き込み動作における半導体記憶装置、メモリコア回路、及び電源回路の状態について説明するための図である。 本発明による半導体記憶装置の構成の一例を示す図である。 状態検出回路の構成の一例を示す図である。 図１０の半導体記憶装置の読み出し動作を説明するためのタイミングチャートである。 図１０の半導体記憶装置の書き込み動作を説明するためのタイミングチャートである。 図１０の半導体記憶装置のリフレッシュ動作を説明するためのタイミングチャートである。
符号の説明
１０ 半導体記憶装置
１１ コア制御回路
１２ メモリコア回路
１３ 状態検出回路
１４ 電源回路
１５ 入出力バッファ
３１ パルス発生回路
３２ 遅延回路
１００ 半導体記憶装置
１０１ コア制御回路
１０２ メモリコア回路
１０３ 状態検出回路
１０４ 電源回路
１０５ 入出力バッファ
１３１ パルス発生回路
１３２ 遅延回路

Claims (10)

  1. ワード線を含むＤＲＡＭメモリコア回路と、
    第１の状態と第２の状態との何れか選択された一方において動作することにより所定の電源電圧を生成して該ＤＲＡＭメモリコア回路に供給し、該第２の状態においてよりも該第１の状態においての方がより大きな電流を消費する電源回路と、
    該ＤＲＡＭメモリコア回路の該ワード線が活性化されてから非活性化されるまでの期間に該電源回路を該第１の状態から該第２の状態に移行させ更に該第１の状態に戻すように該電源回路を制御する制御回路
    を含むことを特徴とする半導体記憶装置。
  2. 該半導体記憶装置はＳＲＡＭ互換の入出力インターフェースを有し、該制御回路は、書き込み動作において該ＤＲＡＭメモリコア回路の該ワード線が活性化されてから非活性化されるまでの期間に該電源回路を該第１の状態から該第２の状態に移行させ更に該第１の状態に戻すように該電源回路を制御するとともに、読み出し動作及びリフレッシュ動作において該ＤＲＡＭメモリコア回路の該ワード線が活性化されてから非活性化されるまでの期間に該電源回路が該第１の状態に保たれるように該電源回路を制御することを特徴とする請求項１記載の半導体記憶装置。
  3. 該制御回路は、書き込み動作及び読み出し動作において該ＤＲＡＭメモリコア回路の該ワード線が活性化されてから非活性化されるまでの期間に該電源回路を該第１の状態から該第２の状態に移行させ更に該第１の状態に戻すように該電源回路を制御するとともに、リフレッシュ動作において該ＤＲＡＭメモリコア回路の該ワード線が活性化されてから非活性化されるまでの期間に該電源回路が該第１の状態に保たれるように該電源回路を制御することを特徴とする請求項１記載の半導体記憶装置。
  4. 該電源回路は該第２の状態においてよりも該第１の状態においての方が該電源電圧の変動に対してより迅速に応答して該電源電圧をより迅速に所定値に回復するよう構成されることを特徴とする請求項１記載の半導体記憶装置。
  5. 該電源回路は、
    該電源電圧のレベルに応答して出力を変化させる検出回路と、
    該検出回路の出力に応答して発振信号を出力するオシレータ回路と、
    該オシレータ回路の発振信号に応じて該電源電圧を生成するポンプ回路
    を含み、該検出回路は該第２の状態においてよりも該第１の状態においての方がより大きな電流を消費すると共に応答速度がより速く、該オシレータ回路は該第２の状態においてよりも該第１の状態においての方がより大きな電流を消費すると共に該発振信号の発振周期がより短いことを特徴とする請求項１記載の半導体記憶装置。
  6. 該検出回路は、
    第１の電流を消費し第１の応答速度を有する第１の検出器と、
    第２の電流を消費し第２の応答速度を有する第２の検出器
    を含み、該オシレータ回路は、
    該第１の検出器の出力に応答して第１の発振信号を出力する第１のオシレータと、
    該第２の検出器の出力に応答して第２の発振信号を出力する第２のオシレータと、
    該第１の発振信号と該第２の発振信号との何れか一方を選択して出力するセレクタ
    を含むことを特徴とする請求項５記載の半導体記憶装置。
  7. 該制御回路は、該ＤＲＡＭメモリコア回路のセンスアンプを活性化するセンスアンプ活性化信号に応答して該電源回路を該第１の状態から該第２の状態に移行させることを特徴とする請求項１記載の半導体記憶装置。
  8. 該制御回路は、該センスアンプ活性化信号のアサートから所定の遅延時間後に該電源回路を該第１の状態から該第２の状態に移行させることを特徴とする請求項７記載の半導体記憶装置。
  9. 該制御回路は、該センスアンプ活性化信号のアサートから該所定の遅延時間が経過する前に該ＤＲＡＭメモリコア回路のコラム選択線を活性化するコラム選択線活性化信号が活性化されると、該電源回路を該第２の状態に移行させることなく該第１の状態に維持することを特徴とする請求項８記載の半導体記憶装置。
  10. 該制御回路は、該ＤＲＡＭメモリコア回路のコラム選択線を活性化するコラム選択線活性化信号に応答して該電源回路を該第２の状態から該第１の状態に戻すことを特徴とする請求項１記載の半導体記憶装置。
JP2006139055A 2006-05-18 2006-05-18 半導体記憶装置 Expired - Fee Related JP5261888B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006139055A JP5261888B2 (ja) 2006-05-18 2006-05-18 半導体記憶装置
TW096116870A TWI348703B (en) 2006-05-18 2007-05-11 Semiconductor memory device with reduced current consumption
EP07108186A EP1858026A1 (en) 2006-05-18 2007-05-14 Semiconductor memory device with reduced current consumption
US11/798,629 US7633825B2 (en) 2006-05-18 2007-05-15 Semiconductor memory device with reduced current consumption
KR1020070048041A KR100899517B1 (ko) 2006-05-18 2007-05-17 반도체 기억 장치
CN2007101033144A CN101075479B (zh) 2006-05-18 2007-05-18 具有低电流消耗特性的半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006139055A JP5261888B2 (ja) 2006-05-18 2006-05-18 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2007310963A true JP2007310963A (ja) 2007-11-29
JP5261888B2 JP5261888B2 (ja) 2013-08-14

Family

ID=38330164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006139055A Expired - Fee Related JP5261888B2 (ja) 2006-05-18 2006-05-18 半導体記憶装置

Country Status (6)

Country Link
US (1) US7633825B2 (ja)
EP (1) EP1858026A1 (ja)
JP (1) JP5261888B2 (ja)
KR (1) KR100899517B1 (ja)
CN (1) CN101075479B (ja)
TW (1) TWI348703B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103971729B (zh) * 2013-01-30 2016-12-28 旺宏电子股份有限公司 偏压提供电路、存储区段控制器与存储器电路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352649B2 (en) * 2005-07-21 2008-04-01 Micron Technology, Inc. High speed array pipeline architecture
JP5261888B2 (ja) 2006-05-18 2013-08-14 富士通セミコンダクター株式会社 半導体記憶装置
JP5116787B2 (ja) * 2009-03-05 2013-01-09 住友重機械工業株式会社 ハイブリッド型作業機械
KR20160002106A (ko) * 2014-06-30 2016-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
CN105810233B (zh) * 2014-12-31 2018-05-15 北京兆易创新科技股份有限公司 一种低功耗存储器的装置和方法
US10199090B2 (en) * 2016-09-21 2019-02-05 Apple Inc. Low active power write driver with reduced-power boost circuit
CN107195322A (zh) * 2017-07-11 2017-09-22 高科创芯(北京)科技有限公司 一种基于忆阻器的动态电源管理系统
CN110905309B (zh) * 2019-11-18 2021-09-17 北京新能源汽车股份有限公司 电子锁的控制系统、方法和车辆
CN115603713B (zh) * 2022-12-01 2023-04-04 深圳市恒运昌真空技术有限公司 一种脉冲信号处理方法、装置及匹配电路

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63106993A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 半導体記憶装置
JPH03125394A (ja) * 1989-10-09 1991-05-28 Hitachi Micro Comput Eng Ltd 半導体記憶装置
JPH04129089A (ja) * 1990-09-19 1992-04-30 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH05159572A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体装置
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
JPH11297071A (ja) * 1998-04-10 1999-10-29 Hitachi Ltd 半導体装置
JP2001216779A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路
JP2003178584A (ja) * 2001-12-07 2003-06-27 Toshiba Corp 電圧発生回路
JP2003308692A (ja) * 2002-02-18 2003-10-31 Toshiba Corp 半導体集積回路装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
JPH07105682A (ja) 1993-10-06 1995-04-21 Nec Corp ダイナミックメモリ装置
JP2001067867A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
US6418075B2 (en) 2000-07-21 2002-07-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up
US6381182B1 (en) * 2000-09-13 2002-04-30 Infineon Technologies Ag Combined tracking of WLL and VPP low threshold voltage in DRAM array
US6518834B2 (en) * 2001-05-14 2003-02-11 Semiconductor Components Industries Llc Circuit and method for reducing leakage current within an electronic system
JP2002367369A (ja) * 2001-06-05 2002-12-20 Nec Corp 半導体記憶装置
US6515929B1 (en) * 2001-10-29 2003-02-04 Etron Technology, Inc. Partial refresh feature in pseudo SRAM
JP4249412B2 (ja) * 2001-12-27 2009-04-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
KR100691485B1 (ko) * 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
KR100534216B1 (ko) * 2004-06-18 2005-12-08 삼성전자주식회사 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법
JP4330516B2 (ja) * 2004-08-04 2009-09-16 パナソニック株式会社 半導体記憶装置
JP4255082B2 (ja) * 2005-06-27 2009-04-15 富士通マイクロエレクトロニクス株式会社 電圧供給回路および半導体メモリ
JP5261888B2 (ja) 2006-05-18 2013-08-14 富士通セミコンダクター株式会社 半導体記憶装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63106993A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 半導体記憶装置
JPH03125394A (ja) * 1989-10-09 1991-05-28 Hitachi Micro Comput Eng Ltd 半導体記憶装置
JPH04129089A (ja) * 1990-09-19 1992-04-30 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH05159572A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体装置
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
JPH11297071A (ja) * 1998-04-10 1999-10-29 Hitachi Ltd 半導体装置
JP2001216779A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路
JP2003178584A (ja) * 2001-12-07 2003-06-27 Toshiba Corp 電圧発生回路
JP2003308692A (ja) * 2002-02-18 2003-10-31 Toshiba Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103971729B (zh) * 2013-01-30 2016-12-28 旺宏电子股份有限公司 偏压提供电路、存储区段控制器与存储器电路

Also Published As

Publication number Publication date
CN101075479B (zh) 2012-05-16
TW200744101A (en) 2007-12-01
KR100899517B1 (ko) 2009-05-27
JP5261888B2 (ja) 2013-08-14
EP1858026A1 (en) 2007-11-21
TWI348703B (en) 2011-09-11
US7633825B2 (en) 2009-12-15
KR20070112018A (ko) 2007-11-22
US20070268769A1 (en) 2007-11-22
CN101075479A (zh) 2007-11-21

Similar Documents

Publication Publication Date Title
JP5261888B2 (ja) 半導体記憶装置
US5894446A (en) Semiconductor memory device operable with reduced current consumption immediately after power-on
JP4758228B2 (ja) 半導体メモリ装置のレイテンシ制御回路
JP3247647B2 (ja) 半導体集積回路装置
JP4908560B2 (ja) 強誘電体メモリ及びメモリシステム
JP2008287873A (ja) ダイナミックランダムアクセスメモリ用の低電力リフレッシュ回路および方法
WO2003056563A1 (fr) Dispositif de stockage a semi-conducteur et son procede de commande de regeneration
JP2003077273A (ja) 半導体記憶装置の制御方法及び半導体記憶装置
JP4962206B2 (ja) 半導体記憶装置及びワードデコーダ制御方法
US6392958B1 (en) Asynchronous SRAM compatible memory device using DRAM cell and method for driving the same
JP2006294216A (ja) 半導体記憶装置
US6834021B2 (en) Semiconductor memory having memory cells requiring refresh operation
JP2002184174A (ja) 半導体記憶装置
JP4837357B2 (ja) 半導体記憶装置
JP2002352577A (ja) 半導体記憶装置
JP2003297081A (ja) 半導体記憶装置
JP4425911B2 (ja) 半導体メモリおよび半導体メモリの動作方法
US20120127817A1 (en) Semiconductor device having reset function
JPWO2002082454A1 (ja) 半導体記憶装置
JP2005158224A (ja) オートリフレッシュ動作時に安定した高電圧を提供する半導体メモリ素子及びその方法
JP4608235B2 (ja) 半導体記憶装置及び半導体記憶システム
JP2002150768A (ja) 半導体記憶装置
JP2009151903A (ja) 半導体記憶装置
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
JP2004185686A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130415

R150 Certificate of patent or registration of utility model

Ref document number: 5261888

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees