JPS63106993A

JPS63106993A - 半導体記憶装置

Info

Publication number: JPS63106993A
Application number: JP61251719A
Authority: JP
Inventors: Hiroshi Fukuda; 宏福田; Hiroshi Tachimori; 央日月
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1986-10-24
Filing date: 1986-10-24
Publication date: 1988-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
周辺回路がＣＭＯ３（相補型ＭＯ３）回路により構成さ
れ、内部同期式のダイナミック型ＲＡＭ　（擬似スタテ
ィック型ＲＡＭ）に利用して有効な技術に関するもので
ある。

〔従来の技術〕

本願出願人においては、先にアドレス信号の変化を検出
して内部回路の動作に必要な各種タイミング信号を形成
するものとした擬似スタティック型ＲＡＭを開発した（
特願昭５７−１６４８３１号参照）、すなわち、情報を
電荷の形態で記憶するキャパシタとアドレス選択用ＭＯ
Ｓ　Ｆ　ＥＴとによって構成されるダイナミック型メモ
リセルを用いるとともに、その周辺回路をＣＭＯＳスタ
ティック型回路で構成し、上記アドレス信号の変化を検
出して必要なタイミング信号を得ることによって、外部
からはスタティック型ＲＡＭと同等に扱えるようにする
ものである。

〔発明が解決しようとする問題点〕

一般に、ダイナミック型ＲＡＭにおいては、書き込み／
読み出し動作を指示するライトイネーブル信号ｗＥがハ
イレベルからロウレベルに変化したタイミングを基準に
して書き込み信号を取り込み内部書き込み制御信号が発
生される。これに対してスタティック型ＲＡＭは、上記
ライトイネーブル信号ＷＥがロウレベルからハイレベル
にｉ化したタイミングを基準にして内部書き込み制御信
号が発生される。したがって、上記ダイナミック型ＲＡ
Ｍとスタティック型ＲＡＭとの中間的な性質を持つ擬似
スタティック型ＲＡＭに対しては、上記ライトイネーブ
ル信号ＷＥの前縁での書き込み動作が行われることを希
望するユーザーと、その後縁での書き込み動作が行われ
ることを希望するユーザーが存在する。このため、メー
カーとしては、両ユーザーの希望に合わせて、書き込み
制御信号の発生タイミングが異なる上記２種類の製品の
開発及び製造管理をしなければならない。また、ユーザ
ーにおいても、いったん一方の品種の製品を購入してし
まうとその使用方法が限られてしまう。

この発明の目的は、書き込み制御信号の発生タイミング
を切り換え可能にした半導体記憶装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書き込み／読み出しが可能にされるメモリセ
ルがマトリックス配置されて構成されるメモリアレイに
対する書き込み動作を、書き込み動作を指示する制御信
号のハイレベルからロウレベル及びロウレベルからハイ
レベルへの変化タイミング信号をそれぞれ検出する信号
変化検出回路と、切り換え制御信号に従って上記信号変
化検出回路により形成されるタイミング信号のうち、一
方を有効として内部書き込み制御信号を発生させるもの
である。

〔作　用〕

上記した手段によれば、切り換え制御信号により選択的
に書き込み制御信号の前縁のタイミング又は後縁のタイ
ミングで書き込み動作が行われる半導体記憶装置を得る
ことができる。

〔実施例〕

第３図には、この発明が適用された内部同期式（いわゆ
る、擬似スタティック型ＲＡＭ）のダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。同図の各回路素
子は、公知のｃＭｏｓｇｉ積回路の製造技術によって、
１個の単結晶シリコンのような半導体基板上において形
成される。同図において、チャンネル部分に矢印が付加
されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネル部分　Ｓ　Ｆ　ＥＴの共通の基板ゲート
を構成する。Ｎ型ウェル領域は、その上に形成されたＰ
チャンネルＭＯ３ＦＥＴ（７）−１！ゲートを構成する
。Ｐチャンネル部分　Ｓ　Ｆ　ＥＴの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Ｖｃｃに結合さ
れる。基板バイアス電圧発生回路ＶＢＧは、半導体基板
に供給すべき負のバンクバイアス電圧−ｖｂｂを発生す
る。これによって、ＮチャンネルＭＯＳ　Ｆ　ＥＴの基
板ゲートにバックバイアス電圧が加えられることになり
、その結果として、ＮチャンネルＭＯＳ　Ｆ　ＥＴのソ
ース、ドレインと基板間の寄生容量値が減少させられる
ため回路の高速動作化が図られるとともに、基板に発生
するマイノリティ　（少数）キャリアが吸収され、情報
記憶キャパシタに蓄積された情ｉ電荷が失われることが
軽減されるためメモリセルのリフレッシュ周期を長くす
ることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯ３ＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較的厚い厚さ
のフィールド絶縁膜が形成されている。キャパシタ形成
領域は、特に制限されないが、キャパシタ形成領域上に
は、比較的薄い厚さの絶縁膜（酸化膜）を介してＩＪ！
目ポリポ９９９３２層成されている。１層目ポリシリコ
ン層は、フィールリド客色縁膜上まで延長されている。

１層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された薄い酸化膜が形成されている。キャパ
シタ形成領域における半導体基板表面には、イオン打ち
込み法によるＮ型領域が形成されること、又は所定の電
圧が供給されることによってチャンネルが形成される。

これによって、ＩＮ目ポリシリコン層、薄い絶縁膜及び
チャンネル領域からなるキャパシタが形成される。フィ
ールド酸化膜上の１層目ポリシリコン層は、１種の配線
とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２Ｎ目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールリド１色縁膜、１層目及び２層目ポリシリコン
層によって覆われていない活性領域表面には、それらを
不純物導入マスクとして使用する公知の不純物導入技術
によってソース、ドレイン及び半導体配線領域が形成さ
れている。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面上に比較的厚い厚さの層間絶縁膜が形成され、この層
間絶縁膜上には、アルミニュウムからなるような導体層
が形成されている。導体層は、その下の絶縁膜に設けら
れたコシダクト孔を介してポリシリコン層、半導体領域
に電気的に結合されている。後で説明するメモリアレイ
におけるデータ線は、特に制限されないが、この眉間絶
縁膜上に延長された心体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッジベージジン膜によって覆われ
ている。

特に制限されないが、この実施例においては、２つのメ
モリアレイ　（又はメモリマント）　Ｍ−ＡＲＹＩとＭ
−ＡＲＹ２を持つ、同図では、そのうち１つのメモリア
レイＭ−ＡＲＹ１及びその選択回路が例示的に示されて
いる。メモリアレイＭ−ＡＲＹ１は、特に制限されない
が、２交点（折り返しビット線又はディジット線）方式
とされる。

第１図には、その一対のデータ線が具体的に示されてい
る。すなわち、一対の平行に配置された相補データ線（
ビット線又はディジット線）Ｄ、Ｄに、アドレス選択用
ＭＯ３ＦＥＴＱｍとｍ件記憶用キ島パシタＣｓとで構成
された複数のメモリセルのそれぞれの入出力ノードが同
図に示すように所定の規則性をもって配分され”で結合
される。

プリチャージ回路ＰＣは、代表として示されたＭ　ＯＳ
　Ｆ　Ｆ、　Ｔ　Ｏ，５のように、相補データ線り、　
　Ｄ闇に設けられたスイッチＭＯ３ＦＥＴにより構成さ
れる。このＭＯ５ＦＥＴＱ５は、後にタイミング図を参
照して詳細に説明するように、そのゲートにメモリサイ
クルの最初に発生されるプリチャージ信号φｐｃが供給
されることによってオフ状態にされる。これにより、前
の動作サイクルにおいて、後述するセンスアンプＳＡの
増幅動作による相補データ＆？ＩＤ、Ｄのハイレベルと
ロウレベルを短絡して、相補データ線り、Ｄを約Ｖｃｃ
／２のプリチャージ電圧とする。なお、ＲＡＭがチップ
選択状態にされ、上記プリチャージＭＯＳ　Ｆ　ＥＴＱ
５等がオン状態にされる前に、上記センスアンプＳＡは
非動作状態にされる。これにより、上記相補データ［Ｄ
、Ｄはハイインピーダンス状態でハイレベルとロウレベ
ルを保持するものとなっている。また、センスアンプＳ
Ａが動作状態にされる前に上記プリチャージＭＯ３ＦＥ
ＴＱ５等はオフ状態にされる。これにより、相補データ
線り、　　Ｄは、ハイインピーダンス状態で上記ハーフ
プリチャージレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データＩＤ、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容閃カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その４ｔ１位回路Ｕ　Ｓ　Ａが例
示的に示されており、ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　
ＴＱ？、Ｑ９と、ＮチャンネルＭＯＳＦ］Ｅ’Ｔ’Ｑ６
゜Ｑ８とからなるＣＭＯＳラッチ回路で構成され、その
一対の入出力ノードが上記相補データ線り。

Ｄに結合され°ζいる。また、上記ラッチ回路には、特
に制限されないが、並列形態のＰチャンネルＭＯ３ＦＪ
ＥＴＱＩ　２．Ｑｌ　３を通し°ζ電源電１玉Ｖ（：Ｃ
が供給され、並列形態のＮチャンネルＭＯ３ＦＥＴＱＩ
　Ｏ，Ｑｌ　１を通して回路の接地電圧ＶＳ５が供給さ
れる。これらのパワースイッチＭＯ３ＦＥＴＱＩ　Ｏ，
Ｑｌ　ｌ及びＭＯＳＦＥＴＱＩ２．Ｑ１３は、同じメモ
リアレイ又はメモリマット内の他の同様な行に設けられ
たラッチ回路（単位回路）に対して共通に用いられる。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２（７）ゲートには
、動作サイクルではセンスアンプＳＡを活性化させる相
補タイミングパルスφｐａｌ　、　　φｐａｌが印加さ
れ、ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上
記タイミングパルスφｐａｌ　、　　φｐａｌより遅れ
た、相補タイミングパルスφｐａ２．　　φｐａ２が印
加される。このようにすることによって、センスアンプ
ＳＡの動作は２段階に分けられる。タイミングパルスφ
ｐａｌ　＋φｐａｌが発生されたとき、すなわち第１段
階においては、比較的小さいコンダクタンスを持つＭＯ
ＳＦＥＴＱＩＯ及びＱ１２による電流制限作用によって
メモリセルからの一対のデータ線間に与えられた微小読
み出し電圧は、不所望なレベル変動を受けることなく増
幅される。上記センスアンプＳＡでの増幅動作によって
相補データ線電位の差が大きくされた後、タイミングパ
ルスφｐａ２．φｐａ２が発生されると、すなわち第２
段階に入ると、比較的大きなコンダクタンスを持つＭＯ
ＳＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱｌｌ、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲＩとＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の単位回路
（ワード線４本分）ＵＤＣＲが代表として示されている
。図示の構成に従うと、アドレス信号ａ２〜ａ８は、直
列形態にされたＮチャンネル型の駆動ＭＯ３ＦＥＴＭＯ
５ＦＥＴＱ３２〜Ｑ３４のゲートに供給される。Ｐチャ
ンネル型の負荷ＭＯ３ＦＥＴＱａ　５のゲートには、特
に制限されないが、動作状態のときにロウレベルにされ
る制御信号ＸＤＰが供給される。これによって、ＲＡＭ
が動作状態にされたときのみ、上記ＭＯ３ＦＥＴＱ３２
ないしＱ３５からなるナンド（ＮＡＮＤ）ゲート回路が
動作状態にされ、上記４本分のワード線選択信号が形成
される。上記ナントゲート回路の出力は、一方において
、ＣＭＯＳインバータＩＶＩで反転されＮチャンネル型
のカットＭＯ３ＦＥＴＱ２８〜Ｑ３１を通して、スイッ
チ回路としてのＮチャンネル型伝送ゲー）ＭＯ３ＦＥＴ
Ｑ２４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの後述するような内部相補アド
レス信号上０．見１を解読して形成されたデコード信号
によって選択される上記同様な伝送ゲートＭＯ３ＦＥＴ
と、ｌ’７７トＭＯ３ＦＥＴとからなるスイッチ回路を
通してワード線選択タイミング信号φＸから４通りのワ
ード線選択タイミング信号φｘｏＯないしφｘｌｌを形
成する。これらのワード線選択タイミング信号φｘ００
〜φｘｉ１は、上記伝送ゲート上記ＭＯＳＦＥＴＱ２４
〜Ｑ２７を介して各ワード線に伝えられる。なお、特に
制限されないが、ロウデコーダＲ−ＤＣＲ１及びロウデ
コーダＲ−ＤＣＲ２は完全ＣＭＯＳスタティック型のデ
コーダであってもよい。

なお、上記のようにアドレス信号ａ２ないしａ８に応じ
て７個の駆動ＭＯＳＦＥＴが直列形態にされる場合、そ
の合成コンダクタンスを上記負荷ＭＯＳＦＥＴＱ３５に
対して十分大きく設定することが必要とされる。このた
め、上記駆動ＭＯ３ＦＥＴＱ３２ないしＱ３４は、その
サイズを比較的大きく形成することが必要となる。そこ
で、アドレス信号ａ２なしいａ８を、一旦他のデコーダ
回路によりデコードして、上記駆動ＭＯＳ　Ｆ　ＥＴの
数を減らすようにするものであってもよい。例えば、ア
ドレス信号上２ないし土４からなる３ビツトのアドレス
信号をデコードして形成される１／８のデコード出力信
号と、アドレス信号上５と土６をデコードして形成され
る１／４のデコード出力信号と、アドレス信号ａ７とａ
８をデコードして形成される１／４のデコード出力信号
とを上記ナントゲート回路を構成するＭＯ５ＦＥＴＱ３
２ないしＱ３３等に供給するものであってもよい。

この場合には、上記３つのデコード出力信号を受ける合
計３つの駆動ＭＯＳ　Ｆ　ＥＴによりナントゲート回路
が構成できるものとなる。

特に制限されないが、タイミング信号φｘ００は、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘＯ１、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ＴＯ及びａｌ、及びａＯ及び
丁１、及びａＯ及びＴ１がロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯ１Ｗｂ以下、第１ワード線群
と称する）と、データ線りに結合されたメモリセルに対
応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード線
群と称する）とを識別するための一種のワード線群選択
信号とみなされる。

上記のようにアドレス選択用ＭＯ３ＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯ３ＦＥＴＱｍ等のしきい値電圧により情報記
憶用キャパシ９Ｃｓへの書込みハイレベルのレベル損失
が生じないようにするため、ワード線選択タイミング信
号φＸによって起動されるワード線ブートストラップ回
路（図示せず）が設けられる。このワード線ブートスト
ラップ回路は、ワード線選択タイミング信号φＸとその
遅延信号を用いて、゛ワード線選択タイミング信号φＸ
のハイレベルを電源電圧Ｖｃｃ以上の荷レベルとする。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
３ＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
Ｎ　Ａ　Ｎ０回路の出力が印加されることによって、非
選択時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＮチャンネル
ＭＯ３ＦＥＴＱＩ〜Ｑ４が設けられており、リセットパ
ルスφｐｗを受けてこれらのＭＯ３ＦＥＴＱＩ〜Ｑ４が
オン状態となることによって、選択されたワード線がそ
の両端から接地レベルにリセットされる。

カラムスイッチｃｗｔ　　（ＣＷ２）は、代表として示
されているＮチャンネルＭＯ３ＦＥＴＱ４２゜Ｑ４３の
ように、相補データ′４ＩＡＤ、Ｄと共通相補データ線
ＣＤ、ＣＤを選択的に結合させる。これらのＭＯ３ＦＥ
ＴＱ４２．Ｑ４３のゲートには、後述するカラムデコー
ダＣ−ＤＣＲからの選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、後述するチップイ
ネーブル信号ＣＥがロウレベルにされることによって動
作状態にされ、その動作状態において外部端子から供給
されたアドレス信号ＡＯないしＡ８を取り込み、それを
保持するととに内部相補アドレス信号１０〜土８を形成
して上記ロウデコーダＲ−ＤＣＲ！及びＲ−ＤＣＲ２に
伝える。

ここで、上記外部端子から供給されたアドレス信号ＡＯ
と同相の内部アドレス信号ａＯと逆相の内部アドレス信
号ａＯとを合わせて相補アドレス信号ａＯのように表し
ている（以下、同じ）。ロウデコーダＲ−ＤＣＲ１とＲ
−ＤＣＲ２は、上述のように上記相補アドレス信号ａｏ
−ａ８を解読して、ワード線選択タイミング信号φＸに
同期してワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、後述する
チップイネーブル信号ＣＢがロウレベルにされることに
よって動作状態にされ、その動作状態において外部端子
から供給されたアドレス信号Ａ９ないしＡ１６を取り込
み、それを保持するととに内部相補アドレス信号１９〜
土１６を形成して上記カラムアドレスデコーダＣ−ＤＣ
Ｒに伝える。なお、内部相補アドレス土９は、メモリア
レイＭ−ＡＲＹＩ又はＭ−ＡＲＹ２の選択信号、いわゆ
る、マット切り換え信号として使用される。

例えば、アドレス信号Ａ９がロウレベルならメモリアレ
イＭ−ＡＲＹ１が実質的にアクセスされ、信号Ａ９がハ
イレベルならメモリアレイＭ−ＡＲＹ２が実質的にアク
セスされる。

カラムデコーダＣ−ＤＣＲは、上記アドレスデコーダＲ
−ＤＣＲ２と頻イ以のアドレスデコーダ回路により構成
され、カラムアドレスバッファＣ−、ＡＤＢから供給さ
れる内部アドレス信号ａｌｏ〜ａ１６と逆相のアドレス
信号７１０〜７１６からなる相補アドレス信号１１０〜
土１６を解読してデータ線選択タイミング信号φｙに同
期して上記カラムスイッチＣＷＩ　　（ＣＷ２）に供給
すべき選択信号を形成する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢは動作状態にされ、上記メインアンプＭＡの
出力信号を増幅して外部端子Ｉ１０から送出する。なお
、書込み動作なら、データ出力バッファＤＯＢの出力は
ハイインピーダンス状態されろ。

上記共通相補データ線ＣＤ、ＣＤは、データ入力バッフ
ァＤｒＢの出力端子が結合される。書込み動作ならば、
データ入力バッファＤＩＢは、外部端子Ｄｉｎから供給
された書込み信号に従った相補書込み信号を上記共通相
補データ線ＣＤ、ＣＤに伝えることにより、選択された
メモリセルへの書込みが行われる。なお、読み出し動作
なら、データ入力バッファＤＩＢの出力はハイインピー
ダンス状態にされる。上記人力バッファＤＴＢに対して
は、後述するようなタイミング発生回路によって、その
動作タイミングが切り換え可能にされる。

上述した各種タイミング信号は、次の内部制御信号発生
回路ＴＧにより形成される。内部制御信号発生回路ＴＧ
は、２つの外部制御信号ＣＢ（チップイネーブル信号）
、ＷＥ（ライトイネーブル信号）と、その内部に設けら
れ、上記アドレス信号ａｏ−ａ１６を受けるアドレス信
号変化検出回路ＡＴＤで形成されたアドレス信号の変化
検出信号φに基づいて、メモリ動作に必要な各種タイミ
ング信号を形成して送出する。上記アドレス信号変化検
出回路ＡＴＤは、特に制限されないが、アドレス信号ａ
Ｏ〜１６と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、これらの排他的論理和回路の出力信号を受
ける論理和回路とによって構成される。このアドレス信
号変化検出回路ＡＴＤは、アドレス信号ａＯないしＡ１
６のうち、いずれか１つでもそのレベルが変化すると、
その変化タイミングに同期したアドレス信号変化検出パ
ルスφを形成する。これによって、ＲＡＭは、内部で形
成したタイミング信号によって動作させられるので、Ｉ
Ｃの外部からはスタティック型ＲＡＭと同様（擬像スタ
ティック型ＲＡＭ）にして動作させることができる。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、後述するようにタイマー回路及びリフレ
ッシュアドレスカウンタ等を含んでいる。この自動リフ
レッシュ回路ＲＥＦＣは、特に制限されないが、タイマ
ー回路は、外部端子から供給されるリフレッシュ制御信
号ＲＥＦが１メモリサイクル以上の比較的長い時間ハイ
レベルにされると、これを検出してセフルリフレッシュ
動作を開始させる。すなわち、セルフリフレッシュ動作
は、上記信号ＲＥＦがロウレベルにされている間、上記
タイマー回路によって設定されろ周期に従ってアドレス
歩進動作により、連続的なリフレッシュ動作が行われる
。また、上記信号ＲＥＦが上記１サイクルのような短い
時間だけロウレベルにされると、オートリフレッシュ動
作が実行される。すなわち、上記信号ＲＥＦがロウレベ
ルにされる毎に、リフレッシュアドレスの歩進動作が行
われるものとなる。上記アドレスカウンタ回路は、リフ
レッシュ用アドレス信号ａＯ°ないしａ８’　を形成す
る。このリフレッシュ用アドレ、大信号ａＯ゛ないしａ
８°は、マルチプレクサ機能を持つロウアドレスバッフ
ァＲ−ＡＤＢを介してロウアドレスデコーダＲ−ＤＣＲ
Ｉ、Ｒ−ＤＣＲ２に伝えられ、ロウ系の選択動作によっ
てリフレッシュ動作が行われる。

第１図には、上記内部制御信号発生回路ＴＧに含まれる
書き込み制御信号ｗｅのタイミング発生回路と、入カバ
ソファＤＩＲの一実施例の回路図が示されている。

外部端子から供給されるチップイネーブル信号ＣＥは、
一方において入カバソファを構成するインバータ回路Ｉ
Ｖ２の入力端子に供給され、その出力からアドレスバッ
ファＲ−ＡＤＢ、Ｃ−Ａｔ１Ｂ等を動作状態にさせる内
部信号ｃｅが形成される。上記チップイネーブル信号Ｃ
Ｅは、他方においてノア（ＮＯＲ）ゲート回路Ｇ１の制
御信号として用いられる。このノアゲート回路Ｇ１の他
方の入力には、外部端子から供給されるライトイネーブ
ル信号ＷＥが供給される。このノアゲート回路Ｇ１の出
力信号は、次の信号変化検出回路に供給される。

信号変化検出回路は、上記ノアゲート回路Ｇ１の出力信
号を受けるインバータ回路ＩＶ３と遅延回路ＤＬＩから
なる反転遅延回路と、上記ノアゲート回路Ｇ１の出力信
号とを受ける、次の論理回路とにより構成される。この
実施例では、上記論理回路には、信号変化検出機能と切
り換え機能とが付加される。すなわち、直列形態にされ
たＮチャンネル型の駆動ＭＯ３ＦＥＴＱ５１とＱ５２の
ゲートには、上記遅延回路の出力端子Ｎ２の信号と、上
記ノアゲート回路Ｇ１の出力端子Ｎ１の信号とが供給さ
れる。また、直列形態にされたＰチャンネル型の駆動Ｍ
Ｏ３ＦＥＴＱ５４とＱ５５のゲートには、上記遅延回路
の出力端子Ｎ２の信号と、上記ノアゲート回路Ｇ１の出
力端子Ｎｌの信号とが供給される。上記２組の直列形態
の駆動ＭＯ３ＦＥＴＱ５１とＱ５２及びＱ５４とＱ５５
には、共通の負荷手段としてのＰチャンネルＭＯＳＦＥ
ＴＱ５０が設けられる。このＰチャンネルＭＯ３ＦＥＴ
Ｑ５０のゲートには、定常的に回路の接地電位が供給さ
れることによって、抵抗（負荷）手段としての動作を行
う。

また、上記切り換え機能を付加するために、上記直列形
態の駆動ＭＯ３ＦＥＴＱ５１．Ｑ５２及びＱ５４．Ｑ５
５には、それぞれ直列形態にＮチャンネル型の駆動ＭＯ
３ＦＥＴＱ５３とＰチャンネル型の駆動ＭＯ３ＦＥＴＱ
５６が設けられる。

これらの駆動ＭＯ３ＦＥＴＱ５３とＱ５６のソースは、
回路の接地電位が与えられる。

上記駆動ＭＯ３ＦＥＴＱ５３とＱ５６のゲートには、空
き端子ＮＧを利用して供給される切り換え信号を受ける
縦列形態のインバータ回路ＩＶ４゜ＩＶ５の出力信号Ａ
が共通に供給される。上記論理回路は、直列形態の駆動
ＭＯ３ＦＥＴと負荷ＭＯＳＦＥＴから構成されることよ
り、２つのナンド（ＮＡＮＤ）ゲート回路を構成する。

ただし、上記信号Ａがハイレベルのときには、Ｎチャン
ネル型の駆動ＭＯ３ＦＥＴＱ５３がオン状態に、Ｐチャ
ンネル型の駆動ＭＯＳＦＥＴＱ５６がオフ状態にされる
ので、ＮチャンネルＭＯＳＦＥＴ側の回路が動作状態に
される。逆に、上記信号Ａがロウレベルのときには、Ｎ
チャンネル型の駆動ＭＯ３ＦＥＴＱ５３がオフ状態に、
Ｐチャンネル型の駆動ＭＯ３ＦＥＴＱ５６がオン状態に
されるので、ＰチャンネルＭＯＳＦＥＴ側の回路が動作
状態にされる。すなわち、上記２つのナントゲート回路
は、上記信号Ａのハイレベルとロウレベルに従って、そ
の動作が切り換えられる。

例えば、端子ＮＣをハイレベルにすることによって、信
号Ａがハイレベルにされた状態において、チップイネー
ブル信号ＣＢがロウレベルでライトイネ−フル信号ＷＥ
をハイレベルからロウレベルに変化させると、第２図の
タイミング図に示すように、ノアゲート回路Ｇ１の出力
ノードＮ１がロウレベルからハイレベルに変化する。こ
のノードＮｌのハイレベルへの変化により、上記駆動Ｍ
Ｏ３ＦＥＴＱ５２がオン状態に切り換えられる。また、
上記反転遅延回路の出力ノードＮ２の電圧は、上記遅延
回路ＤＬＩの遅延時間だけ遅れてハイレベルからロウレ
ベルに変化する。このため、駆動ＭＯＳＦＥＴＱ５１は
、遅れてオン状態からオフ状態にされる。したがって、
再駆動ＭＯ３ＦＥＴＱ５１とＱ５２が共にオン状態にな
るのは、上記ノードＮ１がロウレベルからハイレベルに
立ち上がりからノードＮ２のハイレベルからロウレベル
への立ち下がり迄の間、言い換えるならば、はり上記遅
延回路ＤＬＬの遅延時間の間となり、ロウレベルの信号
を形成する。このため、出力インバータ回路ＩＶＩＩの
出力ノードＮ３の信号は、上記ライトイネーブル信号Ｗ
Ｅがロウレベルへの立ち下がり（前縁）において上記遅
延時間だけハイレベルになるの信号とされる。

一方、端子ＮＣをロウレベルにすることによって、信号
Ａがロウレベルにされた状態において、チップイネーブ
ル信号ＣＢがロウレベルでライトイネーブル信号ＷＥを
ロウレベルにした後にハイレベルに変化させると、第２
図のタイミング図に示すように、ノアゲート回路Ｇ１の
出力ノードＮ１がハイレベルからロウレベルに変化する
。このノードＮ１のロウレベルへの変化により、上記駆
動ＭＯ３ＦＥＴＱ５５がオン状態に切り換えられる。ま
た、上記反転遅延回路の出力ノードＮ２の電圧は、上記
遅延回路ＤＬＩの遅延時間だけ遅れてロウレベルからハ
イレベルに変化する。このため、駆動ＭＯ３ＦＥＴＱ５
４は、遅れてオン状態からオフ状態にされる。したがっ
て、再駆動ＭＯ３ＦＥＴＱ５４とＱ５５が共にオン状態
になるのは、上記ノードＮ１がハイレベルからロウレベ
ルに立ち下がりからノードＮ２のロウレベルからハイレ
ベルへの立ち上がり迄の間、言い換えるならば、はり上
記遅延回路ＤＬ１の遅延時間の間となり、ロウレベルの
信号を形成する。このため、出力インバータ回路ＩＶＩ
Ｉの出力ノードＮ３の信号は、上記ライトイネーブル信
号ＷＥがロウレベルからハイレベルへの立ち上がり（後
縁）において上記遅延時間だけハイレベルになるの信号
とされる。したがって、信号Ａがハイレベルにしたとき
には、従来のダイナミック型ＲＡＭと同様な書き込みタ
イミング信号を形成する。また、信号Ａがロウレベル（
反転信号Ａがハイレベル）にされたとき、従来のスタテ
ィック型ＲＡＭと同様な書き込みタイミング信号を形成
する。

この実施例では、上記ノードＮ３の信号は、インバータ
回路ＩＶ６と、遅延回路ＤＬ２及びノアゲート回路Ｇ２
によって、上記遅延回路ＤＬ２の遅延時間だけ前縁及び
後縁が減少された信号にパルス幅変換される。これによ
り、前のサイクルでのアドレスと次サイクルのアドレス
に対して書き込みが行われないような時間マージンが設
けられる。上記ノアゲート回路Ｇ２の出力からは、次に
説明するデータラッチ回路の動作タイミング信号ｄｉ及
びインバータ回路ＩＶ７により、その反転信号ｄ１が形
成される。そして、上記信号ｄｉは、書き込みパルス発
生回路ＰＷＧに供給され、ここで書き込み信号ｗｅが形
成される。

上記インバータ回路ＩＶ４とＩＶ５から出力される切り
換え信号Ａ、Ａは、データ入カバソファを構成する入力
部の切り換え信号としても用いられる。すなわち、デー
タ入カバソファＤＩＲの入力部には、外部端子から供給
される書き込み信号Ｄｉｎを受けるインバータ回路ＩＶ
８が設けられる。

このインバータ回路ＴＶＳの出力信号と、遅延回路ＤＬ
３を通した遅延信号とは、次のマルチプレクサ回路によ
って選択的に伝達される。

マルチプレクサ回路は、ＰチャンネルＭＯ３ＦＥＴＱ５
７、Ｑ５８及びＮチャンネルＭＯ３ＦＥＴＱ５９、Ｑ６
０からなる第１の直列回路と、ＰチャンネルＭＯ３ＦＥ
ＴＱ６１、Ｑ６２及びＮチャンネルＭＯ３ＦＥＴＱ６３
、Ｑ６４からなる第２の直列回路から構成される。上記
第１の直列回路のＰチャンネルＭＯ３ＦＥＴＱ５７とＮ
チャンネルＭＯ３ＦＥＴＱ６０のゲートには、上記イン
バータ回路ＩＶ８の出力信号が供給される。同様に第２
の直列回路のＰチャンネルＭＯＳ　Ｆ　ＥＴＱ６１とＮ
チャンネルＭＯ３ＦＥＴＱ６４（７）ゲートには、遅延
回路ＤＩ、３の出力信号が供給される。

また、第１の直列回路のＰチャンネルＭＯ３ＦＥＴＱ５
８と第２の直列回路のＮチャンネルＭＯ３ＦＥＴＱ６３
のゲートには、上記非反転の切り換え信号Ａが供給され
、第１の直列回路のＮチャンネルＭＯ３ＦＥＴＱ５９と
第２の直列回路のＰチャンネルＭＯ３ＦＥＴＱ６２のゲ
ートには、上記反転の切り換え信号Ａが供給される。そ
して、上記両立列回路のＰチャンネルＭＯＳ　Ｆ　ＥＴ
とＮチャンネルＭＯＳ　Ｆ　ＥＴとの接続点が共通接続
されて出力端子とされる。

このマルチプレクサ回路は、反転の切り換え信号Ａがロ
ウレベルで、非反転の切り換え信号Ａがハイレベルのと
き、第１の直列回路のＭＯ３ＦＥＴＱ５８とＱ５９がオ
ン状態にされるため、インバータ回路ＩＶ８の出力信号
を伝達する。また、反転の切り換え信号Ａがハイレベル
で、非反転の切り換え信号Ａがロウレベルのとき、第２
の直列回路のＭＯ３ＦＥＴＱ６２とＱ６３がオン状態に
されるため、遅延回路ＤＬ３によって遅延された信号を
伝達する。信号Ａがハイレベルにされることによって、
従来のダイナミック型ＲＡＭのように、ライトイネーブ
ル信号ＷＥの立ち下がり（前縁）に同期して書き込み信
号の取り込み及び書き込み動作を行うときには、書き込
み信号Ｄｉｎをそのまま次のデータラッチ回路に伝える
。また、信号Ａがロウレベルにされることによって、従
来のスタティック型ＲＡＭのように、ライトイネーブル
信号ＷＥの立ち上がり（後縁）に同期して書き込み書き
込み動作を行うときには、遅延回路ＤＩ、３を通して遅
延された書き込み信号を次のデータラッチ回路に伝える
。

データラッチ回路は、上記同様なマルチプレクサ回路が
利用される。このマルチプレクサ回路は、インバータ回
路ＩＶ９の入力端子に、上記マルチプレクサ回路を通し
た書き込み信号の取り込みと、上記インバータ回路ＩＶ
９の出力信号を反転してその入力に帰還させる動作を相
補的に行うことによってデータラッチ動作を行う。すな
わち、タイミング信号ｄｉがハイレベルで、ｄｉがロウ
レベルのときには、上記マルチプレクサ回路を通した書
き込み信号（Ｄｉｎ）を上記インバータ回路ＩＶ９の入
力に供給する。このとき、上記インバータ回路ＩＶ９の
出力信号を受ける回路は、その出力がハイインピーダン
ス状態にされるため、上記インバータ回路ＩＶ９の入力
信号は、上記書き込み信号に従った信号とされる。そし
て、タイミング信号ｄｉがロウレベルで、ｄｌがハイレ
ベルのときには、上記書き込み信号（Ｄ　ｉｎ）を伝え
る回路の出力がハイインピーダンス状態にされ、上記イ
ンバータ回路ＩＶ９の出力信号を受ける回路が動作状態
になってその信号を反転して入力側に帰還するため、上
記取り込んだ信号の保持動作を行うことになる。

このようにして取り込まれたインバータ回路Ｉｖ９の出
力信号と、それを受けるインバータ回路ＩＶＩＯの出力
信号とは、書き込み信号ｗｅを受ける伝送ゲートＭＯ３
ＦＥＴＱ７８．Ｑ７９を介して上記第１図に示したコモ
ン相補データ線ＣＤ。

ＣＤに伝えられることによって、選択されたメモリセル
への書き込みが行われる。

このとき、信号Ａがハイレベルなら第２図に点線で示す
ように、ノードＮｌ（ライトイネーブル信号ＷＥ）の立
ち下がりにて、書き込み動作が行われ、信号Ａがロウレ
ベルなら第２図に実線で示すように、ノードＮｌ　　（
ライトイネーブル信号ＷＥ）の立ち上がりにて、書き込
み動作が行われるものとなる。

なお、ライトイネーブル信号ＷＥをロウレベルにしてお
いて、チップイネーブル信号ＣＥをハイレベルからロウ
レベルに変化させると、これに応じて上記のような書き
込み動作が行われるものとなる。すなわち、信号Ａのハ
イレベル又はロウレベルに従ってチップイネーブル信号
ＣＥの立ち下がり又は立ち上がりに同期した書き込み動
作が行われるものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１）擬似スタティック型ＲＡＭにおいて、チップ選択
状態にしてライトイネーブル信号のハイレベルからロウ
レベル及びロウレベルからハイレベルへの変化タイミン
グ信号をそれぞれ検出する信号変化検出回路と、切り換
え制御信号に従って上記信号変化検出回路により形成さ
れるタイミング信号のうち、一方を有効として内部書き
込み制御信号を発生させることにより、切り換え制御信
号に従って選択的にダイナミック型ＲＡＭのように書き
込み制御信号の前縁のタイミング又はスタティック型Ｒ
ＡＭのように後縁のタイミングでそれぞれ書き込み動作
が行われる半ｍ体記憶装を得ることができるという効果
が得られる。

（２）上記（１）により、メーカーにおいては擬似スタ
ティック型ＲＡＭの開発、製造が容易になり、量産性の
向上を図ることができるという効果が得られる。

（３）上記（１）により、ユーザーにおいては、システ
ムの拡張や変更が容易に行えるという効果が得られる。

すなわち、ダイナミック型ＲＡＭとスタティックＲＡＭ
とを用いたシステムでは、その記憶エリアの変更や拡張
が容易に行えるものとなる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、書き込み信号
の前縁又は後縁を検出して、そのうちいずれか一方のタ
イミング信号を発生させる具体的回路は、種々の実施例
形態を採ることができる。例えば、第１図において、Ｍ
Ｏ３ＦＥＴＱ５０ないしＱ５６からなる論理回路は、２
つの論理積回路により信号変化検出回路と、その出力信
号の一方を出力させる切り換えゲート回路とに置き換え
ることができる。また、データ入カバソファの具体的回
路も、種々の実施形態を採ることができるものである。

この発明は、上記擬似スタティック型ＲＡＭの他、ダイ
ナミック型ＲＡＭ又はスタティック型ＲＡＭにも同様に
適用してもよい。例えば、この発明が適用されたスタテ
ィック型ＲＡＭは、ダイナミック型ＲＡＭの同様な書き
込み動作が行われるメモリとして使用できるから、ダイ
ナミック型ＲＡＭと整合性を持つスタティック型ＲＡＭ
として使用することができる。逆に、この発明が適用さ
れたダイナミック型ＲＡＭは、スタティック型ＲＡＭの
同様な書き込み動作が行われるメモリとして使用できる
から、スタティック型ＲＡＭと整合性を持つダイナミッ
ク型ＲＡＭとして使用することができる。このように、
この発明は、書き込み／読み出しが可能にされた半導体
記憶装置として広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、書き込み／読み出しが可能にされるメモリ
セルがマトリックス配置されて構成されるメモリアレイ
に対する書き込み動作を、書き込み動作を指示する制御
信号のハイレベルからロウレベル及びロウレベルからハ
イレベルへの変化タイミング信号をそれぞれ検出する信
号変化検出回路と、切り換え制御信号に従って上記信号
変化検出回路により形成されるタイミング信号のうち、
一方を有効として内部書き込み制御信号を発生させるこ
とにより、切り換え制御信号により選択的に書き込み制
御信号の前縁のタイミング又は後縁のタイミングで書き
込み動作が行われる半導体記憶装を得ることができる。

【図面の簡単な説明】

第１図は、この発明に係る半導体記憶装置における内部
信号発生回路及びデータ入カバソファの一実施例を示す
回路図、第２図は、その動作の一例を説明するためのタイミング
図、第３図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図である。

Claims

【特許請求の範囲】１、書き込み／読み出しが可能にされるメモリセルがマ
トリックス配置されて構成されるメモリアレイと、書き
込み動作を指示する制御信号のハイレベルからロウレベ
ル及びロウレベルからハイレベルへの変化タイミング信
号をそれぞれ検出する信号変化検出回路と、切り換え制
御信号に従って上記信号変化検出回路により形成される
タイミング信号のうち、一方を有効として出力させて内
部書き込み制御信号を発生させるタイミング発生回路と
を含むことを特徴とする半導体記憶装置。２、上記切り換え制御信号は、外部端子に所定の電位を
供給することによって形成されるものであることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。３、上記選択的に発生される内部書き込み制御信号に応
じて、外部端子から供給される書き込み信号が選択的に
遅延されるものであることを特徴とする特許請求の範囲
第１又は第２項記載の半導体記憶装置。４、上記半導体記憶装置は、アドレス信号の変化検出信
号に従って、内部動作に必要な時系列的な動作タイミン
グ信号が形成される内部同期式のダイナミック型ＲＡＭ
であることを特徴とする特許請求の範囲第１、第２又は
第３項記載の半導体記憶装置。