JPH01217794A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、ダイナミック型Ｒ
ＡＭ　（ランダム・アクセス・メモリ）やスタティック
型ＲＡＭに利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおいて、１回のメモリサイクル
中に書き込みと読み出しを行う動作モードの例として、
リード・モデファイ・ライトサイクルがある。このよう
なダイナミック型ＲＡＭについては、例えば■日立製作
所１９８５年９月発行ｒ日立ＩＣメモリデータブック１
がある。

〔発明が解決しようとする課題〕

上記のようなダイナミック型ＲＡＭにあっては、メモリ
セルへの書き込みが本当に正常に行われたか否かを１回
のメモリサイクルでは判定できない。

すなわち、書き込みの確認を行う場合には、同じメモリ
セルを選択してその読み出しを行う必要がある。

この発明の目的は、１回のメモリアクセスにおいて書き
込み確認を可能にした半導体記憶装置を提供することに
ある。

この発明の他の目的は、メモリアクセスの多機能化を実
現した半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記の通りである。

すなわち、メモリセルが結合されるデータ線に対してＹ
スイッチ回路を介して複数の入出力用信号線及びそれぞ
れの入出力用信号線に対応した複数の入出力回路を設け
る。

〔作　用〕

上記した手段によれば、複数の入出力回路及び入出力用
信号線を用いて、同時に書き込みと読み出しが可能にな
る等の多機能化を実現できる。

〔実施例１〕 第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の概略回路図が示されている。同図の各回
路素子は、公知のＣＭＯ５集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。同図において、チャンネル（バックゲート
）部分に矢印が付加されたＭＯＳ　Ｆ　ＥＴはＰチャン
ネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。基板
バイアス電圧発生回路ＶＢＧは、半導体基板に供給すべ
き負のバックバイアス電圧−ｖｂｂを発生する。これに
よって、ＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートに
バックバイアス電圧が加えられることになり、その結果
として、ＮチャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレ
インと基板間の寄生容量値が減少させられるなめ回路の
高速動作化が図られるとともに、基板に発生するマイノ
リティ（少数）キャリアが吸収され、情報記憶キャパシ
タに蓄積された情報電荷が失われることが軽減されるた
めリフレッシュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較的厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。ＩＮ目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、イオン打ち込
み法によるＮ型領域が形成されること、又は所定の電圧
が供給されることによってチャンネルが形成される。こ
れによって、１層目ポリシリコン層、薄い絶縁膜及びチ
ャンネル領域からなるキャパシタが形成される。フィー
ルド酸化膜上の１層目ポリシリコン層は、１種の配線と
みなされる。

チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極とするための２Ｎ目ポリシリコン層が形成さ
れている。この２層目ポリシリコン層は、フィールド絶
縁膜上及びＩＪｉ目ポリシリコン層上に延長される。特
に制限されないが、後で説明するメモリアレイにおける
ワード線及び必要に応じて設けられるダミーワード線は
、２Ｎ目ポリシリコン層から構成される。

フィールリド絶卑羅膜、ＩＩ目及び２Ｎ目ポリシリコン
層によって覆われていない活性領域表面には、それらを
不純物導入マスクとして使用する公知の不純物導入技術
によってソース、ドレイン及び半導体配線領域が形成さ
れてる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合される。後で説明するメモリアレイにおけ
るデータ線は、特に制限されないが、この層間絶縁膜上
に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーシッン膜によって覆われ
ている。

メモリアレイＭＡＲＹは、特に制限されないが、２交点
（折り返しビット線）方式とされる。第１図には、その
一対の行が具体的に示されている。

例示的に示された一対の平行に配置された相補データ線
（ビット線又はデイジット線）ＤＯ，Ｄ。

に、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記憶用キャ
パシタＣ３とで構成された複数のメモリセルのそれぞれ
の入出力ノードが同図に示すように所定の規則性をもっ
て配分されて結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯ３Ｆ
ＥＴＱ５（７）ように、相補データ線ＤＯ。

ＤＯ間に設けられたスイッチＭＯＳ　Ｆ　ＥＴにより構
成される。ＭＯ３ＦＥＴＱ５は、そのゲートにチップ非
選択状態に発生されるプリチャージ信号φｐｃが供給さ
れることによって、チップ非選択状態のとき又はメモリ
セルが選択状態にされる前にオン状態にされる。これに
より、前の動作サイクルにおいて、後述するセンスアン
プＳＡの増幅動作による相補データ１ｌＤｏ、ＤＯのハ
イレベルとロウレベルを短絡して、相補データ線Ｄｏ、
Ｄ。

を約Ｖｃｃ／２　（ＨＶＣ）のプリチャージ電圧とする
。なお、特に制限されないが、チップが比較的長い時間
非選択状態に置かれる場合、上記プリチャージレベルは
、リーク電流等によって低下する。

そこで、この実施例では、スイッチＭＯ３Ｆ−ＥＴＱ４
５及びＱ４５を設けて、ハーフプリチャージ電圧ＨＶＣ
を供給するようにする。このハーフプリチャージ電圧Ｈ
ＶＣを形成する電圧発生回路は、その具体的回路は図示
しないが、上記リーク電流等を補うよう比較的小さな電
流供給能力しか持たないようにされる。これによって、
消費電力が増大するのを抑えている。

ＲＡＭのチップ非選択状態等により上記プリチ・ヤージ
ＭＯ３ＦＥＴＱ５等がオン状態にされる前に、上記セン
スアンプＳＡは非動作状態にされる。

これにより、上記相補データ線Ｄｏ、ＤＯはハイインピ
ーダンス状態でハイレベルとロウレベルを保持するもの
となっている。また、ＲＡＭが動作状態にされると、セ
ンスアンプＳＡが動作状態にされる前に上記プリチャー
ジＭＯ３ＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態に
される。これにより、相補データ線ＤＯ，ＤＯは、ハイ
インピーダンス状態で上記ハーフプリチャージレベルを
保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ１ａＤｏ、ＤＯのハイレベルとロウレベルを単に短
絡して形成するものであるので、低消費電力化が図られ
る。また、センスアンプＳＡの増幅動作において、上記
プリチャージレベルを中心として相補データ線Ｄｏ、Ｄ
Ｏがハイレベルとロウレベルのようにコモンモードで変
化するので、容量カンプリングにより発生するノイズレ
ベルを低減できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ９と、
ＮチャンネルＭＯ５ＦＥＴＱ６゜Ｑ８とからなるＣＭＯ
Ｓラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線ＤＯ９ＤＯに結合されている。また、上
記ラッチ回路には、特に制限されないが、並列形態のＰ
チャンネルＭＯＳＦＥＴＱＩ　２．Ｑｌ　３を通して電
源電圧Ｖｃｃが供給され、並列形態のＮチャンネルＭＯ
３ＦＥＴＱＩ　Ｏ，Ｑｌ　１を通して回路の接地電圧Ｖ
３３が供給される。これらのパワースイッチＭＯ３ＦＥ
ＴＱＩ　Ｏ，Ｑｌ　１及びＭＯ３ＦＥＴＱＩ　２゜Ｑ１
３は、同じメモリアレイ内の他の同様な行に設けられた
ランチ回路（単位回路）に対して共通に用いられる。言
い換えるならば、同じメモリアレイ内のラッチ回路にお
けるＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯＳＦ
ＥＴとはそれぞれそのソースＰＳ及びＮＳが共通接続さ
れる。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　＊　　φｐａｌが印加され、
ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上゛記
タイミングパルスφｐａ１．　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　＋　　φｐａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａＬφｐａｌが発生されたとき、すなわち第１段階にお
いては、比較的小さいコンダクタンスを持つＭＯ３ＦＥ
ＴＱＩ　Ｏ及びＱ１２による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
φｐａ２＋φｐａ２が発生されると、すなわち第２段階
に入ると、比較的大きなコンダクタンスを持つＭＯ３Ｆ
ＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯ３ＦＥＴＱ１１、
Ｑ１３がオン状態にされることによって速（される、こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲＩとＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワードｖＡ４本分）が代表として示されている０図示
の構成に従うと、特に制限されないが、アドレス信号ａ
２〜ａｍは、直列形態にされたＮチャンネル型の駆動Ｍ
Ｏ３ＦＥＴＭＯ３ＦＥＴＱ３２〜Ｑ３４のゲートに供給
される。Ｐチャンネル型の負荷ＭＯ３ＦＥＴＱ３５のゲ
ートには、その動作時に一時的にロウレベルにされる１
シヲフトバルスφが供給される。この１シａツトパルス
φは、例えば、ロウアドレスストローブ信号ＲＡＳのロ
ウレベルによりロウアドレスバッファの動作タイミング
信号が形成されてからワード線選択タイミング信号φＸ
が発生させられる迄の間ロウレベルにされる。したがっ
て、上記１シヨツトパルスφは、これらのタイミング信
号を受ける論理回路により形成される。上記負荷ＭＯ５
ＦＥＴＱ３５と駆動ＭＯ３ＦＥＴＱ３２〜Ｑ３４により
ナンド（ＮＡＮＤ）ゲート回路が構成され、上記４本分
のワードＮａ選択信号が形成される。上記ナントゲート
回路の出力は、一方において、ＣＭＯＳインバータＩＶ
Ｉで反転されＮチャンネル型のカットＭＯ３ＦＥＴＱ２
８〜Ｑ３１を通して、スイッチ回路としてのＮチャンネ
ル型伝送ゲートＭＯ９ＦＥＴＱ２４〜Ｑ２７のゲートに
伝えられる。

上記ナントゲート回路は、それ自体ダイナミック動作を
行うものであるので、次のランチ回路が付加される。上
記出力信号を送出するＣＭＯＳインバータ回路ｌｖ１の
出力信号は、他方において上記負荷ＭＯ３ＦＥＴＱ３５
と並列形態にされたＰチャンネル型の第２の負荷ＭＯ３
ＦＥＴＱ３６のゲートに帰還される。これにより、上記
ナントゲート回路の出力信号がハイレベルにされたとき
、ＣＭＯＳインバータ回路ＩＶＩの出力信号のロウレベ
ルによって上記第２の負荷ＭＯ３ＦＥＴＱ３６がオン状
態にされ、出力信号をハイレベルに維持させるもとなる
。ま゛た、上記ナントゲート回路の出力信号がロウレベ
ルなら、言い換えるならば、全てのアドレス信号３２〜
ａｍのハイレベルによって駆動ＭＯ３ＦＥ！：ＴＱ３２
〜Ｑ３４が全てオン状態なら、上記ＣＭＯＳインバータ
回路ＩＶＩの出力信号のハイレベルによって負荷ＭＯ３
ＦＥＴＱ３６はオフ状態にされる。これにより、上記ナ
ントゲート回路にあっては、１シヨツトパルスφがハイ
レベルにされた後において、上記オン状態にされた駆動
ＭＯ３ＦＥＴＱ３２〜Ｑ３４を通して直流電流が消費さ
れない、上記第２のロウデコーダＲ−ＤＣＲ２は、上記
構成に代えて完全ＣＭＯＳスタティック型のデコーダと
するものであってもよい。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａｏ、ａｌ
で形成されたデコード信号によって選択される上記同様
な伝送ゲートＭＯＳ　Ｆ　ＥＴとカットＭＯ３ＦＥＴと
からなるスイッチ回路を通してワード線選択タイミング
信号φＸから４通りのワード線選択タイミング信号φｘ
ｏＯないしφＸｌｌを形成する。これらのワード線選択
タイミング信号φχ００〜φｘｌｌは、上記伝送ゲート
上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線に
伝えられる。なお、特に制限されないが、ロウデコーダ
Ｒ−ＤＣＲ１は、ロウデコーダＲ−ＤＣＲ２と同じく１
シツフトパルスφを受けてワード線選択動作を行うもの
であってもよ（、また上記同様に完全ＣＭＯＳスタティ
ック型のデコーダであってもよい。

特に制限されないが、タイミング信号φｘ００は、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φ×１０及びφｘｌｌ
は、それぞれアドレス信号子０及びａｌ、及びａＯ及び
ａｌ、及びａＯ及びａｌがロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされろ。

これによって、アドレス信号ａ１及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線ｆｆ（ＷＯ，Ｗｌ、以下、第１ワード
線群と称する）と、データ線りに結合されたメモリセル
に対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワー
ド線群と称する）とを識別するための一種のワード線群
選択信号とみなされる。

上記のようにアドレス選択用ＭＯ３ＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯ３ＦＥＴＱｍ等のしきい値電圧により情報記
憶用キャパシタＣｓへの書込みハイレベルのレベル損失
が生じないようにするため、ワード線選択タイミング信
号φＸ′によって起動されるワード線プートストラップ
回路ＢＳＴが設けられる。このワード線プートストラッ
プ回路ＢＳＴは、ワード線選択タイミング信号φＸ°と
その遅延信号を用いて、ワード線選択タイミング信号φ
Ｘのハイレベルを電源電圧Ｖｃｃ以上の高レベルとする
。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半尋体基板
上に生じない、各ワード線と接地電位との間には、ＭＯ
３ＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）には、スイッチＭＯ３ＦＥＴ
Ｑ３８〜Ｑ４１が設けられる。これらのＭＯ３ＦＥＴＱ
３８〜Ｑ４１のゲートには、上記タイミング信号φｘＯ
Ｏ〜φｘｌｌと逆相のタイミング信号−ＣＯＯ−−Ｃ１
ｌが供給される。これによって、非選択のワード線を回
路の接地電位に固定できるため、ワード線相互の容量結
合によって非選択のワード線が、選択ワード線の立ち上
がりに応じて中間電位に持ち上がってしまうことが防止
できる。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ〜Ａ
ｍを取り込み、それを保持するととに内部相補アドレス
信号ａ□−ａｍを形成して上記ロウアドレスデコーダＲ
−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、上記外
部端子から供給されたアドレス信号ＡＯと同相の内部ア
ドレス信号と逆相の内部アドレス信号とを合わせて相補
アドレス信号ａＯとするものである（以下、同じ）、ロ
ウアドレスデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２は、上
述のように上記相補アドレス信号ａＯ〜ａｍを解読して
、ワード線選択タイミング信号φＸに同期してワード線
の選択動作を行う。

カラムアドレスバッファＣ−ＡＤＨは、外部端子から供
給されたカラムアドレスストローブ信号ＣＡＳに基づい
て後述するタイミング発生回路ＴＧにより形成されたタ
イミング信号（図示せず）により動作状態にされ、その
動作状態において上記カラムアドレスストローブ信号Ｃ
ＡＳに同期して外部端子から供給されたアドレス信号Ａ
Ｏ−Ａｎを取り込み、それを保持するととに内部相補ア
ドレス信号ａＯ〜ａｎを形成してカラムアドレスデコー
ダＣ−ＤＣＨに伝える。

カラムデコーダＣ−ＤＣＲは、基本的には上記アドレス
デコーダＲ−ＤＣＲ２と類似のアドレスデコーダ回路に
より構成され、カラムアドレスバッファＣ−ＡＤＢから
供給される相補アドレス信号ａＯ〜ａｎを解読してデー
タ線選択タイミング信号φｙに同期して、後述するよう
なカラムスイッチ回路に供給すべき選択信号ＹＯ，Ｙｌ
・・・Ｙｌ等を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢのように表している。

この実施例では、ＲＡＭの多機能化等のために、特に制
限されないが、上記相補データ線の両端にそれぞれ第１
と第２のカラムスイッチ回路Ｃ３Ｗ１とＣ３Ｗ２が設け
られる。第１のカラムスイッチＣ５ＷＩは、代表として
示されているＮチャンネルＭＯ３ＦＥＴＱ４２．Ｑ４３
のように、相補データ線ＤＯ，ＤＯの右端とメモリアレ
イＭＡＲＹの右側に縦方向に延長される第１の入出力信
号線としての第１の共通相補データ線ＣＤＩ、ＣＤＩと
を選択的に結合させる。これらのＭＯ３ＦＥＴＱ４２．
Ｑ４３のゲートには、上記カラムデコーダＣ−ＤＣＲか
らの選択信号Ｙ１が供給される。

第２のカラムスイッチＣ３Ｗ２は、代表として示されて
いるＮチャンネルＭＯ３ＦＥＴＱ４５．Ｑ４６やＱ４７
．Ｑ４８のように、相補データ線ＤＯ２ＤＯやＤｉ、Ｄ
ｉの左端とメモリアレイＭＡＲＹの左側に縦方向に延長
される第２の入出力信号線としての第２の共通相補デー
タ線ＣＤ２．ＣＤ２とを選択的に結合させる。これらの
ＭＯ３ＦＥＴＱ４５．Ｑ４６やＱ４７．Ｑ４８のゲート
には、特に制限されないが、上記カラムデコーダＣ−Ｄ
ＣＲからの選択信号Ｙ１やＹｌが供給される。

上記第１及び第２の共通相補データ線ＣＤＩ。

ＣＤＩ及びＣＤ２．ＣＤ２間には、上記相補データ線に
設けられる同様なプリチャージ回路を構成するＮチャン
ネル型のプリチャージＭＯ３ＦＥＴＱ４４及びＱ４９が
それぞれが設けられている。

これらの第１及び第２の共通相補データ線ＣＤＩ。

ＣＤＩ及びＣＤ２．ＣＤ２は、上記単位のセンスアンプ
ＵＳＡと同様な回路構成のメインアンプＭＡ１及びＭＡ
２の一対の入出力ノードに結合されている。上記メイン
アンプＭＡＩとＭＡ２の出力信号は、それぞれ対応する
データ出力バッファＤＯＢＩとＤＣＲ２を介シテ外部端
子ＤＯ１トＤＯ２から送出される。読み出し動作ならば
、データ出カバソファＤＯＢ　１とＤＣＲ２は、それぞ
れのり・イミング信号φｒｗｌ、φｒｗ２によって動作
状態にされ、このとき動作状態にされるメインアンプＭ
Ａｌ、ＭＡ２の出力信号を増幅して外部端子り。

１、ＤＯ２から送出する。なお、書込み動作なら、上記
タイミング信号φｒｗ１．φｒｗ２によりデータ出カバ
ソファＤＯＢ１とＤＯＢ２の出力（ＤＯＩ。

ＤＯ２）はハイインピーダンス状態にされる。

上記共通相補データ線ＣＤＩ、ＣＤＩ及びＣＤ２、ＣＤ
２は、それぞれ対応するデータ人力バッファＤＩＢＩ及
びＤＩＢ２の出力端子が結合される。書込み動作ならば
、データ人力バッファＤＩＢ１とＤＩＢ２は、それぞれ
のタイミング信号φｒｗＬφｒｗ２によって動作状態に
され、外部端子Ｄ１１及びＤＩ２から供給された書込み
信号に従った相補書込み信号を上記共通相補データ線Ｃ
ＤＩ。

により、選択されたメモリセルへの書込みが行われる。

なお、読み出し動作なら、上記タイミング信号φｒｗＬ
φｒｗ２によってデータ人力バッファＤＩＢＩ及びＤＩ
Ｂ２の出力はハイインピーダンス状態にされる。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥ１とＷＢ２を受け
て、上記一連の各種タイミングパルスを形成する。この
実施例では、上記のように２系統の入出力回路が設けら
れることに対応して、上記のようにライトイネーブル信
号ＷＥＩとＷＢ２が設けられる。これらの信号ＷＥＩと
ＷＢ２のレベルに応じて、上記タイミング信号φｒ％１
１．φｒｗ２等が形成される。

例えば、信号ＷＥＩをロウレベルにし、信号ＷＥ２をハ
イレベルにすると、端子ＤＩＢから書き込み信号が供給
され、端子ＤＯ２から読み出し信号を得ることができる
。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路１’ｌＦＣは、特に
制限されないが、アドレストより、ロウアドレスストロ
ーブ信号ＲＡＳがロウレベルにされる前にカラムアドレ
スストローブ信号ＣＡＳがロウレベルにされたとき、そ
れをリフレッシュモードとして判定し、上記ロウアドレ
スストローブ信号ＲＡＳをクロックとするアドレスカウ
ンタ回路により形成されたリフレッシュアドレス信号ａ
Ｏ°〜ａｍ’を送出させる。このリフレッシュアドレス
信号ａＯ°〜ａｍ’　は、マルチプレクサ機能を持つ上
記ロウアドレスバッファＲ−ＡＤＨを介してロウアドレ
スデコーダ回路Ｒ−ＤＣＲ１及びＲ−ＤＣＲ２に伝えら
れる。このため、リフレッシュ制御回路ＲＥＦＣは、リ
フレッシュモードのとき、上記アドレスバッファＲ−Ａ
ＤＢの切り換えを行う制御信号を発生させる（図示ぜす
）、これによって、リフレッシュアドレス信号ａＯ°〜
ａｍ’　に対応された一本のワード線選択によるリフレ
ッシュ動作が実行される（ＣＡＳビフォワーＲＡＳリフ
レッシュ）。

上記構成のＲＡＭでは、例えばアドレスストロ給するメ
モリアクセスの際に、信号ＷＥＩをロウレベルにし、信
号ＷＥ２をハイレベルにすると、端子Ｄｌｌから書き込
んだデータを端子ＤＯ２から読み出すことができる。こ
れにより、１つのメモリサイクルにおいて、書き込みと
その確認のための読み出しを行うことが可能になる。

上記信号ＷＥＩとＷＢ２を共にハイレベルにしてメモリ
アクセスを行うと、端子ＤｏｔとＤＯ２から同じデータ
を読み出すことができる。これにより、同じ読み出し信
号を同時に独立した２系統の信号伝達経路に転送するこ
とができる。

〔実施例２〕 第２図には、この発明の他の一実施例の要部ブロック図
が示されている。

この実施例では、データ入力端子ＤＩとデータ出力端子
ＤＯとがＲＡＭの内部で共通化され、前記第１図に示し
たようなデータ人力バッファＤＩＢ１の入力端子とデー
タ出力バッファＤＯＢ１の出力端子にデータ入出力端子
Ｄ１が設けられ、データ人力バッファＤＩＢ２の入力端
子とデータ出力バッファＤＯＢ２の出力端子にデータ入
出力端子Ｄ２が設けられる。このような構成を採ること
によって、外部端子数を減らすことができる。

また、内部の一対の共通相補データ線ＣＤＩ。

ＣＤＩとＣＤ２．ＣＤ２との間には、信号をそのまま伝
達するスイッチ回ＢＳＷが配置される。この構成では、
端子Ｄ１とＤ２の間で信号を伝達することができる。

例えば、上記アドレスストローブ信号ＲＡＳとＣＡＳと
をそれぞれの一対の入出力端子に対応さのようにして、
両信号の競合を回避するような機能を設けることにより
、２つのマイクロコンピュータ等の間でのデータ転送を
行うメモリ　（いわゆる、デュアル・ボート・メモリ）
として利用することができる。この場合、上記のような
スイッチ回路ＳＷを設けた場合には、データ人力バッフ
ァＤＩＢＩとスイッチ回路ＳＷ及び上記データ出力バッ
ファＤＯＢ２を通して端子Ｄ１からＤ２への方向に直接
的にデータを転送することができる。

逆に、データ人力バッファＤＴＢ２とスイッチ回路ＳＷ
及び上記データ出力バッファＤＯＢ１を通して端子Ｄ２
からＤｌへの方向に直接的にデータを転送することがで
きる。すなわち、この実施例のＲＡ　Ｍを、上記のよう
な２つのマイクロコンピュータ間におけろデータの受は
渡し用のメモリの他に、リアルタイムでの直接的な信号
伝達経路として利用することができる。

〔実施例３〕 第３図には、更に他の一実施例のブロック図が示されて
いる。

この実施例では、外部端子は１つとされる。この構成に
おいても、データ入力バッファＤＩＢＩを用いて書き込
みデータを供給し、データ出力バッファＤＯＢ２を用い
てその確認のための読み出しが可能になる。すなわち、
データ人力バッファＤＩＢＩを通した書き込み信号は、
共通相補データＣＤＩ、ＣＤＩ及び前記第１図に示した
ようなカラムスイッチ回路Ｃ３ＷＩ、メモリアレイＭＡ
ＲＹ（相補データ線ＤＯ，ＤＯ等）、カラムスイッチ゛
Ｃ３Ｗ２及び共通相補データ線ＣＤ２．ＣＤ２とデータ
出力バッファＤＯＢ２を通して出力されるものである。

この逆の経路により、上記同様な書き込み確認の読み出
しも可能である。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１メモリセルが結合されるデータ線に対してカラム
スイッチ回路（Ｙスイッチ回路）を介して一対の共通デ
ータ線（入出力用信号線）及びそれぞれの共通のデータ
線に対応し入出力回路を設けることにより、一対の入出
力回路及びそれぞれに対応した共通データ線を用いて、
同時に書き込みと読み出しが可能になるという効果が得
られる０例えば、書き込みとその確認のための読み出し
動作を同時に行うことが可能になる。

（２）２系統の書き込み／読み出しのための信号伝達経
路を持たせることにより、マイクロコンピュータ等間で
のデータ転送用のメモリとしても利用することができる
という効果が得られる。

（３）上記２系統の入出力回路との間に、同者を接続す
るためのスイッチ回路を設けることにより、ＲＡＭをリ
アルタイムでの信号伝達に供す為ことができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、センスアンプ
は、０Ｍ０３回路の他、そのゲートとドレインが交差結
合されたＭＯＳＦＥＴを単位回路とするものであっても
よい。

この場合、相補データ線には、アクティブリストア回路
が設けられる。メモリセルの読み出し基準電圧は、前記
のようにハーフプリチャージ電圧を用いるものの他、ダ
ミーセルによって基準電圧を形成するものとしてもよい
。アドレス信号は、ロウ系とカラム系のそれぞれ独立し
た端子から供給するものであってもよい。このようにダ
イナミック型ＲＡＭを構成する各回路の具体的構成は種
々の実施形態を採ることができる。そして、基本的には
前記実施例のように２系統の書き込み／読み出し用の信
号経路を設ければよいが、３系統以上の信号経路を付加
するものであってもよい。

ＲＡＭをマイクロコンピュータ等の間でのデータ転送用
メモリとして用いる場合、どちらのマイクロコンピュー
タがＲＡＭをアクセスするかは、前記のような２つのア
ドレスストローブ信号を設けるものの他、外部のメモリ
制御回路で競合回避を行うようにしてもよい、また、第
３図において、ＤＩＢ２とＤＣＲ２を省略して、共通相
補データに接続するものとしてもよい。

この発明は、ダイナミック型ＲＡＭの他、スタティック
型ＲＡＭにおいても同様に適用することによって、同様
な作用効果を得ることができるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリセルが結合されるデータ線に対して
カラムスイッチ回路を介して一対の共通データ線及びそ
れぞれの共通のデータ線に対応し入出力回路を設けるこ
とにより、−対の入出力回路及びそれぞれに対応した共
通データ線を用いて、同時に書き込みと読み出しが可能
になる等の多機能化が実現できる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、この発明の他の一実施例を示す要部ブロック
図、 第３図は、この発明の更に他の一実施例を示す要部ブロ
ック図であ委。 ＭＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回路
、ＵＳＡ・・単位回路、ＳＡ・・センスアンプ、ＭＡＩ
、ＭＡ２・・メインアンプ、Ｃ３Ｗｌ、Ｃ３Ｗ２・・カ
ラムスイッチ回路、Ｒ，Ｃ−ＡＤＢ・・アドレスバッフ
ァ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣＲ
・・カラムアドレスデコーダ、ＴＧ・・タイミング発生
回路、ＲＥＦＣ・・自動リフレッシュ回路、ＤＯＢＩ。 ＤＣＲ２・・データ出カバソファ、ＤＩＢｌ、ＤＴＢ２
・・データ入カバソファ、ｖＢＧ・・基板バイアス発生
回路、ＳＷ・・スイッチ回路部　２　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルが結合されるデータ線に対してＹスイッ
   チ回路を介して複数の入出力用信号線及びそれぞれの入
   出力用信号線対応した複数の入出力回路を設けたことを
   特徴とする半導体記憶装置。 ２、メモリセルはダイナミック型メモリセルから構成さ
   れ、上記データ線の両端にＹスイッチ回路を介して一対
   の入出力用の共通データ線が設けられるものであること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ３、上記一対の入出力用の共通データ線の間には、選択
   的に両者を短絡する信号伝送経路が設けられるものであ
   ることを特徴とする特許請求の範囲第２項記載の半導体
   記憶装置。