JPH07109706B2 - ダイナミック型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAMに関するもので、例え
ば、周辺回路がCMOS（相補型MOS）回路により構成さ
れ、基板バイアス電圧発生回路を内蔵したダイナミック
型RAM（ランダム・アクセス・メモリ）に利用して有効
な技術に関するものである。

〔背景技術〕

ダイナミック型RAMにおける低消費電力化と、高速動作
化等のためにアドレスバッファやアドレスデコーダ等の
周辺回路をＰチャンネルMOSFET（絶縁ゲート型電界効果
トランジスタ）とＮチャンネルMOSFETとの組み合わせで
構成されたCMOS回路を用いることが公知である（例え
ば、日経マグロウヒル社1985年２月11日付『日経エルク
トロニクス』頁243〜頁263参照）。

ところで、ダイナミック型メモリセルは、情報記憶用キ
ャパシタに電荷が有るか無いかの形態で記憶情報を保持
する。上記キャパシタに蓄積された電荷は、基板に発生
するマイノリティ（少数）キャリアと結合して消滅させ
られる。このため、上記記憶情報が失われる前に読み出
して、これを増幅して再び同じメモリセルに書き込むと
いうリフレッシュが必要となる。リフレッシュ周期が短
いと、ダイナミック型RAMの読み出し、書き込みのため
の時間が制限され、また減少するという問題がある。そ
こで、リフレッシュ周期（メモリセルの情報保持時間）
を長くするために、基板に負のバイアス電圧を供給し
て、上記マイノリティキャリアを吸収してしまうことが
効果的である。例えば、ＮチャンネルMOSFETにより構成
されたダイナミック型RAMにあっては、基板バイアス回
路を内蔵させている（基板バイアス回路に関しては、例
えば特開昭55−13566号公報参照）。

しかしながら、CMOS回路を有するダイナミック型RAMに
基板バイアス回路を内蔵した場合においては、次の問題
が生ずる。電源投入直後においては基板バイアス回路の
駆動電流が小さいため、Ｐ型基板の電位は、基板と電源
電圧Vccが供給されるＮ型ウェル領域との容量結合によ
って正の電位（例えば＋0.6V程度）に持ち上げられてし
まう。これにより、基板上に形成されたＮチャンネルMO
SFETのソース、ドレインと基板とが極めて順バイアスに
近い状態にされるので、ラッチアップが生じやすい状態
にされる。このような不安定な状態で、トリガとなる電
流が上記いずれかの領域に供給されると、予期しない寄
生サイリスタ素子がオン状態にされ、ラッチアップを生
じてしまうという虞れがある。特に、ダイナミック型RA
Mにおいては、ロウアドレスストローブ信号▲▼
のロウレベルが入力されることによって、ラッチアップ
を生じる虞れがある。信号▲▼によって、メモリ
アクセス動作が起動されると、一斉に内部回路が動作状
態にされる。すなわち、内部回路を構成する複数のMOSF
ETに電流が流れる。これによって、上記正の電位に持ち
上げられた基板内に基板電流が発生する。この基板電流
によって、さらに基板の電位が上昇せしめられることに
より、上記基板とＮチャンネルMOSFETのソース、ドレイ
ンとが順バイアスされる。したがって、信号▲▼
のロウレベルの入力によって、一斉に内部回路が動作さ
せられることに起因して生ずる基板電流が、ラッチアッ
プのトリガとなり易いという問題がある。

〔発明の目的〕

この発明の目的は、簡単な構成により電流投入時におけ
るラッチアップの発生を防止したダイナミック型RAMを
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
基板にバックバイアス電圧を供給する基板バイアス発生
回路の出力電圧をモニターして、その電位が所望の電位
にされる迄の間、外部端子から供給される実質的なチッ
プ選択信号の取り込みを禁止するものである。

〔実施例〕

第１図には、この発明をダイナミック型RAMに適用した
場合の一実施例の回路図が示されている。同図の各回路
素子は、公知のCMOS集積回路の製造技術によって、１個
の単結晶シリコンのような半導体基板上において形成さ
れる。同図において、ソース・ドレイン間に直線が付加
されたMOSFETはＰチャンネル型であって、上記直線の付
加されないＮチャンネルMOSFETと区別される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板に形成され
たＮ型ウェル領域に形成される。これによって、半導体
基板は、その上に形成された複数のＮチャンネルMOSFET
の共通の基板ゲートを構成する。Ｎ型ウェル領域は、そ
の上に形成されたＰチャンネルMOSFETの基板ゲートを構
成する。ＰチャンネルMOSFETの基板ゲートすなわちＮ型
ウェル領域は、第１図の電源端子Vccに結合される。基
板バイアス電圧発生回路VBGは、半導体基板に供給すべ
き負のバックバイアス電圧−Vbbを発生する。これによ
って、ＮチャンネルMOSFETの基板ゲート、すなわち半導
体基板にバックバイアス電圧が加えられることになり、
そのソース，ドレインと基板間の寄生容量値が減少させ
られるため回路の高速動作化を図ることができる。ま
た、基板に発生するマイノリティキャリアを吸収できる
ので、リフレッシュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルMOSFETのソース、ドレイン及びチャンネル形成領
域（ゲート形成領域）とされた表面部分以外には、公知
の選択酸化法によって形成された比較厚い厚さのフィー
ルド絶縁膜が形成されている。キャパシタ形成領域は、
特に制限されないが、キャパシタ形成領域上には、比較
的薄い厚さの絶縁膜（酸化膜）を介して１層目ポリシリ
コン層が形成されている。１層目ポリシリコン層は、フ
ィールド絶縁膜上まで延長されている。１層目ポリシリ
コン層の表面には、それ自体の熱酸化によって形成され
た薄い酸化膜が形成されている。キャパシタ形成領域に
おける半導体基板表面には、イオン打ち込み法によるＮ
型領域が形成されること、又は所定の電圧が供給される
ことによってチャンネルが形成される。これによって、
１層目ポリシリコン層、薄い絶縁膜及びチャンネル領域
からなるキャパシタが形成される。フィールド酸化膜上
の１層目ポリシリコン層は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で脱明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンクタト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この層間絶縁膜
上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭ−ARYは、特に制限されないが、２交点
（折り返しビット線）方式とされる。第１図には、その
一対の行が具体的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）D,
に、Ｎチャンネル型のアドレス選択用MOSFET Qmと情報
記憶用キャパシタCsとで構成された複数のメモリセルの
それぞれの入出力ノードが同図に示すように所定の規則
性をもって配分されて結合されている。

プリチャージ回路PCは、代表として示されたＮチャンネ
ルMOSFET Q5のように、相補データ線D,間に設けられ
たスイッチMOSFETにより構成される。このMOSFET Q5
は、そのゲートにチップ非選択時に発生されるプリチャ
ージ信号φpcが供給されることによって、チップ非選択
状態のときにオン状態にされる。これにより、前の動作
サイクルにおいて、後述するセンスアンプSAの増幅動作
による相補データ線D,のハイレベルとロウレベルを短
絡して、相補データ線D,を約Vcc/2のプリチャージ電
圧とする。なお、RAMがチップ非選択状態にされ、上記
プリチャージMOSFET Q5等がオン状態にされる前に、上
記センスアンプSAは非動作状態にされる。これにより、
上記相補データ線D,はハイインピーダンス状態でハイ
レベルとロウレベルを保持するものとなっている。ま
た、RAMが動作状態にされると、センスアンプSAが動作
状態にされる前に上記プリチャージMOSFET Q5等はオフ
状態にされる。これにより、相補データ線D,は、ハイ
インピーダンス状態で上記ハーフプリチャージレベルを
保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線D,のハイレベルとロウレベルを単に短絡して形
成するものであるので、低消費電力化が図られる。ま
た、センスアンプSAの増幅動作において、上記プリチャ
ージレベルを中心として相補データ線D,がハイレベル
とロウレベルのようにコモンモードで変化するので、容
量カップリングにより発生するノイズレベルを低減でき
るものとなる。

センスアンプSAは、その単位回路USAが例示的に示され
ており、ＰチャンネルMOSFET Q7,Q9と、ＮチャンネルMO
SFET Q6,Q8とからなるCMOSラッチ回路で構成され、その
一対の入出力ノードが上記相補データ線D,に結合され
ている。また、上記ラッチ回路には、特に制限されない
が、並列形態のＰチャンネルMOSFET Q12,Q13を通して電
源電圧Vccが供給され、並列形態のＮチャンネルMOSFET
Q10,Q11を通して回路の接地電圧Vssが供給される。これ
らのパワースイッチMOSFET Q10,Q11及びMOSFET Q12,Q13
は、同じメモリマット内の他の行に対して同様に設けら
れたラッチ回路（単位回路）に対して共通に用いられ
る。言い換えるならば、同じメモリマット内のラッチ回
路におけるＰチャンネルMOSFETとＮチャンネルMOSFETと
はそれぞれそのソースPS及びSNが共通接続される。

上記MOSFET Q10,Q12のゲートには、動作サイクルではセ
ンスアンプSAを活性化させる相補タイミングパルスφpa
1,pa1が印加され、MOSFET Q11,Q13のゲートには、上
記タイミングパルスφpa1,pa1より遅れた、相補タイ
ミングパルスφpa2,pa2が印加される。このようにす
ることによって、センスアンプSAの動作は２段階に分け
られる。タイミングパルスφpa1,pa1が発生されたと
き、すなわち第１段階においては、比較的小さいコンダ
クタンスを持つMOSFET Q10及びQ12による電流制限作用
によってメモリセルからの一対のデータ線間に与えられ
た微小読み出し電圧は、不所望なレベル変動を受けるこ
となく増幅される。上記センスアンプSAでの増幅動作に
よって相補データ線電位の差が大きくされた後、タイミ
ングパルスφpa2,pa2が発生されると、すなわち第２
段階に入ると、比較的大きなコンダクタンスを持つMOSF
ET Q11,Q13がオン状態にされる。センスアンプSAの増幅
動作は、MOSFET Q11,Q13がオン状態にされることによっ
て速くされる。このように２段階に分けて、センスアン
プSAの増幅動作を行わせることによって、相補データ線
の不所望なレベル変化を防止しつつ、データの高速読み
出しを行うことができる。

ロウデコーダＲ−DCRは、特に制限されないが、２分割
されたロウデコーダＲ−DCR1とＲ−DCR2との組み合わせ
によって構成される。同図には、第２のロウデコーダＲ
−DCR2の１回路分（ワード線４本分）が代表として示さ
れている。図示の構成に従うと、アドレス信号２〜
ｍを受けるＮチャンネルMOSFET Q32〜Q34と、Ｐチャン
ネルMOSFET Q35〜Q37とで構成されたCMOS回路によるNAN
D（ナンド）回路で上記４本分のワード線選択信号が形
成される。このNAND回路の出力は、CMOSインバータIV1
で反転され、Ｎチャンネル型のカットMOSFET Q28〜Q31
を通して、スイッチ回路としてのＮチャンネル型の伝送
ゲートMOSFET Q24〜Q27のゲートに伝えられる。

第１のロウデコーダＲ−DCR1は、その具体的回路を図示
しないが、２ビットの相補アドレス信号a0,０及びa1,
１で形成されたデコード信号によってワード線選択タ
イミング信号φｘから４通りのワード線選択タイミング
信号φx0ないしφx11を形成する。これらのワード線選
択タイミング信号φx00〜φx11は、上記伝送ゲートMOSF
ET Q24〜Q27を介して各ワード線に伝えられる。

特に制限されないが、タイミング信号φx00は、アドレ
ス信号a0及びa1がロウレベルにされているとき、タイミ
ング信号φｘに同期してハイレベルにされる。同様に、
タイミング信号φx01、φx10及びφx11は、それぞれア
ドレス信号０及びa1、及びa0及び１、及び０及び
１がロウレベルにされているときタイミング信号φｘ
に同期してハイレベルにされる。

これによって、アドレス信号a1及び１は、複数のワー
ド線のうちのデータ線Ｄに結合されたメモリセルに対応
されたワード線群（W0、W1、以下、第１ワード線群と称
する）と、データ線Ｄに結合されたメモリセルに対応さ
れたワード線群（W2、W3、以下、第２ワード線群と称す
る）とを識別するための一種のワード線群選択信号とみ
なされる。

ロウデコーダＲ−DCR1とＲ−DCR2のようにロウデコーダ
を２分割することによって、ロウデコーダＲ−DCR2のピ
ッチ（間隔）とワード線のピッチとを合わせることがで
きる。その結果、無駄な空間が半導体基板上に生じな
い。各ワード線と接地電位との間には、ＮチャンネルMO
SFET Q20〜Q23が設けられ、そのゲートに上記NAND回路
の出力が印加されることによって、非選択時のワード線
を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その速端側
（デコーダ側と反対側の端）にリセット用のMOSFET Q1
〜Q4が設けられており、リセットパルスφpwを受けてこ
れらのMOSFET Q1〜Q4がオン状態となることによって、
選択されたワード線がその両端から接地レベルにリセッ
トされる。

カラムスイッチＣ−SWは、代表として示されているＮチ
ャンネルMOSFET Q42,Q43のように、相補データ線D,と
共通相補データ線CD,▲▼を選択的に結合させる。
これらのMOSFET Q42,Q43のゲートには、カラムデコーダ
Ｃ−DCRからの選択信号が供給される。

ロウアドレスバッファＲ−ADBは、外部端子から供給さ
れたロウアドレスストローブ信号▲▼に基づいて
後述するタイミング発生回路TGにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号▲
▼に同期して外部端子から供給されたアドレス信号A0〜
Amを取り込み、それを保持するとともに内部相補アドレ
ス信号ａ０〜ａｍを形成して上記ロウアドレスデコーダ
Ｒ−CDR1及びＲ−CDR2に伝える。ここで、上記外部端子
から供給されたアドレス信号A0と同相の内部アドレス信
号a0と逆相の内部アドレス信号０とを合わせて相補ア
ドレス信号ａ０のように表している（以下、同じ）。ロ
ウアドレスデコーダＲ−CDR1とＲ−CDR2は、上述のよう
に上記相補アドレス信号ａ０〜ａｍを解読して、ワード
線選択タイミング信号φｘに同期してワード線の選択動
作を行う。

一方、カラムアドレスバッファＣ−ADBは、外部端子か
ら供給されたカラムアドレスストローブ信号▲▼
に基づいて後述するタイミング発生回路TGにより形成さ
れたタイミング信号（図示せず）により動作状態にさ
れ、その動作状態において上記カラムアドレスストロー
ブ信号▲▼に同期して外部端子から供給されたア
ドレス信号A0〜Anを取り込み、それを保持するととに内
部相補アドレス信号ａ０〜ａｍを形成してカラムアドレ
スデコーダＣ−DCRに伝える。

カラムデコーダＣ−DCRは、データ線選択タイミング信
号φｙによってカラム選択タイミングが制御され、カラ
ムアドレスバッファＣ−ADBから供給される相補アドレ
ス信号ａ０〜ａｎを解読することによって上記カラムス
イッチＣ−SWに供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ADB
とカラムアドレスバッファＣ−ADBを合わせてアドレス
バッファR,C−ADBのように表している。

上記共通相補データ線CD,▲▼間には、上記同様な
プリチャージ回路を構成するＮチャンネル型のプリチャ
ージMOSFET Q44が設けられている。この共通相補データ
線CD,▲▼には、上記単位のセンスアンプUSAと同様
な回路構成のメインアンプMAの一対の入出力ノードが結
合されている。このメインアンプの出力信号は、データ
出力バッファDOBを介して外部端子Doutへ送出される。
読み出し動作ならば、データ出力バッファDOBはそのタ
イミング信号rwによって動作状態にされ、上記メイン
アンプMAの出力信号を増幅して外部端子I/Oから送出す
る。なお、書込み動作なら、上記タイミング信号rwに
よってデータ出力バッファDOBの出力はハイインピーダ
ンス状態される。

上記共通相補データ線CD,▲▼は、データ入力バッ
ファDIBの出力端子が結合される。書込み動作ならば、
データ出力バッファDIBは、そのタイミング信号φrwに
よって動作状態にされ、外部端子Dinから供給された書
込み信号に従った相補書込み信号を形成し、これを上記
共通相補データ線CD,▲▼に伝えることにより、選
択されたメモリセルへの書込みが行われる。なお、読み
出し動作なら、上記タイミング信号φrwによってデータ
入力バッファDIBの出力はハイインピーダンス状態にさ
れる。

上記のようにアドレス選択用MOSFET Qmと情報記憶用キ
ャパシタCsとからなるダイナミック型メモリセルへの書
込み動作において、情報記憶用キャパシタCsにフルライ
トを行うため、言い換えるならば、アドレス選択用MOSF
ET Qm等のしきい値電圧により情報記憶用キャパシタCs
への書込みハイレベルのレベル損失が生じないようにす
るため、ワード線選択タイミング信号φｘによって起動
されるワード線ブートストラップ回路（図示せず）が設
けられる。このワード線ブートストラップ回路は、ワー
ド線選択タイミング信号φｘとその遅延信号を用いて、
ワード線選択タイミング信号φｘのハイレベルを電源電
圧Vcc以上の高レベルとする。

上述した各種タイミング信号は、次のタイミング発生回
路TGにより形成される。タイミング発生回路TGは、上記
代表として示された主要なタイミング信号等を形成す
る。すなわち、このタイミング発生回路TGは、外部端子
から供給されたアドレスストローブ信号▲▼及び
▲▼と、ライトイネーブル信号▲▼とを受け
て、上記一連の各種タイミングパルスを形成する。

回路記号REFCで示されているのは、自動リフレッシュ回
路であり、リフレッシュアドレスカウンタ等を含んでい
る。この自動リフレッシュ回路REFCは、特に制限されな
いが、アドレストスローブ信号▲▼と▲▼
を受ける論理回路により、ロウアドレスストローブ信号
▲▼がロウレベルにされる前にカラムアドレスス
トローブ信号▲▼がロウレベルにされたとき、そ
れをリフレッシュモードとして判定し、上記ロウアドレ
スストローブ信号▲▼をクロックとするアドレス
カウンタ回路により形成されたリフレッシュアドレス信
号a0′〜am′を送出させる。このリフレッシュアドレス
信号a0′〜am′は、マルチプレクサ機能を持つ上記ロウ
アドレスバッファＲ−ADBを介してロウアドレスデコー
ダ回路Ｒ−DCR1及びＲ−DCR2に伝えられる。このため、
リフレッシュ制御回路REFCは、リフレッシュモードのと
き、上記アドレスバッファＲ−ADBの切り換えを行う制
御信号を発生させる（図示ぜず）。これによって、リフ
レッシュアドレス信号a0′〜am′に対応された一本のワ
ード線選択によるリフレッシュ動作が実行される（CAS
ビフォワーRASリフレッシュ）。

電圧検出回路VCは、上記基板バイアス発生回路VBGによ
り形成された基板バイアス電圧−Vbbを受けて、それが
所望の負電位にされることをモニターして、その検出出
力VSを上記タイミング発生回路TGの入力回路に伝える。
すなわち、電源投入直後において基板バイアス電圧−Vb
bが所望の負電位にされる迄の間、上記検出出力によっ
て上述のようなアドレスマルチ方式のダイナミック型RA
Mにおける実質的なチップ選択信号（メモリアクセス信
号）であるロウアドレスストローブ信号▲▼の取
り込みを禁止、言い換えるならば、▲▼信号がロ
ウレベルにされてもそれを内部回路に伝達するのを禁止
してメモリアクセスを無効にさせるものである。

第２図には、上記基板バイアス電圧発生回路VBGと電圧
検出回路VC及びタイミング発生回路TGに含まれる入力回
路の一実施例の回路図が示されている。

同図において、インバータ回路IV2〜IV6は、特に制限さ
れないが、CMOS回路から構成され、集積回路の外部端子
を構成する電源端子Vccと基準電位端子もしくはアース
端子との間に加えられる＋5Vのような正電源電圧によっ
て動作される。

基板バイアス電圧発生回路VBGは、半導体基板に供給す
べき負のバックバイアス電圧−Vbbを発生する。これに
よって、ＮチャンネルMOSFETの基板ゲートに負のバック
バイアス電圧が加えられることになる。

この実施例の基板バイアス電圧発生回路VBGは、リング
状に縦列接続された３個（奇数個であればよい）のイン
バータ回路IV2〜IV4により構成された発振回路OSCの発
振出力信号を受け、その波形整形と増幅を行うCMOSイン
バータ回路IV5,IV6及び次の整流回路もしくはレベル変
換回路から構成される。整流回路は、上記CMOSインバー
タ回路IV6の出力から得られる発振パルスは、信号をそ
の一方の電極e1に受けるキャパシタC1と、このキャパシ
タC1の他方の電極e2と回路の接地電位点Vssとの間に設
けられたダイオード形態のMOSFET Q50と、このキャパシ
タC1の他方の電極e2と基板との間に設けられたダイオー
ド形態のMOSFET Q51とからなる。この基板と回路の接地
電位点Vssとの間には、MOSFETのソースと基板間からな
るような接合容量や配線容量等からなる寄生容量C2が存
在する。上記ダイオード形態のMOSFET Q50は、インバー
タ回路IV6から出力されたパルスがハイレベル（電源電
圧Vcc）のときキャパシタC1を介して供給される正の電
圧によってオン状態となる。これにより、キャパシタC1
はハイレベルによってプリチャージされる。次に、発振
パルスがロウレベル（回路の接地電位）にされたとき、
すなわち、キャパシタC1の一方の電極e1がロウレベルに
されたとき、キャパシタC1の他方の電極e2は、−（Vcc
−Vth）の負電位となる。ここで、VthはMOSFET Q50のし
きい値電圧である。この負電位によりダイオード形態の
MOSFET Q51はオン状態にされる。これに応じて、電極e2
に与えられた負の電位がMOSFET Q51を介して上記寄生容
量C2に伝えられる。すなわち、基板には−Vbbの基板バ
ックバイアス電圧が与えられる。

上記基板バイアス電圧−Vbbが所定の負電位にされたの
を検出（モニター）するため、電圧検出回路VCが設けら
れる。電圧検出回路VCは、特に制限されないが、基板バ
イアス電圧のレベル検出部と、MOSFET Q61とQ62からな
るインバータ回路と、NAND（ナンド）ゲート回路G1と、
MOSFET Q63及び抵抗Ｒとからなる。レベル検出部は次か
らなる。ＰチャンネルMOSFET Q56は、そのゲートに定常
的に回路の接地電位が供給されることによって定常的に
オン状態にされ、負荷抵抗として作用させられる。この
MOSFET Q56には、出力レベルクランプ用のＮチャンネル
MOSFET Q57が直列に接続される。このMOSFET Q57は、そ
のゲートに定常的に回路の接地電位が供給されることに
よって定常的にオン状態にされる。上記MOSFET Q57のド
レインと基板（−Vbb）との間には、各々しきい値電圧V
thを持ち、かつダイオード形態にされたＮチャンネルMO
SFET Q58,Q59直列形態に設けられる。MOSFET Q58,Q59は
実質的にレベルシフト回路を構成する。

このレベル検出部の動作は、次のようになる。基板バイ
アス電圧−Vbbの絶対値が上記ダイオード形態のMOSFET
Q58,Q59による合成しきい値電圧2Vthより小さいレベル
の時、これらのMOSFET Q58,Q59はオフ状態にされる。こ
れによって、上記MOSFET Q56とQ57の接続点の電位は、
ほゞ電源電圧Vccのようなハイレベルにされる。

一方、上記基板バイアス電圧−Vbbの絶対値が上記ダイ
オード形態のMOSFET Q58,Q59による合成しきい値電圧2V
thより大きなレベルにされた時、これらのMOSFET Q58,Q
59はオン状態にされる。これに応じて、上記MOSFET Q56
とQ57の接続点の電位は、回路の接地電位に対してMOSFE
T Q57のしきい値電圧Vthだけ高くされたロウレベルにさ
れる。なお、上記電源電圧VccからMOSFET Q56〜Q59を通
して基板に流れる電流は、基板バイアス電圧−Vbbを絶
対値的に低下させる。このような電圧の低下を防止する
ため、及び上記MOSFET Q58,Q59とMOSFET Q57による合成
コンダクタンスによって上記のようなロウレベルを形成
するため、上記負荷MOSFET Q56は、そのコンダクタンス
が極めて小さい値、すなわち、微少電流しか流さないよ
うな極めて小さいコンダクタンスに設定される。

また、通常の動作状態において、基板へ流れるリーク電
流によって基板バイアス電圧−Vbbが低下させられるこ
とにより、上記MOSFET Q58,Q59がオフ状態にならないよ
うにされる。言い換えるならば、上記しきい値電圧2Vth
は、絶対値的に基板バイアス電圧−Vbbの最も小さくさ
れた電圧よりも小さくなるように設定される。これによ
り、通常の動作状態で基板バイアス電圧−Vbbの変動が
あっても上記MOSFET Q58,Q59はオン状態を維持するよう
にされる。

上記のようなレベル検出部の検出出力のハイレベルとロ
ウレベルとは、次のレベル判定回路によって判定され
る。レベル判定回路は、ＰチャンネルMOSFET Q61とＮチ
ャンネルMOSFET Q62と、帰還用のＰチャンネルMOSFET Q
63とからなる。このCMOSインバータ回路は、特に制限さ
れないが、極く狭いパルス幅の振動的な判定信号がそれ
から出力されないようにするため、ヒステリシス回路と
される。すなわち、電源電圧VccとCMOSインバータ回路
の出力との間に設けられたMOSFET Q63のゲートには、CM
OSインバータ回路の出力をその一方の入力とするノア
（NOR）ゲート回路G1の出力VSが供給される。

このレベル判定回路の動作は次のようになる。レベル検
出部の出力がハイレベルからロウレベルに（ロウレベル
からハイレベル）に反転されたなら、MOSFET Q63による
正帰還によって、CMOSインバータ回路（Q61とQ62）の出
力が高速なハイレベル（ロウレベル）に反転する。この
CMOSインバータ回路の出力は、特に制限されないが、ノ
ア（NOR）ゲート回路G1の一方に伝えられる。このノア
ゲート回路G1の他方の入力には、ポリシリコン等の高抵
抗Ｒを介して回路の接地電位が与えられる。これによ
り、上記ノアゲート回路G1は、通常の動作状態では他方
の入力にロウレベルが供給されるので、実質的にインバ
ータ回路としての動作を行う。このノアゲート回路G1の
出力VSが検出回路VCの出力としてタイミング発生回路TG
に入力される。出力VSは、一方においてその入力と電源
電圧Vccとの間に設けられたＰチャンネルMOSFET Q63の
ゲートに供給される。

上記ノアゲート回路G1によって形成された電圧検出出力
VSは、タイミング発生回路TGの入力ゲートであるノア
（NOR）ゲート回路G2の一方に入力に供給される。この
ノアゲート回路G2の他方の入力には、外部端子から供給
されたロウアドレスストローブ信号▲▼が供給さ
れる。このノアゲート回路G2の出力端子RASは、前記タ
イミング発生回路TGに伝えられる。ノアゲート回路G2
は、検出回路VCの検出出力に対応して、ロウアドレスス
トローブ信号▲▼を内部回路に伝達するか否かの
制御ゲート（スイッチ）である。

この実施例では、電源投入により基板バイアス電圧発生
回路VBGが動作を開始して、その出力電圧−Vbbが所定の
電位以下にされる迄の間、レベル検出部の検出出力はハ
イレベルとされる。ノアゲート回路G1は、通常動作にお
いてインバータ回路として働くので、検出回路VCの検出
出力VSはハイレベルとされる。これによって、ノアゲー
ト回路G2は、その出力がロウレベルに固定される。した
がって、ロウアドレスストローブ信号▲▼は、タ
イミング発生回路TGのゲート回路G2以降に伝達されな
い。つまり、アドレスマルチ方式のメモリにおいて、実
質的なチップ選択振動であるロウアドレスストローブ信
号▲▼は、このメモリに受け付けられない。

基板バイアス電圧発生回路が動作して、その出力電圧−
Vbbの電位が十分低くされると、レベル検出部の検出出
力はハイレベルからロウレベルに変化する。これに応答
して、検出回路VCの出力VSはロウレベルとされる。これ
によって、ノアゲート回路G2はインバータ回路として働
く。したがって、ノアゲート回路G2は、その一方の入力
であるロウアドレスストローブ信号▲▼を反転し
た信号を、その出力信号RASとして出力する。

なお、半導体ウェハ上に完成されたRAMのプロービング
におけるストレステスト等を実現するため、プロービン
グテスト時、ゲート回路G1と抵抗Ｒとの間に接続された
パッドＰにプロープから電源電圧Vccのようなハイレベ
ル（論理“1"）が供給される。これにより、ノアゲート
回路G1の出力信号VSは、上記基板バイアス電圧−Vbbに
無関係にロウレベルにされる。これに応じて、ノアゲー
ト回路G2の出力信号RASは、外部端子から供給されるア
ドレスストローブ信号▲▼に従ったレベルされ
る。これによって、上記プロービンク時には、上記アド
レスストローブ信号▲▼をロウレベルにすること
によって、基板電位とは無関係にRAMのアクセスを行わ
せることが可能にされる。パッドＰは、必要に応じて、
特にプロービングテスト時に検出回路VSの機能を停止さ
せるものである。

この実施例では、電源投入により基板バイアス発生回路
VGGが動作を開始して、その基板バイアス電圧−Vbbが所
定の電位以下に低下させられる迄の間、その実質的なチ
ップ選択信号であるロウアドレスストローブ信号▲
▼の入力が禁止されるため、基板電位が正電位等にさ
れている不安定状態での内部回路の動作が禁止されるた
め、予期しない寄生サイリスタ素子によるラッチアップ
を防止できるものである。なお、CMOS回路にあっては、
必然的にＮチャンネルMOSFETとＰチャンネルMOSFET及び
ウェル領域からなる寄生サイリスタ素子が構成される
が、そのレイアウトが適当に設定されることによって、
上記のように電源投入直後に基板の電位が正の電位にさ
れただけで直ちにラッチアップが生じることはない。

〔効 果〕

（１）CMOS回路を含む半導体メモリにおいて、基板バイ
アス電圧発生回路を内蔵させることにより、動作の高速
化やマイノリティキャリアの影響を防止するとともに、
素子間の寄生MOSFETの発生を防止できるとともに、基板
バイアス電圧をモニターして所望の電位にされるまでの
間内部回路の動作を禁止させることにより、電源投入時
でのラッチアップを確実に防止することができるという
効果が得られる。

（２）パッドを設けて、プロービング時に上記モニター
出力を無効にさせることにより、半導体メモリのストレ
ステストを実施することができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、基板バイアス回路は、チップ非選択状態におけ
るリーク電流を補うような微少電流供給能力しか持たな
い回路と、メモリアクセス時に比較的大きな電流供給能
力を持つ回路とにより構成することによって、スタンバ
イ状態での低消費電力化を図るものであってもよい。発
振回路は、リングオシレータに限られず、例えば原発振
回路の出力を受けるクロックパルス発生回路のような信
号発生回路であってもよい。

第２図に示した電圧検出回路VCは、これに限定されな
い。レベルクランプ用のＮチャンネルMOSFET Q57を省略
するものであってもよい。この場合、ＮチャンネルMOSF
ET Q58のゲートに、回路の接地電位が供給される。ま
た、ＰチャンネルMOSFET Q56に代え、ポリシリコン層か
らなる高抵抗を用いるものであってもよい。ノアゲート
回路G1は、プロービング時の検出回路VCの停止機能を省
略し、つまりパッドＰ及び抵抗Ｒを省略し、インバータ
回路としてもよい。この場合、検出回路VCの出力とタイ
ミング発生回路の入力との間に、適当なゲート回路を挿
入することによって、上記と同様なプロービング時の検
出回路VCの停止機能を付加することができる。例えば、
上記ゲート回路は、検出回路VCの出力を一方の入力と
し、高抵抗Ｒを介した接地電位を他方の入力とし、かつ
この他方の入力にパッドＰが接続されたナンド（NAND）
ゲート回路と、この出力を受けるインバータ回路であっ
てもよい。このゲート回路の形態は、タイミング発生回
路TGの初段のロウアドレスストローブ信号▲▼を
受けるゲート回路の形態に応じて変更されてもよい。

パッドＰは、メモリの外部端子として使用されてもよ
く、またプロービングの時にのみ用いる、例えば外部端
子として用いられないパッドであってもよい。

ノアゲート回路G2が外部端子から受ける信号は、ロウア
ドレスストローブ信号▲▼に限られず、実質的な
チップ選択信号であればよい。

この実質的なチップ選択信号を受けるノアゲート回路G2
は、タイミング発生回路TG内に設ける必要はなく、タイ
ミング発生回路TGのRAS系の信号を受ける初段の回路で
なくてもよい。CMOS回路のラッチアップが生じないよう
なレイアウト等をすることによって、変更できる。

基板バイアスにおける基板は制限的でない。例えば、半
導体基板に形成されたウェル領域にバックバイアス電圧
が加えられる場合、そのウェル領域が基板バイアスにお
ける基板とみなされる。

半導体メモリそれ自体が一個の独立した半導体基板に形
成されているか否かは、本質的では無い。１つの半導体
基板上に、例えばマイクロプロセッシングユニットのよ
うな回路とともに形成される半導体メモリもまた、本発
明で言う意味の半導体メモリを構成する。

さらに、ダイナミック型RAMのメモリセルの読み出し動
作に必要とされる基準電圧は、ダミーセルを用いて形成
するものであってもよい。また、上記ダイナミック型RA
Mを構成する他の周辺回路の具体的回路構成は、種々の
実施形態を採ることができるものである。例えば、アド
レス信号は、それぞれ独立した外部端子から供給するも
のであってもよい。この場合には、チップ選択信号によ
ってその動作／非動作の制御が行われる。自動リフレッ
シュ回路は、特に必要とされるものではない。

〔利用分野〕

この発明は、CMOS回路と基板バイアス電圧発生回路を具
備するダイナミック型RAMに利用することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示す回路図、 第２図は、その基板バイアス発生回路と電圧検出回路及
びタイミング発生回路に含まれる入力回路の一実施例を
示す回路図である。 Ｍ−ARY……メモリアレイ、PC……プリチャージ回路、S
A……センスアンプ、Ｃ−SW……カラムスイッチ、R,C−
ADB……アドレスバッファ、Ｒ−DCR……ロウアドレスデ
コーダ、Ｃ−DCR……カラムアドレスデコーダ、MA……
メインアンプ、TG……タイミング発生回路、REFC……自
動リフレッシュ回路、DOB……データ出力バッファ、DIB
……データ入力バッファ、VBG……基板バイアス発生回
路、VC……電圧検出回路

フロントページの続き (56)参考文献 特開 昭61−59688（ＪＰ，Ａ) 特開 昭61−294690（ＪＰ，Ａ) 特開 昭61−269294（ＪＰ，Ａ) 特開 昭60−242586（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数からなるデータ線とワード線の交点に
   ダイナミック型メモリセルがマトリックス配置されなる
   メモリアレイと、 上記メモリアレイの複数のメモリセルの選択を行うCMOS
   構成のアドレス選択回路と、 外部端子から供給された電源電圧の供給により動作さ
   れ、内蔵の発振回路により形成された発振パルスを受け
   て基板にバックバイアス電圧を供給する基板バイアス電
   圧発生回路と、 上記基板バックバイアス電圧発生回路により形成された
   バックバイアス電圧が所望の電圧に到達したことを検出
   する電圧検出回路と、 上記電圧検出回路の検出信号によりバックバイアス電圧
   が所望の電圧に到達するまでの間、外部端子から供給さ
   れる実質的なチップ選択信号の受け付けを禁止する入力
   回路とを具備することを特徴とするダイナミック型RA
   M。
2. 【請求項２】上記電圧検出回路の出力部には、パッドに
   与えられた電圧信号によって、上記電圧検出回路の検出
   信号を無効にさせるゲート回路が設けられるものである
   ことを特徴とする特許請求の範囲第１項記載のダイナミ
   ック型RAM。