JPH0770215B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、基板バックバイアス電圧発生回路を内蔵するダイナ
ミック型RAM（ランダム・アクセス・メモリ）等の半導
体記憶装置等に利用して有効な技術に関するものであ
る。

〔従来の技術〕

MOSFET（絶縁ゲート形電界効果トランジスタ）で構成さ
れる半導体記憶装置においては、基板と各回路素子との
間の寄生容量を減少させる等のために有効な基板バック
バイアス電圧を、内蔵する基板バックバイアス電圧発生
回路により形成することが、例えば特開昭55−13566号
公報等により公知である。このように基板バックバイア
ス電圧発生回路を内蔵することによって、＋5Vの電源電
圧Vccによる単一電圧化と外部端子の節減とを図ること
ができる。

〔発明が解決しようとする問題点〕

第５図及び第６図には、この発明に先立って本願発明者
等が開発した基板バックバイアス発生回路の回路図と、
その出力特性を説明するための特性図が示されている。
第５図において、基板バックバイアス発生回路は、比較
的大きな電流供給能力を持つ電圧発生回路VG1と、比較
的小さな電流供給能力を持つ電圧発生回路VG2′を含
む。電圧発生回路VG1は、基板バックバイアス電圧−Vbb
のレベルをモニターするレベル検出回路LVMのレベル検
出出力信号又はダイナミック型RAMの選択状態において
形成される反転タイミング信号▲▼に従って選
択的に動作状態とされる発振回路OSC1の出力発振パルス
信号によって、基板バックバイアス電圧を発生する。ま
た、電圧発生回路VG2は、回路電源電圧のVccの供給によ
り、定常的に動作状態とされる発振回路OSCの出力発振
パルス信号によって、基板バックバイアス電圧を発生す
る。

ダイナミック型RAMの非選択状態において、基板バック
バイアス電圧発生回路から供給される電流Ibbは、基板
に流れるリーク電流を補う程度の小さな電流値であるた
め、上記電圧発生回路VG2の電流供給能力で充分であ
る。また、ダイナミック型RAMの選択状態及び基板バッ
クバイアス電圧−Vbbの絶対値が所定のレベル以下とな
った場合には、一時的に比較的大きな電流供給能力が必
要とされるため、電圧発生回路VG1及びVG2が同時に動作
状態とされる。これにより、基板バックバイアス発生回
路の消費電力の削減を図っている。

しかしながら、このような基板バックバイアス発生回路
にはさらに次のような問題が残されていることが、本願
発明者等に明らかにされた。すなわち、電圧発生回路VG
1及びVG2は、第５図に示されるように、ブースト容量C1
又はC2とダイオード形態のＮチャンネルMOSFETQ7,Q8又
はQ13,Q14からなるチャージポンプを用いており、これ
らのブースト容量及びMOSFETのサイズを適当に設定する
ことによって、その電流供給能力に差を持たせることが
できる。また、これらの電圧発生回路の最大時の出力電
圧とその電圧電流特性は、第６図に示されるような特性
となる。すなわち、両電圧発生回路の最大時の出力電圧
は、回路の電源電圧をVcc、各MOSFETのしきい値電圧をV
thとすると、ともに−（Vcc−2Vth）となる。比較的小
さな電流供給能力とされる電圧発生回路VG2の出力電圧
は、供給する電流の増加にともなって急速にその絶対値
が低下し、比較的大きな電流供給能力とされる電圧発生
回路VG1の出力電圧は、供給する電流が増加してもそれ
ほど大きな変化を示さず、緩やかにその絶対値が低下す
る。

一方、半導体基板と電源電圧又は回路の接地電位との間
には、非常に大きな値の寄生容量があるため、所定の仕
様内における電源電圧Vccの変動によって、基板バック
バイアス電圧−Vbbの相対的な絶対値が変化する。この
うち、電源電圧Vccが上昇して基板バックバイアス電圧
−Vbbの絶対値が相対的に低くなるような場合、レベル
検出回路LVMのレベル検出によって電圧発生回路VG1が動
作し、その電流供給能力によって追随することができ
る。しかし、電源電圧Vccが低くなり基板バックバイア
ス電圧−Vbbの絶対値が相対的に高くなる場合、基板効
果によって各回路のMOSFETのしきい値電圧が大きくなる
ため、回路全体の動作速度が遅くなってしまう。しか
も、このような状態は、半導体基板と電源電圧との間の
リーク経路が少ないことから比較的長い時間継続する。

これを防止するため、半導体基板と電源電圧又は接地電
位との間に適当なリーク経路を予め形成することで、い
わゆる電源バンプ対策を施す方法が開発されている。こ
のような方法を採った場合、ダイナミック型RAMの非選
択状態において、第６図に示すようなリーク電流Ibbsが
定常的に流され、電圧発生回路VG2の出力電圧の絶対値
は、その電流供給能力が比較的小さくされていることか
ら低下し、最大値より小さな電圧−Vbbsのような値とな
る。したがって、ダイナミック型RAMが選択状態とさ
れ、比較的大きな電流供給能力とされる電圧発生回路VG
1が同時に動作状態になると、基板バックバイアス電圧
−Vbbは急速に低下し、−（Vcc−2Vth）のような電圧と
なる。このような基板バックバイアス電圧−Vbbの変化
は、半導体チップ内の全ての回路に影響し、その動作を
不安定なものとする。

この発明の目的は、さらに動作の安定化を図った高集積
で低消費電力の半導体記憶装置等の半導体集積回路装置
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。レベル検出回
路により設定されるべき所望の電圧に対して絶対値的に
低下されたことを検出し，かかるレベル検出回路の出力
信号又はチップの選択状態によってチップ選択状態にお
ける基板電流に見合った比較的大きな電流供給能力を持
つようにされた第１の電圧発生回路を動作状態にし、電
源電圧の供給によって定常的に動作状態とされ、チップ
非選択状態において基板に流れるリーク電流に見合って
電流供給能力を持つようにされた第２の電圧発生回路の
出力電圧を、上記第１の電圧発生回路の出力電圧より絶
対値的に大きくして、上記リーク電流を供給することに
より低下した平均的な出力電圧が上記第１の電圧出力回
路の出力電圧と実質的に等しくなるようにする。

〔作用〕

上記した手段によれば、比較的小さな電流供給能力とさ
れる電圧発生回路のみが動作状態とされるスタンバイ状
態から、比較的大きな電流供給能力とされる電圧発生回
路が同時に動作状態とされるアクティブ状態への切り換
え時における基板バックバイアス電圧の変動を抑えるこ
とができ、さらに動作安定化を図った高集積で低消費電
力の半導体記憶装置等の半導体集積回路装置を実現でき
るものである。

〔実施例〕

第２図には、この発明が適用されたダイナミック型RAM
の一実施例のブロック図が示されている。同図の各回路
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

第２図において、メモリアレイＭ−ARYは、同図の垂直
方向に配置されるｍ本のワード線と、同図の水平方向に
配置されるｎ組の相補データ線及びこれらのワード線と
相補データ線の交点に配置されるｍ×ｎ個のメモリセル
により構成される。これらの相補データ線は２交点方式
とされ、その一方は対応するプリチャージ回路PCの単位
回路を経て、対応するセンスアンプ回路SAの単位回路に
結合される。また、相補データ線は他方において、対応
するカラムスイッチCSWのスイッチMOSFETに結合され
る。

メモリアレイＭ−ARYの各ワード線は、ロウアドレスデ
コーダRDCR2に結合され、そのうちの１本が選択，指定
される。この実施例のダイナミック型RAMにおけるロウ
系選択回路は、２段構成とされ、下位２ビットの相補内
部アドレス信号ａx0及びａx1のデコードする１次ロウア
ドレスデコーダRDCR1と、それ他の相補内部アドレス信
号ａx2〜ａxiをデコードする２次ロウアドレスデコーダ
RDCR2が設けられる。また、自動リフレッシュモードに
おいて、リフレッシュするワード線のアドレスを計数す
るためのリフレッシュアドレスカウンタREFCが設けら
れ、このリフレッスアドレスカウンタREFCから供給され
るリフレッシュアドレス信号cx0〜cxiと外部から供給さ
れるＸアドレス信号AX0〜AXiとを選択的にロウアドレス
バッファRADBに伝達するためのアドレスマルチプレック
サAMXが設けられる。

アドレスマルチプレックサAMXは、後述するタイミング
制御回路TCから供給されるタイミング信号φrefがハイ
レベルとなる自動リフレッシュモードにおいて、リフレ
ッシュアドレスカウンタREFCから供給されるリフレッシ
ュアドレス信号cx0〜xciを選択し、ロウアドレス信号と
してロウアドレスバッファRADBに伝達する。また、タイ
ミング信号φrefがロウレベルとなる通常のメモリアク
セスにおいて、外部端子A0〜Aiを介してマルチプレック
ス方式により供給されるアドレス信号のうち、Ｘアドレ
ス信号AX0〜AXiを選択し、ロウアドレスバッファRADBに
伝達する。

ロウアドレスバッファRADBは、アドレスマルチプレック
サAMXから伝達されるロウアドレス信号を受け、これら
のロウアドレス信号と同相の内部アドレス信号と逆相の
内部アドレス信号からなる相補内部アドレス信号ａx0〜
ａxi（以下、例えばロウアドレス信号と同相の内部アド
レス信号ax0と逆相の内部アドレス信号▲▼をま
とめて相補内部アドレス信号ａx0のように表す）を形成
し、１次ロウアドレスデコーダRDCR1及び２次ロウアド
レスデコーダRDCR2に供給する。Ｘアドレス信号AX0〜AX
iは、ロウアドレスストローブ信号▲▼の立ち下
がりに同期して供給されるため、ロウアドレスバッファ
RADBのアドレス信号の取り込みは、タイミング制御回路
TCでロウアドレスストローブ信号▲▼の立ち下が
りによって形成されるタイミング信号φarに従って行わ
れる。

１次ロウアドレスデコーダRDCR1は、ロウアドレスバッ
ファRADBから供給される下位２ビットの相補内部アドレ
ス信号ａx0及びａx1をデコードし、タイミング制御回路
TCから供給されるタイミング信号φｘに従って、ワード
線選択タイミング信号φx00〜φx11を形成し、２次ロウ
アドレスデコーダRDCR2に供給する。２次ロウアドレス
デコーダRDCR2は、ロウアドレスバッファRADBから供給
される相補内部アドレス信号ａx2〜ａxiをデコードし、
１次ロウアドレスデコーダRDCR1から供給されるワード
線選択タイミング信号φx00〜φx11に同期して、１本の
ワード線を選択するためのワード線選択信号を形成し、
メモリアレイＭ−ARYに供給する。このように、ロウ系
選択回路を２段構成とすることによって、２次ロウアド
レスデコーダRDCR2の半導体基板上における配置間隔
と、メモリアレイＭ−ARYのワード線のピッチとを同じ
にすることができ、効率的なレイアウトを実現してい
る。

一方、各相補データ線が結合されるプリチャージ回路PC
は、ダイナミック型RAMの非動作状態において、タイミ
ング制御回路TCから供給されるタイミング信号φpcに従
って、各相補データ線の非反転データ線及び反転データ
線を短絡する。これにより、各相補データ線の非反転デ
ータ線及び反転データ線は、ともに電源電圧Vccの約1/2
のハーフプリチャージレベルとされるため、メモリセル
の読み出し動作におけるレベル判定が高速化される。

センスアンプ回路SAは、各相補データ線に対応して設け
られる差動型増幅回路をその基本構成とし、タイミング
制御回路TCから供給されるタイミング信号φpaによって
動作状態とされる。センスアンプ回路SAは、相補データ
線に伝達されるメモリセルの微小読み出し信号を増幅
し、ハイレベル／ロウレベルの２値信号とする。また、
センスアンプ回路SAは、読み出し動作モード及びリフレ
ッシュ動作モードにおいて、一旦メモリセルから読み出
され２値信号とされた記憶データを、再度それぞれのメ
モリセルに書き込みリフレッシュするためのアクティブ
リストア回路を含んでいる。

カラムスイッチCSWは、カラムアドレスデコーダCDCRか
ら供給されるデータ線選択信号に従って、Ｙアドレス信
号AY0〜AYjに指定される一組の相補データ線を選択し、
相補共通データ線CD・▲▼に接続する。

カラムアドレスデコーダCDCRは、カラムアドレスバッフ
ァCADBから供給される相補内部アドレス信号ａy0〜ａyi
をデコードし、タイミング制御回路TCから供給されるタ
イミング信号φｙに同期して、データ線選択信号を形成
し、カラムスイッチCSWの対応するスイッチMOSFETに供
給する。

カラムアドレスバッファCADBは、外部端子A0〜Aiを介し
てマルチプレックス方式により供給されるＹアドレス信
号AY0〜AYiを受け、これらの外部Ｙアドレス信号と同相
の内部アドレス信号と逆相の内部アドレス信号からなる
相補内部アドレス信号ａy0〜ａyiを形成し、カラムアド
レスデコーダCDCRに供給する。Ｙアドレス信号AY0〜AYi
は、カラムアドレスストローブ信号▲▼の立ち下
がりに同期して供給されるため、カラムアドレスバッフ
ァCADBのアドレス信号の取り込みは、タイミング制御回
路TCでカラムアドレスストローブ信号▲▼の立ち
下がりによって形成されるタイミング信号φacに従って
行われる。

相補共通データ線CD・▲▼は、メインアンプMAの入
力端子に結合されるとともに、データ入力バッファDIB
の出力端子に結合される。また、相補共通データ線の非
反転共通データ線CD及び反転共通データ線▲▼の間
には、プリチャージ用のＮチャンネルMOSFETQ1が設けら
れる。このプリチャージ用MOSFETのゲートには、タイミ
ング制御回路TCからタイミング信号φpcが供給される。

プリチャージ用MOSFETQ1は、ダイナミック型RAMの非動
作状態においてハイレベルとされるタイミング信号φpc
によってオン状態となり、相補共通データ線の非反転共
通データ線CD及び反転共通データ線▲▼を短絡す
る。これにより、相補共通データ線の非反転共通データ
線及び反転共通データ線は、電源電圧Vccの約1/2のハー
フプリチャージレベルとされる。

メインアンプMAは、メモリアレイＭ−ARYの選択された
データ線に結合されるセンスアンプ回路SAから供給され
る２値読み出し信号をさらに増幅し、データ出力バッフ
ァDOBに伝達する。データ出力バッファDOBは、ダイナミ
ック型RAMの読み出し動作モードにおいて、タイミング
制御回路TCから供給されるタイミング信号φｒによって
動作状態とされ、メインアンプMAから伝達されるメモリ
セルの読み出し信号を入出力端子D0を介して外部の装置
に出力する。このタイミング信号φｒがロウレベルとさ
れるダイナミック型RAMの非選択状態及び書き込み動作
モードにおいて、データ出力バッファDOBの出力はハイ
インピーダンス状態とされる。

データ入力バッファDIBは、ダイナミック型RAMの書き込
み動作モードにおいて、タイミング制御回路TCから供給
されるタイミング信号φｗによって動作状態とされ、入
出力端子D0を介して外部の装置から供給される書き込み
データを、相補書き込み信号とし、相補共通データ線CD
・▲▼に供給する。このタイミング信号φｗがロウ
レベルとされるダイナミック型RAMの非選択状態及び読
み出し動作モードにおいて、データ入力バッファDIBの
出力はハイインピーダンス状態とされる。

リフレッシュアドレスカウンタREFCは、ダイナミック型
RAMの自動リフレッシュモードにおいて、タイミング制
御回路TCから供給されるタイミング信号φｃを計数し、
自動リフレッシュモードにおいてリフレッシュすべきワ
ード線のアドレスを指定する。

タイミング制御回路TCは、制御信号として外部から供給
されるロウアドレスストローブ信号▲▼，カラム
アドレスストローブ信号▲▼及びライトイネーブ
ル信号▲▼により、上記各種のタイミング信号を形
成し、各回路に供給する。

この実施例のダイナミック型RAMには、電源電圧Vccによ
り、基板と各回路素子との間の寄生容量を減少させ動作
の高速化を図るための基板バックバイアス電圧−Vbbを
発生するための基板バックバイアス電圧発生回路VbbGが
設けられる。この基板バックバイアス電圧発生回路VbbG
は、比較的大きな電流供給能力を持つ電圧発生回路VG1
と、比較的小さな電流供給能力を持つ電圧発生回路VG2
とを含む。このうち、電圧発生回路VG1は、基板バック
バイアス電圧−Vbbの絶対値が所定のレベル以下となる
ことを検出するレベル検出回路のレベル検出出力信号
と、タイミング制御回路TCからロウアドレスストローブ
信号RASに同期して形成される反転タイミング信号▲
▼によって選択的に動作状態とされる。

第１図には、第２図の基板バックバイアス電圧発生回路
VbbGの一実施例の回路図が示されている。同図の各回路
素子は、第２図に示した他の回路ブロックとともに、特
に制限されないが、単結晶Ｐ型シリコンのような一個の
半導体基板上において形成される。なお、同図におい
て、ソース・ドレイン間に矢印が付加されたMOSFETはＰ
チャンネル型であり、矢印の付加されないＮチャンネル
MOSFETと区別される。

ＮチャンネルMOSFETは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルMOSFETは、上記半
導体基板表面に形成されたＮ型ウェル領域に形成され
る。これによって、半導体基板は、その上に形成された
複数のＮチャンネルMOSFETの共通の基板ゲートを構成す
る。Ｎ型ウェル領域は、その上に形成されたＰチャンネ
ルMOSFETの基板ゲートを構成する。ＰチャンネルMOSFET
の基板ゲートすなわちＮ型ウェル領域は、第１図の電界
電圧端子Vccに結合される。

第１図において、基板バックバイアス電圧発生回路VbbG
は、集積回路の電源電圧端子Vccと基準電位端子もしく
は接地電位端子との間に加えられる＋5Vのような正電源
電圧により、半導体基板に供給すべき負の基板バックバ
イアス電圧−Vbbを発生する。

この実施例の基板バックバイアス電圧発生回路VbbGは、
比較的大きな電流供給能力を持つ電圧発生回路VG1と、
比較的小さな電流供給能力を持つ電圧発生回路VG2をそ
の基本構成とする。このうち、電圧発生回路VG1は、基
板バックバイアス電圧−Vbbの電位をモニターするレベ
ル検出回路LVMの出力信号と、タイミング制御回路TCか
らロウアドレスストローブ信号▲▼に従って供給
される反転タイミング信号▲▼によって動作状
態とされる発振回路OSC1の発振パルス信号φ１を受け、
基板バックバイアス電圧−Vbbを発生する。

レベル検出回路LVMには、電源電圧Vccと基板バックバイ
アス電圧−Vbbとの間にＰチャンネルMOSFETQ1,Q2及びＮ
チャンネルMOSFETQ4〜Q6が直列形態に設けられる。MOSF
ETQ1,Q2及びQ4のゲートは、回路の接地電位点に結合さ
れ、MOSFETQ5及びQ6のゲートは、それぞれのドレインに
結合されることによって、ダイオード形態とされる。ま
たMOSFETQ2には、ＰチャンネルMOSFET3が並列形態に設
けられる。MOSFETQ2,Q3及びQ4の共通接続されたドレイ
ンは、インバータ回路N1の入力端子に結合され、インバ
ータ回路N1の出力端子はさらにインバータ回路N2の入力
端子に結合される。インバータ回路N1の出力信号は、上
記MOSFETQ3のゲートに帰還される。インバータ回路N2の
出力端子は、ナンドゲート回路NAG1の一方の入力端子に
結合され、このナンドゲート回路NAG1の他方の入力端子
には、タイミング制御回路TCから上記反転タイミング信
号▲▼が供給される。ナンドゲート回路NAG1の
出力信号は、第１の発振回路OSC1の制御信号として供給
される。

インバータ回路N1の入力端子の電位は、基板バックバイ
アス電圧−Vbbの絶対値が所定のレベル以下である時に
その論理スレッシホルドレベルより高くなり、インバー
タ回路N1の出力信号はロウレベルとされる。すなわち、
基板バックバイアス電圧−Vbbの絶対値が３×Vtho（Vth
oはＮチャンネルMOSFETQ4〜Q6のしきい値電圧）よりも
小さい場合、MOSFETQ4〜Q6がオフ状態となるため、イン
バータ回路N1の入力端子にはMOSFETQ1及びQ2を介して電
源電圧Vccが供給され、インバータ回路N1の出力信号は
ロウレベルとなる。この時、インバータ回路N1のロウレ
ベルの出力信号がＰチャンネルMOSFETQ3のゲートに帰還
されるため、MOSFETQ3はオン状態となる。

一方、基板バックバイアス電圧−Vbbの絶対値が３×Vth
oよりも大きくなると、ＮチャンネルMOSFETQ4〜Q6がオ
ン状態となり、インバータ回路N1の入力端子は、MOSFET
Q1〜Q3及びQ4〜Q6のコンダクタンス比に従った比較的低
い電位となる。これにより、インバータ回路N1の出力信
号は反転し、ハイレベルとなる。このハイレベルの出力
信号は、インバータ回路N2によってさらに反転され、ナ
ンドゲート回路NAG1の一方の入力端子に供給される。ナ
ンドゲート回路NAG1の他方の入力端子に供給される反転
タイミング信号▲▼は、ダイナミック型RAMの
非選択状態においてハイレベルとされ、ダイナミック型
RAMの選択状態においてロウレベルとされる。以上のこ
とから、ナンドゲート回路NAG1の出力信号は、基板バッ
クバイアス電圧−Vbbの絶対値が所定のレベル以下とな
りインバータ回路N2の出力信号がロウレベルとなった時
あるいはダイナミック型RAMが選択状態とされ、反転タ
イミング信号▲▼がロウレベルとなった時、ハ
イレベルとなる。なお、インバータ回路N1のハイレベル
の出力信号がMOSFETQ3のゲートに帰還されることによ
り、MOSFETQ3は基板バックバイアス電圧−Vbbの絶対値
が所定のレベル以上になるとオフ状態となる。したがっ
て、MOSFETQ3のオン状態におけるコンダクタンスがMOSF
ETQ2に並列形態に接続されないため、インバータ回路N1
の電位はその分低下し、インバータ回路N1によるレベル
判定動作にヒステリシス特性を持たせることができる。

ナンドゲート回路NAG1の出力信号は、発振回路OSC1を構
成するナンドゲート回路NAG2〜NAG4の一方の入力端子に
供給される。ナンドゲート回路NAG2の他方の入力端子に
はナンドゲート回路NAG4の出力端子が、ナンドゲート回
路NAG3の他方の入力端子にはナンドゲート回路NAG2の出
力端子が、またナンドゲート回路NAG4の他方の入力端子
にはナンドゲート回路NAG3の出力端子がそれぞれ結合さ
れる。これらのナンドゲート回路NAG2〜NAG4は、ナンド
ゲート回路NAG1の出力信号がハイレベルとされる時、リ
ングオシレータを構成し、発振パルス信号φ１を形成す
る。ナンドゲート回路NAG1の出力信号がロウレベルの
時、これらの発振動作は停止される。

発振回路OSC1の出力信号である発振パルス信号φ１は、
電圧発生回路VG1のインバータ回路N3の入力端子に供給
される。インバータ回路N3の出力信号は、インバータ回
路N4の入力端子に供給され、さらに反転される。インバ
ータ回路N4の出力信号は、ブースト容量C1の一方の電極
に供給される。このブースト容量C1の他方の電極と回路
の接地電位との間には、ダイオード形態のＮチャンネル
MOSFETQ7が設けられる。また、ブースト容量C1の他方の
電極と基板バックバイアス電圧−Vbb出力端子との間に
は、ダイオード形態のＮチャンネルMOSFETQ8が設けられ
る。MOSFETQ7は、ブースト容量C1の他方の電極の電位が
回路の接地電位よりそのしきい値電圧Vth分高くなると
オン状態となり、それ以外の時にはオフ状態となるよう
なダイオード特性を持つ。一方、MOSFETQ8は、ブースト
容量C1の他方の電極の電位が基板バックバイアス電圧−
Vbb出力端子の電位よりそのしきい値電圧Vth分以上低く
なった時にオン状態となり、それ以外の時にはオフ状態
となるようなダイオード特性を持つ。

発振パルス信号φ１が電源電圧Vccのようなハイレベル
とされる時、ブースト容量C1の他方の電極の電位には、
チャージポンプ作用によって電源電圧Vccのようなハイ
レベルが誘起されるが、MOSFETQ7がオン状態となるた
め、そのレベルはMOSFETQ7のしきい値電圧Vthにクラン
プされる。一方、発振パルス信号φ１がロウレベルに変
化すると、ブースト容量C1の他方の電極は電源電圧Vcc
分低下し、−（Vcc−Vth）となる。したがって、基板バ
ックバイアス電圧−Vbb出力端子の電位は、ブースト容
量C1の他方の電極の電位よりもMOSFETQ8のしきい値電圧
分高い電圧すなわち−（Vcc−2Vth）となる。

一方、比較的小さな電流供給能力を持つようにされる電
圧発生回路VG2は、ブースト容量C2及びC3を含む二つの
チャージポンプ回路を持つ。これらのチャージポンプ回
路には、電源電圧Vccの供給によって定常的に動作状態
とされる発振回路OSC2の出力信号φ２と、発振パルス信
号φ２の遅延信号φ2dに従って形成される発振パルス信
号φ３及び発振パルス信号φ４がそれぞれ供給される。

すなわち、発振回路OSC2は電源電圧Vccが供給される
と、発振パルス信号φ２を定常的に出力する。この発振
パルス信号φ２は、ノアゲート回路NOG1及びナンドゲー
ト回路NAG5の一方の入力端子に供給されるとともに、イ
ンバータ回路N5〜N8及びキャパシタC4からなるに遅延回
路DLに供給される。遅延回路DLは、発振パルス信号φ２
を受け、この発振パルス信号φ２を所定時間Tdだけ遅延
させた発振パルス信号φ2dを形成し、上記ノアゲート回
路NOG1及びナンドゲート回路NAG5の他方の入力端子に供
給する。以上のことから、ノアゲート回路NOG1の出力信
号、すなわち発振パルス信号φ３は、発振パルス信号φ
２及びφ2dがともにロウレベルである時にハイレベルと
なり、その一方又は両方がハイレベルである時にロウレ
ベルとなる。また、ナンドゲート回路NAG5の出力信号
は、発振パルス信号φ２及びφ2dがともにハイレベルで
ある時にロウレベルとなり、その一方又は両方がロウレ
ベルの時にハイレベルとなる。ナンドゲート回路NAG5の
出力信号はインバータ回路N9によってさらに反転され、
発振パルス信号φ４としてブースト容量C3の一方の電極
に供給される。

第３図には、これらの発振パルス信号φ2,φ2d,φ３及
びφ４の時間関係を示すタイミング図が示されている。
以上の説明で述べたように、発振パルス信号φ３は発振
パルス信号φ２及びφ2dがともにロウレベルである時に
ハイレベルとされ、発振パルス信号φ４は発振パルス信
号φ２及びφ2dがともにハイレベルである時にハイレベ
ルとされる。また、これらの発振パルス信号φ３及びφ
４は、第３図に示すように、その両方が同時にハイレベ
ルとなることはない。

第３図において、発振パルス信号φ３はブースト容量C2
の一方の電極に供給される。このブースト容量C2の他方
の電極と回路の接地電位の間には、ダイオード形態のＮ
チャンネルMOSFETQ9が設けられ、またブースト容量C2の
他方の電極と基板バックバイアス電圧−Vbb出力端子と
の間には、ＮチャンネルMOSFETQ10が設けられる。一
方、発振パルス信号φ４はブースト容量C3の一方の電極
に供給される。このブースト容量C3の他方の電極と回路
の接地電位点との間には、ダイオード形態のＮチャンネ
ルMOSFETQ11が設けられ、またブースト容量C3の他方の
電極と基板バックバイアス電圧−Vbb出力端子との間に
は、ダイオード形態のＮチャンネルMOSFETQ12が設けら
れる。MOSFETQ10のゲートは、ブースト容量C3の他方の
電極に結合される。ここで、ブースト容量C2は電圧発生
回路VG1のブースト容量C1よりも小さな容量値とされ、
ブースト容量C3はブースト容量C2よりもさらに小さな容
量値とされる。

ブースト容量C3を中心とするチャージポンプ回路は、上
記電圧発生回路VG1と同様な動作によって、MOSFETQ12の
ソース電位すなわち基板バックバイアス電圧−Vbb出力
端子の電位が、MOSFETQ9〜Q12のしきい値電圧をVthとす
る時、−（Vcc−2Vth）となるように作用する。一方、
ブースト容量C2を中心とするチャージポンプ回路は、発
振パルス信号φ３がロウレベルとなり、ブースト容量C2
の他方の電極の電位が−（Vcc−Vth）とされ、さらに発
振パルス信号φ４がハイレベルとなって、ブースト容量
C3の他方の電極の電位が＋Vthとされた時に、MOSFETQ10
がオン状態となるため、基板バックバイアス電圧−Vbb
出力端子の電位を−（Vcc−Vth）とするように作用す
る。このため、ブースト容量C2がブースト容量C3より比
較的大きな容量値とされることから、電圧発生回路VG2
のみが動作状態とされる時の基板バックバイアス電圧−
Vbb出力端子の電位は、−（Vcc−Vth）とされる。

第４図には、これらの電圧発生回路VG1及びVG2の出力電
圧−Vbbと、基板バックバイアス電流Ibbsの関係を説明
するための特性図が示されている。

同図に示されるように、比較的小さな電流供給能力を持
つ電圧発生回路VG2の出力電圧は、基板バックバイアス
電流Ibbsが大きくなることで急速にその絶対値が小さく
なるが、比較的大きな電流供給能力を持つ電圧発生回路
VG1の出力電圧は、基板バックバイアス電流Ibbsが大き
くなってもそれほどその絶対値は変化しない。また、電
圧発生回路VG2の最大時の出力電圧は、前述のように、
−（Vcc−Vth）であり、ダイナミック型RAMのスタンバ
イ状態において、電源電圧バンプ対策のためにある程度
のリーク電流を流した時の電圧発生回路VG2の出力電圧
は約−（Vcc−2Vth）となるように設定される。したが
って、ダイナミック型RAMが選択状態とされ、電圧発生
回路VG1が動作を開始した場合でも、基板バックバイア
ス電圧−Vbbの出力端子の電位は大きな変動を示さな
い。

以上のように、この実施例のダイナミック型RAMでは、
比較的小さな電流供給能力とされる電圧発生回路の最大
時の出力電圧を−（Vcc−Vth）とし、チップ非選択状態
において基板に対するリーク電流を供給している時の出
力電圧が、比較的大きな電流供給能力を持つようにされ
る他方の電圧発生回路が同時に動作状態とされる時の出
力電圧−（Vcc−2Vth）となるように設定されるため、
比較的小さな電流供給能力とされる電圧発生回路のみが
動作状態とされるスタンバイ状態から、比較的大きな電
流供給能力とされる電圧発生回路が同時に動作状態とさ
れるアクティブ状態への切り換え時における基板バック
バイアス電圧−Vbbの変動を抑えることができ、動作の
安定化を図ることができるものである。

以上の本実施例に示されるように、この発明を基板バッ
クバイアス電圧発生回路を内蔵するダイナミック型RAM
などの半導体集積回路装置に適用した場合、次のような
効果が得られる。すなわち、 （１）チップ非選択状態において基板に流れるリーク電
流に見合った比較的小さな電流供給能力を持つようにさ
れる電圧発生回路のリーク電流供給時における出力電圧
が、比較的大きな電流供給能力を持つようにされる他方
の電圧発生回路がともに動作状態とされる時の出力電圧
とほぼ一致するようにすることで、比較的小さな電流供
給能力とされる電圧発生回路のみが動作状態とされるス
タンバイ状態から、比較的大きな電流供給能力とされる
電圧発生回路が同時に動作状態とされるアクティブ状態
への切り換え時における基板バックバイアス電圧の変動
を抑えることができるという効果が得られる。

（２）上記（１）項により、基板バックバイアス電圧発
生回路を内蔵するダイナミック型RAM等の半導体集積回
路装置の動作をさらに安定化することができるという効
果が得られる。

（３）上記（１）項及び（２）項により、さらに動作安
定化を図った高集積で低消費電力の半導体記憶装置等の
半導体集積回路装置を実現でき、バッテリーバックアッ
プ動作時におけるバッテリーの長寿命化を実現すること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ選択信
号によって動作状態にされるRAM等の半導体集積回路装
置にあっては、第１図及び第２図の実施例回路におい
て、反転タイミング信号▲▼に代え、そのチっ
プ選択信号に従って形成される他のタイミング信号によ
って電圧発生回路VG1を動作状態とするものであっても
よい。また、Ｘアドレス信号とＹアドレス信号とをそれ
ぞれ独立した外部端子から供給するとともに、アドレス
信号の変化を検出するための回路を設け、この検出出力
により内部回路の動作に必要な各種タイミング信号を発
生させるものであってもよい。また、第１図において、
レベル検出回路は特に必要とされるものではない。すな
わち、基板バックバイアス回路VG1は、上記のようにRAM
が動作状態にされたときに無条件で動作状態にされるも
のであってもよい。この場合には、発振回路OSC2を共用
することができる。さらに、基板バックバイアス電圧発
生回路の具体的な回路構成や、その出力電圧の設定値等
種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である基板バックバイアス
電圧発生回路を内蔵するダイナミック型RAMに適用した
場合について説明したが、それに限定されるものではな
く、例えば、スタティック型RAM等の各種半導体記憶装
置にも適用できる。本発明は、少なくとも基板バックバ
イアス電圧発生回路を内蔵する半導体集積回路装置に適
用することができるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、チップ非選択状態において基板に流れる
リーク電流に見合った比較的小さな電流供給能力を持つ
ようにされる電圧発生回路のリーク電流供給時における
出力電圧が、比較的大きな電流供給能力を持つようにさ
れる他方の電圧発生回路がともに動作状態とされる時の
出力電圧とほぼ一致するようにすることで、比較的小さ
な電流供給能力とされる電圧発生回路のみが動作状態と
されるスタンバイ状態から、比較的大きな電流供給能力
とされる電圧発生回路が同時に動作状態とされるアクテ
ィブ状態への切り換え時における基板バックバイアス電
圧の変動を抑えることができ、さらに動作安定化を図っ
た高集積で低消費電力の半導体記憶装置等の半導体集積
回路装置を実現できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
基板バックバイアス電圧発生回路の一実施例を示す回路
図、 第２図は、第１図の基板バックバイアス電圧発生回路を
含むダイナミック型RAMの一実施例を示すブロック図、 第３図は、第１図の基板バックバイアス電圧発生回路に
おける各発振パルス信号の時間関係を説明するためのタ
イミング図、 第４図は、第１図の基板バックバイアス電圧発生回路の
出力特性を説明するための特性図、 第５図は、この発明に先立って本願発明者等が開発した
基板バックバイアス電圧発生回路を示す回路ブロック
図、 第６図は、第５図の基板バックバイアス電圧発生回路の
電圧出力特性を説明するための特性図である。 VbbG……基板バックバイアス電圧発生回路、LVM……レ
ベル検出回路、OSC1,OSC2……発振回路、VG1,VG2……電
圧発生回路、DL……遅延回路。 Q1〜Q3……ＰチャンネルMOSFET、Q4〜Q14……Ｎチャン
ネルMOSFET、N1〜N11……インバータ回路、NAG1〜NAG5
……ナンドゲート回路、NOG1……ノアゲート回路、C1〜
C5……ブースト容量。 Ｍ−ARY……メモリアレイ、SA……センスアンプ回路、P
C……プリチャージ回路、CSW……カラムスイッチ、RDCR
1,RDSR2……ロウアドレスデコーダ、CDCR……カラムア
ドレスデコーダ、RADB……アドレスバッファ、AMX……
アドレスマルチプレックサ、CADB……カラムアドレスバ
ッファ、MA……メインアンプ、DOB……データ出力バッ
ファ、DIB……データ入力バッファ、TC……タイミング
制御回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板バックバイアス電圧が設定されるべき
   所望の電圧に対して絶対値的に低下されたことを検出す
   るレベル検出回路と、 かかるレベル検出回路の出力信号又はチップの選択状態
   によって選択的に動作状態にされ、チップ選択状態にお
   ける基板電流に見合った比較的大きな電流供給能力を持
   つようにされた第１の電圧発生回路と、 電源電圧の供給によって定常的に動作状態とされ、チッ
   プ非選択状態において基板に流れるリーク電流に見合っ
   電流供給能力を持つようにされ、かつその出力電圧を上
   記第１の電圧発生回路の出力電圧より絶対値的に大きく
   して、上記リーク電流を供給することにより低下した平
   均的な出力電圧が上記第１の電圧出力回路の出力電圧と
   実質的に等しくしてなる第２の電圧発生回路とを含む基
   板バックバイアス電圧発生回路を備えてなることを特徴
   とする半導体集積回路装置。
2. 【請求項２】上記第１の電圧発生回路は、その一方の電
   極に第１の発振パルスを受ける第１のブースト容量と、
   上記第１のブースト容量の他方の電極と回路の接地電位
   との間に設けられ、ダイオード形態とされた第１のMOSF
   ETと、上記第１のブースト容量の他方の電極と基板バッ
   クバイアス電圧供給端子との間に設けられダイオード形
   態とされた第２のMOSFETとを含み、 上記第２の電圧発生回路は、その一方の電極に第２の発
   振パルスを受ける第２のブースト容量と、上記第２のブ
   ースト容量の他方の電極と回路の接地電位との間に設け
   られ、ダイオード形態とされた第３のMOSFETと、上記第
   ２のブースト容量の他方の電極と基板バックバイアス電
   圧供給端子との間に設けられダイオード形態とされた第
   ４のMOSFETと、その一方の電極に上記第２の発振パルス
   と同時にハイレベルとされない第３の発振パルスを受け
   る第３のブースト容量と、上記第３のブースト容量の他
   方の電極と回路の接地電位との間に設けられ、ダイオー
   ド形態とされた第５のMOSFETと、上記第３のブースト容
   量の他方の電極と基板バックバイアス電源供給端子との
   間に設けられ、そのゲートが上記第２のブースト容量の
   他方の電極に結合された第6MOSFETとを含み、 上記第２の電圧発生回路のリーク電流を供給しないとき
   の出力電圧は、第１の電圧発生回路の出力電圧の出力電
   圧に比べてダイオード形態にされたMOSFETのしきい値電
   圧分だけ絶対値的に大きくされるものであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装
   置。