JPH0814986B2 - リフレッシュ機能内蔵ダイナミック型半導体記憶装置 - Google Patents
リフレッシュ機能内蔵ダイナミック型半導体記憶装置Info
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- JPH0814986B2 JPH0814986B2 JP63312416A JP31241688A JPH0814986B2 JP H0814986 B2 JPH0814986 B2 JP H0814986B2 JP 63312416 A JP63312416 A JP 63312416A JP 31241688 A JP31241688 A JP 31241688A JP H0814986 B2 JPH0814986 B2 JP H0814986B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般的にリフレッシュ機能内蔵ダイナミッ
ク型半導体記憶装置に関し、特に、ダイナミック型半導
体記憶装置の消費電力をより低減するための構成に関す
る。より具体的に言えば、リフレッシュ動作時において
より少ない消費電力で基板バイアス電圧を発生すること
のできる基板バイアス電圧発生回路の構成に関する。
ク型半導体記憶装置に関し、特に、ダイナミック型半導
体記憶装置の消費電力をより低減するための構成に関す
る。より具体的に言えば、リフレッシュ動作時において
より少ない消費電力で基板バイアス電圧を発生すること
のできる基板バイアス電圧発生回路の構成に関する。
［従来の技術］ 近年、パーソナルコンピュータの普及が著しく、様々
な分野で用いられている。このようなパーソナルコンピ
ュータのうち特に、最近では、携帯型パーソナルコンピ
ュータに対する需要が増大してきている。この携帯型パ
ーソナルコンピュータに用いられる記憶装置としては、
電池保持（バッテリバックアップ）が可能な低消費電力
の記憶装置が要求される。
な分野で用いられている。このようなパーソナルコンピ
ュータのうち特に、最近では、携帯型パーソナルコンピ
ュータに対する需要が増大してきている。この携帯型パ
ーソナルコンピュータに用いられる記憶装置としては、
電池保持（バッテリバックアップ）が可能な低消費電力
の記憶装置が要求される。
このような記憶装置としては、通常、ダイナミック型
半導体記憶装置（DRAM）またはスタティック型半導体記
憶装置（SRAM）が用いられる。このうち、DRAMは、MOS
キャパシタ（金属層を一方電極とし、半導体領域を他方
電極とし、その間の絶縁膜を誘電体として用いるキャパ
シタ）に情報電荷を蓄積するという原理を利用してい
る。しかしながら、このようなMOSキャパシタにおいて
はその他方電極となる半導体領域と半導体基板との間に
形成される接合におけるリークなどにより蓄積電荷が徐
々に失われるため、或る一定時間ごとに蓄積情報を再書
込する必要がある。このような再書込動作はリフレッシ
ュ動作と呼ばれている。携帯用パーソナルコンピュータ
における記憶装置としてDRAMを用いた場合、バッテリバ
ックアップ時においても一定時間ごとにリフレッシュを
行なう必要がある。
半導体記憶装置（DRAM）またはスタティック型半導体記
憶装置（SRAM）が用いられる。このうち、DRAMは、MOS
キャパシタ（金属層を一方電極とし、半導体領域を他方
電極とし、その間の絶縁膜を誘電体として用いるキャパ
シタ）に情報電荷を蓄積するという原理を利用してい
る。しかしながら、このようなMOSキャパシタにおいて
はその他方電極となる半導体領域と半導体基板との間に
形成される接合におけるリークなどにより蓄積電荷が徐
々に失われるため、或る一定時間ごとに蓄積情報を再書
込する必要がある。このような再書込動作はリフレッシ
ュ動作と呼ばれている。携帯用パーソナルコンピュータ
における記憶装置としてDRAMを用いた場合、バッテリバ
ックアップ時においても一定時間ごとにリフレッシュを
行なう必要がある。
DRAMの通常のリフレッシュモードには、▲▼オ
ンリリフレッシュ、▲▼ビフォア▲▼リフ
レッシュがある。▲▼オンリリフレッシュは、外
部からリフレッシュ用の行アドレス（リフレッシュアド
レス）を与え、ロウアドレスストローブ信号▲▼
を立下げてDRAMを選択状態にして行なうリフレッシュモ
ードである。この▲▼オンリリフレッシュにおい
てはコラムアドレスストローブ信号▲▼は“H"の
レベルにある。▲▼ビフォア▲▼リフレッ
シュモードは、信号▲▼を“L"レベルにする前に
先に信号▲▼を“L"レベルにしてリフレッシュ指
示信号を与え、この信号状態に応じてリフレッシュを自
動的に行なうモードである。これらの通常のリフレッシ
ュモードにおいては、信号▲▼、▲▼等の
ような外部クロック信号により１サイクルずつ制御され
てリフレッシュが実行される。したがって、バッテリバ
ックアップ時にこのような通常のリフレッシュモードを
用いるのは複雑な制御が必要となり好ましくない。
ンリリフレッシュ、▲▼ビフォア▲▼リフ
レッシュがある。▲▼オンリリフレッシュは、外
部からリフレッシュ用の行アドレス（リフレッシュアド
レス）を与え、ロウアドレスストローブ信号▲▼
を立下げてDRAMを選択状態にして行なうリフレッシュモ
ードである。この▲▼オンリリフレッシュにおい
てはコラムアドレスストローブ信号▲▼は“H"の
レベルにある。▲▼ビフォア▲▼リフレッ
シュモードは、信号▲▼を“L"レベルにする前に
先に信号▲▼を“L"レベルにしてリフレッシュ指
示信号を与え、この信号状態に応じてリフレッシュを自
動的に行なうモードである。これらの通常のリフレッシ
ュモードにおいては、信号▲▼、▲▼等の
ような外部クロック信号により１サイクルずつ制御され
てリフレッシュが実行される。したがって、バッテリバ
ックアップ時にこのような通常のリフレッシュモードを
用いるのは複雑な制御が必要となり好ましくない。
そこで、バッテリバックアップ時にも容易にリフレッ
シュを行なうために、たとえば山田等が“Auto/Self R
efresh機能内蔵64Kbit MOSダイナミックRAM",電子通信
学会論文誌、1983年１月、第J66−Ｃ巻、第１号、第62
頁ないし第69頁に解説しているように、リフレッシュ用
のアドレスを発生するアドレスカウンタと各行のリフレ
ッシュのタイミングを与えるタイマ回路とを内蔵し、自
動的にリフレッシュ動作を実行するセルフリフレッシュ
モードを有するDRAMが考案され実用化されている。
シュを行なうために、たとえば山田等が“Auto/Self R
efresh機能内蔵64Kbit MOSダイナミックRAM",電子通信
学会論文誌、1983年１月、第J66−Ｃ巻、第１号、第62
頁ないし第69頁に解説しているように、リフレッシュ用
のアドレスを発生するアドレスカウンタと各行のリフレ
ッシュのタイミングを与えるタイマ回路とを内蔵し、自
動的にリフレッシュ動作を実行するセルフリフレッシュ
モードを有するDRAMが考案され実用化されている。
このセルフリフレッシュ動作については上述の文献に
詳しく解説されているが以下に図面を参照して簡単に説
明する。
詳しく解説されているが以下に図面を参照して簡単に説
明する。
第26図はセルフリフレッシュモードを有する従来の64
KビットDRAMの構成の一例を示すブロック図である。第2
6図の構成おいては、リフレッシュ動作に関連する部分
のみが示される。第26図においてDRAMは、256行（28）2
56列（28）の行列状に配置されたメモリセルを備えるメ
モリアレイ97と、アドレス切換回路95からのアドレス信
号を受け、一時的に保持し、かつ内部アドレス信号を発
生するアドレスバッファ96と、アドレスバッファ96から
の内部行アドレス信号に応答してメモリアレイ97から対
応の１行を選択する行デコーダ98とを含む。アドレスバ
ッファ96からは７ビットの内部アドレス信号RA0〜RA6が
行デコーダ８へ与えられる。明確には示さないが、メモ
リアレイ97は各々128行256列の２つのブロックに分割さ
れており、７ビットの下位アドレス信号RA0〜RA6によ
り、各ブロックから１本のワード線，すなわち２本のワ
ード線が同時に選択される。アドレスバッファ96からの
最上位アドレス信号RA7はブロック選択用のアドレス信
号として用いられる。
KビットDRAMの構成の一例を示すブロック図である。第2
6図の構成おいては、リフレッシュ動作に関連する部分
のみが示される。第26図においてDRAMは、256行（28）2
56列（28）の行列状に配置されたメモリセルを備えるメ
モリアレイ97と、アドレス切換回路95からのアドレス信
号を受け、一時的に保持し、かつ内部アドレス信号を発
生するアドレスバッファ96と、アドレスバッファ96から
の内部行アドレス信号に応答してメモリアレイ97から対
応の１行を選択する行デコーダ98とを含む。アドレスバ
ッファ96からは７ビットの内部アドレス信号RA0〜RA6が
行デコーダ８へ与えられる。明確には示さないが、メモ
リアレイ97は各々128行256列の２つのブロックに分割さ
れており、７ビットの下位アドレス信号RA0〜RA6によ
り、各ブロックから１本のワード線，すなわち２本のワ
ード線が同時に選択される。アドレスバッファ96からの
最上位アドレス信号RA7はブロック選択用のアドレス信
号として用いられる。
アドレス切換回路95は外部から与えられる行アドレス
信号A0〜A7とリフレッシュアドレスカウンタ94から発生
されるリフレッシュアドレスQ0〜Q6とを受け、そのいず
れか一方をリフレッシュ制御回路92からの制御のもとに
アドレスバッファ96へ伝達する。外部から与えられるア
ドレス信号A0〜A7として、行アドレス信号と列アドレス
信号が時分割多重して与えられる。
信号A0〜A7とリフレッシュアドレスカウンタ94から発生
されるリフレッシュアドレスQ0〜Q6とを受け、そのいず
れか一方をリフレッシュ制御回路92からの制御のもとに
アドレスバッファ96へ伝達する。外部から与えられるア
ドレス信号A0〜A7として、行アドレス信号と列アドレス
信号が時分割多重して与えられる。
DRAMのセルフリフレッシュ動作を指定するために、入
力端子１を介して与えられる信号▲▼を受け、セ
ルフリフレッシュモードが指示されているか否かを検出
するセルフリフレッシュモード検出回路91と、セルフリ
フレッシュモード検出回路91からのセルフリフレッシュ
モード検出信号φＳに応答してアドレス切換回路95、リ
フレッシュアドレスカウンタ94およびタイマ93の動作を
制御する信号を発生するリフレッシュ制御回路92とを含
む。アドレス切換回路95はリフレッシュ制御回路92から
のリフレッシュ指示信号に応答してリフレッシュアドレ
スカウンタ94からのリフレッシュアドレスQ0〜Q6をアド
レスバッファ96へ与える。
力端子１を介して与えられる信号▲▼を受け、セ
ルフリフレッシュモードが指示されているか否かを検出
するセルフリフレッシュモード検出回路91と、セルフリ
フレッシュモード検出回路91からのセルフリフレッシュ
モード検出信号φＳに応答してアドレス切換回路95、リ
フレッシュアドレスカウンタ94およびタイマ93の動作を
制御する信号を発生するリフレッシュ制御回路92とを含
む。アドレス切換回路95はリフレッシュ制御回路92から
のリフレッシュ指示信号に応答してリフレッシュアドレ
スカウンタ94からのリフレッシュアドレスQ0〜Q6をアド
レスバッファ96へ与える。
タイマ93は、リフレッシュ制御回路92からのリフレッ
シュ指示信号φＴに応答して予め定められた間隔でリフ
レッシュ要求信号φＲを出力する。リフレッシュアドレ
スカウンタ94はこのタイマ93からのリフレッシュ要求信
号φＲに応答してそのカウント値が増分され、そのカウ
ント値に対応するリフレッシュアドレスQ0〜Q6をアドレ
ス切換回路95へ与える。次に動作について簡単に説明す
る。
シュ指示信号φＴに応答して予め定められた間隔でリフ
レッシュ要求信号φＲを出力する。リフレッシュアドレ
スカウンタ94はこのタイマ93からのリフレッシュ要求信
号φＲに応答してそのカウント値が増分され、そのカウ
ント値に対応するリフレッシュアドレスQ0〜Q6をアドレ
ス切換回路95へ与える。次に動作について簡単に説明す
る。
入力端子２へ与えられる信号▲▼を“H"レベル
に保ち（スタンバイ状態）、かつ入力端子１へ与えられ
る外部リフレッシュ信号▲▼を“L"レベルに立下
げることにより、セルフリフレッシュモード検出回路91
はリフレッシュが指示されたことを検出し、リフレッシ
ュ指示信号φＳを出力する。このリフレッシュ指示信号
φＳに応答してアドレス切換回路95は、リフレッシュア
ドレスカウンタ94からのリフレッシュアドレスQ0〜Q6を
アドレスバッファ96へ与える。アドレスバッファ96はこ
の与えられたリフレッシュアドレスQ0〜Q6から内部リフ
レッシュアドレスRA0〜RA6を発生し行デコーダ98へ与え
る。行デコーダ98はこの７ビットのリフレッシュアドレ
スQ0〜Q6（RA0〜RA6）をデコードし、メモリアレイ97の
各ブロックにおいて128行のうちの１行を選択する。続
いて図示しない回路によりこの選択された行に接続され
るメモリセルのデータのリフレッシュが行なわれる。
に保ち（スタンバイ状態）、かつ入力端子１へ与えられ
る外部リフレッシュ信号▲▼を“L"レベルに立下
げることにより、セルフリフレッシュモード検出回路91
はリフレッシュが指示されたことを検出し、リフレッシ
ュ指示信号φＳを出力する。このリフレッシュ指示信号
φＳに応答してアドレス切換回路95は、リフレッシュア
ドレスカウンタ94からのリフレッシュアドレスQ0〜Q6を
アドレスバッファ96へ与える。アドレスバッファ96はこ
の与えられたリフレッシュアドレスQ0〜Q6から内部リフ
レッシュアドレスRA0〜RA6を発生し行デコーダ98へ与え
る。行デコーダ98はこの７ビットのリフレッシュアドレ
スQ0〜Q6（RA0〜RA6）をデコードし、メモリアレイ97の
各ブロックにおいて128行のうちの１行を選択する。続
いて図示しない回路によりこの選択された行に接続され
るメモリセルのデータのリフレッシュが行なわれる。
次に、この外部リフレッシュ信号▲▼が予め定
められたセット時間（最大16μｓ）以上“L"レベルに保
持され続けると、セルフリフレッシュモードの指定がセ
ルフリフレッシュモード検出回路91により検出される。
リフレッシュ制御回路92はこのセルフリフレッシュモー
ド指定の検出に応答して、信号φＴを立上げてタイマ93
を起動する。タイマはこの起動信号φＴに応答して予め
定められたセット時間（最大16μｓ）が経過するとリフ
レッシュ要求信号φＲを出力しリフレッシュ制御回路92
へ与える。リフレッシュ制御回路92はこのリフレッシュ
要求信号φＲに応答してリフレッシュアドレスカウンタ
94のカウント値を増分する。これに応答してリフレッシ
ュアドレスカウンタ94は先のリフレッシュサイクルで出
力したリフレッシュアドレスと異なるリフレッシュアド
レスQ0〜Q6をアドレス切換回路95へ与える。先のリフレ
ッシュ動作と同様にしてこのリフレッシュアドレスQ0〜
Q6に対応する１行がメモリアレイ97において選択され、
この選択された１行に選択されるメモリセルのデータの
リフレッシュが行なわれる。このタイマ93からのリフレ
ッシュ要求信号φＲは外部リフレッシュ信号▲▼
が“L"レベルにあり、かつ信号▲▼が“H"レベル
の状態にある限り予め定められた周期で繰返し発生され
る。したがって、メモリアレイ97における各ブロックに
おいて128本のワード線がこのセルフリフレッシュモー
ドにおいて順次選択され、その選択されたワード線に接
続されるメモリセルのデータがリフレッシュされる。た
とえば64KビットのDRAMの場合、16μｓ×128〜約2msご
とにメモリアレイ97のすべてのメモリセルがリフレッシ
ュされることになる。主電源が切られたバッテリバック
アップ時には自動的に上述のセルフリフレッシュ動作が
行なわれる。
められたセット時間（最大16μｓ）以上“L"レベルに保
持され続けると、セルフリフレッシュモードの指定がセ
ルフリフレッシュモード検出回路91により検出される。
リフレッシュ制御回路92はこのセルフリフレッシュモー
ド指定の検出に応答して、信号φＴを立上げてタイマ93
を起動する。タイマはこの起動信号φＴに応答して予め
定められたセット時間（最大16μｓ）が経過するとリフ
レッシュ要求信号φＲを出力しリフレッシュ制御回路92
へ与える。リフレッシュ制御回路92はこのリフレッシュ
要求信号φＲに応答してリフレッシュアドレスカウンタ
94のカウント値を増分する。これに応答してリフレッシ
ュアドレスカウンタ94は先のリフレッシュサイクルで出
力したリフレッシュアドレスと異なるリフレッシュアド
レスQ0〜Q6をアドレス切換回路95へ与える。先のリフレ
ッシュ動作と同様にしてこのリフレッシュアドレスQ0〜
Q6に対応する１行がメモリアレイ97において選択され、
この選択された１行に選択されるメモリセルのデータの
リフレッシュが行なわれる。このタイマ93からのリフレ
ッシュ要求信号φＲは外部リフレッシュ信号▲▼
が“L"レベルにあり、かつ信号▲▼が“H"レベル
の状態にある限り予め定められた周期で繰返し発生され
る。したがって、メモリアレイ97における各ブロックに
おいて128本のワード線がこのセルフリフレッシュモー
ドにおいて順次選択され、その選択されたワード線に接
続されるメモリセルのデータがリフレッシュされる。た
とえば64KビットのDRAMの場合、16μｓ×128〜約2msご
とにメモリアレイ97のすべてのメモリセルがリフレッシ
ュされることになる。主電源が切られたバッテリバック
アップ時には自動的に上述のセルフリフレッシュ動作が
行なわれる。
通常、上述のようなDRAMにおいては、このDRAMを構成
する回路素子とDRAMが形成されている半導体基板との間
の寄生容量等を低減し、DRAMの高速動作および安定動作
を保証するために基板バイアス電圧発生回路が設けられ
る。すなわち、通常、DRAMにおいては、半導体基板と不
純物領域との間の接合容量の低減、半導体基板表面に形
成されるMOSトランジスタのしきい値電圧の安定化、お
よびフィールド絶縁膜上の信号配線層等と半導体基板表
面上に形成される不純物領域とからなる寄生MOSトラン
ジスタの発生の抑止等を目的として、半導体基板がＰ型
の場合負の電位VBBに半導体基板がバイアスされる。
する回路素子とDRAMが形成されている半導体基板との間
の寄生容量等を低減し、DRAMの高速動作および安定動作
を保証するために基板バイアス電圧発生回路が設けられ
る。すなわち、通常、DRAMにおいては、半導体基板と不
純物領域との間の接合容量の低減、半導体基板表面に形
成されるMOSトランジスタのしきい値電圧の安定化、お
よびフィールド絶縁膜上の信号配線層等と半導体基板表
面上に形成される不純物領域とからなる寄生MOSトラン
ジスタの発生の抑止等を目的として、半導体基板がＰ型
の場合負の電位VBBに半導体基板がバイアスされる。
第27図は従来のセルフリフレッシュモードを有するDR
AMの基板バイアス電圧発生回路の一例を示す図である。
第27図を参照して、基板バイアス電圧発生回路41は、所
定の周波数の発振信号φCPを出力するリングオシレータ
411と、リングオシレータ411からの発振信号を受けるチ
ャージポンプ用キャパシタＣと、ノードNBと接地電位と
の間に設けられ、ノードNBの電位をそのしきい値電圧レ
ベルにクランプするｎチャネルMOSトランジスタQ1と、
ノードNBと出力端子412との間に設けられ、ノードNBを
そのしきい値電圧と半導体基板電位との差により決定さ
れる電位にクランプするｎチャネルMOSトランジスタQ2
とを備える。
AMの基板バイアス電圧発生回路の一例を示す図である。
第27図を参照して、基板バイアス電圧発生回路41は、所
定の周波数の発振信号φCPを出力するリングオシレータ
411と、リングオシレータ411からの発振信号を受けるチ
ャージポンプ用キャパシタＣと、ノードNBと接地電位と
の間に設けられ、ノードNBの電位をそのしきい値電圧レ
ベルにクランプするｎチャネルMOSトランジスタQ1と、
ノードNBと出力端子412との間に設けられ、ノードNBを
そのしきい値電圧と半導体基板電位との差により決定さ
れる電位にクランプするｎチャネルMOSトランジスタQ2
とを備える。
第28図は第27図に示す基板バイアス電圧発生回路の動
作を説明するための信号波形図である。以下、第27図お
よび第28図を参照して基板バイアス電圧発生回路の動作
について簡単に説明する。
作を説明するための信号波形図である。以下、第27図お
よび第28図を参照して基板バイアス電圧発生回路の動作
について簡単に説明する。
リングオシレータ411からの発振信号φCPが“H"レベ
ルに立上がると、ノードNBの電位はキャパシタＣの容量
結合により電源電位Vccレベルの“H"レベルに立上がろ
うとする。このとき、ノードNBの電位の立上がりに応答
してMOSトランジスタQ1が導通状態となり、このノードN
Bの電位はMOSトランジスタQ1のしきい値電圧レベルVT1
にクランプされる。一方、MOSトランジスタQ2は非導通
状態にある。
ルに立上がると、ノードNBの電位はキャパシタＣの容量
結合により電源電位Vccレベルの“H"レベルに立上がろ
うとする。このとき、ノードNBの電位の立上がりに応答
してMOSトランジスタQ1が導通状態となり、このノードN
Bの電位はMOSトランジスタQ1のしきい値電圧レベルVT1
にクランプされる。一方、MOSトランジスタQ2は非導通
状態にある。
次に、発振信号φCPが“L"レベルに立下がると、キャ
パシタＣの容量結合によりノードNBの電位も容量結合よ
り低下する。このノードNBの電位低下に応じてMOSトラ
ンジスタQ1はオフ状態になり、MOSトランジスタQ2がオ
ン状態となり、半導体基板から正の電荷がノードNBへ流
入する。このノードNBの電位が半導体基板電位VBBとMOS
トランジスタQ2のしきい値電圧VT2との差に等しい値に
なるとMOSトランジスタQ2は非導通状態となり、電荷の
移動は停止する。この１回の発振信号φCP立上がりおよ
び立下がりにより、半導体基板の電位が少し減少する。
このようなサイクルが何度が続くことにより、半導体基
板の電圧VBBは徐々に低下し、所定の負電位となる。
今、動作電源電圧Vccとすると、この半導体基板のバイ
アス電圧VBBは理想的な場合VT1＋VT2−Vccとなり、通常
−3V程度の値である。
パシタＣの容量結合によりノードNBの電位も容量結合よ
り低下する。このノードNBの電位低下に応じてMOSトラ
ンジスタQ1はオフ状態になり、MOSトランジスタQ2がオ
ン状態となり、半導体基板から正の電荷がノードNBへ流
入する。このノードNBの電位が半導体基板電位VBBとMOS
トランジスタQ2のしきい値電圧VT2との差に等しい値に
なるとMOSトランジスタQ2は非導通状態となり、電荷の
移動は停止する。この１回の発振信号φCP立上がりおよ
び立下がりにより、半導体基板の電位が少し減少する。
このようなサイクルが何度が続くことにより、半導体基
板の電圧VBBは徐々に低下し、所定の負電位となる。
今、動作電源電圧Vccとすると、この半導体基板のバイ
アス電圧VBBは理想的な場合VT1＋VT2−Vccとなり、通常
−3V程度の値である。
［発明が解決しようとする課題］ 従来のダイナミック型半導体記憶装置は上述のように
構成されており、通常モード時およびセルフリフレッシ
ュモード時のいずれのモード時においても基板バイアス
電圧発生回路が動作し、同じ電力量を消費している。
構成されており、通常モード時およびセルフリフレッシ
ュモード時のいずれのモード時においても基板バイアス
電圧発生回路が動作し、同じ電力量を消費している。
しかしながら、セルフリフレッシュモード時において
は、リフレッシュ動作以外の他の動作、たとえばデータ
の書込／読出および列選択動作等は行なわれないため、
半導体基板へ流入する基板リーク電流は通常モード時に
比べて少なく、またそのリーク量も予想し得るものであ
る。したがって、セルフリフレッシュモード時すなわち
バッテリバックアップ時においてはできるだけ消費電力
を小さくする必要があるものの、基板バイアス電圧発生
回路は通常動作モード時と同様の電力を消費しており、
不必要な電力消費をもたらしているという問題があっ
た。
は、リフレッシュ動作以外の他の動作、たとえばデータ
の書込／読出および列選択動作等は行なわれないため、
半導体基板へ流入する基板リーク電流は通常モード時に
比べて少なく、またそのリーク量も予想し得るものであ
る。したがって、セルフリフレッシュモード時すなわち
バッテリバックアップ時においてはできるだけ消費電力
を小さくする必要があるものの、基板バイアス電圧発生
回路は通常動作モード時と同様の電力を消費しており、
不必要な電力消費をもたらしているという問題があっ
た。
また、特開昭61−59688号公報において、バイアス能
力の異なる２つの基板バイアス電圧発生回路を設け、セ
ルフリフレッシュモード時においてはバイアス能力の大
きな基板バイアス発生回路を動作させる構成が示されて
いる。しかしながらこの構成においてもバイアス能力の
大きな基板バイアス電圧発生回路がセルフリフレッシュ
モード時に連続的に動作することになり、不必要な電力
を消費しているという問題がある。
力の異なる２つの基板バイアス電圧発生回路を設け、セ
ルフリフレッシュモード時においてはバイアス能力の大
きな基板バイアス発生回路を動作させる構成が示されて
いる。しかしながらこの構成においてもバイアス能力の
大きな基板バイアス電圧発生回路がセルフリフレッシュ
モード時に連続的に動作することになり、不必要な電力
を消費しているという問題がある。
それゆえ、この発明の目的は上述の従来のダイナミッ
ク型半導体記憶装置の有する欠点を除去し、セルフリフ
レッシュモード時すなわちバッテリバックアップ時にお
ける消費電力をより低減したダイナミック型半導体記憶
装置を提供することである。
ク型半導体記憶装置の有する欠点を除去し、セルフリフ
レッシュモード時すなわちバッテリバックアップ時にお
ける消費電力をより低減したダイナミック型半導体記憶
装置を提供することである。
この発明の他の目的は、セルフリフレッシュモード時
においてより低消費電力で基板バイアス電圧を発生する
改善された基板バイアス電圧発生回路を備えたセルフリ
フレッシュ機能内蔵ダイナミック型半導体記憶装置を提
供することである。
においてより低消費電力で基板バイアス電圧を発生する
改善された基板バイアス電圧発生回路を備えたセルフリ
フレッシュ機能内蔵ダイナミック型半導体記憶装置を提
供することである。
この発明のさらに他の目的は、セルフリフレッシュモ
ード時において正確に半導体基板電位に応答して基板バ
イアス電圧を低消費電力で発生することのできるダイナ
ミック型半導体記憶装置内蔵の基板バイアス電位発生回
路を提供することである。
ード時において正確に半導体基板電位に応答して基板バ
イアス電圧を低消費電力で発生することのできるダイナ
ミック型半導体記憶装置内蔵の基板バイアス電位発生回
路を提供することである。
［課題を解決するための手段］ この発明にかかるリフレッシュ機能内蔵ダイナミック
型半導体記憶装置は、外部からのリフレッシュ指示信号
に応答して内部リフレッシュ指示信号を発生する手段
と、メモリセルデータのリフレッシュを行なう手段と、
上記内部リフレッシュ指示信号に応答してこの内部リフ
レッシュ指示信号が活性状態にある間予め定められた間
隔で周期的に上記リフレッシュ手段を活性化する信号を
発生する手段と、半導体基板を所定の電位にバイアスす
る手段と、上記内部リフレッシュ指示信号と上記活性化
信号とに応答して上記活性化信号が発生される所定の間
隔よりも短い時間のみ上記バイアス手段を活性化する手
段とを備える。
型半導体記憶装置は、外部からのリフレッシュ指示信号
に応答して内部リフレッシュ指示信号を発生する手段
と、メモリセルデータのリフレッシュを行なう手段と、
上記内部リフレッシュ指示信号に応答してこの内部リフ
レッシュ指示信号が活性状態にある間予め定められた間
隔で周期的に上記リフレッシュ手段を活性化する信号を
発生する手段と、半導体基板を所定の電位にバイアスす
る手段と、上記内部リフレッシュ指示信号と上記活性化
信号とに応答して上記活性化信号が発生される所定の間
隔よりも短い時間のみ上記バイアス手段を活性化する手
段とを備える。
この発明の別の観点に係るリフレッシュ機能内蔵ダイ
ナミック型半導体記憶装置は、外部からのリフレッシュ
指示信号に応答して内部リフレッシュ指示信号を発生す
る手段と、メモリセルのデータのリフレッシュを行なう
リフレッシュ手段と、内部リフレッシュ指示信号に応答
して活性化され、内部リフレッシュ指示信号が活性状態
の間予め定められた間隔で周期的に、リフレッシュ手段
を活性化するためのリフレッシュ要求信号を発生してリ
フレッシュ手段へ与える手段と、メモリセルが形成され
る半導体基板領域を所定の電位にバイアスする基板バイ
アス手段と、リフレッシュ要求信号の発生に応答して所
定の間隔よりも短い所定期間半導体基板領域の電位にか
かわらず基板バイアス手段のバイアス電圧発生動作を停
止させる手段とを備える。
ナミック型半導体記憶装置は、外部からのリフレッシュ
指示信号に応答して内部リフレッシュ指示信号を発生す
る手段と、メモリセルのデータのリフレッシュを行なう
リフレッシュ手段と、内部リフレッシュ指示信号に応答
して活性化され、内部リフレッシュ指示信号が活性状態
の間予め定められた間隔で周期的に、リフレッシュ手段
を活性化するためのリフレッシュ要求信号を発生してリ
フレッシュ手段へ与える手段と、メモリセルが形成され
る半導体基板領域を所定の電位にバイアスする基板バイ
アス手段と、リフレッシュ要求信号の発生に応答して所
定の間隔よりも短い所定期間半導体基板領域の電位にか
かわらず基板バイアス手段のバイアス電圧発生動作を停
止させる手段とを備える。
［作用］ この発明におけるダイナミック型半導体記憶装置のい
ずれにおいても、セルフリフレッシュモード時におい
て、基板バイアス手段がリフレッシュ動作サイクルの間
の所定の一部の時間においてのみ活性化されるため、基
板バイアス手段における不必要な電力消費を低減するこ
とができる。
ずれにおいても、セルフリフレッシュモード時におい
て、基板バイアス手段がリフレッシュ動作サイクルの間
の所定の一部の時間においてのみ活性化されるため、基
板バイアス手段における不必要な電力消費を低減するこ
とができる。
［発明の実施例］ 第１図はこの発明の一実施例であるダイナミック型半
導体記憶装置の構成の概略を示すブロック図である。第
１図においては4M（22・220）ビットのDRAMのリフレッ
シュ系および基板バイアス電圧発生系の構成が一例とし
て示される。
導体記憶装置の構成の概略を示すブロック図である。第
１図においては4M（22・220）ビットのDRAMのリフレッ
シュ系および基板バイアス電圧発生系の構成が一例とし
て示される。
第１図を参照してこの発明の一実施例であるダイナミ
ック型半導体記憶装置は、2048（211）行2048（211）列
の行列状に配列されたメモリセルからなるメモリアレイ
97を含む。メモリアレイ97はワード線に関して２つのブ
ロックに分割される。各ブロックは1024行2048列のメモ
リセルを有する。メモリアレイ97から１行を選択するた
めに、外部からのアドレス信号A0〜A10とリフレッシュ
アドレスカウンタ94からのリフレッシュアドレスQ0〜Q9
のいずれかを選択的に通過させるアドレス切換回路95
と、アドレス切換回路95からのアドレス信号を受け内部
行アドレス信号RA0〜RA10を発生するアドレスバッファ9
6と、アドレスバッファ96からの10ビットの内部アドレ
ス信号RA0〜RA9をデコードし対応の１行をメモリアレイ
97から選択する行デコーダ98とが設けられる。９ビット
の下位アドレス信号RA0〜RA9により各ブロックから１本
のワード線，計２本のワード線が同時に選択される。ア
ドレスバッファ96からの最上位行アドレス信号RA10はブ
ロック選択用アドレス信号として用いられる。
ック型半導体記憶装置は、2048（211）行2048（211）列
の行列状に配列されたメモリセルからなるメモリアレイ
97を含む。メモリアレイ97はワード線に関して２つのブ
ロックに分割される。各ブロックは1024行2048列のメモ
リセルを有する。メモリアレイ97から１行を選択するた
めに、外部からのアドレス信号A0〜A10とリフレッシュ
アドレスカウンタ94からのリフレッシュアドレスQ0〜Q9
のいずれかを選択的に通過させるアドレス切換回路95
と、アドレス切換回路95からのアドレス信号を受け内部
行アドレス信号RA0〜RA10を発生するアドレスバッファ9
6と、アドレスバッファ96からの10ビットの内部アドレ
ス信号RA0〜RA9をデコードし対応の１行をメモリアレイ
97から選択する行デコーダ98とが設けられる。９ビット
の下位アドレス信号RA0〜RA9により各ブロックから１本
のワード線，計２本のワード線が同時に選択される。ア
ドレスバッファ96からの最上位行アドレス信号RA10はブ
ロック選択用アドレス信号として用いられる。
半導体記憶装置のリフレッシュ動作を行なうために、
入力端子1,2にそれぞれ外部から与えられるリフレッシ
ュ指示信号としての外部リフレッシュ信号▲▼お
よびロウアドレスストローブ信号▲▼に応答して
セルフリフレッシュが指示されたか否かを検出し、セル
フリフレッシュが指示されている場合内部セルフリフレ
ッシュ指示信号φＳを出力するセルフリフレッシュモー
ド検出回路91と、セルフリフレッシュモード検出回路91
からの内部セルフリフレッシュ検出信号φＳに応答して
タイマ93およびリフレッシュアドレスカウンタ94を起動
するリフレッシュ制御回路92と、リフレッシュ制御回路
92からの内部リフレッシュ指示信号としての起動信号φ
Ｔに応答して起動され所定周期ごとにリフレッシュ活性
化信号としてのリフレッシュ要求信号を出力するタイマ
93を含む。タイマ93は、リフレッシュ制御回路92からの
リフレッシュ指示信号（起動信号）φＴに応答して起動
され、信号φＴが活性状態にある間所定のセット時間
（最大16μｓ）ごとにリフレッシュ要求信号φＲをリフ
レッシュ制御回路92および間欠動作制御回路99へ与え
る。信号φＴは信号φＳが所定時間以上活性状態になる
と活性状態にされる。
入力端子1,2にそれぞれ外部から与えられるリフレッシ
ュ指示信号としての外部リフレッシュ信号▲▼お
よびロウアドレスストローブ信号▲▼に応答して
セルフリフレッシュが指示されたか否かを検出し、セル
フリフレッシュが指示されている場合内部セルフリフレ
ッシュ指示信号φＳを出力するセルフリフレッシュモー
ド検出回路91と、セルフリフレッシュモード検出回路91
からの内部セルフリフレッシュ検出信号φＳに応答して
タイマ93およびリフレッシュアドレスカウンタ94を起動
するリフレッシュ制御回路92と、リフレッシュ制御回路
92からの内部リフレッシュ指示信号としての起動信号φ
Ｔに応答して起動され所定周期ごとにリフレッシュ活性
化信号としてのリフレッシュ要求信号を出力するタイマ
93を含む。タイマ93は、リフレッシュ制御回路92からの
リフレッシュ指示信号（起動信号）φＴに応答して起動
され、信号φＴが活性状態にある間所定のセット時間
（最大16μｓ）ごとにリフレッシュ要求信号φＲをリフ
レッシュ制御回路92および間欠動作制御回路99へ与え
る。信号φＴは信号φＳが所定時間以上活性状態になる
と活性状態にされる。
リフレッシュアドレスカウンタ94はタイマ93からのリ
フレッシュ要求信号φＲに応答してリフレッシュ制御回
路92の制御のもとにそのカウント値を増分する。また、
リフレッシュ制御回路92はセルフリフレッシュモード検
出回路91からの内部セルフリフレッシュ検出信号φＳに
応答してアドレス切換回路95にリフレッシュアドレスカ
ウンタ94からのリフレッシュアドレス信号Q0〜Q9を選択
させる。
フレッシュ要求信号φＲに応答してリフレッシュ制御回
路92の制御のもとにそのカウント値を増分する。また、
リフレッシュ制御回路92はセルフリフレッシュモード検
出回路91からの内部セルフリフレッシュ検出信号φＳに
応答してアドレス切換回路95にリフレッシュアドレスカ
ウンタ94からのリフレッシュアドレス信号Q0〜Q9を選択
させる。
半導体基板へ所定のバイアス電位を印加するために、
セルフリフレッシュモード検出回路91からの内部セルフ
リフレッシュ検出信号φＳとタイマ93からのリフレッシ
ュ要求信号φＲとに応答して所定の時間幅の活性化信号
φＣを出力する間欠動作制御回路99と、間欠動作制御回
路99からの制御信号φＣに応答して活性化され、半導体
基板へ所定のバイアス電圧を印加する基板バイアス電圧
発生回路100が設けられる。
セルフリフレッシュモード検出回路91からの内部セルフ
リフレッシュ検出信号φＳとタイマ93からのリフレッシ
ュ要求信号φＲとに応答して所定の時間幅の活性化信号
φＣを出力する間欠動作制御回路99と、間欠動作制御回
路99からの制御信号φＣに応答して活性化され、半導体
基板へ所定のバイアス電圧を印加する基板バイアス電圧
発生回路100が設けられる。
上述の構成において、リフレッシュ要求信号φＲが発
生されるごとに、リフレッシュアドレスカウンタ94はそ
のカウント値を増分してリフレッシュアドレス信号Q0〜
Q9をそのカウント値に従って出力する。このリフレッシ
ュアドレス信号Q0〜Q9はアドレス切換回路95およびアド
レスバッファ96を介して行デコーダ98へ与えられる。行
デコーダ98はこの10ビットのリフレッシュアドレス信号
Q0〜Q9（内部アドレス信号RA0〜RA9は相補なデータとし
て与えられる場合20ビット）をデコードし、メモリアレ
イ97の各ブロック内の対応の１行を選択する。この後、
この選択されたワード線に接続されるメモリのデータが
リフレッシュされる。したがって、セルフリフレッシュ
モード時においては16μｓ×1024〜約16msごとにメモリ
アレイ97内のすべてのメモリセルのデータがリフレッシ
ュされる。このセルフリフレッシュモードにおいては、
DRAMの待機状態および動作状態を規定する信号▲
▼が“H"レベルにあり、かつ内部リフレッシュ信号▲
▼が“L"レベルにある間メモリアレイ97内のワード
線がリフレッシュアドレス信号Q0〜Q9に従って順次選択
され、メモリデータのリフレッシュが行なわれる。
生されるごとに、リフレッシュアドレスカウンタ94はそ
のカウント値を増分してリフレッシュアドレス信号Q0〜
Q9をそのカウント値に従って出力する。このリフレッシ
ュアドレス信号Q0〜Q9はアドレス切換回路95およびアド
レスバッファ96を介して行デコーダ98へ与えられる。行
デコーダ98はこの10ビットのリフレッシュアドレス信号
Q0〜Q9（内部アドレス信号RA0〜RA9は相補なデータとし
て与えられる場合20ビット）をデコードし、メモリアレ
イ97の各ブロック内の対応の１行を選択する。この後、
この選択されたワード線に接続されるメモリのデータが
リフレッシュされる。したがって、セルフリフレッシュ
モード時においては16μｓ×1024〜約16msごとにメモリ
アレイ97内のすべてのメモリセルのデータがリフレッシ
ュされる。このセルフリフレッシュモードにおいては、
DRAMの待機状態および動作状態を規定する信号▲
▼が“H"レベルにあり、かつ内部リフレッシュ信号▲
▼が“L"レベルにある間メモリアレイ97内のワード
線がリフレッシュアドレス信号Q0〜Q9に従って順次選択
され、メモリデータのリフレッシュが行なわれる。
第２図は第１図に示されるタイマの構成の一例を示す
図である。第２図を参照して、タイマ93はリフレッシュ
制御回路92からの信号φＴに応答して活性化されて発振
動作を行なうリングオシレータ93−１と、リングオシレ
ータ93−１からの発振信号の波形整形を行なうバッファ
回路93−２と、バッファ回路93−２からのパルス信号を
カウントし、所定のカウント値ごとにリフレッシュ要求
信号φＲを出力するカウンタ回路93−３とを備える。
図である。第２図を参照して、タイマ93はリフレッシュ
制御回路92からの信号φＴに応答して活性化されて発振
動作を行なうリングオシレータ93−１と、リングオシレ
ータ93−１からの発振信号の波形整形を行なうバッファ
回路93−２と、バッファ回路93−２からのパルス信号を
カウントし、所定のカウント値ごとにリフレッシュ要求
信号φＲを出力するカウンタ回路93−３とを備える。
リングオシレータ93−１は縦続接続された６段のイン
バータI1〜I6と、インバータI6出力をその一方入力に受
け、その他方入力にリフレッシュ制御回路92からの起動
信号φＴを受けるNANDゲートN1とを備える。NANDゲート
N1出力はバッファ回路93−２へ与えられるとともに、初
段のインバータI1の入力部へ帰還される。
バータI1〜I6と、インバータI6出力をその一方入力に受
け、その他方入力にリフレッシュ制御回路92からの起動
信号φＴを受けるNANDゲートN1とを備える。NANDゲート
N1出力はバッファ回路93−２へ与えられるとともに、初
段のインバータI1の入力部へ帰還される。
バッファ回路93−２は４段の縦続接続されたインバー
タI7〜I10を含む。このバッファ回路93−２によりリン
グオシレータ93−１出力の発振信号の波形のなまりが補
正され、インバータI10から発振信号φｒが出力され、
インバータI10出力をインバータI11で反転して反転出力
信号▲▼が出力される。この互いに相補な発振信号
φr,▲▼はカウンタ回路93−３へ与えられる。カウ
ンタ回路93−３は互いに縦続接続された４段の２進カウ
ンタBC1〜BC4を備える。２進カウンタBC1〜BC4は各々は
それぞれ入力部I,に与えられた信号の周波数を２分の
１の周波数に分周して出力する。次に動作について説明
する。
タI7〜I10を含む。このバッファ回路93−２によりリン
グオシレータ93−１出力の発振信号の波形のなまりが補
正され、インバータI10から発振信号φｒが出力され、
インバータI10出力をインバータI11で反転して反転出力
信号▲▼が出力される。この互いに相補な発振信号
φr,▲▼はカウンタ回路93−３へ与えられる。カウ
ンタ回路93−３は互いに縦続接続された４段の２進カウ
ンタBC1〜BC4を備える。２進カウンタBC1〜BC4は各々は
それぞれ入力部I,に与えられた信号の周波数を２分の
１の周波数に分周して出力する。次に動作について説明
する。
まず、リングオシレータ93−１の動作についてその動
作波形図である第3A図を参照して説明する。リフレッシ
ュ制御回路92からの起動信号φＴが“L"レベルにあり、
セルフリフレッシュモードが指定されていない場合にお
いては、NANDゲートN1出力は一定の“H"レベルにあり、
リングオシレータ93−１は発振動作を行なわない。
作波形図である第3A図を参照して説明する。リフレッシ
ュ制御回路92からの起動信号φＴが“L"レベルにあり、
セルフリフレッシュモードが指定されていない場合にお
いては、NANDゲートN1出力は一定の“H"レベルにあり、
リングオシレータ93−１は発振動作を行なわない。
次に信号φＳが所定時間以上“H"レベルとなり、セル
フリフレッシュモードが検出され、起動信号φＴが“H"
レベルに立上がると、NANDゲートN1はインバータとして
動作する。したがってインバータI1〜I6およびNANDゲー
トN1が７段のインバータと等価になり、リングオシレー
タ93−１は発振動作を開始する。このリングオシレータ
93−１からの発振信号はバッファ回路93−２へ与えら
れ、そこで波形整形される。この波形整形された互いに
相補な発振信号φr,▲▼はカウンタ回路93−３へ与
えられる。
フリフレッシュモードが検出され、起動信号φＴが“H"
レベルに立上がると、NANDゲートN1はインバータとして
動作する。したがってインバータI1〜I6およびNANDゲー
トN1が７段のインバータと等価になり、リングオシレー
タ93−１は発振動作を開始する。このリングオシレータ
93−１からの発振信号はバッファ回路93−２へ与えら
れ、そこで波形整形される。この波形整形された互いに
相補な発振信号φr,▲▼はカウンタ回路93−３へ与
えられる。
カウンタ回路93−３に含まれる２進カウンタBC1−BC3
は第3B図に示すようなカウント動作を行なう。すなわち
２進カウンタBC1は発振信号φｒが２回与えられるごと
に“H"レベルに立上がる出力信号01を導出する。したが
って、２進カウンタBC1の出力O1は信号φｒが周期１μ
ｓの場合、デューティ50の周期２μｓの信号が出力され
る。以下同様にして、２進カウンタBC2からはデューテ
ィ50の周期４μｓの出力信号O2が導出され、２進カウン
タBC3からは周期８μs,デューティ50の出力信号O3が導
出される。その結果、２進カウンタBC4からはリフレッ
シュ要求信号φＲとしてデューティ50,周期16μｓの信
号が出力される。このリフレッシュ要求信号φＲが“H"
レベルになるとリフレッシュ動作が行なわれる。
は第3B図に示すようなカウント動作を行なう。すなわち
２進カウンタBC1は発振信号φｒが２回与えられるごと
に“H"レベルに立上がる出力信号01を導出する。したが
って、２進カウンタBC1の出力O1は信号φｒが周期１μ
ｓの場合、デューティ50の周期２μｓの信号が出力され
る。以下同様にして、２進カウンタBC2からはデューテ
ィ50の周期４μｓの出力信号O2が導出され、２進カウン
タBC3からは周期８μs,デューティ50の出力信号O3が導
出される。その結果、２進カウンタBC4からはリフレッ
シュ要求信号φＲとしてデューティ50,周期16μｓの信
号が出力される。このリフレッシュ要求信号φＲが“H"
レベルになるとリフレッシュ動作が行なわれる。
なお、各２進カウンタBC1〜BC4の各々にはリセット信
号RESETが与えられており、必要に応じてそのカウント
出力を所定値にリセットできるようにされている。
号RESETが与えられており、必要に応じてそのカウント
出力を所定値にリセットできるようにされている。
第４図は第１図に示す間欠動作制御回路の構成の一例
を示す図である。第４図を参照して間欠動作制御回路99
は、タイマ93からのリフレッシュ要求信号φＲに応答し
てワンショットのパルス信号φTSを出力するワンショッ
トパルス発生回路99−１と、ワンショットパルス発生回
路99−１からのワンショットパルス信号φTSおよびリフ
レッシュモード検出回路91からのセルフリフレッシュ指
示信号φＳとタイマ93からの反転発振信号▲▼とに
応答して基板バイアス発生回路100の動作を制御する信
号φＣを出力するフリップフロップ99−２を備える。
を示す図である。第４図を参照して間欠動作制御回路99
は、タイマ93からのリフレッシュ要求信号φＲに応答し
てワンショットのパルス信号φTSを出力するワンショッ
トパルス発生回路99−１と、ワンショットパルス発生回
路99−１からのワンショットパルス信号φTSおよびリフ
レッシュモード検出回路91からのセルフリフレッシュ指
示信号φＳとタイマ93からの反転発振信号▲▼とに
応答して基板バイアス発生回路100の動作を制御する信
号φＣを出力するフリップフロップ99−２を備える。
ワンショットパルス発生回路99−１はリフレッシュ要
求信号φＲを受ける３段の縦続接続されたインバータI2
0〜22と、インバータI22出力をその一方入力に受け、そ
の他方入力にリフレッシュ要求信号φＲを受けるNANDゲ
ートN10とを含む。インバータI20〜I22はリフレッシュ
要求信号φＲを反転するとともに遅延してNANDゲートN1
0の一方入力に与える。
求信号φＲを受ける３段の縦続接続されたインバータI2
0〜22と、インバータI22出力をその一方入力に受け、そ
の他方入力にリフレッシュ要求信号φＲを受けるNANDゲ
ートN10とを含む。インバータI20〜I22はリフレッシュ
要求信号φＲを反転するとともに遅延してNANDゲートN1
0の一方入力に与える。
▲▼フリップフロップ99−２は、ワンショットパ
ルス信号φTSとセルフリフレッシュモード検出信号φＳ
とNANDゲートN12出力とを受ける３入力NANDゲートN11
と、NANDゲートN11出力をその一方入力に受け、その他
方入力にタイマ93に含まれるリングオシレータ93−１お
よびバッファ回路93−２からの反転発振信号▲▼を
受ける２入力NANDゲートN12とを含む。NANDゲートN11か
ら基板バイアス発生回路100を動作制御するための信号
φＣが出力される。次に間欠動作制御回路99の動作につ
いて説明する。
ルス信号φTSとセルフリフレッシュモード検出信号φＳ
とNANDゲートN12出力とを受ける３入力NANDゲートN11
と、NANDゲートN11出力をその一方入力に受け、その他
方入力にタイマ93に含まれるリングオシレータ93−１お
よびバッファ回路93−２からの反転発振信号▲▼を
受ける２入力NANDゲートN12とを含む。NANDゲートN11か
ら基板バイアス発生回路100を動作制御するための信号
φＣが出力される。次に間欠動作制御回路99の動作につ
いて説明する。
まず、DRAMがセルフリフレッシュモード以外の状態に
あり、セルフリフレッシュモード検出信号φＳが“L"レ
ベルにある場合の動作について第5A図を参照して説明す
る。この場合、NANDゲートN11出力は、NANDゲートN12出
力および信号φTSの状態にかかわらず常に“H"レベルと
なる。後述するように、この信号φＣが“H"にある場
合、基板バイアス電圧発生回路100は活性化され、半導
体基板へバイアス電位を供給する。
あり、セルフリフレッシュモード検出信号φＳが“L"レ
ベルにある場合の動作について第5A図を参照して説明す
る。この場合、NANDゲートN11出力は、NANDゲートN12出
力および信号φTSの状態にかかわらず常に“H"レベルと
なる。後述するように、この信号φＣが“H"にある場
合、基板バイアス電圧発生回路100は活性化され、半導
体基板へバイアス電位を供給する。
次に、信号▲▼が“L"レベルとなり、所定時間
が経過してDRAMがセルフリフレッシュモードに入った場
合を考える。この場合、信号▲▼の“L"レベルへ
の移行に応答して、第5B図に示すようにセルフリフレッ
シュモード検出信号φＳは“H"レベルとなる。所定時間
が経過せず、セルフリフレッシュ要求信号φＲが“L"レ
ベルにある場合、ワンショットパルス発生回路99−１の
出力信号φTSは“H"レベルにある。次に所定時間が経過
し、リフレッシュ要求信号φＲが“H"に立上がると、信
号φTSが信号φＲの立上がりに応答して所定の時間幅
（これはインバータI10〜I12およびの遅延時間により決
定される）の間“L"レベルに立下がる。この結果、NAND
ゲートN11出力は“H"レベルに立上がる。このNANDゲー
トN11の出力信号φＣの立上がりは反転信号▲▼の
立上がりに同期しており、この反転信号▲▼が“H"
レベルの間、信号φＣが“H"レベルとなる。次に、反転
信号▲▼が“L"レベルに移行すると、３入力NANDゲ
ートN11の入力はすべて“H"レベルとなり、その出力信
号φＣは“L"レベルにリセットされる。この信号φＣが
活性状態になる時間幅は、タイマ93からの発振信号φｒ
の周期が１μｓの場合約0.5μｓとなる。
が経過してDRAMがセルフリフレッシュモードに入った場
合を考える。この場合、信号▲▼の“L"レベルへ
の移行に応答して、第5B図に示すようにセルフリフレッ
シュモード検出信号φＳは“H"レベルとなる。所定時間
が経過せず、セルフリフレッシュ要求信号φＲが“L"レ
ベルにある場合、ワンショットパルス発生回路99−１の
出力信号φTSは“H"レベルにある。次に所定時間が経過
し、リフレッシュ要求信号φＲが“H"に立上がると、信
号φTSが信号φＲの立上がりに応答して所定の時間幅
（これはインバータI10〜I12およびの遅延時間により決
定される）の間“L"レベルに立下がる。この結果、NAND
ゲートN11出力は“H"レベルに立上がる。このNANDゲー
トN11の出力信号φＣの立上がりは反転信号▲▼の
立上がりに同期しており、この反転信号▲▼が“H"
レベルの間、信号φＣが“H"レベルとなる。次に、反転
信号▲▼が“L"レベルに移行すると、３入力NANDゲ
ートN11の入力はすべて“H"レベルとなり、その出力信
号φＣは“L"レベルにリセットされる。この信号φＣが
活性状態になる時間幅は、タイマ93からの発振信号φｒ
の周期が１μｓの場合約0.5μｓとなる。
第６図は第１図に示す基板バイアス電圧発生回路100
の具体的構成の一例を示す図である。第６図の構成にお
いて、基板バイアス電位発生回路100は、チャージポン
プ用キャパシタＣ、および電位クランプ用のMOSトラン
ジスタQ1,Q2と、所定の周波数の発振信号φCPを出力す
るリングオシレータ511とを含む。リングオシレータ511
は間欠動作制御回路99からの制御信号φＣによりその動
作が制御される。第７図に第６図に示すリングオシレー
タ511の具体的構成の一例を示す。
の具体的構成の一例を示す図である。第６図の構成にお
いて、基板バイアス電位発生回路100は、チャージポン
プ用キャパシタＣ、および電位クランプ用のMOSトラン
ジスタQ1,Q2と、所定の周波数の発振信号φCPを出力す
るリングオシレータ511とを含む。リングオシレータ511
は間欠動作制御回路99からの制御信号φＣによりその動
作が制御される。第７図に第６図に示すリングオシレー
タ511の具体的構成の一例を示す。
第７図を参照してリングオシレータ511は、６段の互
いに縦続接続されたインバータI30〜I36と、インバータ
I36出力をその一方入力に受け、かつ制御信号φＣをそ
の他方入力に受けるNANDゲートN30と、NANDゲートN30出
力を受ける２段の縦続接続されたインバータI37,I38か
ら構成される。NANDゲートN30は制御信号φＣが“H"レ
ベルの場合インバータとして動作し、制御信号がφＣが
“L"レベルの場合、インバータI36の出力状態に無関係
に“H"レベルの信号を出力する。したがって、制御信号
φＣが“H"の場合、インバータI30〜I36およびNANDゲー
トN30が７段のリングオシレータを形成する。NANDゲー
トN30の出力は、波形整形用のインバータI37,I38を介し
てチャージポンプ用キャパシタＣのチャージポンプ動作
を規定する発振信号φCPとして出力される。
いに縦続接続されたインバータI30〜I36と、インバータ
I36出力をその一方入力に受け、かつ制御信号φＣをそ
の他方入力に受けるNANDゲートN30と、NANDゲートN30出
力を受ける２段の縦続接続されたインバータI37,I38か
ら構成される。NANDゲートN30は制御信号φＣが“H"レ
ベルの場合インバータとして動作し、制御信号がφＣが
“L"レベルの場合、インバータI36の出力状態に無関係
に“H"レベルの信号を出力する。したがって、制御信号
φＣが“H"の場合、インバータI30〜I36およびNANDゲー
トN30が７段のリングオシレータを形成する。NANDゲー
トN30の出力は、波形整形用のインバータI37,I38を介し
てチャージポンプ用キャパシタＣのチャージポンプ動作
を規定する発振信号φCPとして出力される。
第７図に示すリングオシレータの構成を第27図に示す
従来の構成と比較すれば明らかなように、第27図に示す
従来のリングオシレータにおいては、DRAMの動作状態に
無関係に常に発振しているが、第７図に示すこの発明に
従うリングオシレータ511は、制御信号φＣが“H"のと
きのみ発振し、制御信号φＣが“L"の場合には発振動作
をせず、その出力信号は“H"レベルを維持する。この制
御信号φＣは第5B図に示したごとく、タイマ93からの出
力であるリフレッシュ要求信号φＲに応じて所定期間の
間のみH"レベルになる。
従来の構成と比較すれば明らかなように、第27図に示す
従来のリングオシレータにおいては、DRAMの動作状態に
無関係に常に発振しているが、第７図に示すこの発明に
従うリングオシレータ511は、制御信号φＣが“H"のと
きのみ発振し、制御信号φＣが“L"の場合には発振動作
をせず、その出力信号は“H"レベルを維持する。この制
御信号φＣは第5B図に示したごとく、タイマ93からの出
力であるリフレッシュ要求信号φＲに応じて所定期間の
間のみH"レベルになる。
一方、前述したごとく、リフレッシュ要求信号φＲに
応じてリフレッシュ制御回路92を介してリフレッシュア
ドレスカウンタ94が活性化され、その出力となるリフレ
ッシュアドレス信号Q0〜Q9の値に対応したアドレスワー
ド線がメモリアレイ97より選択され、この選択されたワ
ード線に接続されるメモリセルのデータがリフレッシュ
される。このリフレッシュ要求信号φＲの活性化のタイ
ミングおよびワード線の選択のタイミングおよびリング
オシレータの発振信号のタイミングの時間的関係に着目
して、従来装置における場合とこの発明による実施例の
場合とを比較して示したものが第8A図および第8B図に示
すタイミング動作波形図である。ここで第8A図は従来の
DRAMにおけるリフレッシュ要求信号、ワード線の選択状
態およびチャージポンプ用発振信号φCPの関係を示し、
第8B図はこの発明の一実施例におけるこれらの信号の関
係を示す。
応じてリフレッシュ制御回路92を介してリフレッシュア
ドレスカウンタ94が活性化され、その出力となるリフレ
ッシュアドレス信号Q0〜Q9の値に対応したアドレスワー
ド線がメモリアレイ97より選択され、この選択されたワ
ード線に接続されるメモリセルのデータがリフレッシュ
される。このリフレッシュ要求信号φＲの活性化のタイ
ミングおよびワード線の選択のタイミングおよびリング
オシレータの発振信号のタイミングの時間的関係に着目
して、従来装置における場合とこの発明による実施例の
場合とを比較して示したものが第8A図および第8B図に示
すタイミング動作波形図である。ここで第8A図は従来の
DRAMにおけるリフレッシュ要求信号、ワード線の選択状
態およびチャージポンプ用発振信号φCPの関係を示し、
第8B図はこの発明の一実施例におけるこれらの信号の関
係を示す。
第8A図に示すように、リフレッシュ要求信号φＲが16
μｓごとに“H"レベルになると、それに応じてリフレッ
シュアドレスカウンタ94からのリフレッシュアドレス信
号に応答してワード線が順次選択され、選択されたワー
ド線の電位WLが“H"レベルになる。たとえば第8A図に示
すように時刻ｔ（ｎ）にｎ番目のワード線が活性化さ
れ、その時刻ｔ（ｎ）より16μｓ後の時刻ｔ（ｎ＋１）
に（ｎ＋１）番目のワード線が活性化される。この場
合、従来の基板バイアス電圧発生回路の構成において
は、そこに含まれるリングオシレータ411の出力信号φ
CPはこれらのワード線選択およびリフレッシュ要求信号
φＲの発生タイミングとは全く無関係に連続的に発振し
ている。
μｓごとに“H"レベルになると、それに応じてリフレッ
シュアドレスカウンタ94からのリフレッシュアドレス信
号に応答してワード線が順次選択され、選択されたワー
ド線の電位WLが“H"レベルになる。たとえば第8A図に示
すように時刻ｔ（ｎ）にｎ番目のワード線が活性化さ
れ、その時刻ｔ（ｎ）より16μｓ後の時刻ｔ（ｎ＋１）
に（ｎ＋１）番目のワード線が活性化される。この場
合、従来の基板バイアス電圧発生回路の構成において
は、そこに含まれるリングオシレータ411の出力信号φ
CPはこれらのワード線選択およびリフレッシュ要求信号
φＲの発生タイミングとは全く無関係に連続的に発振し
ている。
しかしながら第8B図に示すようにこの発明の一実施例
による基板バイアス電位発生回路は、そのリングオシレ
ータ511からの発振信号φCPはリフレッシュ要求信号φ
Ｒの立上がりから約0.5μｓの間のみ発振することにな
り、この期間のみ基板バイアス電圧が発生される。この
ような構成とすることにより、第8B図から明らかなよう
に、ワード線が選択され、リフレッシュ動作が行なわれ
る期間（これらは通常100〜200ns程度）の前後のみ基板
バイアス発生回路を動作させることが可能となる。
による基板バイアス電位発生回路は、そのリングオシレ
ータ511からの発振信号φCPはリフレッシュ要求信号φ
Ｒの立上がりから約0.5μｓの間のみ発振することにな
り、この期間のみ基板バイアス電圧が発生される。この
ような構成とすることにより、第8B図から明らかなよう
に、ワード線が選択され、リフレッシュ動作が行なわれ
る期間（これらは通常100〜200ns程度）の前後のみ基板
バイアス発生回路を動作させることが可能となる。
一般に、基板バイアス電圧は、MOSトランジスタのソ
ースおよびドレイン領域と半導体基板との間に生じるよ
うなリーク電流によって絶対値的に減少する。ここで、
半導体基板に対するリーク電流は必ずしも一定ではなく
その回路動作に影響される。この基板リーク電流はMOS
トランジスタのスイッチ状態が固定または静止されてい
る場合には比較的小さいが、記憶装置の回路が動作状態
にあり、MOSトランジスタのスイッチ状態が変化した場
合にはそれに応じて増加する。したがって、基板バイア
ス電圧が変化する可能性があるのは、主にワード線が活
性化されてメモリのリフレッシュ動作が行なわれている
場合であるので、この間のみ基板バイアス電圧発生回路
を動作させることにより、この基板バイアス電圧の変動
を防ぐとともにまた基板バイアス電圧発生回路における
消費電力を低減させることができる。
ースおよびドレイン領域と半導体基板との間に生じるよ
うなリーク電流によって絶対値的に減少する。ここで、
半導体基板に対するリーク電流は必ずしも一定ではなく
その回路動作に影響される。この基板リーク電流はMOS
トランジスタのスイッチ状態が固定または静止されてい
る場合には比較的小さいが、記憶装置の回路が動作状態
にあり、MOSトランジスタのスイッチ状態が変化した場
合にはそれに応じて増加する。したがって、基板バイア
ス電圧が変化する可能性があるのは、主にワード線が活
性化されてメモリのリフレッシュ動作が行なわれている
場合であるので、この間のみ基板バイアス電圧発生回路
を動作させることにより、この基板バイアス電圧の変動
を防ぐとともにまた基板バイアス電圧発生回路における
消費電力を低減させることができる。
第９図はセルフリフレッシュモード検出回路91の具体
的構成の一例を示す図である。第９図を参照して、検出
回路91は入力端子１に与えられる外部リフレッシュ信号
▲▼を受けるインバータ911を含む。入力端子１
とインバータ911の入力部との間には高抵抗のプルアッ
プ用抵抗Rsが設けられる。この構成においては、外部リ
フレッシュ信号▲▼が“H"レベルまたはオープン
状態となったとき、インバータ911の入力は高抵抗のプ
ルアップ抵抗Rsにより電源電位レベルVccにプルアップ
されるため、インバータ911の出力φＳは“L"レベルと
なる。外部リフレッシュ信号▲▼が“L"レベルと
なると、インバータ911は“H"レベルの出力信号φＳを
出力する。この構成により、外部リフレッシュ信号▲
▼に応答してセルフリフレッシュモードを指示する
内部リフレッシュ指示信号φＳを出力することができ
る。信号φＳが所定時間以上“H"レベルを持続するとセ
ルフリフレッシュモードが検出され、信号φＳが立上が
る。
的構成の一例を示す図である。第９図を参照して、検出
回路91は入力端子１に与えられる外部リフレッシュ信号
▲▼を受けるインバータ911を含む。入力端子１
とインバータ911の入力部との間には高抵抗のプルアッ
プ用抵抗Rsが設けられる。この構成においては、外部リ
フレッシュ信号▲▼が“H"レベルまたはオープン
状態となったとき、インバータ911の入力は高抵抗のプ
ルアップ抵抗Rsにより電源電位レベルVccにプルアップ
されるため、インバータ911の出力φＳは“L"レベルと
なる。外部リフレッシュ信号▲▼が“L"レベルと
なると、インバータ911は“H"レベルの出力信号φＳを
出力する。この構成により、外部リフレッシュ信号▲
▼に応答してセルフリフレッシュモードを指示する
内部リフレッシュ指示信号φＳを出力することができ
る。信号φＳが所定時間以上“H"レベルを持続するとセ
ルフリフレッシュモードが検出され、信号φＳが立上が
る。
第10図はリフレッシュを指示するための制御信号入力
端子専用に設けるのではなく、通常DRAMにおいて用いら
れる外部からのロウアドレスストローブ信号▲▼
およびコラムアドレスストローブ信号▲▼を用い
てセルフリフレッシュモードを指示する場合の構成を示
す図である。第10図の構成において、セルフリフレッシ
ュモード検出回路91は、入力端子２を介して与えられる
信号▲▼を受けるセット入力Ｓと入力端子３を介
して与えられる信号▲▼を受けるリセット入力Ｒ
とを受けるフリップフロップ921と、フリップフロップ9
21の出力端子Ｑからの信号CbRを受ける比較回路922と、
比較回路922からの活性化信号に応答して起動され所定
のセット時間をカウントするタイマ923とを含む。タイ
マ923は信号CbRの活性状態への移行に応答して比較回路
922を介して起動される。比較回路922はタイマ923から
の計時情報に応答して信号CbRが所定時間以上“H"レベ
ルの活性状態にあるときに内部リフレッシュ指示信号φ
Ｓを立上げる。次に、第10図に示すセルフリフレッシュ
モード検出回路91の動作波形図である第11図を参照して
その動作について説明する。
端子専用に設けるのではなく、通常DRAMにおいて用いら
れる外部からのロウアドレスストローブ信号▲▼
およびコラムアドレスストローブ信号▲▼を用い
てセルフリフレッシュモードを指示する場合の構成を示
す図である。第10図の構成において、セルフリフレッシ
ュモード検出回路91は、入力端子２を介して与えられる
信号▲▼を受けるセット入力Ｓと入力端子３を介
して与えられる信号▲▼を受けるリセット入力Ｒ
とを受けるフリップフロップ921と、フリップフロップ9
21の出力端子Ｑからの信号CbRを受ける比較回路922と、
比較回路922からの活性化信号に応答して起動され所定
のセット時間をカウントするタイマ923とを含む。タイ
マ923は信号CbRの活性状態への移行に応答して比較回路
922を介して起動される。比較回路922はタイマ923から
の計時情報に応答して信号CbRが所定時間以上“H"レベ
ルの活性状態にあるときに内部リフレッシュ指示信号φ
Ｓを立上げる。次に、第10図に示すセルフリフレッシュ
モード検出回路91の動作波形図である第11図を参照して
その動作について説明する。
この構成においては、セルフリフレッシュの指示は信
号▲▼が“H"レベルにある状態で信号▲▼
を“L"に立下げることにより行なわれる。この▲
▼ビフォア▲▼リフレッシュ状態においては、フ
リップフロップ921がセットされ、その出力信号CbRが
“H"レベルになる。タイマ923は、この信号CbRの“H"レ
ベルへの移行に応答して比較回路922を介して起動さ
れ、所定のセット時間Ｔをカウントする。比較回路922
は、タイマ923が所定のカウント値（所定のセット時
間）をカウントしたときに信号CbRが連続して“H"レベ
ルにある場合には、“H"レベルの信号φＳを出力する。
この信号CbRの“H"レベルの状態は信号▲▼が
“L"レベルにある間持続され、その間“H"レベルの信号
φＳが出力される。信号▲▼が“H"レベルになる
とフリップフロップ921がリセットされ、その出力信号C
bRが“L"レベルとなり、応じて比較回路922からの信号
φｓが“L"レベルとなる。これによりセルフリフレッシ
ュ動作が完了する。
号▲▼が“H"レベルにある状態で信号▲▼
を“L"に立下げることにより行なわれる。この▲
▼ビフォア▲▼リフレッシュ状態においては、フ
リップフロップ921がセットされ、その出力信号CbRが
“H"レベルになる。タイマ923は、この信号CbRの“H"レ
ベルへの移行に応答して比較回路922を介して起動さ
れ、所定のセット時間Ｔをカウントする。比較回路922
は、タイマ923が所定のカウント値（所定のセット時
間）をカウントしたときに信号CbRが連続して“H"レベ
ルにある場合には、“H"レベルの信号φＳを出力する。
この信号CbRの“H"レベルの状態は信号▲▼が
“L"レベルにある間持続され、その間“H"レベルの信号
φＳが出力される。信号▲▼が“H"レベルになる
とフリップフロップ921がリセットされ、その出力信号C
bRが“L"レベルとなり、応じて比較回路922からの信号
φｓが“L"レベルとなる。これによりセルフリフレッシ
ュ動作が完了する。
第12図はこの発明の他の実施例である基板バイアス電
圧発生回路の構成を概略的に示すブロック図である。こ
の第12図に示す基板バイアス電圧発生回路は、バイアス
能力（電流供給能力）の大きい主バイアス回路110とバ
イアス能力が比較的小さくされた副バイアス回路120と
を含む。この構成においては、主バイアス回路110およ
び副バイアス回路120のいずれか一方へ、基板電位検出
回路610からの基板電位検出信号φＤ応答して切換回路6
00の制御のもとにリングオシレータ511からの発振信号
φCPを伝達する構成がとられる。
圧発生回路の構成を概略的に示すブロック図である。こ
の第12図に示す基板バイアス電圧発生回路は、バイアス
能力（電流供給能力）の大きい主バイアス回路110とバ
イアス能力が比較的小さくされた副バイアス回路120と
を含む。この構成においては、主バイアス回路110およ
び副バイアス回路120のいずれか一方へ、基板電位検出
回路610からの基板電位検出信号φＤ応答して切換回路6
00の制御のもとにリングオシレータ511からの発振信号
φCPを伝達する構成がとられる。
主バイアス回路110は切換回路600からの発振信号φ
CPMを受けるチャージポンプ用キャパシタCMと、電位ク
ランプ用のMOSトランジスタQ1M,Q2Mを備える。
CPMを受けるチャージポンプ用キャパシタCMと、電位ク
ランプ用のMOSトランジスタQ1M,Q2Mを備える。
副バイアス回路120は切換回路600からの発振信号φ
CPSを受けるチャージポンプ用キャパシタCSと、電位ク
ランプ用のMOSトランジスタQ1S,Q2Sとを備える。
CPSを受けるチャージポンプ用キャパシタCSと、電位ク
ランプ用のMOSトランジスタQ1S,Q2Sとを備える。
通常、キャパシタのチャージポンプ作用を利用したバ
イアス電位発生回路のバイアス能力（電流供給能力）
は、１回の電荷注入量および単位時間あたりの電荷注入
回数、すなわちこのチャージポンプ用キャパシタの容量
値およびリングオシレータの発振周波数および電位クラ
ンプ用のMOSトランジスタの駆動能力により決定され
る。したがって、キャパシタCMの容量値をキャパシタCS
の容量値よりも大きくし、かつMOSトランジスタQ2Mの駆
動能力（トランジスタサイズ）をMOSトランジスタQ2Sそ
れよりも大きくすることにより主バイアス回路110のバ
イアス能力を副バイアス回路120のバイアス能力よりも
大きくすることができる。
イアス電位発生回路のバイアス能力（電流供給能力）
は、１回の電荷注入量および単位時間あたりの電荷注入
回数、すなわちこのチャージポンプ用キャパシタの容量
値およびリングオシレータの発振周波数および電位クラ
ンプ用のMOSトランジスタの駆動能力により決定され
る。したがって、キャパシタCMの容量値をキャパシタCS
の容量値よりも大きくし、かつMOSトランジスタQ2Mの駆
動能力（トランジスタサイズ）をMOSトランジスタQ2Sそ
れよりも大きくすることにより主バイアス回路110のバ
イアス能力を副バイアス回路120のバイアス能力よりも
大きくすることができる。
次に動作について簡単に説明する。リングオシレータ
511が発振している状態を考える。基板電位検出回路610
が基板バイアス電圧VBBの電位レベルを検出する。たと
えばその検出値が予め定められた電位レベルよりも絶対
値的に小さい場合には、切換回路600を制御して主バイ
アス回路110を活性化し、急速で基板バイアス電位VBBを
所定のレベルにまで低下させる。この所定値に基板バイ
アス電位VBBが達した後には、基板バイアス電位検出回
路610からの検出信号φＤに応答して切換回路600により
副バイアス回路120を能動化させる。このようにリング
オシレータ511の発振状態において基板バイアス電圧VBB
の電位レベルに応じて基板バイアス電圧発生回路のバイ
アス能力を調整することにより第６図に示すような単一
のバイアス能力のみを有する基板バイアス発生回路を用
いた場合よりもさらに消費電力を低減することが可能と
なる。
511が発振している状態を考える。基板電位検出回路610
が基板バイアス電圧VBBの電位レベルを検出する。たと
えばその検出値が予め定められた電位レベルよりも絶対
値的に小さい場合には、切換回路600を制御して主バイ
アス回路110を活性化し、急速で基板バイアス電位VBBを
所定のレベルにまで低下させる。この所定値に基板バイ
アス電位VBBが達した後には、基板バイアス電位検出回
路610からの検出信号φＤに応答して切換回路600により
副バイアス回路120を能動化させる。このようにリング
オシレータ511の発振状態において基板バイアス電圧VBB
の電位レベルに応じて基板バイアス電圧発生回路のバイ
アス能力を調整することにより第６図に示すような単一
のバイアス能力のみを有する基板バイアス発生回路を用
いた場合よりもさらに消費電力を低減することが可能と
なる。
第13図は第12図に示す基板バイアス電位検出回路の具
体的構成の一例を示す図である。
体的構成の一例を示す図である。
第13図を参照して基板電位検出回路610は、電源電位V
ccと半導体基板バイアス電位VBBとの間に直列に接続さ
れるｐチャネルMOSトランジスタQ3、ｎチャネルMOSトラ
ンジスタQ4およびｎチャネルMOSトランジスタQ5を含
む。MOSトランジスタQ3の一方導通端子は電源電位Vccに
接続され、そのゲートは接地電位GNDに接続され、その
他方導通端子がノードN1に接続される。ｎチャネルMOS
トランジスタQ4はそのゲートが接地電位に接続され、そ
の一方導通端子がノードN1に接続され、その他方導通端
子がノードN2に接続される。ｎチャネルMOSトランジス
タQ5はそのゲートおよび一方導通端子がノードN2に接続
され、その他方導通端子が基板バイアス電位VBBに結合
される。このノードN1の出力電位レベルは波形整形用の
２段のインバータI50,I51を介して基板電位検出信号φ
Ｄとして切換回路600へ与えられる。次にこの回路の動
作について説明する。
ccと半導体基板バイアス電位VBBとの間に直列に接続さ
れるｐチャネルMOSトランジスタQ3、ｎチャネルMOSトラ
ンジスタQ4およびｎチャネルMOSトランジスタQ5を含
む。MOSトランジスタQ3の一方導通端子は電源電位Vccに
接続され、そのゲートは接地電位GNDに接続され、その
他方導通端子がノードN1に接続される。ｎチャネルMOS
トランジスタQ4はそのゲートが接地電位に接続され、そ
の一方導通端子がノードN1に接続され、その他方導通端
子がノードN2に接続される。ｎチャネルMOSトランジス
タQ5はそのゲートおよび一方導通端子がノードN2に接続
され、その他方導通端子が基板バイアス電位VBBに結合
される。このノードN1の出力電位レベルは波形整形用の
２段のインバータI50,I51を介して基板電位検出信号φ
Ｄとして切換回路600へ与えられる。次にこの回路の動
作について説明する。
MOSトランジスタQ3は、そのゲートが接地電子GNDに接
続されているため、常時導通状態にある。今、基板バイ
アス電圧VBBが絶対値的に小さく、基板バイアスが浅い
状態を考える。今仮に、基板バイアス電位VBBが0Vの場
合、ノードN2の電位はトランジスタQ5のしきい値電圧レ
ベルに等しい値となる。ｎチャネルMOSトランジスタQ4
のゲートは接地電位に接続され、かつノードN2の電位が
0V以上あるため、MOSトランジスタQ4はオフ状態にあ
る。したがって、ノードN2の電位はMOSトランジスタQ3
を介して高レベルに充電される。したがって、この場合
基板電位検出信号φＤは“H"レベルとなる。
続されているため、常時導通状態にある。今、基板バイ
アス電圧VBBが絶対値的に小さく、基板バイアスが浅い
状態を考える。今仮に、基板バイアス電位VBBが0Vの場
合、ノードN2の電位はトランジスタQ5のしきい値電圧レ
ベルに等しい値となる。ｎチャネルMOSトランジスタQ4
のゲートは接地電位に接続され、かつノードN2の電位が
0V以上あるため、MOSトランジスタQ4はオフ状態にあ
る。したがって、ノードN2の電位はMOSトランジスタQ3
を介して高レベルに充電される。したがって、この場合
基板電位検出信号φＤは“H"レベルとなる。
今、基板バイアス電位VBBが−（VT5＋VT4）より絶対
値的に大きくなった場合を考える。ここでVT5,VT4はそ
れぞれトランジスタQ5,Q4のしきい値電圧である。この
場合、ノードN2の電位レベルは−VT4よりも絶対値的に
大きくなる。この結果MOSトランジスタQ4がオン状態と
なり、MOSトランジスタQ4,Q5が共に導通状態となる。こ
のとき、MOSトランジスタQ3とMOSトランジスタQ4のコン
ダクタンスの比を適切に選ぶことによりノードN1のレベ
ルをインバータI50に対する“L"レベルとすることがで
きる。したがって基板バイアスが深い場合、信号φＤは
“L"レベルとなる。その後、基板へのリーク電流等によ
って基板バイアス電圧VBBが−（VT5＋VT4）より絶対値
的に小さくなると、MOSトランジスタQ4が非導通状態と
なり、ノードN1電位が“H"レベルになり、再び制御信号
φＤが“H"レベルになる。
値的に大きくなった場合を考える。ここでVT5,VT4はそ
れぞれトランジスタQ5,Q4のしきい値電圧である。この
場合、ノードN2の電位レベルは−VT4よりも絶対値的に
大きくなる。この結果MOSトランジスタQ4がオン状態と
なり、MOSトランジスタQ4,Q5が共に導通状態となる。こ
のとき、MOSトランジスタQ3とMOSトランジスタQ4のコン
ダクタンスの比を適切に選ぶことによりノードN1のレベ
ルをインバータI50に対する“L"レベルとすることがで
きる。したがって基板バイアスが深い場合、信号φＤは
“L"レベルとなる。その後、基板へのリーク電流等によ
って基板バイアス電圧VBBが−（VT5＋VT4）より絶対値
的に小さくなると、MOSトランジスタQ4が非導通状態と
なり、ノードN1電位が“H"レベルになり、再び制御信号
φＤが“H"レベルになる。
ここで、MOSトランジスタQ4,Q5が共にオン状態となっ
た場合、電源電位Vccから基板へ電流が流れ込むことに
なり、基板バイアス電圧を変化させることになる。この
電源電位Vccから半導体基板へ流れ込む電流は基板バイ
アス電圧VBBを絶対値的に小さくする。この電位検出回
路を流れるリーク電流による基板バイアス電圧VBBの変
動を少なくするためにおよびノードN1の“L"レベルを十
分に低下させるために、MOSトランジスタQ3のコンダク
タンスはできるだけ小さな値すなわち高抵抗に設定され
る。
た場合、電源電位Vccから基板へ電流が流れ込むことに
なり、基板バイアス電圧を変化させることになる。この
電源電位Vccから半導体基板へ流れ込む電流は基板バイ
アス電圧VBBを絶対値的に小さくする。この電位検出回
路を流れるリーク電流による基板バイアス電圧VBBの変
動を少なくするためにおよびノードN1の“L"レベルを十
分に低下させるために、MOSトランジスタQ3のコンダク
タンスはできるだけ小さな値すなわち高抵抗に設定され
る。
第14図は第12図に示す切換回路600の具体的構成の一
例を示す図である。第14図を参照して切換回路600はリ
ングオシレータ511からの発振信号φCPと基板電位検出
回路10からの検出信号φＤを受けるANDゲートAD1と、発
振信号φCPおよび制御信号φＤを受ける２入力NORゲー
トNR1とを含む。ANDゲートAD1から第１主バイアス回路1
10の動作を制御する信号φCPMが出力される。NORゲート
NR1から副バイアス回路120の動作を制御する信号φCPS
が伝達される。次に第14図に示す切換回路600の動作を
その動作波形図である第15図を参照して説明する。
例を示す図である。第14図を参照して切換回路600はリ
ングオシレータ511からの発振信号φCPと基板電位検出
回路10からの検出信号φＤを受けるANDゲートAD1と、発
振信号φCPおよび制御信号φＤを受ける２入力NORゲー
トNR1とを含む。ANDゲートAD1から第１主バイアス回路1
10の動作を制御する信号φCPMが出力される。NORゲート
NR1から副バイアス回路120の動作を制御する信号φCPS
が伝達される。次に第14図に示す切換回路600の動作を
その動作波形図である第15図を参照して説明する。
まず基板バイアスが浅く基板電位検出回路610からの
検出信号φＤが“H"レベルの場合を考える。この場合NO
RゲートNR1は、その発振信号φCPの状態にかかわらず
“L"レベルとなる信号φCPSを出力する。一方ANDゲート
AD1は発振信号φCPをそのまま通過させる。したがって
この信号φＤが“H"の場合、信号φCPMは発振信号φCP
と同様の発振動作をすることになり、主バイアス回路11
0におけるチャージポンプ動作が活性化され、この主バ
イアス回路110を介して半導体基板へバイアス電圧VBBが
印加される。
検出信号φＤが“H"レベルの場合を考える。この場合NO
RゲートNR1は、その発振信号φCPの状態にかかわらず
“L"レベルとなる信号φCPSを出力する。一方ANDゲート
AD1は発振信号φCPをそのまま通過させる。したがって
この信号φＤが“H"の場合、信号φCPMは発振信号φCP
と同様の発振動作をすることになり、主バイアス回路11
0におけるチャージポンプ動作が活性化され、この主バ
イアス回路110を介して半導体基板へバイアス電圧VBBが
印加される。
次に基板バイアスが深くなり、制御信号φＤが“L"レ
ベルとなった場合を考える。この場合、上述の場合と逆
にANDゲートAD1出力信号φCPMは“L"レベル固定とな
り、一方NORゲートNR1はインバータとして機能し、出力
信号φCPSとして発振信号φCPを反転させた信号を出力
する。この結果、主バイアス回路110は動作せず、バイ
アス能力の小さな副バイアス回路120がチャージポンプ
動作を開始し、基板電圧VBBを半導体基板へ印加する。
ベルとなった場合を考える。この場合、上述の場合と逆
にANDゲートAD1出力信号φCPMは“L"レベル固定とな
り、一方NORゲートNR1はインバータとして機能し、出力
信号φCPSとして発振信号φCPを反転させた信号を出力
する。この結果、主バイアス回路110は動作せず、バイ
アス能力の小さな副バイアス回路120がチャージポンプ
動作を開始し、基板電圧VBBを半導体基板へ印加する。
第16図はこの発明の他の実施例である基板バイアス電
圧発生回路100の構成を示すブロック図である。第16図
に示す基板バイアス電圧発生回路100は、主バイアス回
路110と副バイアス回路120のいずれかを択一的に動作さ
せるための制御回路700を含む。制御回路700は、予め定
められた負の基準電位を発生する基準電位発生回路720
と、高入力インピーダンスを有しこの高入力インピーダ
ンスの入力部を介して半導体基板の電位を検出する基板
電位検出回路730と、基準電位発生回路720からの基準電
位と基板電位検出回路730からの検出電位とを比較する
比較回路740と、比較回路740からの比較結果を示す信号
に応答してリングオシレータ511からの発振信号φCPを
主バイアス回路110および副バイアス回路120のいずれか
一方へ選択的に伝達する切換回路710とを備える。
圧発生回路100の構成を示すブロック図である。第16図
に示す基板バイアス電圧発生回路100は、主バイアス回
路110と副バイアス回路120のいずれかを択一的に動作さ
せるための制御回路700を含む。制御回路700は、予め定
められた負の基準電位を発生する基準電位発生回路720
と、高入力インピーダンスを有しこの高入力インピーダ
ンスの入力部を介して半導体基板の電位を検出する基板
電位検出回路730と、基準電位発生回路720からの基準電
位と基板電位検出回路730からの検出電位とを比較する
比較回路740と、比較回路740からの比較結果を示す信号
に応答してリングオシレータ511からの発振信号φCPを
主バイアス回路110および副バイアス回路120のいずれか
一方へ選択的に伝達する切換回路710とを備える。
この高入力インピーダンスを介して基板電位を検出す
る構成は以下の利点を有する。たとえば第13図に示す基
板電位検出回路の構成の場合、MOSトランジスタQ4,Q5が
共に導通状態となった場合電源電位Vccから基板バイア
ス電位VBBへ電流が流れ込むことになる。この場合、こ
のリーク電流量をできるだけ小さくするためにトランジ
スタQ3のコンダクタンスが可能な限り小さくされていた
としても、この基板へ流入するリーク電流を防止するこ
とはできない。この基板へ流入する電流は基板バイアス
電位VBBを絶対値的に小さくし基板バイアスを浅くす
る。基板バイアスが浅くなるとバイアス能力の大きな基
板バイアス回路110が動作することになる。したがっ
て、主バイアス回路110が基板電位検出回路自体のリー
ク電流により動作することになり、基板バイアス電位検
出回路自体が基板バイアスを浅くする方向に機能してい
るため、いたずらに主バイアス回路110を動作させてし
まうという問題が発生する。
る構成は以下の利点を有する。たとえば第13図に示す基
板電位検出回路の構成の場合、MOSトランジスタQ4,Q5が
共に導通状態となった場合電源電位Vccから基板バイア
ス電位VBBへ電流が流れ込むことになる。この場合、こ
のリーク電流量をできるだけ小さくするためにトランジ
スタQ3のコンダクタンスが可能な限り小さくされていた
としても、この基板へ流入するリーク電流を防止するこ
とはできない。この基板へ流入する電流は基板バイアス
電位VBBを絶対値的に小さくし基板バイアスを浅くす
る。基板バイアスが浅くなるとバイアス能力の大きな基
板バイアス回路110が動作することになる。したがっ
て、主バイアス回路110が基板電位検出回路自体のリー
ク電流により動作することになり、基板バイアス電位検
出回路自体が基板バイアスを浅くする方向に機能してい
るため、いたずらに主バイアス回路110を動作させてし
まうという問題が発生する。
しかしながら、この第16図に示す構成においては、高
入力インピーダンスを有する入力部を介して基板電位が
検出されるので基板電位への影響をなくしながら正確に
基板電位を検出することができる。この基板電位は、内
部で発生される所定の負電位と比較され、その比較結果
により主バイアス回路110および副バイアス回路120のい
ずれかが動作させられる。これにより、より正確に基板
電位に応答してバイアス能力の異なるバイアス回路を適
切に動作させることができ、より低消費電力な基板バイ
アス電位発生回路を実現することができる。
入力インピーダンスを有する入力部を介して基板電位が
検出されるので基板電位への影響をなくしながら正確に
基板電位を検出することができる。この基板電位は、内
部で発生される所定の負電位と比較され、その比較結果
により主バイアス回路110および副バイアス回路120のい
ずれかが動作させられる。これにより、より正確に基板
電位に応答してバイアス能力の異なるバイアス回路を適
切に動作させることができ、より低消費電力な基板バイ
アス電位発生回路を実現することができる。
第17図は第16図に示す選択制御回路700の具体的構成
の一例を示す図である。第17図を参照して、所定の負電
位レベル（半導体基板がＰ型の場合）に達する基準電位
Vrを発生する基準電位発生回路720と、基準電位発生回
路720の出力電位Vrを検出するｐチャネルMOSトランジス
タQ1Gと、基板電位VBBを検出するｐチャネルMOSトラン
ジスタQ2Gと、これらのMOSトランジスタQ1G,Q2Gの検出
出力に応答して主バイアス回路110および副バイアス回
路120の一方を不活性化し、かつ他方のバイアス回路を
活性化する信号を発生するMOSトランジスタQ7G,Q8G,Q11
G,Q12Gを含む。トランジスタQ7G,Q8G,Q11G,Q12Gは、CMO
S構成のフリップフロップ型差動増幅器を構成し、出力
ノードP1,P2に電位検出用MOSトランジスタQ1G,Q2Gの出
力に応じた信号を発生する。ノードP1,P2からそれぞれ
主バイアス回路110および副バイアス回路120へ印加され
る発振信号φCPS,φCPMが出力される。電位検出用MOSト
ランジスタQ1G,Q2Gと出力ノードP1,P2の間にはそれぞれ
ｐチャネルMOSトランジスタQ3G、Q4Gが設けられる。こ
れらのMOSトランジスタQ3G,Q4Gは、それぞれ電位検出用
MOSトランジスタQ1G,Q2Gが導通状態となったときに電源
電位Vccから出力ノードP1,P2へ貫通電流が流れるのを防
止するためのカットオフトランジスタの機能を有する。
の一例を示す図である。第17図を参照して、所定の負電
位レベル（半導体基板がＰ型の場合）に達する基準電位
Vrを発生する基準電位発生回路720と、基準電位発生回
路720の出力電位Vrを検出するｐチャネルMOSトランジス
タQ1Gと、基板電位VBBを検出するｐチャネルMOSトラン
ジスタQ2Gと、これらのMOSトランジスタQ1G,Q2Gの検出
出力に応答して主バイアス回路110および副バイアス回
路120の一方を不活性化し、かつ他方のバイアス回路を
活性化する信号を発生するMOSトランジスタQ7G,Q8G,Q11
G,Q12Gを含む。トランジスタQ7G,Q8G,Q11G,Q12Gは、CMO
S構成のフリップフロップ型差動増幅器を構成し、出力
ノードP1,P2に電位検出用MOSトランジスタQ1G,Q2Gの出
力に応じた信号を発生する。ノードP1,P2からそれぞれ
主バイアス回路110および副バイアス回路120へ印加され
る発振信号φCPS,φCPMが出力される。電位検出用MOSト
ランジスタQ1G,Q2Gと出力ノードP1,P2の間にはそれぞれ
ｐチャネルMOSトランジスタQ3G、Q4Gが設けられる。こ
れらのMOSトランジスタQ3G,Q4Gは、それぞれ電位検出用
MOSトランジスタQ1G,Q2Gが導通状態となったときに電源
電位Vccから出力ノードP1,P2へ貫通電流が流れるのを防
止するためのカットオフトランジスタの機能を有する。
出力ノードP1,P2をそれぞれ所定電位レベルにプリチ
ャージするために、MOSトランジスタQ7G,Q8Gと並列にｐ
チャネルMOSトランジスタQ5G,Q6Gが設けられる。MOSト
ランジスタQ5G,Q6Gのゲートへはリングオシレータ511か
らの発振信号φCPが印加される。したがって、MOSトラ
ンジスタQ5G,Q6Gは、発振信号φCPが“L"レベルとなっ
たときにオン状態となり、ノードP1,P2をそれぞれ電源
電位Vccレベルにプリチャージする。
ャージするために、MOSトランジスタQ7G,Q8Gと並列にｐ
チャネルMOSトランジスタQ5G,Q6Gが設けられる。MOSト
ランジスタQ5G,Q6Gのゲートへはリングオシレータ511か
らの発振信号φCPが印加される。したがって、MOSトラ
ンジスタQ5G,Q6Gは、発振信号φCPが“L"レベルとなっ
たときにオン状態となり、ノードP1,P2をそれぞれ電源
電位Vccレベルにプリチャージする。
フリップフロップ型の差動増幅器（MOSトランジスタQ
7G,Q8G,Q11G,Q12Gで構成される差動増幅回路）を活性状
態とするために、ｎチャネルMOSトランジスタQ11G,Q12G
の一方導通端子（ソース）には、インバータI1を介した
発振信号φCPが印加される。
7G,Q8G,Q11G,Q12Gで構成される差動増幅回路）を活性状
態とするために、ｎチャネルMOSトランジスタQ11G,Q12G
の一方導通端子（ソース）には、インバータI1を介した
発振信号φCPが印加される。
さらに、カットオフトランジスタとして機能するMOS
トランジスタQ3G、Q4Gのゲートへは内部制御信号φCP′
が印加される。この内部制御信号φCP′はリングオシレ
ータ511からの発振信号φCPをインバータI20,I20を通す
ことにより生成される。内部制御信号φCP′はインバー
タI2GおよびI1Gにより発振信号φCPに対し所定の遅延時
間を有している。
トランジスタQ3G、Q4Gのゲートへは内部制御信号φCP′
が印加される。この内部制御信号φCP′はリングオシレ
ータ511からの発振信号φCPをインバータI20,I20を通す
ことにより生成される。内部制御信号φCP′はインバー
タI2GおよびI1Gにより発振信号φCPに対し所定の遅延時
間を有している。
基準電位Vrを生成する基準電位発生回路720は、第18
図に示すような構成を有する。
図に示すような構成を有する。
第18図を参照して、基準電位発生回路720は、チャー
ジポンプ用キャパシタC1Gと、キャパシタC1Gのチャージ
ポンプ動作に協働してノードB1の電位をそれぞれ所定の
電位にクランプするｐチャネルMOSトランジスタQ9G,Q10
Gと、寄生容量C2Gとを有する。ｐチャネルMOSトランジ
スタQ9Gは、ノードB1と接地電位との間にダイオード接
続して設けられ、ノードB1電位をそのしきい値電圧レベ
ルにクランプする。ｐチャネルMOSトランジスタQ10Gは
ノードB1と出力ノードB2との間に設けられ、ノードB2電
位をそのしきい値電圧と基準電位Vrとで決定される値に
クランプする。ｐチャネルMOSトランジスタQ10Gもダイ
オード接続される。
ジポンプ用キャパシタC1Gと、キャパシタC1Gのチャージ
ポンプ動作に協働してノードB1の電位をそれぞれ所定の
電位にクランプするｐチャネルMOSトランジスタQ9G,Q10
Gと、寄生容量C2Gとを有する。ｐチャネルMOSトランジ
スタQ9Gは、ノードB1と接地電位との間にダイオード接
続して設けられ、ノードB1電位をそのしきい値電圧レベ
ルにクランプする。ｐチャネルMOSトランジスタQ10Gは
ノードB1と出力ノードB2との間に設けられ、ノードB2電
位をそのしきい値電圧と基準電位Vrとで決定される値に
クランプする。ｐチャネルMOSトランジスタQ10Gもダイ
オード接続される。
この基準電位発生回路720は、その構成要素がキャパ
シタとｐチャネルMOSトランジスタであるため、第19図
に示すように、ｐ型半導体基板150の表面に形成された
ｎ型ウェル領域160内に形成される。寄生容量C2Gはこの
基準電位発生回路720が形成されるｐ型不純物領域（明
確に示さず）とｎウェル160との間に形成される接合容
量などを含む。この基準電位発生回路720からの出力Vr
は、ｎ型ウェル160内に形成された小容積のp+型不純物
領域170へ印加され、このp+型不純物領域170を所定の負
電位レベルにバイアスする。この基準電位発生回路720
を動作させるための発振信号▲▼はインバータI1
Gを介して印加される。
シタとｐチャネルMOSトランジスタであるため、第19図
に示すように、ｐ型半導体基板150の表面に形成された
ｎ型ウェル領域160内に形成される。寄生容量C2Gはこの
基準電位発生回路720が形成されるｐ型不純物領域（明
確に示さず）とｎウェル160との間に形成される接合容
量などを含む。この基準電位発生回路720からの出力Vr
は、ｎ型ウェル160内に形成された小容積のp+型不純物
領域170へ印加され、このp+型不純物領域170を所定の負
電位レベルにバイアスする。この基準電位発生回路720
を動作させるための発振信号▲▼はインバータI1
Gを介して印加される。
第20図は第17図に示される基板バイアス電位発生回路
の動作を示す信号波形図である。以下、第17図ないし第
20図を参照してこの発明の他の実施例である基板バイア
ス発生回路の動作について説明する。
の動作を示す信号波形図である。以下、第17図ないし第
20図を参照してこの発明の他の実施例である基板バイア
ス発生回路の動作について説明する。
まず、セルフリフレッシュモードとは直接関係はしな
いが、この選択制御回路700の動作をよりよく理解する
ために、記憶装置への電源投入直後の過渡的な動作につ
いて説明する。
いが、この選択制御回路700の動作をよりよく理解する
ために、記憶装置への電源投入直後の過渡的な動作につ
いて説明する。
半導体記憶装置への電源投入時などの初期状態におい
ては、基準電位Vrおよび基板バイアス電位VBBは共に0V
の接地電位レベルにある。この電源投入に応答して、第
12図に示すリングオシレータ511の発振動作を開始させ
て急速に基板バイアス電位を所定電位まで低下させる必
要がある。このため、リングオシレータ511は、第４図
に示すように、通常動作モード時においても動作するよ
うな構成がとられる。このリングオシレータ511を通常
動作時においても動作させる構成は第４図に示すように
信号φＳが“L"レベルの間信号φＣが“H"レベルにあ
り、基板バイアス電圧発生回路100が活性化される構成
により実現されている。
ては、基準電位Vrおよび基板バイアス電位VBBは共に0V
の接地電位レベルにある。この電源投入に応答して、第
12図に示すリングオシレータ511の発振動作を開始させ
て急速に基板バイアス電位を所定電位まで低下させる必
要がある。このため、リングオシレータ511は、第４図
に示すように、通常動作モード時においても動作するよ
うな構成がとられる。このリングオシレータ511を通常
動作時においても動作させる構成は第４図に示すように
信号φＳが“L"レベルの間信号φＣが“H"レベルにあ
り、基板バイアス電圧発生回路100が活性化される構成
により実現されている。
このような電源投入に応じてリングオシレータ511が
動作した場合には、基準電位発生回路720の出力である
基準電位Vrは急速に所定レベル−VRへ到達する。しかし
ながら一方、半導体基板150へ印加される基板バイアス
電位VBBは基準電位Vrの立下がりに比べて緩やかに所定
のバイアスレベルへ到達する。この基準電位Vrと基板バ
イアス電位VBBとの電位低下における時間差は、以下の
理由により生じる。すなわち基準電位発生回路720はた
とえばｎ型ウェル領域160内に形成されており、その基
準電位Vrを生成するためには、ｎ型ウェル領域160内に
形成された小容積のp+型不純物領域170の電位を低下さ
せればよいため、高速で所定のバイアス電位−Vrに達成
させることができる。一方、半導体基板150を所定の電
位にまで低下させるためには、この半導体基板150全体
の電位を低下させる必要があり、p+型不純物領域170と
半導体基板150との容量比（約数千倍）から考えても半
導体基板150の電位の低下には比較的長い時間（約数百
マイクロ秒）を有するからである。
動作した場合には、基準電位発生回路720の出力である
基準電位Vrは急速に所定レベル−VRへ到達する。しかし
ながら一方、半導体基板150へ印加される基板バイアス
電位VBBは基準電位Vrの立下がりに比べて緩やかに所定
のバイアスレベルへ到達する。この基準電位Vrと基板バ
イアス電位VBBとの電位低下における時間差は、以下の
理由により生じる。すなわち基準電位発生回路720はた
とえばｎ型ウェル領域160内に形成されており、その基
準電位Vrを生成するためには、ｎ型ウェル領域160内に
形成された小容積のp+型不純物領域170の電位を低下さ
せればよいため、高速で所定のバイアス電位−Vrに達成
させることができる。一方、半導体基板150を所定の電
位にまで低下させるためには、この半導体基板150全体
の電位を低下させる必要があり、p+型不純物領域170と
半導体基板150との容量比（約数千倍）から考えても半
導体基板150の電位の低下には比較的長い時間（約数百
マイクロ秒）を有するからである。
このような初期状態などのように、基準電位Vrが基板
バイアス電位VBBよりも絶対値的に大きい場合、すなわ
ち基板バイアスが浅い場合、電位検出用のMOSトランジ
スタQ1G,Q2Gにおいては、MOSトランジスタQ1Gのインピ
ーダンスがMOSトランジスタQ2Gのそれよりも小さくな
る。
バイアス電位VBBよりも絶対値的に大きい場合、すなわ
ち基板バイアスが浅い場合、電位検出用のMOSトランジ
スタQ1G,Q2Gにおいては、MOSトランジスタQ1Gのインピ
ーダンスがMOSトランジスタQ2Gのそれよりも小さくな
る。
発振信号φCPが“L"レベルとなると、プリチャージ用
MOSトランジスタQ5G,Q6Gがオン状態となり、出力ノード
P1,P2が電源電位Vccレベルの“H"レベルにプリチャージ
される。このとき、インバータI1Gからの出力信号▲
▼は“H"レベルにあるため、MOSトランジスタQ7G〜
Q8G,Q11G,Q12Gからなるフリップフロップは動作しな
い。
MOSトランジスタQ5G,Q6Gがオン状態となり、出力ノード
P1,P2が電源電位Vccレベルの“H"レベルにプリチャージ
される。このとき、インバータI1Gからの出力信号▲
▼は“H"レベルにあるため、MOSトランジスタQ7G〜
Q8G,Q11G,Q12Gからなるフリップフロップは動作しな
い。
次に、発振信号φCPが“H"レベルとなると、プリチャ
ージ用MOSトランジスタQ5G,Q6Gがオフ状態となり、出力
ノードP1,P2のプリチャージ動作を停止する。このと
き、カットオフ用のMOSトランジスタQ3G,Q4Gのゲートへ
は発振信号φCPがインバータI20,I21を介して伝達され
るため、その信号φCP′は発振信号にφCPに対してこの
２段のインバータI1G,I2Gが有する遅延時間分遅延され
て伝達される。
ージ用MOSトランジスタQ5G,Q6Gがオフ状態となり、出力
ノードP1,P2のプリチャージ動作を停止する。このと
き、カットオフ用のMOSトランジスタQ3G,Q4Gのゲートへ
は発振信号φCPがインバータI20,I21を介して伝達され
るため、その信号φCP′は発振信号にφCPに対してこの
２段のインバータI1G,I2Gが有する遅延時間分遅延され
て伝達される。
したがって、MOSトランジスタQ3G,Q4Gのオフ状態への
移行はプリチャージ用トランジスタQ5G,Q6Gのオフ状態
への移行よりもこの遅延時間分だけ遅れて行なわれる。
この状態で、インバータI1Gの出力信号φCPが“L"レベ
ルとなると、このときまだカットオフ用MOSトランジス
タQ3G,Q4Gはオン状態にあるため、出力ノードP1,P2間に
電位差が生じ、MOSトランジスタQ7G,Q8G,Q11G,Q12Gから
なるフリップフロップが動作し、出力ノードP1の電位レ
ベルは“H"レベル、出力ノードP2の出力レベルが“L"レ
ベルとなる。次に発振信号φCPが“L"レベルに立下がる
と、出力ノードP1,P2は前述の動作と同様にして所定の
電源電位Vccレベルにまでプリチャージされる。この結
果、発振信号φCPに応答して基準電位Vrが基板バイアス
電位VBBよりも絶対値的に大きい場合には、出力ノードP
1からの出力信号φCPSは“L"レベル、出力ノードP2から
の出力信号φCPMは発振信号φCPに対応する発振信号と
なる。この結果、第12図に示す主バイアス回路110がチ
ャージポンプ動作を行なって高速で基板電位を低下させ
ることになる。
移行はプリチャージ用トランジスタQ5G,Q6Gのオフ状態
への移行よりもこの遅延時間分だけ遅れて行なわれる。
この状態で、インバータI1Gの出力信号φCPが“L"レベ
ルとなると、このときまだカットオフ用MOSトランジス
タQ3G,Q4Gはオン状態にあるため、出力ノードP1,P2間に
電位差が生じ、MOSトランジスタQ7G,Q8G,Q11G,Q12Gから
なるフリップフロップが動作し、出力ノードP1の電位レ
ベルは“H"レベル、出力ノードP2の出力レベルが“L"レ
ベルとなる。次に発振信号φCPが“L"レベルに立下がる
と、出力ノードP1,P2は前述の動作と同様にして所定の
電源電位Vccレベルにまでプリチャージされる。この結
果、発振信号φCPに応答して基準電位Vrが基板バイアス
電位VBBよりも絶対値的に大きい場合には、出力ノードP
1からの出力信号φCPSは“L"レベル、出力ノードP2から
の出力信号φCPMは発振信号φCPに対応する発振信号と
なる。この結果、第12図に示す主バイアス回路110がチ
ャージポンプ動作を行なって高速で基板電位を低下させ
ることになる。
なお、第20図に示す波形図においては、図面を簡略化
するために信号φCPと信号φCP′とは同相の波形である
ようにして示しているが、実際には、この信号φCP′
は、インバータI1G,I2Gが有する遅延時間分だけ信号φ
CPに対して遅延して変化している。
するために信号φCPと信号φCP′とは同相の波形である
ようにして示しているが、実際には、この信号φCP′
は、インバータI1G,I2Gが有する遅延時間分だけ信号φ
CPに対して遅延して変化している。
また上述の動作では電源投入直後にリングオシレータ
511が動作しているとして説明している。しかしなが
ら、セルフリフレッシュモード時においてリングオシレ
ータ511が制御信号φＣに応答して活性状態にある場合
に、基準電位発生回路720からの基準電位Vrよりも基板
バイアス電位VBBが絶対値的に小さい場合、すなわち基
板バイアスがより浅い場合においてそのまま適用するこ
とができ、リングオシレータ511が発振動作している場
合に基板電位検出回路730の検出信号に応答して急速に
基板バイアスを所定レベルにまで低下させることがで
き、より安定な基板バイアスの供給を行なうことができ
る。
511が動作しているとして説明している。しかしなが
ら、セルフリフレッシュモード時においてリングオシレ
ータ511が制御信号φＣに応答して活性状態にある場合
に、基準電位発生回路720からの基準電位Vrよりも基板
バイアス電位VBBが絶対値的に小さい場合、すなわち基
板バイアスがより浅い場合においてそのまま適用するこ
とができ、リングオシレータ511が発振動作している場
合に基板電位検出回路730の検出信号に応答して急速に
基板バイアスを所定レベルにまで低下させることがで
き、より安定な基板バイアスの供給を行なうことができ
る。
次に、リングオシレータ511が制御信号φＣの制御の
もとに発振動作を開始している場合に基板バイアス電位
VBBが基準電位Vrよりも絶対値的に大きい場合の動作に
ついて説明する。この場合、上述の動作と逆に信号φ
CPSが発振信号φCPに対応する発振信号となり、一方、
信号φCPMは“H"レベルの信号となる。この結果、半導
体基板バイアス電位が所定の基準電位−VR（＝Vr）より
も絶対値的に大きくなると、バイアス能力の小さな副バ
イアス回路120のみが動作することになり、低消費電力
で基板バイアスを安定に供給し続ける。
もとに発振動作を開始している場合に基板バイアス電位
VBBが基準電位Vrよりも絶対値的に大きい場合の動作に
ついて説明する。この場合、上述の動作と逆に信号φ
CPSが発振信号φCPに対応する発振信号となり、一方、
信号φCPMは“H"レベルの信号となる。この結果、半導
体基板バイアス電位が所定の基準電位−VR（＝Vr）より
も絶対値的に大きくなると、バイアス能力の小さな副バ
イアス回路120のみが動作することになり、低消費電力
で基板バイアスを安定に供給し続ける。
上述の構成により、リングオシレータ511の発振動作
中において基板電位に応じてバイアス能力の異なるバイ
アス回路のうちいずれか一方のみをその能力に応じて選
択的に動作させることができ、基板バイアス電位発生回
路のより低消費電力化を図ることができる。
中において基板電位に応じてバイアス能力の異なるバイ
アス回路のうちいずれか一方のみをその能力に応じて選
択的に動作させることができ、基板バイアス電位発生回
路のより低消費電力化を図ることができる。
また、上述の構成においては、半導体基板電位VBBを
検出する構成として、MOSトランジスタQ2Gのゲート電極
を半導体基板に結合させる構成としているため、基板電
位検出回路としては高入力インピーダンスを有する入力
分を介して基板電位を検出することになり、基板電位検
出回路自体を通って半導体基板へ流れる電流が生じるこ
とはないため、検出動作が半導体基板電位へ悪影響を及
ぼすことがなく正確に半導体基板電位を検出することが
可能となる。
検出する構成として、MOSトランジスタQ2Gのゲート電極
を半導体基板に結合させる構成としているため、基板電
位検出回路としては高入力インピーダンスを有する入力
分を介して基板電位を検出することになり、基板電位検
出回路自体を通って半導体基板へ流れる電流が生じるこ
とはないため、検出動作が半導体基板電位へ悪影響を及
ぼすことがなく正確に半導体基板電位を検出することが
可能となる。
第21図は第17図に示す選択制御回路の他の構成例を示
す図である。第21図において第17図と対応する部分には
同一の参照番号が付されている。
す図である。第21図において第17図と対応する部分には
同一の参照番号が付されている。
第21図に示す構成においては、カットオフ用のMOSト
ランジスタQ3G,Q4Gの動作制御する制御信号φCP′が、
第17図に示すインバータI2Gに代えて、フリップフロッ
プ750により発生される。フリップフロップ750は、イン
バータI1Gからの信号φCPとバッファ回路760からの信号
φCPS″，φCPM″とを受ける。バッファ回路760は比較
検出回路700′からの信号φCPM′およびφCPS′に応答
してフリップフロップ750の動作制御用信号φCPM″およ
びφCPS″のみならず、主バイアス回路110および副バイ
アス回路120の動作制御用信号φCPM,φCPSを出力する。
ランジスタQ3G,Q4Gの動作制御する制御信号φCP′が、
第17図に示すインバータI2Gに代えて、フリップフロッ
プ750により発生される。フリップフロップ750は、イン
バータI1Gからの信号φCPとバッファ回路760からの信号
φCPS″，φCPM″とを受ける。バッファ回路760は比較
検出回路700′からの信号φCPM′およびφCPS′に応答
してフリップフロップ750の動作制御用信号φCPM″およ
びφCPS″のみならず、主バイアス回路110および副バイ
アス回路120の動作制御用信号φCPM,φCPSを出力する。
比較検出回路700′は、基準電位発生回路720からの基
準電位Vrと、基板電位VBBとを比較し、その比較結果に
応じた信号φCPM′およびφCPS′をそれぞれ出力ノード
P1,P2から出力する。フリップフロップ750の具体的構成
の一例を第22図に示す。
準電位Vrと、基板電位VBBとを比較し、その比較結果に
応じた信号φCPM′およびφCPS′をそれぞれ出力ノード
P1,P2から出力する。フリップフロップ750の具体的構成
の一例を第22図に示す。
第22図を参照してフリップフロップ750は、２つのNOR
ゲートN70,N71を含む。NORゲートN70は、インバータI1G
からの信号φCPとNORゲートN71出力とを受ける。NORゲ
ートN71は、バッファ回路760からの２つの制御信号φ
CPM″およびφCPM″とNORゲートN70の出力とを受ける。
NORゲートN70からのカットオフ用MOSトランジスタQ3Gお
よびQ4Gの動作を制御する信号φCP′が出力される。こ
のフリップフロップ750においては、信号φCPが“H"レ
ベルの場合、その出力信号φCP′は“L"レベルにリセッ
トされる。
ゲートN70,N71を含む。NORゲートN70は、インバータI1G
からの信号φCPとNORゲートN71出力とを受ける。NORゲ
ートN71は、バッファ回路760からの２つの制御信号φ
CPM″およびφCPM″とNORゲートN70の出力とを受ける。
NORゲートN70からのカットオフ用MOSトランジスタQ3Gお
よびQ4Gの動作を制御する信号φCP′が出力される。こ
のフリップフロップ750においては、信号φCPが“H"レ
ベルの場合、その出力信号φCP′は“L"レベルにリセッ
トされる。
第23図は第21図に示すバッファ回路760の具体的構成
の一例を示す図である。第23図を参照してバッファ回路
760は、主バイアス回路120の動作を制御する信号φCPM
を出力する経路と、副バイアス回路110の動作を制御す
る信号φCPSを出力する経路とを備える。信号φCPMを出
力する経路は、比較検出回路700′の出力ノードP2から
の信号φCPM′を受ける２段の縦続接続されたインバー
タI80,I81を含む。インバータI80からフリップフロップ
750の動作を制御するための信号φCPM″が出力され、イ
ンバータI81から主バイアス回路110の動作を制御する信
号φCPMが出力される。
の一例を示す図である。第23図を参照してバッファ回路
760は、主バイアス回路120の動作を制御する信号φCPM
を出力する経路と、副バイアス回路110の動作を制御す
る信号φCPSを出力する経路とを備える。信号φCPMを出
力する経路は、比較検出回路700′の出力ノードP2から
の信号φCPM′を受ける２段の縦続接続されたインバー
タI80,I81を含む。インバータI80からフリップフロップ
750の動作を制御するための信号φCPM″が出力され、イ
ンバータI81から主バイアス回路110の動作を制御する信
号φCPMが出力される。
信号φCPSを出力する経路は、比較検出回路700′の出
力ノードP1からの信号φCPS′を受ける２段の縦続接続
されたインバータI82,I83を含む。インバータI82からフ
リップフロップ750の動作を制御する信号φCPS″が出力
され、インバータI83から副バイアス回路120の動作を制
御する信号φCPSが出力される。次に第21図ないし第23
図を参照してこの発明の他の実施例であるバイアス回路
切換用選択制御回路の動作について説明する。
力ノードP1からの信号φCPS′を受ける２段の縦続接続
されたインバータI82,I83を含む。インバータI82からフ
リップフロップ750の動作を制御する信号φCPS″が出力
され、インバータI83から副バイアス回路120の動作を制
御する信号φCPSが出力される。次に第21図ないし第23
図を参照してこの発明の他の実施例であるバイアス回路
切換用選択制御回路の動作について説明する。
今、リングオシレータ511が制御信号φＣのもとに発
振動作をしており、発振信号φCPが発振状態を繰返して
おり、インバータI1Gの出力信号▲▼が“H"レベ
ルの場合を考える。この場合、フリップフロップ750は
リセット状態となる。すなわち、NORゲートN70の一方入
力には“H"レベルの信号が入力されるため、制御信号φ
CPM″，φCPS″の状態の如何にかかわらず、NORゲートN
70からは“L"レベルの信号が出力される。これに応答し
て、カットオフ用MOSトランジスタQ3G,Q4Gは共に導通状
態となっている。
振動作をしており、発振信号φCPが発振状態を繰返して
おり、インバータI1Gの出力信号▲▼が“H"レベ
ルの場合を考える。この場合、フリップフロップ750は
リセット状態となる。すなわち、NORゲートN70の一方入
力には“H"レベルの信号が入力されるため、制御信号φ
CPM″，φCPS″の状態の如何にかかわらず、NORゲートN
70からは“L"レベルの信号が出力される。これに応答し
て、カットオフ用MOSトランジスタQ3G,Q4Gは共に導通状
態となっている。
次にインバータI1Gからの出力信号▲▼が“L"
レベルに移行すると、MOSトランジスタQ7G,Q8G,Q11G,Q1
2Gからなるフリップフロップ型差動増幅器が活性化さ
れ、基準電位発生回路720からの基準電位Vrと基板バイ
アス電位VBBとを比較し始める。この差動増幅器の活性
化の前には、出力ノードP1,P2はそれぞれMOSトランジス
タQ5G,Q6Gを介して所定の電源電位のレベルにプリチャ
ージされているため、出力ノードP1,P2からの出力信号
φCPM′，φCPS′は共に“H"レベルにあり、応じてバッ
ファ回路760からの出力信号φCPM″，φCPS″は共に
“L"レベルになる。したがって、このCMOS構成のフリッ
プフロップ型差動増幅器の活性化の初期状態（基準電位
Vrと基板バイアス電位VBBとの電位差が拡大されていな
い状態）においては、フリップフロップ750はリセット
状態のままであり、出力信号φCP′は“L"レベルのまま
である。したがって、CMOS構成のフリップフロップ型差
動増幅器が活性化されてもまだカットオフ用のMOSトラ
ンジスタQ3G,Q4Gは共にオン状態となっている。
レベルに移行すると、MOSトランジスタQ7G,Q8G,Q11G,Q1
2Gからなるフリップフロップ型差動増幅器が活性化さ
れ、基準電位発生回路720からの基準電位Vrと基板バイ
アス電位VBBとを比較し始める。この差動増幅器の活性
化の前には、出力ノードP1,P2はそれぞれMOSトランジス
タQ5G,Q6Gを介して所定の電源電位のレベルにプリチャ
ージされているため、出力ノードP1,P2からの出力信号
φCPM′，φCPS′は共に“H"レベルにあり、応じてバッ
ファ回路760からの出力信号φCPM″，φCPS″は共に
“L"レベルになる。したがって、このCMOS構成のフリッ
プフロップ型差動増幅器の活性化の初期状態（基準電位
Vrと基板バイアス電位VBBとの電位差が拡大されていな
い状態）においては、フリップフロップ750はリセット
状態のままであり、出力信号φCP′は“L"レベルのまま
である。したがって、CMOS構成のフリップフロップ型差
動増幅器が活性化されてもまだカットオフ用のMOSトラ
ンジスタQ3G,Q4Gは共にオン状態となっている。
次に、差動増幅器の動作により、出力ノードP1,P2の
電位レベルが基準電位Vrと基板バイアス電位VBBとの比
較結果により、“H"レベル、“L"レベルに確定すると、
バッファ回路760からの出力信号φCPM″，φCPS″のい
ずれか一方が“H"レベルとなる。この結果、フリップフ
ロップ750がセットされ、出力信号φCP′が“H"レベル
となる。すなわち、フリップフロップ750において、NOR
ゲートN71の１つの入力が“H"レベルとなると、応じてN
ORゲートN71出力が“L"レベルとなる。この結果、NORゲ
ートN70は、その入力が共に“L"レベルとなるため、そ
の出力信号φCP′が“H"レベルとなる。この“H"レベル
の信号φCP′に応答してカットオフ用MOSトランジスタQ
3G,Q4Gが共にオフ状態となり、電位検出用MOSトランジ
スタQ1G,Q2Gからの出力ノードP1,P2へ貫通電流が流れる
経路を遮断する。
電位レベルが基準電位Vrと基板バイアス電位VBBとの比
較結果により、“H"レベル、“L"レベルに確定すると、
バッファ回路760からの出力信号φCPM″，φCPS″のい
ずれか一方が“H"レベルとなる。この結果、フリップフ
ロップ750がセットされ、出力信号φCP′が“H"レベル
となる。すなわち、フリップフロップ750において、NOR
ゲートN71の１つの入力が“H"レベルとなると、応じてN
ORゲートN71出力が“L"レベルとなる。この結果、NORゲ
ートN70は、その入力が共に“L"レベルとなるため、そ
の出力信号φCP′が“H"レベルとなる。この“H"レベル
の信号φCP′に応答してカットオフ用MOSトランジスタQ
3G,Q4Gが共にオフ状態となり、電位検出用MOSトランジ
スタQ1G,Q2Gからの出力ノードP1,P2へ貫通電流が流れる
経路を遮断する。
一方において、出力ノードP1,P2の電位レベルはバッ
ファ回路760から制御信号φCPM,φCPSとして出力され、
主バイアス回路110,副バイアス回路120へそれぞれ伝達
される。次に再び発振信号φCPが“L"レベルに立下が
り、インバータI1Gからの出力信号▲▼が“H"レ
ベルに立上がると、フリップフロップ750がリセットさ
れ、出力ノードP1,P2がそれぞれ電源電位Vccレベルの
“H"レベルにプリチャージされる。
ファ回路760から制御信号φCPM,φCPSとして出力され、
主バイアス回路110,副バイアス回路120へそれぞれ伝達
される。次に再び発振信号φCPが“L"レベルに立下が
り、インバータI1Gからの出力信号▲▼が“H"レ
ベルに立上がると、フリップフロップ750がリセットさ
れ、出力ノードP1,P2がそれぞれ電源電位Vccレベルの
“H"レベルにプリチャージされる。
第17図に示す構成の場合、基準電位発生回路720から
の基準電位Vr基板バイアス電位VBBの値が非常に接近し
た場合などにおいては、MOSトランジスタQ7G,Q8G,Q11G,
Q12Gから構成されるCMOSフリップフロップ型差動増幅器
の検出感度によっては、この基準電位Vrと基板バイアス
電位VBBの差が検出されないうちにカットオフ用MOSトラ
ンジスタQ3G,Q4Gがオフ状態となってしまうことが考え
られる。これは、このカットオフ用MOSトランジスタQ3
G,Q4Gの動作制御は単にインバータI1G,I2Gの有する遅延
時間により構成が行なわれていたため、差動増幅器にお
ける検出動作すなわち出力ノードP1,P2の出力レベルと
無関係に所定のタイミングでカットオフ用MOSトランジ
スタQ3G,Q4Gがオフ状態になるようにされているためで
ある。
の基準電位Vr基板バイアス電位VBBの値が非常に接近し
た場合などにおいては、MOSトランジスタQ7G,Q8G,Q11G,
Q12Gから構成されるCMOSフリップフロップ型差動増幅器
の検出感度によっては、この基準電位Vrと基板バイアス
電位VBBの差が検出されないうちにカットオフ用MOSトラ
ンジスタQ3G,Q4Gがオフ状態となってしまうことが考え
られる。これは、このカットオフ用MOSトランジスタQ3
G,Q4Gの動作制御は単にインバータI1G,I2Gの有する遅延
時間により構成が行なわれていたため、差動増幅器にお
ける検出動作すなわち出力ノードP1,P2の出力レベルと
無関係に所定のタイミングでカットオフ用MOSトランジ
スタQ3G,Q4Gがオフ状態になるようにされているためで
ある。
このような基板電位VBBと基準電位Vrとの差が検出さ
れないうちにカットオフ用MOSトランジスタQ3G,Q4Gがオ
フ状態となると、出力ノードP1,P2の電位レベルが共に
中間レベルとなってしまい、発振信号φCPが“H"レベル
の期間中、CMOSフリップフロップ型差動増幅器を介して
電源電位Vccから接地電位レベルへ貫通電流が流れ続け
るおそれが生じる。しかしながら、第21図に示すように
フリップフロップ750をカットオフ信号発生用のインバ
ータに代えて用いることにより、CMOSフリップフロップ
型差動増幅器が活性化され、確実に出力ノードP1,P2の
電位レベルが基準電位Vrと基板バイアス電位VBBとの差
を差動増幅したレベルに確立された後にカットオフ用MO
SトランジスタQ3G,Q4Gをオフ状態とすることができる。
この結果、出力ノードP1,P2の電位レベルが中間レベル
となる時間をごくわずかとすることができ、その間CMOS
構成のフリップフロップ型差動増幅器を流れる貫通電流
が生じる期間を微少にすることができ、より一層消費電
流を低減することが可能となるとともに、確実に基準電
位Vrと基板バイアス電位VBBとの差を検出することがで
きる。
れないうちにカットオフ用MOSトランジスタQ3G,Q4Gがオ
フ状態となると、出力ノードP1,P2の電位レベルが共に
中間レベルとなってしまい、発振信号φCPが“H"レベル
の期間中、CMOSフリップフロップ型差動増幅器を介して
電源電位Vccから接地電位レベルへ貫通電流が流れ続け
るおそれが生じる。しかしながら、第21図に示すように
フリップフロップ750をカットオフ信号発生用のインバ
ータに代えて用いることにより、CMOSフリップフロップ
型差動増幅器が活性化され、確実に出力ノードP1,P2の
電位レベルが基準電位Vrと基板バイアス電位VBBとの差
を差動増幅したレベルに確立された後にカットオフ用MO
SトランジスタQ3G,Q4Gをオフ状態とすることができる。
この結果、出力ノードP1,P2の電位レベルが中間レベル
となる時間をごくわずかとすることができ、その間CMOS
構成のフリップフロップ型差動増幅器を流れる貫通電流
が生じる期間を微少にすることができ、より一層消費電
流を低減することが可能となるとともに、確実に基準電
位Vrと基板バイアス電位VBBとの差を検出することがで
きる。
第24図は基準電位発生回路の他の構成例を示す図であ
る。第24図を参照して基準電位発生回路720は、反転発
振信号▲▼を受けるチャージポンプ用キャパシタ
C1Gと、ノードB5電位を基準電位Vrと自身のしきい値電
圧Vtとの差に応じた値にクランプするｐチャネルMOSト
ランジスタQ10Gと、ノードB5電位を接地電位レベルにク
ランプするためのｐチャネルMOSトランジスタQ9Gと、MO
SトランジスタQ9Gのクランプ動作を制御するためのキャ
パシタよびｐチャネルMOSトランジスタQ11Gと、MOSトラ
ンジスタQ10の一方導通領域（不純物領域）と半導体基
板（この例ではｎ型ウェル領域）との間に形成される寄
生容量C2Gとを含む。MOSトランジスタQ9Gのゲートに、
発振信号φCPを受けるチャージポンプ用キャパシタC3G
が結合される。ノードB6と接地電位との間にはダイオー
ド接続されたｐチャネルMOSトランジスタQ11Gが設けら
れる。
る。第24図を参照して基準電位発生回路720は、反転発
振信号▲▼を受けるチャージポンプ用キャパシタ
C1Gと、ノードB5電位を基準電位Vrと自身のしきい値電
圧Vtとの差に応じた値にクランプするｐチャネルMOSト
ランジスタQ10Gと、ノードB5電位を接地電位レベルにク
ランプするためのｐチャネルMOSトランジスタQ9Gと、MO
SトランジスタQ9Gのクランプ動作を制御するためのキャ
パシタよびｐチャネルMOSトランジスタQ11Gと、MOSトラ
ンジスタQ10の一方導通領域（不純物領域）と半導体基
板（この例ではｎ型ウェル領域）との間に形成される寄
生容量C2Gとを含む。MOSトランジスタQ9Gのゲートに、
発振信号φCPを受けるチャージポンプ用キャパシタC3G
が結合される。ノードB6と接地電位との間にはダイオー
ド接続されたｐチャネルMOSトランジスタQ11Gが設けら
れる。
第18図に示す基準電位発生回路の構成においては、そ
の発生される基準電位Vrの電位は−（Vcc−Vt（9G）−V
t（10G））のレベルである。ここで、Vt（9G）およびVt
（10G）はそれぞれMOSトランジスタQ9G,Q10Gのしきい値
電圧の絶対値である。したがって、第18図に示す構成に
おいては、基準電位Vrの到達電位はこの値より小さくす
なわち絶対値的に大きくすることはできない。しかしな
がら第24図に示す構成においては、基準電位Vrの値をよ
り低い電位に設定することができる。この第24図に示す
基準電位発生回路の動作について以下に簡単に説明す
る。
の発生される基準電位Vrの電位は−（Vcc−Vt（9G）−V
t（10G））のレベルである。ここで、Vt（9G）およびVt
（10G）はそれぞれMOSトランジスタQ9G,Q10Gのしきい値
電圧の絶対値である。したがって、第18図に示す構成に
おいては、基準電位Vrの到達電位はこの値より小さくす
なわち絶対値的に大きくすることはできない。しかしな
がら第24図に示す構成においては、基準電位Vrの値をよ
り低い電位に設定することができる。この第24図に示す
基準電位発生回路の動作について以下に簡単に説明す
る。
発振信号φCPが“H"レベルの場合、キャパシタC3Gの
容量結合によりノードB6の電位はH"レベルに立上がろう
とする。しかしながら、MOSトランジスタQ11Gの機能に
より、このノードB6の電位は接地電位レベルの|Vt（Q11
G）｜にクランプされる。次に発振信号φCPが“L"レベ
ルとなり、反転発振信号▲▼が“H"レベルに立上
がると、ノードB5の電位が“H"レベルに立上がろうと
し、一方ノードB6の電位は負電位に低下する。このと
き、ノードB6の電位がMOSトランジスタQ9Gのしきい値電
圧Vt（9G）よりも低い電位となるようにキャパシタC3G
の容量およびMOSトランジスタQ11Gのしきい値電圧をそ
れぞれ設定しておけば、MOSトランジスタQ9Gは完全にオ
ン状態となり、ノードB5の電位レベルは接地電位レベル
にクランプされる。したがって、次に反転発振信号▲
▼が“L"レベルに立下がると、ノードB5電位は−
（Vr−Vt（10G））のレベルとなる。このノードB5の電
位低下の場合、反転発振信号▲▼が“L"レベルに
立下がるが、その場合同時に発振信号φCPが“H"レベル
に立上がるため、MOSトランジスタQ11Gのクランプ動作
にもかかわらず、そのノードB6の電位レベルがMOSトラ
ンジスタQ9Gのしきい値電圧レベルとなるため、MOSトラ
ンジスタQ9Gはオフ状態となる。したがって、ノードB5
の到達電位レベルは上述の値となる。したがって、この
発振信号φCPが連続的に与えられていると、基準電位Vr
の到達電位は−（Vcc−Vt（10G））にまで低下すること
ができる。
容量結合によりノードB6の電位はH"レベルに立上がろう
とする。しかしながら、MOSトランジスタQ11Gの機能に
より、このノードB6の電位は接地電位レベルの|Vt（Q11
G）｜にクランプされる。次に発振信号φCPが“L"レベ
ルとなり、反転発振信号▲▼が“H"レベルに立上
がると、ノードB5の電位が“H"レベルに立上がろうと
し、一方ノードB6の電位は負電位に低下する。このと
き、ノードB6の電位がMOSトランジスタQ9Gのしきい値電
圧Vt（9G）よりも低い電位となるようにキャパシタC3G
の容量およびMOSトランジスタQ11Gのしきい値電圧をそ
れぞれ設定しておけば、MOSトランジスタQ9Gは完全にオ
ン状態となり、ノードB5の電位レベルは接地電位レベル
にクランプされる。したがって、次に反転発振信号▲
▼が“L"レベルに立下がると、ノードB5電位は−
（Vr−Vt（10G））のレベルとなる。このノードB5の電
位低下の場合、反転発振信号▲▼が“L"レベルに
立下がるが、その場合同時に発振信号φCPが“H"レベル
に立上がるため、MOSトランジスタQ11Gのクランプ動作
にもかかわらず、そのノードB6の電位レベルがMOSトラ
ンジスタQ9Gのしきい値電圧レベルとなるため、MOSトラ
ンジスタQ9Gはオフ状態となる。したがって、ノードB5
の到達電位レベルは上述の値となる。したがって、この
発振信号φCPが連続的に与えられていると、基準電位Vr
の到達電位は−（Vcc−Vt（10G））にまで低下すること
ができる。
今仮に、MOSトランジスタQ9G,Q10Gのしきい値電圧の
絶対値をそれぞれ1.5V、動作電源電圧Vccを5Vとする
と、第18図に示す基準電位発生回路の構成の場合には、
基準電位Vrの到達電位が−2Vであるのに対し、第24図に
示す構成の基準電位発生回路の場合、基準電位Vrの到達
電位を−3.5Vとすることができる。
絶対値をそれぞれ1.5V、動作電源電圧Vccを5Vとする
と、第18図に示す基準電位発生回路の構成の場合には、
基準電位Vrの到達電位が−2Vであるのに対し、第24図に
示す構成の基準電位発生回路の場合、基準電位Vrの到達
電位を−3.5Vとすることができる。
第24図に示す基準電位発生回路の構成を基板バイアス
電位発生回路に適用すれば第25図に示すような構成のバ
イアス回路を得ることができる。第25図を参照して、バ
イアス能力の大きな主バイアス回路110は、発振信号φ
CPMを受ける２段の縦続接続されたインバータIM1,I
M2と、インバータIM2出力に結合されるチャージポンプ
用キャパシタCMと、インバータIM1出力に結合されるチ
ャージポンプ用キャパシタCMPと、基準電位発生用のｐ
チャネルMOSトランジスタQ1M,Q2M,Q3Mを含む。MOSトラ
ンジスタQ1M,Q2M,Q3Mは第24図に示すMOSトランジスタQ9
G,Q10G,およびQ11Gと同様の機能を有しかつ同様の接続
構成を有している。
電位発生回路に適用すれば第25図に示すような構成のバ
イアス回路を得ることができる。第25図を参照して、バ
イアス能力の大きな主バイアス回路110は、発振信号φ
CPMを受ける２段の縦続接続されたインバータIM1,I
M2と、インバータIM2出力に結合されるチャージポンプ
用キャパシタCMと、インバータIM1出力に結合されるチ
ャージポンプ用キャパシタCMPと、基準電位発生用のｐ
チャネルMOSトランジスタQ1M,Q2M,Q3Mを含む。MOSトラ
ンジスタQ1M,Q2M,Q3Mは第24図に示すMOSトランジスタQ9
G,Q10G,およびQ11Gと同様の機能を有しかつ同様の接続
構成を有している。
バイアス能力の小さな副バイアス回路20は、発振信号
φCPSを受ける２段の縦続接続されたインバータIS1,IS2
と、インバータIS1出力に応じてチャージポンプ動作を
行なうキャパシタCSPと、インバータIS2出力に応じてチ
ャージポンプ動作を行なうキャパシタCSと、キャパシタ
CS,CSPのチャージポンプ動作に応答して所定レベルのバ
イアス電位を発生するＰチャネルMOSトランジスタQ1S,Q
2S,Q3Sを含む。MOSトランジスタQ1S,Q2S,Q3Sは第24図に
示すMOSトランジスタQ9G,Q10G,Q11Gと同様の機能を有
し、かつ同様の接続構成を有している。したがって、第
25図に示すバイアス回路の構成の場合、第24図に示した
基準電位発生回路と同様に、その基板バイアス電位VBB
を−（Vcc−Vt）に設定することが可能となる。ここで
しきい値電圧VtはｐチャネルMOSトランジスタQ2M,Q2Sの
しきい値電圧の絶対値である。したがって、この構成を
用いることによりより深く半導体基板をバイアスするこ
とが可能となり、半導体記憶装置の寄生容量の低減およ
びMOSトランジスタ素子のしきい値電圧を安定化させる
ことができ、半導体記憶装置のより確実な動作および高
速動作が可能となる。
φCPSを受ける２段の縦続接続されたインバータIS1,IS2
と、インバータIS1出力に応じてチャージポンプ動作を
行なうキャパシタCSPと、インバータIS2出力に応じてチ
ャージポンプ動作を行なうキャパシタCSと、キャパシタ
CS,CSPのチャージポンプ動作に応答して所定レベルのバ
イアス電位を発生するＰチャネルMOSトランジスタQ1S,Q
2S,Q3Sを含む。MOSトランジスタQ1S,Q2S,Q3Sは第24図に
示すMOSトランジスタQ9G,Q10G,Q11Gと同様の機能を有
し、かつ同様の接続構成を有している。したがって、第
25図に示すバイアス回路の構成の場合、第24図に示した
基準電位発生回路と同様に、その基板バイアス電位VBB
を−（Vcc−Vt）に設定することが可能となる。ここで
しきい値電圧VtはｐチャネルMOSトランジスタQ2M,Q2Sの
しきい値電圧の絶対値である。したがって、この構成を
用いることによりより深く半導体基板をバイアスするこ
とが可能となり、半導体記憶装置の寄生容量の低減およ
びMOSトランジスタ素子のしきい値電圧を安定化させる
ことができ、半導体記憶装置のより確実な動作および高
速動作が可能となる。
なお、上記実施例において、基板バイアス電位発生回
路に含まれるMOSトランジスタの導電型を逆の導電型に
しても上記実施例と同様の効果を得ることができる。
路に含まれるMOSトランジスタの導電型を逆の導電型に
しても上記実施例と同様の効果を得ることができる。
また、上記実施例においては、リングオシレータの発
振動作の制御、バイアス能力の異なるバイアス電位発生
回路の切換を実現するための回路においてNANDゲートお
よびNORゲートが用いられているが、これらはそれぞれ
他のゲート構造を用いても同様の論理が実現される限り
上記実施例と同様の効果を得ることができる。
振動作の制御、バイアス能力の異なるバイアス電位発生
回路の切換を実現するための回路においてNANDゲートお
よびNORゲートが用いられているが、これらはそれぞれ
他のゲート構造を用いても同様の論理が実現される限り
上記実施例と同様の効果を得ることができる。
さらに、上記実施例においては、半導体記憶装置とし
て4MDRAMを一例として示したが、本発明が適用される半
導体記憶装置の容量はこれに限定されずどのような容量
の半導体記憶装置にも本発明を適用することは言うまで
もない。
て4MDRAMを一例として示したが、本発明が適用される半
導体記憶装置の容量はこれに限定されずどのような容量
の半導体記憶装置にも本発明を適用することは言うまで
もない。
また、セルフリフレッシュモード時におけるリフレッ
シュ間隔および行なわれるリフレッシュサイクル数につ
いても標準的に用いられている値と同一の値（たとえば
1MビットDRAMでは8ms/512サイクル、4MDRAMでは16ms/10
24サイクル、16MDRAMでは32ms/1024サイクル等）につい
て説明したが、これらの値を、メモリセルデータに不良
が生じない範囲で通常の値よりも長く（たとえば4MDRAM
では32ms/2048サイクル、あるいは256ms/4096サイクル
等）の値に設定することにより、リフレッシュ動作時の
消費電力をより低減することができる。このようなリフ
レッシュ間隔の長期化およびリフレッシュサイクル数の
低減は、リフレッシュアドレスカウンタ94のカウントの
最大値を増加させたり、また、リフレッシュ要求信号を
導出するタイマ93の発振周期を長く設定することなどに
より実現可能である。
シュ間隔および行なわれるリフレッシュサイクル数につ
いても標準的に用いられている値と同一の値（たとえば
1MビットDRAMでは8ms/512サイクル、4MDRAMでは16ms/10
24サイクル、16MDRAMでは32ms/1024サイクル等）につい
て説明したが、これらの値を、メモリセルデータに不良
が生じない範囲で通常の値よりも長く（たとえば4MDRAM
では32ms/2048サイクル、あるいは256ms/4096サイクル
等）の値に設定することにより、リフレッシュ動作時の
消費電力をより低減することができる。このようなリフ
レッシュ間隔の長期化およびリフレッシュサイクル数の
低減は、リフレッシュアドレスカウンタ94のカウントの
最大値を増加させたり、また、リフレッシュ要求信号を
導出するタイマ93の発振周期を長く設定することなどに
より実現可能である。
また上記実施例においては、リフレッシュ要求信号導
出用のタイマ93とは別にリフレッシュ指示信号発生用の
タイマ923（▲▼ビフォア▲▼リフレッシ
ュモードの構成の場合）を用いているが、この構成はた
とえば２進カウンタとリングオシレータを用いることに
より共用することも可能ある。
出用のタイマ93とは別にリフレッシュ指示信号発生用の
タイマ923（▲▼ビフォア▲▼リフレッシ
ュモードの構成の場合）を用いているが、この構成はた
とえば２進カウンタとリングオシレータを用いることに
より共用することも可能ある。
また、所望の発振周波数を有する信号を導出するリン
グオシレータの段数についても、所定の発振周期を得る
ために種々適当な値に設定することが可能である。
グオシレータの段数についても、所定の発振周期を得る
ために種々適当な値に設定することが可能である。
また、リングオシレータの出力信号を波形整形するた
めのインバータの段数についても同様であり、またこれ
らは場合によっては削除することも可能である。
めのインバータの段数についても同様であり、またこれ
らは場合によっては削除することも可能である。
さらに、リフレッシュ要求信号を導出するためのタイ
マ93に用いられている２進カウンタの段数についても目
的に応じて種々変更することができる。
マ93に用いられている２進カウンタの段数についても目
的に応じて種々変更することができる。
さらに、第２図ないし第４図に示す構成においては、
基板バイアス回路の間欠動作制御用信号φＣを、タイマ
93内の発振信号φｒおよびφＲを用いて発生させた構成
を示しているが、これは、たとえばタイマ内の２進カウ
ンタの初段のカウンタの相補出力O1と最終段の真出力信
号φＲ、または次段の相補出力O2と最終段の出力信号φ
Ｒ等を用いて制御信号φＣを発生するように構成すれ
ば、第5B図に示す制御信号φＣのパルス幅をそれぞれ２
倍,4倍と所定の値に長く設定することが可能となり、こ
れらの制御信号φＣのパルス幅を、半導体記憶装置にお
ける基板バイアス電位発生回路の消費電力量およびバイ
アス能力に応じて適当に設定することができる。
基板バイアス回路の間欠動作制御用信号φＣを、タイマ
93内の発振信号φｒおよびφＲを用いて発生させた構成
を示しているが、これは、たとえばタイマ内の２進カウ
ンタの初段のカウンタの相補出力O1と最終段の真出力信
号φＲ、または次段の相補出力O2と最終段の出力信号φ
Ｒ等を用いて制御信号φＣを発生するように構成すれ
ば、第5B図に示す制御信号φＣのパルス幅をそれぞれ２
倍,4倍と所定の値に長く設定することが可能となり、こ
れらの制御信号φＣのパルス幅を、半導体記憶装置にお
ける基板バイアス電位発生回路の消費電力量およびバイ
アス能力に応じて適当に設定することができる。
［発明の効果］ 以上のように、この発明によれば、セルフリフレッシ
ュモード時における、各リフレッシュ動作サイクルにお
いて半導体記憶装置をリフレッシュ間隔を示すリフレッ
シュ周期よりも短い所定の期間、好ましくはその動作期
間のみ基板バイアス電圧発生回路を動作させるように構
成しているので、不必要な電力消費を除去することがで
き、低消費電力のダイナミック型半導体記憶装置を得る
ことが可能となる。
ュモード時における、各リフレッシュ動作サイクルにお
いて半導体記憶装置をリフレッシュ間隔を示すリフレッ
シュ周期よりも短い所定の期間、好ましくはその動作期
間のみ基板バイアス電圧発生回路を動作させるように構
成しているので、不必要な電力消費を除去することがで
き、低消費電力のダイナミック型半導体記憶装置を得る
ことが可能となる。
第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の要部の構成を概略的に示すブロック図であ
る。第２図は第１図に示されるタイマ93の構成の一例を
示す図である。第3A図および第3B図は第２図に示すタイ
マの動作を示す信号波形図である。第４図は第１図に示
す間欠動作制御回路99の構成の一例を示す図である。第
5A図および第5B図は第４図に示す間欠動作制御回路の動
作を示す信号波形図である。第６図は第１図に示される
基板バイアス発生回路の構成の一例を示す図である。第
７図は第６図に示されるリングオシレータの構成の一例
を示す図である。第8A図および第8B図は、セルフリフレ
ッシュサイクル時におけるワード線活性信号および基板
バイアス電位発生回路の動作のタイミング関係を示し、
第8A図は従来の基板バイアス電位発生回路の動作関係を
示す図であり、第8B図はこの発明による基板バイアス電
圧発生回路の動作タイミングを示す図である。第９図は
第１図に示されるセルフリフレッシュモード検出回路の
構成の一例を示す図である。第10図は第１図に示される
セルフリフレッシュモード検出回路の他の構成例を示す
図である。第11図は第10図に示されるセルフリフレッシ
ュモード検出回路の動作を示す信号波形図である。第12
図は第１図に示す基板バイアス電圧発生回路の他の構成
例を示す図である。第13図は第12図に示す基板バイアス
電位検出回路の構成の一例を示す図である。第14図は第
12図に示す切換回路の構成一例を示す図である。第15図
は第14図に示す切換回路の動作を示す信号波形図であ
る。第16図は第１図に示す基板バイアス電位発生回路の
さらに他の構成例を示す図である。第17図は第16図に示
す選択制御回路の構成の一例を示す図である。第18図は
第17図に示す基準電位発生回路の構成の一例を示す図で
ある。第19図は第18図に示す基準電位発生回路の基準電
位が印加される基板バイアス電位が印加される半導体基
板の関係を示す図である。第20図は第17図に示す選択制
御回路の動作を示す信号波形図である。第21図は第16図
に示す選択制御回路のさらに他の構成例を示す図であ
る。第22図は第21図に示すフリップフロップの構成の一
例を示す図である。第23図は第21図に示すバッファ回路
の構成の一例を示す図である。第24図は第17図および第
21図に示す基準電位発生回路の他の構成例を示す図であ
る。第25図は第12図および第16図に示すバイアス回路の
さらに他の構成例を示す図である。第26図は従来の半導
体記憶装置の要部の構成を概略的に示す図である。第27
図は第26図に示す半導体記憶装置に用いられる基板バイ
アス電圧発生回路の構成例を示す図である。第28図は第
27図に示す基板バイアス電圧発生回路の動作を示す信号
波形図である。 図において、91はセルフリフレッシュモード検出回路、
92はリフレッシュ制御回路、93はリフレッシュ要求信号
発生用タイマ、94はリフレッシュアドレスカウンタ、95
はアドレス切換回路、97はメモリアレイ、99は間欠動作
制御回路、100は基板バイアス電圧発生回路、110はバイ
アス能力の大きな主バイアス回路、120はバイアス能力
の比較的小さな副バイアス回路、150は半導体基板、511
は基板バイアス電圧発生回路に含まれるリングオシレー
タ、600はバイアス能力の異なるバイアス回路を切換え
るための切換回路、610は基板電位検出回路、700はバイ
アス能力の異なるバイアス回路を選択的に活性化するた
めの選択制御回路、700′はバイアス能力の異なるバイ
アス回路を選択的に切換えるための信号を発生する回
路、720は基準電位発生回路、730は高入力インピーダン
スを有する基板電位検出回路、740は比較回路、760はバ
ッファ回路である。 なお、図中、同一符号は同一または相当部分を示す。
体記憶装置の要部の構成を概略的に示すブロック図であ
る。第２図は第１図に示されるタイマ93の構成の一例を
示す図である。第3A図および第3B図は第２図に示すタイ
マの動作を示す信号波形図である。第４図は第１図に示
す間欠動作制御回路99の構成の一例を示す図である。第
5A図および第5B図は第４図に示す間欠動作制御回路の動
作を示す信号波形図である。第６図は第１図に示される
基板バイアス発生回路の構成の一例を示す図である。第
７図は第６図に示されるリングオシレータの構成の一例
を示す図である。第8A図および第8B図は、セルフリフレ
ッシュサイクル時におけるワード線活性信号および基板
バイアス電位発生回路の動作のタイミング関係を示し、
第8A図は従来の基板バイアス電位発生回路の動作関係を
示す図であり、第8B図はこの発明による基板バイアス電
圧発生回路の動作タイミングを示す図である。第９図は
第１図に示されるセルフリフレッシュモード検出回路の
構成の一例を示す図である。第10図は第１図に示される
セルフリフレッシュモード検出回路の他の構成例を示す
図である。第11図は第10図に示されるセルフリフレッシ
ュモード検出回路の動作を示す信号波形図である。第12
図は第１図に示す基板バイアス電圧発生回路の他の構成
例を示す図である。第13図は第12図に示す基板バイアス
電位検出回路の構成の一例を示す図である。第14図は第
12図に示す切換回路の構成一例を示す図である。第15図
は第14図に示す切換回路の動作を示す信号波形図であ
る。第16図は第１図に示す基板バイアス電位発生回路の
さらに他の構成例を示す図である。第17図は第16図に示
す選択制御回路の構成の一例を示す図である。第18図は
第17図に示す基準電位発生回路の構成の一例を示す図で
ある。第19図は第18図に示す基準電位発生回路の基準電
位が印加される基板バイアス電位が印加される半導体基
板の関係を示す図である。第20図は第17図に示す選択制
御回路の動作を示す信号波形図である。第21図は第16図
に示す選択制御回路のさらに他の構成例を示す図であ
る。第22図は第21図に示すフリップフロップの構成の一
例を示す図である。第23図は第21図に示すバッファ回路
の構成の一例を示す図である。第24図は第17図および第
21図に示す基準電位発生回路の他の構成例を示す図であ
る。第25図は第12図および第16図に示すバイアス回路の
さらに他の構成例を示す図である。第26図は従来の半導
体記憶装置の要部の構成を概略的に示す図である。第27
図は第26図に示す半導体記憶装置に用いられる基板バイ
アス電圧発生回路の構成例を示す図である。第28図は第
27図に示す基板バイアス電圧発生回路の動作を示す信号
波形図である。 図において、91はセルフリフレッシュモード検出回路、
92はリフレッシュ制御回路、93はリフレッシュ要求信号
発生用タイマ、94はリフレッシュアドレスカウンタ、95
はアドレス切換回路、97はメモリアレイ、99は間欠動作
制御回路、100は基板バイアス電圧発生回路、110はバイ
アス能力の大きな主バイアス回路、120はバイアス能力
の比較的小さな副バイアス回路、150は半導体基板、511
は基板バイアス電圧発生回路に含まれるリングオシレー
タ、600はバイアス能力の異なるバイアス回路を切換え
るための切換回路、610は基板電位検出回路、700はバイ
アス能力の異なるバイアス回路を選択的に活性化するた
めの選択制御回路、700′はバイアス能力の異なるバイ
アス回路を選択的に切換えるための信号を発生する回
路、720は基準電位発生回路、730は高入力インピーダン
スを有する基板電位検出回路、740は比較回路、760はバ
ッファ回路である。 なお、図中、同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 小松 隆宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 井上 好永 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭59−162690（ＪＰ，Ａ) 特開 昭61−59688（ＪＰ，Ａ) 特開 平２−18783（ＪＰ，Ａ)
Claims (5)
- 【請求項１】半導体基板上に形成されかつ外部から与え
られるリフレッシュ指示信号に応答してメモリセルデー
タのリフレッシュを自動的に行なう機能を有する半導体
記憶装置であって、 前記外部からのリフレッシュ指示信号に応答して内部リ
フレッシュ指示信号を発生する手段、 前記メモリセルデータのリフレッシュを行なうリフレッ
シュ手段、 前記内部リフレッシュ指示信号に応答して、予め定めら
れた間隔で周期的にリフレッシュ活性化信号を発生して
前記リフレッシュ手段を活性化するリフレッシュ活性化
手段、 前記半導体基板を所定の電位にバイアスする基板バイア
ス手段、および 前記内部リフレッシュ指示信号と前記リフレッシュ活性
化信号とに応答して、前記リフレッシュ活性化信号の前
記予め定められた間隔よりも短い期間のみ前記基板バイ
アス手段を活性化するバイアス制御手段を備える、リフ
レッシュ機能内蔵ダイナミック型半導体記憶装置。 - 【請求項２】前記基板バイアス手段は、 第１のバイアス電圧発生手段、 前記第１のバイアス電圧発生手段よりもバイアス能力の
大きい第２のバイアス電圧発生手段、 前記半導体基板の電位を検出する基板電位検出手段、お
よび 前記基板電位検出手段の検出結果に従って前記第１およ
び第２のバイアス電圧発生手段を択一的に活性化する手
段を備える、特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項３】前記基板バイアス手段は、 第１のバイアス電圧発生手段、 前記第１のバイアス電圧発生手段よりも大きなバイアス
能力を有する第２のバイアス電圧発生手段、 基準電位発生手段、 前記半導体基板の電位と前記基準電位発生手段の発生す
る基準電位とを比較する比較手段、および 前記比較手段の比較結果に従って前記第１および第２の
バイアス電圧発生手段を選択的にかつ択一的に活性化す
る手段を備える、特許請求の範囲第１項記載の半導体記
憶装置。 - 【請求項４】前記基板バイアス手段は、 第１のクロック信号に応答してチャージポンプ動作を行
なって前記所定の電位を発生する第１のチャージポンプ
手段、 第２のクロック信号に応答してチャージポンプ動作を行
なって前記所定の電位を発生する、前記第１のチャージ
ポンプ手段よりもチャージポンプ能力の大きな第２のチ
ャージポンプ手段、 前記バイアス制御手段により前記内部リフレッシュ指示
信号の発生時に前記短い期間活性化され、活性化時主ク
ロック信号を発生するクロック発生手段、 前記主クロック信号が第１のレベルのとき活性化され、
比較基準電圧を前記第１のクロック信号を出力する第１
のノードに伝達する基準手段、 前記半導体基板に結合される制御電極ノードを有する絶
縁ゲート型電界効果トランジスタを含み、前記主クロッ
ク信号が前記第１のレベルのときに前記絶縁ゲート型電
界効果トランジスタの一方導通ノードを前記第２のクロ
ック信号を出力する第２のノードへ結合して、前記第２
のノードへ前記半導体基板の電位に対応する電圧を伝達
する検出手段、 前記主クロック信号が第２のレベルのとき活性化され、
前記第１および第２のノードの電圧を差動的に増幅する
手段、 前記主クロック信号が前記第１のレベルのとき前記第１
および第２のノードを所定の電圧レベルにプリチャージ
するプリチャージ手段、および 前記主クロック信号に応答して、前記プリチャージ手段
を前記基準手段および前記検出手段の非活性化よりも速
く非活性化する手段を備える、特許請求の範囲第１項記
載の半導体記憶装置。 - 【請求項５】半導体基板領域に形成された複数のメモリ
セルを含み、外部からのリフレッシュ指示信号に応答し
て前記メモリセルのデータのリフレッシュを自動的に行
なう機能を有する半導体記憶装置であって、 外部からのリフレッシュ指示信号に応答して内部リフレ
ッシュ指示信号を発生する手段、 前記メモリセルのデータのリフレッシュを行なうリフレ
ッシュ手段、 前記内部リフレッシュ指示信号に応答して活性化され、
前記内部リフレッシュ指示信号が発生されて活性状態の
間、予め定められた間隔で周期的に前記リフレッシュ手
段を活性化するためのリフレッシュ要求信号を発生して
前記リフレッシュ手段へ与える手段、 前記半導体基板領域を所定の電位にバイアスする基板バ
イアス手段、および 前記リフレッシュ要求信号の発生に応答して、前記予め
定められた間隔よりも短い所定期間、前記半導体基板領
域の電位にかかわらず前記基板バイアス手段のバイアス
電圧発生動作を停止させる手段を備える、半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312416A JPH0814986B2 (ja) | 1988-12-08 | 1988-12-08 | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 |
| US07/381,347 US4961167A (en) | 1988-08-26 | 1989-07-18 | Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein |
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