DE3924952C2 - Dynamischer Schreib-Lese-Speicher mit einer Selbstauffrischfunktion und Verfahren zum Anlegen einer Halbleitersubstratvorspannung - Google Patents
Dynamischer Schreib-Lese-Speicher mit einer Selbstauffrischfunktion und Verfahren zum Anlegen einer HalbleitersubstratvorspannungInfo
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Description
Die Erfindung betrifft einen
dynamischen Schreib-Lese-Speicher nach dem Oberbe
griff des Patentanspruchs 1 und ein Verfahren zum Anlegen
einer Vorspannung an ein Halbleitersubstrat nach
dem Oberbegriff des Patentanspruchs 18.
Ein dynamischer Schreib-Lese-Speicher der eingangs beschriebenen
Art und ein Verfahren zum Anlegen einer Vorspannung
an ein Halbleitersubstrat sind aus der EP 01 73 980 A2 bekannt.
Zwar wird das Freigabesignal auch zyklisch in einem
vorbestimmten Intervall während der Zeitdauer erzeugt, in
der das interne Auffrischsignal in dem aktivierten Zustand
bleibt, jedoch ist nicht vorgesehen, daß das Halbleitersubstrat
nur während einer Zeitdauer vorgespannt wird, die
kürzer als das vorbestimmte Intervall ist. Dadurch wird die
Leistungsaufnahme bei dem bekannten Speicher relativ groß.
Aus der US 4 616 346 ist ein RAM bekannt, bei dem die
Frequenz von aktiven Zuständen und Wartezuständen variiert
werden kann. Auch hier ist eine innere Auffrischsteuerung
vorgesehen, die auf ein äußeres Signal reagiert. Das Substrat
wird ebenfalls vorgespannt. Dabei besteht eine Verknüpfung
zwischen der Auffrischtätigkeit und der Substratvorspannung.
Es ist jedoch nicht vorgesehen, daß die Vorspannung des Substrates
nur während einer kurzen Zeitdauer durchgeführt wird,
die noch kürzer ist als das Intervall, in dem das Freigabesignal
erzeugt ist.
Aus der DE 36 43 546 A1 ist eine Substratvorspannungseinrichtung
bekannt, die jedoch nicht mit irgendeiner Auffrischtätigkeit
verknüpft ist.
In den letzten Jahren konnte eine erhebliche Verbreitung der
Verwendung von Personal-Computern in vielfältigen Anwen
dungsgebieten beobachtet werden. Unter den Personal-Compu
tern sind insbesondere tragbare Modelle äußerst gefragt. In
derartigen tragbaren Personal-Computern werden Speichergerä
te mit niedriger Leistungsaufnahme mit einem Batteriereser
vemodus benötigt.
Als derartige Speichergeräte werden üblicherweise dynamische
Schreib-Lese-Speicher (DRAM) oder statische Schreib-Lese-
Speicher (SRAM) eingesetzt. Von diesen Speichergeräten ar
beitet das DRAM nach dem Prinzip des Ansammelns der Infor
mationsladung in einem MOS-Kondensator. Ein MOS-Kondensator
hat eine Metallschicht als Elektrode, eine Halbleiterschicht
als andere Elektrode und einen zwischen diesen Schichten
liegenden isolierenden Film als dielektrische Schicht. Je
doch wird die in dem MOS-Kondensator angesammelte Ladung
aufgrund von Leckstellen über den Übergang zwischen dem
Halbleiterbereich, der als andere Elektrode dient, und dem
Halbleitersubstart verloren, wodurch es erforderlich ist,
die gespeicherte Information in bestimmten zeitlichen Ab
ständen erneut einzuschreiben. Diese erneute Einschreibak
tion ist als Auffrischen bekannt. Wenn ein DRAM als Speicher
in einem tragbaren Personal-Computer verwendet wird, ist es
nötig, das Auffrischen zu bestimmten Zeitabständen auch dann
durchzuführen, wenn ein Batteriereservemodus vorliegt.
Die allgemeinen Auffrischbetriebsarten oder Auffrischmoden
werden mit den Bezeichnungen "Nur-"-Auffrischen und "-
vor-"-Auffrischen bezeichnet. Das "Nur-"-Auffrischen
ist der Auffrischmodus, bei dem eine äußere Reihenadresse
zum Auffrischen (Auffrischadresse) angelegt wird und der
Pegel des Reihenadreßabtastsignales abgesenkt wird, um
das DRAM in einen auswählbaren Zustand zu bringen. Bei die
sem "Nur-"-Auffrischen wird das Spaltenadreßabtastsignal
bei einem "H"-Pegel gehalten. Das "-vor-"-Auffri
schen ist diejenige Auffrischbetriebsart, bei der vor dem
Absenken des Pegels des Signales auf den "L"-Pegel das
Signal zunächst auf den "L"-Pegel abgesenkt wird, so daß
ein Auffrischbefehlssignal erzeugt wird, um eine automati
sche Auffrischungsvorgehensweise in Abhängigkeit vom Signal
zustand stattfinden zu lassen. Bei jeder dieser allgemeinen
Auffrischbetriebsarten wird das Auffrischen unter zykluswei
sen Steuerung von externen Taktsignalen durchgeführt, wie
beispielsweise die Signale und . Daher würde die Ver
wendung dieser allgemeinen Auffrischbetriebsarten während
der Reservestromversorgung durch die Batterie eine kompli
zierte Steuerung erforderlich machen, was als nicht wün
schenswert anzusehen ist.
Um diese Nachteile zu überwinden, wurde ein DRAM vorge
schlagen und zur Anwendung gebracht, welches derart aufge
baut ist, daß ein Freigeben des Auffrischens gespeicherter
Daten selbst in der Batteriereservebetriebsart auf einfache
Weise ausgeführt werden kann. Dieses DRAM hat eine Auf
frischadresse und eine Taktgeberschaltung für die Bezeich
nung des Taktes des Auffrischens einer jeden Reihe, und
weist eine Selbstauffrischfunktion in der Weise auf, daß
Auffrischungen automatisch unter der Steuerung der Zeitge
berschaltung ausgeführt werden. Obwohl dieses DRAM mit
Selbstauffrischfunktion detailliert beschrieben ist in der
Fachveröffentlichung Yamada et al., "A 64K bit MOS Dynamic
RAM with Auto/Self Refresh Functions", The Transactions of
the Institute of Electronics and Communication Engineers,
Japan, Band J66-C, Nr. 1, Januar 1983, Seiten 62-69, wird
nachfolgend dieses DRAM überblicksartig erläutert.
Fig. 1 ist ein Blockdiagramm einer typischen Bauweise des
bekannten 64K bit DRAM mit Selbstauffrischfunktion. In
dieser Figur sind lediglich die für die Auffrischfunktion
bedeutsamen Elemente und Komponenten gezeigt. Wie in Fig. 1
zu sehen ist, umfaßt das DRAM einen Speicherbereich 97 mit
Speicherzellen, die in 256 (2⁸) Reihen × 256 (2⁸) Spalten
angeordnet sind, einen Adreßpuffer 96, der ein Adreßsignal
von einem Adreßmultiplexer 95 empfängt, dieses zeitweise
hält und ein inneres Reihenadreßsignal erzeugt, und einen
Reihendekoder 98, der in Reaktion auf das interne Reihen
adreßsignal von dem Adreßpuffer 96 die entsprechende Reihe
der Speichermatrix 97 auswählt. Der Adreßpuffer 96 führt ein
7-bit internes Adreßsignal RA0-RA6 dem Reihendekoder 98
zu. Obwohl dies nicht detailliert gezeigt ist, ist die
Speichermatrix 97 in zwei Blöcke von jeweils 128 Reihen ×
256 Spalten unterteilt, wobei aus diesen beiden Blöcken zwei
Wortleitungen gleichzeitig durch das Signal RA0-RA6 ausge
wählt werden, d. h. eine Wortleitung von jedem Block. Das
höchstwertige Adreßsignal RA7 von dem Adreßpuffer 96 wird
als Blockauswahladreßsignal verwendet.
Der Adreßmultiplexer 95 empfängt ein Reihenadreßsignal A0-
A7 von einem äußeren Gerät und ein Auffrischsignal Q0-Q6
von einem Auffrischadreßzähler 94 und führt jedes dieser
Signale zum Adreßpuffer 96 unter Steuerung einer Auffrisch
steuerung 92 zu. Als externe Adreßsignale an A0-A7 werden
ein Reihenadreßsignal und ein Spaltenadreßsignal einer Zeit
multiplexbetriebsweise unterwofen und zu dem Adreßmulti
plexer 95 zugeführt.
Zum Zweck der Bezeichnung der Auffrischbetriebsart des DRAM
beinhaltet der Speicher ferner einen Selbstauffrischbe
triebsartdetektor 91, der ein Signal über eine Eingangs
klemme 1 empfängt und erfaßt, ob oder ob nicht eine Angabe
einer Auffrischbetriebsart vorliegt. Der Speicher beinhaltet
ferner die Auffrischsteuerung 92, die in Reaktion auf ein
Ausgangssignal des Selbstauffrischbetriebsartdetektors 91
Signale zum Steuern der Aktionen des Adreßmultiplexers 95,
des Auffrischadreßzählers 94 und eines Zeitgebers 93 erzeugt.
Der Adreßmultiplexer 95 führt in Reaktion auf ein Auffrisch
befehlssignal von der Auffrischsteuerung 92 eine Auffrisch
adresse Q0-Q6 von dem Auffrischadreßzähler 94 zu dem
Adreßpuffer 96 zu.
Der Zeitgeber 93 erzeugt ausgangsseitig in Reaktion auf das
Auffrischbefehlssignal ΦT von der Auffrischsteuerung 92 ein
Auffrischbetriebsartfreigabesignal ΦR zu einem vorbestimmten
Intervall. Der Auffrischadreßzähler 94 inkrementiert in
Reaktion auf das Auffrischbetriebsartfreigabesignal ΦR von
dem Zeitgeber 93 seinen Zählwert und führt dem Adreßmulti
plexer 95 die Auffrischadresse Q0-Q6 entsprechend des
Zählwertes unter der Steuerung des Auffrischzählers 92 zu.
Die Betriebsweise des auf diese Weise aufgebauten DRAM wird
nachfolgend kurz erläutert.
Das Signal wird einem Eingangsanschluß 2 zugeführt
und bei "H"-Pegel (in einem standby-Zustand) gehalten. Das
äußere Auffrischsignal , das einem Eingangsanschluß 1 zu
geführt wird, hat den "L"-Pegel. In Reaktion auf diesen Zu
stand erfaßt der Selbstauffrischbetriebsartdetektor 91, daß
der Befehl für ein Auffrischen vorliegt, und erzeugt demge
mäß ein Auffrischbefehlssignal ΦS. In Reaktion auf dieses
Auffrischbefehlssignal ΦS führt der Adreßmultiplexer 95 die
Auffrischadressen Q0-Q6 von dem Auffrischadreßzähler 94 zu
dem Adreßpuffer 96 und der Steuerung der Auffrischsteuerung
92 zu. Der Adreßpuffer 96 erzeugt ein internes Auffrisch
adreßsignal RA0-RA6 von der Auffrischadresse Q0-Q6 und
führt diese zum Reihendekoder 98 zu. Der Reihendekoder 98
dekodiert die 7-bit Auffrischadresse Q0 bis Q6 und wählt
eine der 128 Reihen in jedem Block der Speichermatrix 97
aus. Daraufhin wird ein Auffrischen der Daten in an sich üb
licher Art in den Speicherzellen ausgeführt, die mit der
ausgewählten Reihe verbunden sind.
Wenn das äußere Auffrischsignal bei einem "L"-Pegel län
ger als eine vorbestimmte Zeitdauer (von maximal 16 Mikrose
kunden) gehalten wird, wird die Bezeichnung der Selbstauf
frischbetriebsart durch den Selbstauffrischbetriebsartdetek
tor 91 erfaßt. In Reaktion auf diese Erfassung der Bezeich
nung der Selbstauffrischbetriebsart hebt die Auffrischsteu
erung 92 den Pegel des Signales ΦT zum Treiben des Zeitge
bers 93. In Reaktion auf dieses Zeitgeberstartsignal ΦT er
zeugt der Zeitgeber 93 ausgangsseitig ein Auffrischfreigabe
signal ΦR nach Verstreichen einer vorgegebenen Zeitdauer
(maximal 16 Mikrosekunden) und führt dieses der Auffrisch
steuerung 92 zu. In Reaktion auf dieses Auffrischfreigabe
signal ΦR führt die Auffrischsteuerung 92 eine Inkrementie
rung des Zählwertes des Auffrischadreßzählers 94 aus. In
Reaktion hierauf führt der Auffrischadreßzähler 94 dem
Adreßmultiplexer 95 eine Auffrischadresse Q0-Q6 zu, die
von der Auffrischadresse abweicht, die in dem vorhergehenden
Auffrischzyklus erzeugt worden ist. Ähnlich wie in dem vor
hergehenden Auffrischzyklus wird eine Reihe, die dieser
neuen Auffrischadresse Q0-Q6 entspricht, in der Speicher
matrix 97 ausgewählt, wobei die Daten der Speicherzellen,
die an die neu ausgewählte Reihe angeschlossen sind, aufge
frischt werden. Die Erzeugung des Auffrischfreigabesignals
ΦR durch den Zeitgeber 93 wird in sich wiederholender Weise
bei einem vorbestimmten Zyklus so lange ausgführt, wie das
äußere Auffrischsignal bei einem "L"-Pegel bleibt und
das Signal bei einem "H"-Pegel bleibt. Daher werden in
jedem Block der Speichermatrix 97 128 Wortleitungen der
Reihe nach ausgwählt und die Daten in den Speicherzellen,
die an die entsprechenden ausgewählten Wortleitungen ange
schlossen sind, aufgefrischt. Im Beispielsfall eines 64K bit
DRAM werden sämtliche Speicherzellen in der Speichermatrix
97 in einem Zyklus von 16 Mikrosekunden × 128 = ungefähr 2
Millisekunden aufgefrischt. Bei ausgeschalteter Netzlei
stungsversorgung in der Batteriereservebetriebsart wird das
Signal in Reaktion auf die Änderung der Versorgungslei
stung auf einen niedrigen Pegel gebracht, woraufhin das
obige Auffrischen durchgeführt wird.
Üblicherweise ist in dem obenbeschriebenen DRAM ein Sub
stratvorspannungsgenerator zum Vermindern der parasitären
Kapazität zwischen den DRAM-Schaltungselementen und dem
Halbleitersubstrat, das das DRAM trägt, vorgesehen, um eine
stabile Hochgeschwindigkeitsbetriebsart des DRAMs zu gewähr
leisten. Daher ist das Halbleitersubstrat auf ein negatives
Potential VBB im Falle eines Substrates der p-Leitfähigkeit
vorzuspannen, um die Übergangskapazität zwischen dem Halb
leitersubstrat und dem Verunreinigungsbereich (source-drain-
Bereiche) zu vermindern, um die Schwellenspannung der auf
dem Halbleitersubstrat ausgebildeten MOS-Transistoren zu
stabilisieren und um die Erzeugung eines parasitären MOS-
Transistors zu verhindern, welcher eine Signalleitungs
schicht auf dem Feldisolationsfilm und dem Verunreinigungs
bereich an der Oberfläche des Halbleitersubstrates umfaßt.
Fig. 2 zeigt ein Ausführungsbeispiel eines bekannten Sub
stratvorspannungsgenerators zur Verwendung in einem DRAM mit
einer Selbstauffrischfunktion. Wie in Fig. 2 gezeigt ist,
umfaßt der allgemein mit dem Bezugszeichen 41 bezeichnete
Substratvorspannungsgenerator einen Ringoszillator 411, der
ausgangsseitig ein Oszillatorsignal ΦCP von vorbestimmter
Frequenz erzeugt, einen Ladungspumpenkondensator C, der
dieses Oszillationssignal von dem Ringoszillator 411
empfängt, einen n-Kanal MOS-Transistor Q1, der zwischen
einem Knoten NB und dem Massepotential liegt und zum Klam
mern des Potentials des Knotens NB bei diesem Schwellen
spannungspegel dient, und einen n-Kanal MOS-Transistor Q2,
der zwischen dem Knoten NB und einem Ausgangsanschluß 412
liegt und zum Klammern des Knotens NB auf einen Potential
pegel dient, der durch die Differenz zwischen dessen Schwel
lenspannung und dem Potential des Halbleitersubstrates fest
gelegt ist.
Fig. 3 zeigt Signalverläufe zum Erläutern der Wirkungsweise
des Substratvorspannungsgenerators gemäß Fig. 2. Der Betrieb
des Substratvorspannungsgenerators wird kurz unter Bezugnah
me auf die Fig. 2 und 3 erläutert.
Wenn das Oszillationssignal ΦCP von dem Ringoszillator 411
auf "H"-Pegel steigt, beginnt das Potential des Knotens NB
auf den "H"-Pegel zu steigen, der dem Versorgungsspannungs
pegel VCC entspricht, was durch die kapazitive Kopplung
durch den Kondensator C bewirkt wird. In Reaktion auf dieses
Ansteigens des Potentials am Knoten NB wird der MOS-Tran
sistor Q1 leitfähig. Das Potential an dessen Knoten NB wird
an den Schwellenspannungspegel VVT 1 des MOS-Transistors Q1
geklammert. In diesem Zustand bleibt der MOS-Transistor Q2
ausgeschaltet.
Daraufhin fällt das Potential am Knoten NB durch kapazitive
Kopplung durch den Kondensator C ab, da das Oszillations
signal ΦCP auf den "L"-Pegel abfällt. In Reaktion auf diesen
Potentialabfall am Knoten NB wird der MOS-Transistor Q1 aus
geschaltet, während der MOS-Transistor Q2 eingeschaltet
wird. Dies führt dazu, daß eine positive Ladung von dem
Halbleitersubstrat zum Knoten NB fließt. Wenn dieses Poten
tial am Knoten NB einen Wert erreicht, der der Differenz
zwischen dem Halbleitersubstratpotential VBB und der Schwel
lenspannung VT 2 des MOS-Transistors Q2 entspricht, wird der
MOS-Transistor Q2 nichtleitend, so daß die Ladungsbewegung
angehalten wird. Durch diesen einen Zyklus des Ansteigens
und Abfallens des Oszillationssignal ΦCP wird das Potential
auf dem Halbleitersubstrat lediglich geringfügig abgesenkt.
Da jedoch dieser gleiche Zyklus vielfach wiederholt wird,
fällt die Halbleitersubstratspannung VBB schrittweise ab,
bis ein bestimmtes negatives Potential entsteht. Bei einer
Versorgungsspannung von VCC beträgt die Vorspannung von VBB
dieses Halbleitersubstrates VT 1 + VT 2 - VCC unter idealen
Umständen und hat im allgemeinen einen Wert von ungefähr
minus 3 Volt.
Aus der obigen Beschreibung ist es offensichtlich, daß bei
dem bekannten dynamischen Schreib-Lese-Speicher der Sub
stratvorspannungsgenerator konstant arbeitet und ständig
Leistung verbraucht, unabhängig davon, ob der normale Be
triebszustand oder Selbstauffrischbetriebszustand vorliegt.
Jedoch werden während des Selbstauffrischbetriebszustandes
andere Handlungen als das Auffrischen, wie beispielsweise
das Schreiben und Lesen von Daten und die Auswahl von Spal
ten, nicht ausgeführt. Daher ist der zum Halbleitersubstrat
fließende Halbleiterleckstrom (der während des Schaltungs
betriebes erzeugte Gesamtstrom) kleiner in der Selbstauf
frischungsbetriebsart als in der normalen Betriebsart. Da
rüberhinaus ist die Größe des Leckstromes in der Selbst
auffrischungsbetriebsart vorhersagbar. Daher wird die Lei
stungsaufnahme während der Selbstauffrischungsbetriebsart
oder während der Batteriereservebetriebsart minimiert. Das
bekannte DRAM hat dagegen den Nachteil, daß der Substratvor
spannungsgenerator während der Selbstauffrischbetriebsweise
die gleiche Leistung wie während der normalen Betriebsweise
oder der Auffrischbetriebsweise verbraucht.
Weiterhin offenbart die japanische Patentveröffentlichung
KOKAI 59688/1986 eine RAM-Bauweise mit einem Paar Substrat
vorspannungsgeneratoren mit unterschiedlichen Vorspannungs
kapazitäten, wobei der Substratvorspannungsgenerator mit der
höheren Vorspannungskapazität in der Selbstauffrischbe
triebsweise betrieben wird. Jedoch wird auch bei dieser
Bauweise der Substratvorspannungsgenerator mit der größeren
Vorspannungskapazität ständig in der Auffrischbetriebsart
betrieben, was zu einer unnötigen Leistungsaufnahme führt.
Wiederum ein weiteres DRAM mit Selbstauffrischfunktion ist
beschrieben in der Fachveröffentlichung Taniguchi et al,
"Fully Boosted 64k Dynamic RAM with Automatic and Self-
Refresh", IEEE Journal of Solid-State Circuits, Band SC-16,
Nr. 5, Oktober 1981, Seiten 492-498. Diese Literaturstelle
beinhaltet keine Diskussion bezüglich des Themas der Lei
stungsvergeudung durch den Substratvorspannungsgenerator.
In Hinblick auf diesen Stand der Technik liegt der vorlie
genden Erfindung die Aufgabe zugrunde, einen dynamischen
Schreib-Lese-Speicher nach dem Oberbegriff des Patentan
spruchs 1 und ein Verfahren nach dem Oberbegriff des Patent
anspruchs 18 so weiterzubilden, daß eine reduzierte Lei
stungsaufnahme in der Selbstauffrischbetriebsweise oder
Batteriereservebetriebsweise erreicht wird.
Diese Aufgabe wird durch einen dynamischen Schreib-Lese-
Speicher mit den im Patentanspruch 1 angegebenen Merkmalen
sowie durch ein Verfahren mit den im Patentanspruch 18 an
gegebenen Merkmalen gelöst.
Der dynamische Schreib-Lese-Speicher mit
Selbstauffrischfunktion hat einen verbesserten Substratvor
spannungsgenerator, der die nötige Substratvorspannung bei
niedriger Leistungsaufnahme in der Selbstauffrischbetriebs
weise erzeugt.
Bei dem dynamischen Schreib-Lese-Speicher ist
der Substratvorspannungsgenerator zur Erzeugung einer Sub
stratvorspannung bei minimaler Leistungsaufnahme in genauer
Abhängigkeit von dem Halbleitersubstratpotential in der
Selbstauffrischbetriebsweise in der Lage.
Der dynamische Schreib-Lese-Speicher ent
hält eine Schaltung zum Erzeugen eines inneren Auffrischbe
fehlssignales in Reaktion auf ein äußeres Auffrischbefehls
signal, eine Schaltung, die in Reaktion auf das innere Auf
frischbefehlssignal ein Auffrischfreigabesignal erzeugt, das
eine bestimmte Pulsbreite in einem vorbestimmten Zyklus hat,
eine Schaltung zum Anlegen einer Substratvorspannung an das
Halbleitersubstrat und eine Schaltung, die in Reaktion auf
das innere Auffrischbefehlssignal und das Auffrischfreigabe
signal eine Substratvorspannungsschaltung während einer
Zeitdauer aktiviert, die kürzer als ein Zyklus des Auf
frischfreigabesignales ist.
Vorzugsweise umfaßt die Substratvorspannungsschaltung ein
Paar von Substratvorspannungsanbringungsvorrichtungen mit
verschiedenen Vorspannkapazitäten, einen Substratpotential
detektor und eine Schaltung, die in Reaktion auf das erfaßte
Substratpotential ein Aktivierungssignal an eine der Sub
stratvorspannungsanbringungsvorrichtungen anliegt.
Vorzugsweise hat der Substratpotentialdetektor einen Eingang
mit hoher Eingangsimpedanz und erfaßt das Substratpotential
durch diesen Eingang.
Das Verfahren zum Anlegen der Substratvorspannung in dem
dynamischen Schreib-Lese-Speicher gemäß der vorliegenden Er
findung umfaßt einen Verfahrensschritt des Erzeugens eines
inneren Auffrischbefehlssignales in Reaktion auf ein äußeres
Auffrischbefehlssignal, einen Schritt des Erzeugens eines
Auffrischfreigabesignales in einem vorbestimmten Zyklus in
Reaktion auf das innere Auffrischbefehlssignal, und einen
Schritt des Anlegens eines Substratvorspannungspotentiales
an das Halbleitersubstrat während einer Zeitdauer, die
kürzer als ein Zyklus des Auffrischfreigabesignales ist, in
Reaktion auf das innere Auffrischbefehlssignal und das Auf
frischfreigabesignal.
Das Verfahren zum Anlegen einer Vorspannung an das Halblei
tersubstrat beinhaltet einen Schritt des Anlegens des Vor
spannungspotentiales lediglich für eine Zeitdauer, die
kürzer als die Pulsbreite des Auffrischfreigabesignales ist.
Vorzugsweise beinhaltet der Vorspannungsanlegungsschritt
einen Schritt des Erfassens des Potentiales des Halbleiter
substrates und einen Schritt des Aktivierens des Vorspan
nungsgenerators mit einer Vorspannungskapazität entsprechend
des erfaßten Substratpotentiales.
Vorzugsweise umfaßt der Substratpotentialerfassungsschritt
einen Schritt des Erfassens des Potentiales des Halbleiter
substrates durch eine hohe Eingangsimpedanz.
Bei dem dynamischen Schreib-Lese-Speicher
kann die Leistungsaufnahme in der Substratvorspannungsschal
tung erheblich vermindert werden, da diese nur für einen be
stimmten Teil der Auffrischwirkungszykluszeit aktiviert
wird.
Bevorzugte Ausführungsformen
werden nachfolgend unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Es zeigt
Fig. 1 eine schematische Darstellung der Bauweise eines
Hauptteiles des bekannten dynamischen Schreib-Lese-
Speichers;
Fig. 2 ein Diagramm eines Ausführungsbeispieles des Sub
stratvorspannungsgenerators, der in dem dynamischen
Schreib-Lese-Speicher gemäß. Fig. 1 Einsatz findet;
Fig. 3 ein Signalformdiagramm zum Erläutern der Wirkung des
in Fig. 2 gezeigten Substratvorspannungsgenerators;
Fig. 4 ein schematisches Blockdiagramm des Hauptteiles einer Ausführungsform des
dynamischen Schreib-Lese-Speichers;
Fig. 5 eine diagrammartige Darstellung eines
Ausführungsbeispieles des Selbstauffrischbetriebs
artdetektors gemäß Fig. 4;
Fig. 6 eine diagrammartige Darstellung eines Ausführungs
beispieles des Selbstauffrischbetriebsartdetektors
gemäß Fig. 1;
Fig. 7 ein Signalformdiagramm der Arbeitsweise des in Fig. 6
gezeigten Selbstauffrischbetriebsartdetektors;
Fig. 8 eine diagrammartige Darstellung eines
Ausführungsbeispieles eines Zeitgebers 93 gemäß
Fig. 4;
Fig. 9A und 9B Signalformdiagramme des Betriebes des in Fig. 8
gezeigten Zeitgebers;
Fig. 10 eine Darstellung eines Ausführungsbeispieles einer
Steuerung für die intermittierende Betriebsweise;
Fig. 11A Signalformdiagramme zum Darstellen der Arbeitsweise
der Steuerung für die intermittierende
Betriebsweise gemäß Fig. 10;
Fig. 12 eine diagrammartige Darstellung eines Ausführungs
beispieles des Substratsvorspannungsgenerators
gemäß Fig. 4;
Fig. 13 eine diagrammartige Darstellung des Ausführungs
beispieles des Ringoszillators gemäß Fig. 12;
Fig. 14A und 14B Diagramme zum Darstellen der Zeitbeziehung des
Wortleitungsaktivierungssignales mit der Arbeits
weise des Substratvorspannungsgenerators in der
Selbstauffrischbetriebsart, wobei Fig. 14A den
Ablauf der Arbeitsweise des Substratsvorspannungs
generators nach dem Stand der Technik und Fig. 14B
den Ablauf der Arbeitsweise des Substratvorspan
nungsgenerators gemäß der Erfindung zeigt;
Fig. 15 eine diagrammartige Darstellung eines anderen
Ausführungsbeispieles des in dem Substratvorspan
nungsgenerator verwendeten Ringoszillators;
Fig. 16 eine Darstellung der Bauweise einer Steuerung für
die intermittierende Betriebsweise eines anderen
Ausführungsbeispieles;
Fig. 17 ein Signalformdiagramm der Arbeitsweise der in
Fig. 16 gezeigten Steuerung;
Fig. 18 eine Darstellung der Arbeitsweise des Ringoszil
lators des Substratvorspannungsgenerators gemäß noch
einem anderen Ausführungsbeispiel;
Fig. 19 eine Darstellung wiederum einer anderen Version des
in Fig. 4 gezeigten Substratvorspannungsgenerators;
Fig. 20 eine Darstellung eines Ausführungsbeispieles des
Substratvorspannungspotentialdetektors gemäß Fig. 19;
Fig. 21 eine Darstellung eines Ausführungsbeispieles der
schaltenden Schaltung gemäß Fig. 19;
Fig. 22 ein Signalformdiagramm der Arbeitsweise der in
Fig. 21 gezeigten schaltenden Schaltung;
Fig. 23 eine Darstellung wiederum eines anderen Ausfüh
rungsbeispieles des Substratvorspannungsgenerators
gemäß Fig. 4;
Fig. 24 eine Darstellung eines Ausführungsbeispieles der
Auswahlsteuerung gemäß Fig. 23;
Fig. 25 eine Darstellung eines Ausführungsbeispieles des
Bezugspotentialgenerators gemäß Fig. 24;
Fig. 26 eine Darstellung der Beziehung zwischen dem Subs
tratvorspannungspotentialgenerator, an den das
Bezugspotential von dem Bezugspotentialgenerator
angelegt wird, und dem Halbleitersubstrat, an das
das Substratvorspannungspotential angelegt wird;
Fig. 27 ein Signalformdiagramm der Arbeitsweise der selek
tiven Steuerung gemäß Fig. 24;
Fig. 28 eine Darstellung des weiteren Ausführungsbeispieles
der in Fig. 23 gezeigten selektiven Steuerung;
Fig. 29 eine Darstellung eines Ausführungsbeispieles eines
Flip-Flop gemäß Fig. 28;
Fig. 30 eine Darstellung eines Ausführungsbeispieles der
Pufferschaltung gemäß Fig. 28;
Fig. 31 eine Darstellung eines Ausführungsbeispieles des
Bezugspotentialgenerators gemäß Fig. 24 und 28;
Fig. 32 eine Darstellung wiederum eines anderen Ausfüh
rungsbeispieles einer Vorspannungsschaltung gemäß
den Fig. 19 und 23.
In Fig. 4 ist eine Auf
frischschaltung und eine Substratvorspannungserzeugungs
schaltung eines 4Mbit (2² × 2²⁰) DRAM gezeigt.
Wie in Fig. 4 zu sehen ist, beinhaltet dieser dynamische
Schreib-Lese-Speicher eine Speichermatrix 97 von 2048 (2¹¹)
Speicherzellen in einer Matrixanordnung. Die Speichermatrix
97 ist in zwei Blöcke unterteilt. Jeder Block hat 1024 ×
2048 Speicherzellen. Zum Auswählen einer Reihe aus der Spei
chermatrix 97 sind ein Adreßmultiplexer 95 zum selektiven
Durchlassen entweder eines äußeren Adreßsignales A0 bis
A10 oder eines Auffrischadreßsignales Q0 bis Q9 von einem
Auffrischadreßzähler 94, ein Adreßpuffer 96 zum Empfangen
eines Adreßsignales von dem Adreßmultiplexer 95 und zum
Erzeugen eines inneren Reihenadreßsignales RA0 bis RA10 und
ein Reihendekoder zum Dekodieren des 10-bit internen
Adreßsignales RA0 bis RA9 von dem Adreßpuffer 96 und zum
Auswählen einer entsprechenden Reihe aus der Speichermatrix
97 vorgesehen. Durch die Adreßsignale RA0 bis RA9 werden
eine Wortleitung von jedem Block oder gleichzeitig zwei
Wortleitungen aus der gesamten Matrix ausgewählt. Das
höchstwertige Reihenadreßsignal RA10 von dem Adreßpuffer 96
wird als Adreßsignal für die Blockauswahl verwendet.
Zum Auffrischen des Schreib-Lese-Speichers beinhaltet dieser
einen Selbstauffrischbetriebsartdetektor 91, der in Reaktion
auf ein äußeres Auffrischsignal und ein Reihenadreß
abtastsignal RAS an dessen Eingangsanschlüssen 1 und 2 er
mittelt, ob ein Selbstauffrischen bezeichnet worden ist.
Wenn eine derartige Bezeichnung vorliegt, wird ausgangssei
tig ein internes Selbstauffrischbefehlssignal ΦS erzeugt.
Eine Auffrischsteuerung 92 treibt in Reaktion auf das
interne Selbstauffrischbefehlssignal ΦS von dem Selbstauf
frischbetriebsartdetektor 91 einen Zeitgeber 93 und einen
Auffrischadreßzähler 94. Der Zeitgeber wird in Reaktion auf
ein Zeitgeberstartsignal ΦT von der Auffrischsteuerung 92
betrieben und erzeugt ausgangsseitig ein Auffrischfreigabe
signal ΦR in einem vorbestimmten Zyklus. Der Zeitgeber 93 wird
durch das Auffrischbefehlssignal (Zeitgeberstartsignal)
ΦT von der Auffrischsteuerung 92 betrieben und legt ein
Auffrischfreigabesignal ΦR an die Auffrischsteuerung 92 und
an die Steuerung 99 für die intermittierende Betriebsweise
zu jeder vorgegebenen Zeit T (von maximal 16 Mikrosekunden)
an, während das Signal ΦT in seinem aktiven Zustand bleibt.
Das Signal ΦT wird aktivgeschaltet, wenn das Signal ΦS
länger als eine vorbestimmte Zeitdauer aktiv geblieben ist.
In Reaktion auf das Auffrischfreigabesignal ΦR von dem
Zeitgeber 93 und unter der Steuerung der Auffrischsteuerung
92 inkrementiert der Auffrischadreßzähler 94 seinen
Zählwert. Ferner bewirkt die Auffrischsteuerung 92 in
Reaktion auf das interne Selbstauffrischbefehlssignal ΦS von
dem Selbstauffrischbetriebsartdetektor 91, das der Adreß
multiplexer 95 das Auffrischadreßssignal Q0 bis Q9 von dem
Auffrischadreßzähler 94 auswählt.
Zum Anlegen einer nötigen Vorspannung an das Halbleiter
substrat beinhaltet das DRAM eine Steuerung 99 für die
intermittierende Betriebsweise, die in Reaktion auf das
innere Selbstauffrischbefehlssignal ΦS von dem Selbstauf
frischbetriebsartdetektor 91 und das Auffrischfreigabesignal
ΦR von dem Zeitgeber 93 ein Aktivierungssignal ΦC mit vor
bestimmter zeitlicher Breite erzeugt, sowie einen Substrat
vorspannungsgenerator 100, der in Reaktion auf ein Steuer
signal ΦC von der Steuerung 99 für die intermittierende
Betriebsweise aktiviert wird und eine nötige Vorspannung an
das Halbleitersubstrat anlegt.
Jedesmal wenn bei der Schaltung mit der obigen Bauweise das
Auffrischfreigabesignal ΦR erzeugt wird, inkrementiert der
Auffrischadreßzähler 94 einen Zählwert und erzeugt ausgangs
seitig ein Auffrischadreßsignal Q0 bis Q9 entsprechend
seines Zählwertes. Dieses Auffrischadreßsignal Q0 bis Q9
wird einem Reihendekoder 98 über den Adreßmultiplexer 95 und
einen Adreßpuffer 96 zugeführt. Der Reihendekoder 98 deko
diert dieses 10-bit Auffrischadreßsignal Q0 bis Q9 (20 bits
für das interne Adreßsignal RA0 bis RA9, falls dies als
komplimentäre Daten vorliegt) und wählt die entsprechende
Reihe von jedem Block der Speichermatrix 97 aus. Daraufhin
werden die Daten in den Speicherzellen, die an diese aus
gewählte Wortleitungen angeschlossen sind, aufgefrischt.
Daher werden in der Selbstauffrischbetriebsweise die Daten
in sämtlichen Speicherzellen innerhalb der Speichermatrix 97
in einem Zyklus von 16 Mikrosekunden × 1024 = ungefähr 16 ms
aufgefrischt. Während bei dieser Selbstauffrischbetriebsart
das Signal , das den Standby- und Betriebs-Zustand des
DRAM bestimmt, einen "H"-Pegel hat, und das innere
Auffrischsignal sich bei dem "L"-Pegel befindet, sind
die Wortleitungen in der Speichermatrix 97 der Reihe nach in
Reaktion auf die Auffrischadreßsignale Q0 bis Q9 ausgewählt,
um die gespeicherten Daten aufzufrischen.
Fig. 5 zeigt ein spezielles Ausführungsbeispiel des Selbst
auffrischbetriebsartdetektors 91. Wie in Fig. 5 gezeigt ist,
beinhaltet der Detektor 91 einen Inverter 911, der das
äußere Auffrischsignal empfängt, das dem Eingangsan
schluß 1 zugeführt wird. Zwischen dem Eingangsanschluß 1 und
dem Eingang des Inverters 911 ist ein Hochziehwiderstand RS
mit hohem Widerstandswert. Wenn bei einer Schaltung mit
dieser Bauweise das äußere Auffrischsignal auf den
"H"-Pegel gebracht wird oder wenn der entsprechende Stift
sich in einem "offenen" Zustand befindet, steigt der Eingang
des Inverters 911 auf den Versorgungsspannungspegel VCC
durch den Hochziehwiderstand RS, so daß der Ausgang ΦS des
Inverters 911 auf den "L"-Pegel fällt. Wenn das äußere Auf
frischsignal sich bei dem "L"-Pegel befindet, erzeugt
der Inverter 911 ausgangsseitig ein "H"-Pegel-Ausgangssignal
ΦS. Durch diese Anordnung kann ein internes Auffrischbe
fehlssignal ΦS, das die Selbstauffrischbetriebsweise be
zeichnet, in Reaktion auf das äußere Auffrischsignal er
zeugt werden. Wenn das Signal ΦS bei dem "H"-Pegel länger
als eine vorbestimmte Zeitdauer bleibt, wird die Selbstauf
frischbetriebsart erfaßt und das Signal ΦS steigt an.
Fig. 6 ist eine Darstellung der Bauweise des DRAM, wobei
anstatt des Vorsehens einer bestimmten Eingangsklemme oder
eines bestimmten Eingangsanschlusses für das Auffrischbe
fehlssteuersignal die Selbstauffrischbetriebsart unter
Verwenden des äußeren Reihenadreßabtastsignales und des
Spaltenadreßabtastsignales erfaßt wird, wobei diese
Signale in dem üblichen DRAM verwendet werden. Bei der in
Fig. 6 gezeigten Bauweise beinhaltet der Selbstauffrisch
betriebsartdetektor 91 ein Flip-Flop 921 mit einem Setzein
gang S, der das Signal über einen Eingangsanschluß 2
empfängt, und mit einem Rücksetzeingang R, der das Signal
über einen Eingangsanschluß 3 empfängt, einen Komparator
922, der ein Signal CbR von der Ausgangsstelle Q des
Flip-Flop 921 empfängt, und einen Zeitgeber 923, der in
Reaktion auf ein Aktivierungssignal von dem Komparator 922
startet und eine vorgegebene Zeit zählt. Der Zeitgeber 923
wird durch den Komparator 922 in Reaktion auf eine Ver
schiebung des Signals CbR in den aktiven Zustand gestartet.
In Reaktion auf die Zählinformation von dem Zeitgeber 923
hebt der Komparator 922 das innere Auffrischbefehlssignal ΦS
an, wenn das Signal CbR in dem "H"-Pegel, welches der
aktivierte Pegel ist, länger als eine vorbestimmte Zeitdauer
bleibt.
Die Wirkung des Selbstauffrischbetriebsartdetektors 91, die
in Fig. 6 gezeigt ist, wird nachfolgend unter Bezugnahme auf
das Signalformdiagramm von Fig. 7 erläutert.
Bei dieser Bauweise wird die Erfassung des Selbstauf
frischens durch Herabziehen des Signales auf "L" durch
geführt, während das Signal den "H"-Pegel hat. In dieser
"-vor-"-Auffrischbetriebsart wird das Flip-Flop 921
gesetzt und dessen Ausgangssignal CbR auf den "H"-Pegel
angehoben. In der Reaktion auf diese Verschiebung des
Signales CbR auf den "H"-Pegel wird der Zeitgeber 923 durch
den Komparator 922 gestartet und zählt eine vorgegebene
Zeitdauer T′. Der Komparator 922 erzeugt ausgangsseitig ein
"H"-Pegelsigal ΦS, wenn das Signal CbR ständig bei dem
"H"-Pegel bei Ablauf des Zeitgebers 923 (mit Verstreichen
der vorgegebenen Zeit) bleibt. Dieser "H"-Pegel des Signales
CbR hält an, wenn das Signal bei dem "L"-Pegel bleibt
und wenn während dieser Zeit "H"-Pegelsignal ΦS erzeugt
wird. Wenn der Pegel des Signales "H" wird, wird das
Flip-Flop 921 rückgesetzt. Der Pegel seines Ausgangssignales
CbR wird "L", was zum Ergebnis hat, daß das Signal ΦS von
dem Komparator 922 gleichfalls "L" wird. Die Auffrischbe
triebsweise ist hierdurch abgeschlossen.
Fig. 8 ist eine diagrammartige Darstellung der Bauweise des
Zeitgebers gemäß Fig. 4. Wie in Fig. 8 gezeigt ist, umfaßt
der Zeitgeber 93 einen Ringoszillator 93-1, der aktiviert
wird und in Reaktion auf ein Signal ΦT von der Auffrisch
steuerung 92 oszilliert, einen Pufferschaltung 93-2, die
eine Signalformung des Oszillatorsignales des Oszillators
93-1 durchführt, und eine Zählerschaltung 93-3, die das
Pulssignal von dem Puffer 93-2 zählt und bei jedem
vorbestimmten Zählwert ein Auffrischfreigabesignal ΦB er
zeugt.
Der Ringoszillator 93-1 umfaßt sechs serielle Stufen von
Invertern I1 bis I6 und ein NAND-Gate N1, das den Ausgang
von dem Inverter I6 an einem seiner Eingänge empfängt, und
das ein Treibersignal ΦT von der Auffrischsteuerung 92 an
seinem anderen Eingang empfängt. Der Ausgang des NAND-Gates
N1 wird dem Puffer 93-2 zugeführt und gleichzeitig zum
Eingang des Inverters I1 der ersten Stufe rückgeführt.
Der Puffer 93-2 umfaßt vier serielle Inverterstufen I7 bis
I10. Durch diesen Puffer 93-2 wird eine mangelhafte Signal
form des Oszillatorsignalausganges des Ringoszillators 93-1
korrigiert. Der Inverter I10 erzeugt ausgangsseitig ein
Oszillationssignal Φr. Der Inverter I11 invertiert dieses
Ausgangssignal des Inverters I10 und erzeugt ausgangsseitig
ein invertiertes Ausgangssignal . Diese komplementären
Oszillationssignale Φr und werden der Zählerschaltung
93-3 zugeführt. Die Zählerschaltung 93-3 hat vier Stufen von
Binärzählern BC1 bis BC4, die in Reihe geschaltet sind.
Jeder der Binärzähler BC1 bis BC4 teilt die Frequenz der den
Eingängen I, zugeführten Signale durch zwei und erzeugt
ausgangsseitig das Ergebnis. Die Operation einer jeden
Komponente wird nachfolgend erläutert.
Zunächst wird die Wirkung oder Arbeitsweise des Ringoszil
lators 93-1 nachfolgend unter Bezugsnahme auf Fig. 9A er
läutert, die ein Signalformdiagramm dieses Oszillators
zeigt. Wenn die Treibersignale ΦT von der Auffrischsteuerung
92 bei "L"-Pegel sind und keine Selbstauffrischbetriebsart
erfaßt ist, ist der Ausgang des NAND-Gates N1 auf einem
konstanten "H"-Pegel. In diesem Fall oszilliert der Ring
oszillator 93-1 nicht.
Wenn dann das Signal ΦS bie dem "H"-Pegel länger als eine
vorgegebene Zeitdauer T11 bleibt, wird die Selbstauffrisch
betriebsart erfaßt, woraufhin das Treibersignal ΦT auf den
"H"-Pegel ansteigt, wobei das NAND-Gate N1 als Inverter
arbeitet. Daher werden die Inverter I1 bis I6 und das
NAND-Gate N1 äquivalent zu einem 7-stufigen Inverter, so daß
der Ringoszillator 93-1 zu oszillieren beginnt. Dieses
Oszillationssignal von dem Ringoszillator 93-1 wird der
Pufferschaltung 93-2 zugeführt, in der das Signal geformt
wird. Die auf diese Weise geformten komplementären Oszil
lationssignale Φr, werden zur Zählerschaltung 93-3
zugeführt.
Die binären Zähler BC1 bis BC3 in der Zählerschaltung 93-3
führen die Zählbetriebsweise gemäß Fig. 9B durch. Daher
erzeugt der Binärzähler BC1 ausgangsseitig ein Ausgangs
signal O1, daß auf einen "H"-Pegel bei jedem zweiten
Schwingungssignal ΦR ansteigt. Daher hat der Ausgang des
Binärzählers BC1 ein Signal mit einem Tastverhältnis
von 50 (%) und einem Zyklus von zwei Mikro
sekunden, wenn der Zyklus des Signales Φr eine Mikrosekunde
ist. Ähnlich erzeugt der Binärzähler BC2 ein Ausgangssignal
O2 mit einem Tastverhältnis von 50 (%)
und einem Zyklus von 4 Mikrosekunden. Der Binärzähler BC3
erzeugt ein Ausgangssignal O3 mit einem Zyklus von Mikro
sekunden bei einem Tastverhältnis oder Lastverhältnis von
50 (%). Als Ergebnis erzeugt der Binärzähler BC4 ausgangs
seitig ein Auffrischfreigabesignal ΦR mit einem Tastver
hältnis von 50% und einem Zyklus von 16
Mikrosekunden. Wenn das Auffrischfreigabesignal ΦR den
"H"-Pegel beibehält, wird automatisch eine Auffrischoperation
ausgeführt.
Wenn dies nötig ist, kann ein Rücksetzsignal RESET in jedem
Binärzähler BC1 bis BC4 verwendet werden. Deren Zählwert
kann auf einen gewünschten Wert rückgesetzt werden.
Fig. 10 ist eine diagrammartige Darstellung eines
Ausführungsbeispieles der Steuerung für die Intermittierung
für die Betriebsweise gemäß Fig. 4. Wie in Fig. 10 gezeigt
ist, umfaßt die Steuerung für die intermittierende Betriebs
weise einen monostabilen Multivibrator 99-1, der in Reaktion
auf das Auffrischfreigabesignal ΦR von dem Zeitgeber 93 aus
gangsseitig einen Puls des Pulssignales ΦTS erzeugt, und
enthält ferner ein Flip-Flop 99-2, daß in Reaktion auf den
Puls des Pulssignales ΦTS von dem monostabilen Multivibrator
99-1, das Selbstauffrischbefehlsignals ΦS, von dem
Auffrischbetriebsartdetektors 91 und das invertierte Oszil
lationssignals von dem Zeitgeber 93 ausgangsseitig ein
Signal ΦC zum Steuern der Arbeitsweise des Substratvor
spannungsgenerators 100 erzeugt.
Der monostabile Multivibrator 99-1 beinhaltet eine Reihe von
drei Stufen von Invertern I20 bis I22, die das Auffrisch
freigabesignal ΦR empfangen, und ein NAND-Gate N10, das das
Ausgangssignal des Inverters I22 an einem seiner Eingänge
empfängt und das das Auffrischfreigabesignal ΦR an seinem
anderen Eingang empfängt. Die Inverter I20 bis I22 in
vertieren und verzögern das Auffrischfreigabesignal ΦR und
führen dieses zu einem der Eingänge des NAND-Gatters N10 zu.
Das SR-Flip-Flop 99-2 umfaßt ein NAND-Gatter N11 mit drei
Eingängen, das das Pulssignal ΦTS mit einem Puls empfängt,
und ferner das Selbstauffrischbetriebsarterfassungssignal ΦS
und den Ausgang des NAND-Gatters N12, welches nachfolgend
erläutert wird, empfängt, sowie ein NAND-Gatter N12 mit zwei
Eingängen, das den Ausgang des NAND-Gatters N11 an einem
seiner Eingänge und das invertierte Oszillationssignal
von dem Ringoszillator 93-1 und dem Puffer 93-2 in der
Zeitgeberschaltung 93 an dem anderen seiner Eingänge
empfängt. Das NAND-Gatter N11 erzeugt ausgangsseitig ein
Signal ΦC zum Steuern der Betriebsweise oder Wirkungsweise
des Substratvorspannungsgenerators 100. Der Betrieb der
Steuerung 99 für die intermittierende Betriebsweise wird
nachfolgend erläutert.
Die Wirkung in einem Zustand, der nicht der Selbstauffrisch
betriebsart entspricht, sowie die Selbstauffrischbetriebs
arterfassungssignale ΦS mit einem "L"-Pegel werden nach
folgend unter Bezugnahme auf Fig. 11A erläutert. In diesem
Zustand ist der Ausgang des NAND-Gatters N11 konstant bei
einem "H"-Pegel unabhängig vom Ausgang des NAND-Gatters N12
und unabhängig von dem Signal ΦTS. Wenn dieses Signal ΦC
somit einen "H"-Pegel hat, wird der Substratvorspannungs
generator 100 aktiviert, um ein Vorspannungspotential zu dem
Halbleitersubstrat zuzuführen.
Es sei nunmehr angenommen, daß der Pegel des Signals "L"
wird und daß das DRAM eine Selbstauffrischbetriebsweise nach
Verstreichen einer vorbestimmten Zeitdauer einnimmt. In
diesem Zustand wird in Reaktion auf eine Verschiebung des
Signales zu dem "L"-Pegel das Selbstauffrischbetriebs
arterfassungssignal ΦS auf den "H"-Pegel angehoben, wie dies
in Fig. 11B gezeigt ist. Vor Verstreichen der vorbestimmten
Zeitdauer und bei Beibehalten des "L"-Pegels durch das
Selbstauffrischfreigabesignal ΦR ist das Ausgangssignal ΦTS
des monostabilen Multivibrators 99-1 bei dem "H"-Pegel. Wenn
daher die vorbestimmte Zeitdauer verstrichen ist und das
Auffrischfreigabesignal ΦR auf "H" gestiegen ist, wird das
Signal ΦTS auf "L"-Pegel während einer vorbestimmten Zeit
dauer oder Zeitbreite (die durch die Verzögerungszeit in den
Invertern I10 bis I12 festgelegt ist) in Reaktion auf das
Ansteigen des Signales ΦR herabgezogen. Als Ergebnis steigt
der Ausgang des NAND-Gatters N11 auf den "H"-Pegel. Dieses
Ansteigen des Ausgangssignales ΦC des NAND-Gatters N11 ist
synchron mit dem Ansteigen des invertierten Signales ′,
wobei das Signal ΦC bei dem "H"-Pegel gehalten wird, während
das inverse Signal bei dem "H"-Pegl bleibt. Wenn daher das
inverse Signal nach unten zum "L"-Pegel geschoben wird,
steigen sämtliche Eingänge des NAND-Gatters N11 mit drei
Eingängen auf den "H"-Pegel, wobei dessen Ausgangssignal ΦC
auf "L"-Pegel rückgesetzt wird. Die Zeitdauer, während der
das obige Signal ΦC aktiv ist, liegt bei etwa 0,5 Mikrose
kunden, wenn die Zykluszeit des Oszillationssignales Φr vom
Zeitgeber eine Mikrosekunde beträgt.
Fig. 12 ist eine diagrammartige Darstellung eines speziellen
Ausführungsbeispieles des Substratvorspannungsgenerators
100, welcher in Fig. 4 gezeigt ist. Bei der in Fig. 12 ge
zeigten Bauweise beinhaltet der Substratvorspannungsge
nerator 100 einen Ladungspumpkondensator C, Spannungs-
Klammer-MOS-Transistoren Q1, Q2 und einen Ringoszillator
511, der ein Oszillationssignal ΦCP von vorbestimmter
Frequenz ausgangsseitig erzeugt. Die Operation des Ring
oszillators 511 wird durch das Steuersignal ΦC von der
Steuerung 99 für intermittierende Betriebsweise gesteuert.
Fig. 13 zeigt ein spezielles Ausführungsbeispiel des Ring
oszillators 511 gemäß Fig. 12.
Bezugnehmend auf Fig. 13 umfaßt der Ringoszillator 511
sieben serielle Inverterstufen I30 bis I36, ein NAND-Gatter
N30, das den Ausgang des Inverters I36 an einem seiner
Eingänge empfängt, und das Steuersignal ΦC an dem anderen
Eingang empfängt, und eine Reihe von zwei
Inverterstufen I37, I38, die den Ausgang eines NAND-Gatters
N30 empfangen. Das NAND-Gatter N 30 arbeitet als Inverter,
wenn das Steuersignal ΦC bei dem "H"-Pegel ist, und erzeugt
ein Ausgangssignal von "H"-Pegel, wenn das Steuersignal bei
dem "L"-Pegel ist, unabhängig vom Ausgangszustand des
Inverters I36. Wenn daher das Steuersignal ΦC sich bei dem
"H"-Pegel befindet, bilden die Inverter I30 bis I36 und das
NAND-Gatter N30 einen sieben-stufigen Ringoszillator. Das
NAND-Gatter N30 erzeugt ausgangsseitig ein
Oszillationssignal ΦCP, das die Ladungspumpwirkung des
Landungspumpkondensators C durch die Signalforminverter
I37, I38 bestimmt. Wenn die Ringoszillatorbauweise gemäß
Fig. 13 verglichen wird mit der konventionellen, bekannten
Bauweise gemäß Fig. 2, fallen folgende Unterschiede ins
Auge:
Bei dem bekannten Ringoszillator gemäß Fig. 2 schwingt der
Oszillator konstant unabhängig vom Betriebszustand des DRAM.
Im Gegensaz hierzu schwingt der Ringoszillator 511 gemäß
Fig. 10 nach der vorliegenden Erfindung nur dann, wenn das
Steuersignal ΦC sich bei den "H"-Pegel befindet, und
schwingt nicht, während sich das Steuersignal ΦC bei dem
"L"-Pegel befindet, so daß dessen Signalausgang bei "H"-Pegel
gehalten wird. Wie in Fig. 11B gezeigt ist, steigt dieses
Steuersignal ΦC an und wird bei dem aktivierten "H"-Pegel
lediglich für eine vorbestimmte Zeitdauer in Reaktion in das
Auffrischfreigabesignal ΦR, das ausgangsseitig von dem
Zeitgeber 93 erzeugt wird, gehalten.
Andererseits wird gemäß der obigen Beschreibung der Auf
frischadreßzähler 94 durch die Auffrischsteuerung 92 in
Reaktion auf das Auffrischfreigabesignal ΦR aktiviert und
die Wortleitung in der Adresse entsprechend dem Auffrisch
adreßsignal Q0 bis Q9 aus der Speichermatrix 97 ausgewählt,
so daß Daten in der Speicherzelle, die an die ausgewählte
Wortleitung angeschlossen sind, aufgefrischt werden.
Die Betriebszeitsignaldiagramme nach den Fig. 14A und 14B
beziehen sich auf den Stand der Technik und auf die vor
liegende Erfindung. Diese Diagramme zeigen den Unterschied
zwischen dem Stand der Technik und der Erfindung bezüglich
der zeitlichen Verhältnisse, nämlich bezüglich des Zeit
verhaltens der Aktivierung des Auffrischfreigabesignals ΦR,
des Zeitverhaltens der Auswahl einer Wortleitung und des
Zeitverhaltens des Ausgangssignales eines Oszillationssig
nales von dem Ringoszillator. Fig. 14A zeigt die Beziehung
des Auffrischfreigabesignales, der Auswahl einer Wortleitung
und des Ladungspumposzillationssignales ΦCP bei dem bekann
ten DRAM, während Fig. 14B eine ähnliche Beziehung bei einem
Ausführungsbeispiel der Erfindung zeigt.
Wie in Fig. 14A zu sehen ist, steigt das Auffrischfreigabe
signal ΦR auf den "H"-Pegel alle 16 Mikrosekunden an,
während die Wortleitungen sequentiell in Reaktion auf das
Auffrischadreßsignal von dem Auffrischadreßzähler 94 ausge
wählt werden und das Potential WL der ausgewählten Wort
leitungen auf "H" steigt. Wie in Fig. 14 auch zu sehen ist,
wird beispielsweise die (n)-te Wortleitung zu einem
Zeitpunkt t(n) aktiviert, während die (n+1)-te Wortleitung
zu einem Zeitpunkt t(n+1) aktiviert wird, der sich 16
Mikrosekunden nach dem Zeitpunkt t(n) befindet. Bei der
Bauweise der bekannten Substratvorspannungsgeneratorschal
tung oszilliert das Ausgangssignal ΦCP ihres Ringoszilla
tors 411 ständig unabhängig von der Auswahl der
Wortleitungen oder vom Zeitverhalten des Auffrischfreigabe
signales ΦR.
Dies steht im Gegensatz zu dem Substratvorspannungsgenerator
gemäß einem Ausführungsbeispiel der Erfindung, bei dem gemäß
Fig. 14B das Oszillationssignal ΦC von dessen Ringoszil
lator 511 lediglich während einer Zeitdauer von 0,5 Mikro
sekunden ab dem Anstieg des Auffrischfreigabesignal ΦR
schwingt, so daß die Substratvorspannung nur während dieser
Zeitdauer erzeugt wird. Bei dieser Anordnung ist es möglich,
wie man aus der Fig. 11B erkennt, den Substratvorspannungs
generator lediglich vor und nach der Zeitdauer zu betätigen,
während der die Wortleitungsauswahl und das Auffrischen aus
geführt werden (wobei diese Zeitdauer ungefähr 100 bis 200 ns
im typischen Fall beträgt).
Allgemein sinkt der Absolutwert der Substratvorspannung
aufgrund eines Leckstromes (Löcherstromes), der beispiels
weise zwischen dem source-Bereich eines MOS-Transistors und
einem Halbleitersubstrat stattfinden kann. Der Leckstrom in
das Halbleitersubstrat ist notwendigerweise konstant, hängt
jedoch von Schaltungsbetriebszuständen ab. Dieser Substrat
leckstrom ist vergleichsweise klein, wenn der Schaltzustand
der Transistoren fest oder ruhig ist, aber steigt an, wenn
eine Speicherschaltung betrieben wird und der Schaltzustand
von MOS-Transistoren sich ändert. Daher ändert sich die
Substratvorspannung hauptsächlich dann, wenn Wortleitungen
aktiviert werden und wenn eine Auffrischung eines Speichers
stattfindet. Daher ist es möglich, durch Treiben des Subs
tratvorspannungsgenerators lediglich während dieser
Zeitdauer derartige Änderungen in der Substratvorspannung
auszuschließen und die Leistungsaufnahme in der Substrat
vorspannungsgeneratorschaltung zu vermindern.
Bei dem vorherigen Ausführungsbeispiel wird der Substrat
vorspannungsgenerator 100 lediglich während der kürzest
möglichen Zeit aktiv geschaltet, d. h. während der Zeit,
während der tatsächlich eine Speicherauffrischung
stattfindet. Jedoch ist es für den alleinigen Zweck der
Reduktion der Leistungsaufnahme in der Selbstauffrischungs
betriebsart ausreichend, den Substratvorspannungsgenerator
während der Selbstauffrischungsbetriebsart intermittierend
zu betreiben. Die folgende Beschreibung bezieht sich auf
eine Bauweise, bei der der Substratvorspannungsgenerator
während einer Zeitdauer betätigt wird, die kürzer als ein
Auffrischzyklus ist, und die länger als die Aktivierungs
periode des Auffrischfreigabesignales (die Periode während
der das tatsächliche Auffrischen stattfindet) ist.
Fig. 15 zeigt ein spezielles Ausführungsbeispiel des Ring
oszillators im Substratvorspannungsgenerator 100. Anders als
bei der Struktur gemäß Fig. 13, wird ein NOR-Gatter N100 als
Ausgangsstufe verwendet. Daher enthält der Ringoszillator,
der allgemein bei dem Bezugszeichen 511′ gezeigt ist, eine
gerade Zahl von in Reihe geschalteten Invertern IR₁ bis
IR2n, und ein NOR-Gatter N100 mit zwei Eingängen, das den
Ausgang des Inverters IR2n und das Steuersignal IC empfängt.
Das NOR-Gatter N100 empfängt ausgangsseitig ein
Oszillationssignal ΦCP. Der Ausgang des NOR-Gatters NF100
wird zu dem Inverter IR₁ rückgekoppelt. Das NOR-Gatter N100
arbeitet als Inverter, wenn sich das Steuersignal ΦC bei
"L"-Pegel befindet, und erzeugt ausgangsseitig ein "L"-Pegel
signal, wenn das Steuersignal ΦC sich bei dem "H"-Pegel
befindet, unabhängig vom Ausgangssignal des Inverters IR2n.
Daher arbeitet der Ringoszillator nicht, wenn sich das
Steuersignal ΦC bei dem "L"-Pegel befindet. Aus diesem
Grunde versorgt der Substratvorspannungsgenerator 100 bei
Ausstattung mit dem Ringoszillator gemäß Fig. 15 das
Halbleitersubstrat mit der Substratvorspannung nur dann,
wenn das Steuersignal ΦC sich bei dem "H"-Pegel befindet.
Wie in Fig. 16 gezeigt ist, ist die Steuerschaltung für die
intermittierende Betriebsart allgemein mit dem Bezugszeichen
99′ bezeichnet und beinhaltet ein RS-Flip-Flop 321, einen
Inverter IC, der das Q-Ausgangssignal RS-Flip-Flop 312m
empfängt, sowie ein UND-Gatter AN100, das das Selbstauf
frischbefehlssignal ΦS empfängt und das das Ausgangssignal
des Inverters IC empfängt. Das UND-Gatter erzeugt
ausgangsseitig ein Steuersignal ΦC.
Das RS-Flip-Flop 312 hat einen Setzeingang S, der das Auf
frischfreigabesignal ΦR empfängt und einen Rücksetzeingang
R, der den Q-Ausgang durch eine gerade Anzahl von in Reihe
geschalteten Invertern Ic 1 bis Ic 2m empfängt. Diese Inverter
Ic 1 bis Ic 2m bilden eine Verzögerungsschaltung.
Fig. 17 zeigt die Betriebssignalform der in Fig. 16
gezeigten Steuerschaltung. Fig. 18 zeigt die Arbeitssignal
form des Substratvorspannungsgenerators 511′ bei diesem
Ausführungsbeispiel. Die Wirkungsweise des Substratvor
spannungsgenerators gemäß eines anderen Ausführungsbei
spieles der Erfindung wird nachfolgend unter Bezugnahme auf
die Fig. 15 bis 18 beschrieben.
Wenn das Selbstauffrischsignal IS auf den "H"-Pegel
ansteigt, um einen Befehl für die Selbstauffrischbetriebsart
zu geben, erzeugt der Zeitgeber 93 ausgangsseitig ein Puls
signal (Auffrischfreigabesignal) ΦR mit einer Zykluszeit TT.
Wenn das Auffrischfreigabesignal ΦR auf den "H"-Pegel
ansteigt, wird das Flip-Flop 321 gesetzt, so daß dessen
Q-Ausgang (der Knoten NF) den Pegel "H" annimmt. Das
Potential des Knoten NF wird zu einem der Eingänge eines
UND-Gatters AN100 durch den Inverter IC zugeführt, wodurch
das UND-Gatter AN100 gesperrt wird und dessen Ausgangssignal
ΦC den Pegel "L" annimmt. Nach dem Anstieg des Potential des
Knotens NF auf den "H"-Pegel und nach der Verzögerungszeit
TC, die durch die Inverter Ic 2m erzeugt wird, steigt das
Knotenpotential des Knotens NR auf den "H"-Pegel, wodurch
das Flip-Flop 321 rückgesetzt wird und das Potential des
Knotens NF zurückfällt auf das Potential "L". Als Ergebnis
hiervon wird das Ausgangssignal des Inverters Ic 1 "H". Da
das Auffrischbefehlssignal ΦF einen "H"-Pegel hat, wird das
Steuersignal ΦC von dem UND-Gatter AN100 "H" zu. Daher wird
als Steuersignal ΦC ein Pulssignal mit Zykluszeit TT und
einer Pulsbreite TC erhalten. Als Ergebnis schwingt der
Ringoszillator 511′ gemäß dem Steuersignal ΦC lediglich der
Zeitdauer IC und hört auf zu schwingen während der
anschließenden Zeitdauer (TT-TC). Der Ringoszillator 511′
wiederholt diese intermittierende Arbeitsweise während der
Selbstauffrischungsbetriebsart. Da keine Leistungsaufnahme
in den Substratvorspannungsgenerator 511′ während dieser
Unterdrückung der Schwingung auftritt, wird die
Gesamtleistungsaufnahme des DRAM abgesenkt.
Andererseits bleibt während des Normalbetriebes und der
Auffrischbetriebsart außerhalb der Auffrischbetriebsart das
Signal ΦS bei einem niedrigem Pegel. Daher ist das
Ausgangssignal ΦC unabhängig vom Pegel des Signales ΦR
ständig bei einem niedrigen Pegel, so daß der Ringoszillator
511′ ständig schwingt.
Obwohl bei dem obigen Ausführungsbeispiel die Schwingung des
Ringoszillators durch das Ausgangssignal ΦR der Selbst
auffrischzeitgeberschaltung intermittierend gemacht wird,
kann die Wirkung des Ringoszillators durch das
Ausgangssignal einer unabhängigen Zeitgeberschaltung
gesteuert werden.
Fig. 19 ist ein Blockdiagramm einer Substratvorspannungs
erzeugungsschaltung nach einem anderen Ausführungsbeispiel
der Erfindung. Die Vorspannungserzeugungsschaltung gemäß
Fig. 19 beinhaltet eine Hauptvorspannungserzeugungsschaltung
110 mit relativ hoher Vorspannungskapazität oder Vor
spannungsfähigkeit (Stromzuführfähigkeit) und eine Hilfs
vorspannungserzeugungsschaltung 120 mit vergleichsweise
niedriger Vorspannungsfähigkeit oder Vorspannungskapazität.
In der Konfiguration gemäß Fig. 19 wird ein
Schwingungssignal ΦCP zu jeder der Vorspannungserzeugungs
schaltung 110 und 120 in Reaktion auf das Substratpotential
erfassungssignal ΦD von einer Substratpotentialerfassungs
schaltung 610 unter der Steuerung einer schaltenden
Schaltung 600 zugeführt. Die Hauptvorspannungsschaltung 110
beinhaltet einen Ladungspumpkondensator CM zum Empfangen
eines Schwingungssignal ΦCPM für die schaltende Schaltung
600, und Klammer-MOS (Metalloxyd-Halbleiter)-Transistoren
Q1M und Q2M.
Die Hilfsvorspannungsschaltung 120 beinhaltet einen Ladungs
pumpkondensator CS zum Empfangen eines Schwingungssignales
ΦCPS von der schaltenden Schaltung 600 und Klammer-MOS-
Transistoren Q1S und Q2S.
Allgemein wird die Vorspannfähigkeit oder Vorspannkapazität
eines Vorspannungspotentialgenerators mit einer Ladungs
pumpoperation eines Kondensators durch die Menge der
injizierten Ladungen pro Punktzyklus und durch die Anzahl der
Operationen des Ladungspumpens pro Zeiteinheit bestimmt,
d. h. durch den Kapazitätswert des Ladungspumpkondensators
und durch die Schwingungsfrequenz eines Ringoszillators
sowie durch die Treibbarkeit (Stromzufuhrfähigkeit) der
Klammer-MOS-Transistoren. Daher wird die Hauptvorspann
schaltung 110 mit einer größeren Vorspannfähigkeit
ausgestattet als die Hilfsvorspannschaltung 120, indem der
Kondensator CM mit einem größeren Kapazitätswert gewählt
wird als der Kondensator CS und indem die Treiberfähigkeit
des MOS-Transistors Q2M (oder dessen Transistorgröße) größer
gewählt wird als diejenige des MOS-Transistors Q2S.
Nachfolgend wird die Wirkungsweise der Schaltung gemäß Fig. 19
kurz erläutert. Es sei ein Fall betrachtet, bei dem der
Ringoszillator 511 sich in seinem Schwingungszustand
befindet. Die Substratvorspannungserfassungsschaltung 610
erfaßt im Potentialpegel der Substratvorspannung VBB. Wenn
der erfaßte Pegel kleiner bezüglich seines Absolutwertes als
ein vorbestimmter Potentialpegel ist, wird die schaltende
Schaltung 600 hierauf ansprechend derart gesteuert, daß die
Hauptvorspannschaltung 110 aktiviert wird, so daß die
Substratvorspannung vor VBB schnell auf einen vorbestimmten
Pegel abgesenkt wird. Nachdem die Vorspannung VBB ein
vorbestimmtes Potential erreicht, wird die Hilfsvor
spannungsschaltung 120 unter der Steuerung der schaltenden
Schaltung 600 in Reaktion auf das Erfassungssignal ΦD von
der Substratvorspannungspotentialerfassungsschaltung 610
aktiviert. Wie oben beschrieben wurde, wird durch Anpassung
der Vorspannungsfähigkeit des Substratvorspannungsgenerators
an dem Potentialpegel der Substratvorspannung VBB bei der
Schwingungsoperation des Ringoszillators 511 die Leistungs
aufnahme in diesen stärker reduziert als bei einer Struktur,
die eine Substratvorspannungserzeugungsschaltung mit
lediglich einer Art von Vorspannungsfähigkeit hat, wie diese
in Fig. 12 gezeigt ist.
Fig. 20 zeigt eine spezielle Bauweise der Substratpotential
erfassungsschaltung gemäß Fig. 19.
Wie in Fig. 20 gezeigt ist, beinhaltet die Substratpoten
tialerfassungsschaltung 610 einen p-Kanal-MOS-Transistor Q3
und n-Kanal-MOS-Transistoren Q4 und Q5, die ein Reihe
zwischen einem Leistungsversorgungspotential Vcc und einem
Substratvorspannungspotential VBB geschaltet sind. Der MOS-
Transistor Q3 ist mit einem Leiteranschluß an das
Leistungszuführungspotential Vcc angeschlossen, während
dessen Gate mit Masse GND und während dessen anderer Leiter
am Schluß an einen Knoten N1 angeschlossen sind. Der MOS-
Transistor Q4 ist mit seinem Gate an Masse, mit einem
Leiteranschluß an den Knoten N1 und mit dem anderen
Leiteranschluß an einen Knoten N2 angeschlossen. Der MOS-
Transistor Q5 ist mit seinem Gate und mit einem Leiteran
schluß jeweils mit dem Knoten N2 verbunden, während der
andere Leiteranschluß mit dem Substratvorspannungspotential
VBB verbunden ist. Der Ausgangspotentialpegel am Knoten N1
wird als Substratpotentialerfassungssignal ΦD zu der
schaltenden Schaltung 600 durch eine signalformende
zweistufige Inverterschaltung I50, I51 zugeführt. Nach
folgend wird die Betriebsweise dieser Schaltung erläutert.
Da der MOS-Transistor Q3 mit seinem Gate an Masse GND an
geschlossen ist, ist er normalerweise ausgeschaltet. Es sei
nun ein Fall betrachtet, bei dem die Substratvorspannung VBB
einen kleinen Absolutwert hat und die Substratvorspannung
gering ist. Wenn die Substratvorspannung VBB null Volt
beträgt, entspricht der Potentialpegel am Knoten N2 im
wesentlichen der Schwellenspannung des Transistors Q5. Der
n-Kanal-MOS-Transistor Q4 ist mit seinem Gate an Masse GND
angeschlossen und hat ein Potential am Knoten N2, das größer
als null Volt ist, so daß der MOS-Transistor Q4 sich in
seinem ausgeschalteten Zustand befindet. Dann wird der
Knoten N2 auf einen hohen Pegel durch den MOS-Transistor Q3
geladen. In diesem Zustand ist das Substratpotentialer
fassungssignal ΦD bei einem hohen "H"-Pegel.
Es sei angenommen, daß die Substratvorspannung einen
größeren Absolutwert als der Wert von -(VT 5+VT4) annimmt,
wobei VT 4 und VT 5 die Schwellenspannungen der MOS-Transis
toren Q4 und Q5 bezeichnen. in diesem Fall wird der Po
tentialpegel am Knoten N2 einen größeren Absolutwert
annehmen als der Wert -VT 4. Als Ergebnis wird der MOS-Tran
sistor Q4 eingeschaltet, so daß die MOS-Transistoren Q4 und
Q5 beide leitfähig werden. In dem Fall, daß das Verhältnis
der Leitfähigkeiten der MOS-Transistoren Q3 und Q4 geeignet
gewählt ist, kann der Potentialpegel am Knoten N1 niedrig
"L" für den Inverter I50 gemacht werden. Wenn daher die
Substratvorspannung tief ist, befindet sich das
Erfassungssignal ΦD bei "L"-Pegel. Wenn die Substratvor
spannung VBB einen kleineren Absolutwert als der Wert von
-(VT 5+VT 4) aufgrund eines Leckstromes in das Substrat
(eines Löcherstromes, der durch die Schaltungsbetriebsweise
erzeugt wird) annimmt, wird der MOS-Transistor Q4
ausgeschaltet. Dementsprechend steigt das Potential an dem
Knoten N1 auf den "H"-Pegel, so daß das Steuersignal ΦD den
"H"-Pegel annimmt.
Es sei angemerkt, daß bei gleichzeitiger Einschaltung der
MOS-Transistoren Q4 und Q5 ein Strom von der Leistungs
versorgung Vcc zu dem Substrat fließt, um das Substrat
potential zu ändern, wodurch die Substratvorspannung einen
kleineren Absolutwert erhält. Um die Abweichung der Subs
tratvorspannung und des Stromflusses durch die Potential
erfassungsschaltung selbst zu vermindern und um den
"L"-Pegel am Knoten N1 ausreichend abzusenken, wird die
Leitfähigkeit MOS-Transistors Q3 so klein als möglich
gewählt. Mit anderen Worten muß der MOS-Transistor Q3 einen
so hoch gewählten Widerstandswert haben.
Fig. 21 ist ein Diagramm eines Ausführungsbeispiels einer
speziellen Bauweise der schaltenden Schaltung 600 gemäß Fig. 19.
Wie in Fig. 21 gezeigt ist, umfaßt die schaltende
Schaltung 600 ein UND-Gatter AD1 zum Empfangen eines
Schwingungssignals ΦCP von dem Ringoszillator 511 und ein
Erfassungssignal ΦD von der Substratpotentialerfassungs
schaltung 610 und ein NOR-Gatter NR1 zum Empfangen des
Schwingungssignals ΦCP und des Erfassungssignals ΦD. Ein
Ausgang des UND-Gatters AD1 wird als Schwingungssignal ΦCPM
zu der Vorspannungspotentialerfassungsschaltung 110 mit
großer Vorspannungsfähigkeit zugefährt. Ein Ausgang des
NOR-Gatters NR10 wird als Schwingungssignal ΦCPS zu einer
zweiten Vorspannungspotentialerzeugungsschaltung 120 mit
kleiner Vorspannungsfähigkeit zugeführt.
Fig. 22 ist eine Signalformdiagrammdarstellung der Betriebs
weise der schaltenden Schaltung 600 gemäß Fig. 21. Nach
folgend wird unter Bezugnahme auf die Fig. 19 bis 21 der
Betrieb der schaltenden Schaltung 600 erläutert. Wenn das
Erfassungssignal ΦD der Substratpotentialerfassungsschaltung
610 sich bei "H"-Pegel befindet, d. h. wenn das Potential des
Halbleitersubstrates nicht einen vorbestimmten Pegel
erreicht, ermöglicht das UND-Gatter AD1 ein Durchlassen des
Schwingungssignals ΦCP. Andererseits wird der Ausgang des
NOR-Gatters NR1 bei "L"-Pegel unabhängig vom Pegel des
Schwingungssignals ΦCP gehalten. Daher wird das Schwingungs
signal ΦCPM, wenn das Erfassungssignal ΦD bei einem
"H"-Pegel ist, zu dem Kondensator CM der ersten Substrat
vorspannungspotentialerzeugungsschaltung 110 mit großer
Vorspannungsfähigkeit zugeführt, wodurch das Potential des
Halbleitersubstrates schnell auf einen vorbestimmten Pegel
abgesenkt wird.
Wenn andererseits das Potential des Halbleitersubstrates den
vorbestimmten Pegel erreicht und das Erfassungssignal ΦD von
der Substratpotentialerfassungsschaltung 610 auf den
"L"-Pegel fällt, fällt das Ausgangssignal des UND-Gatters
AD1 auf den "L"-Pegel, während das NOR-Gatter N1 als
Inverter arbeitet. Daher wird das Schwingungssignal ΦCPM auf
dem "L"-Pegel festgehalten, wobei das Schwingungssignal ΦCPS
ein Schwingungssignal ist, das durch Umkehrung des
Schwingungssignals ΦCP von dem Ringoszillator 511 erhalten
wird. Als Ergebnis hiervon arbeitet die zweite Substratvor
spannungspotentialerzeugungsschaltung 120 mit kleinerer
Vorspannfähigkeit, so daß das Potential des Halbleitersub
strates auf einem vorbestimmmten Pegel durch die Ladungs
pumpfunktion des Kondensators Cs gehalten wird.
Fig. 23 ist ein Diagramm der Bauweise einer Substratvor
spannungspotentialerzeugungsschaltung gemäß einem anderen
Ausführungsbeispiel der Erfindung. Die Bauweise gemäß Fig. 23
umfaßt eine Steuerschaltung 700 zum abwechselnden
Betätigen der Vorspannungserzeugungsschaltungen 110 und 120.
Die Steuerschaltung 700 beinhaltet eine Bezugspotential
erzeugungsschaltung 720 zum Erzeugen eines Bezugspotentials
von vorbestimmten Pegel, eine Vergleichsschaltung 740 für
einen Vergleich mit dem Ausgangssignal einer Substratpoten
tialerfassungsschaltung 730 und eine schaltende Schaltung
710 zum Übertragen des Schwingungssignals ΦCP von dem Ring
oszillator 511 zu der Substratvorspannungspotentialerzeu
gungsschaltung 110 und der Substratvorspannungserzeugungs
schaltung 120 in Reaktion auf das Ausgangssignal der Ver
gleichsschaltung 740. Die Substratpotentialerfassungs
schaltung 730 hat eine hohe Eingangsimpedanz, durch die das
Substratpotential erfaßt wird. Eine derart hohe Eingangs
impedanz für die Substratpotentialerfassung hat folgenden
Vorteil. Wenn bei der Substratpotentialerfassungsschaltung
gemäß Fig. 20 beide MOS-Transistoren Q3, Q4 eingeschaltet
sind, findet ein Stromfluß von dem Versorgungspotential Vcc
zum Substrat statt. Auch dann, wenn die Leitfähigkeit des
Transistors Q3 so klein wie möglich gewählt wird, um einen
Stromfluß zu begrenzen, kann ein Leckstrom zum Substrat
nicht vollständig verhindert werden. Der Leckstrom, der zum
Substrat fließt, vermindert die Substratvorspannung in
absoluten Werten und bewirkt eine schwache Substratvor
spannung. Die schwache Substratvorspannung betätigt die
Substratvorspannungserzeugungsschaltung 110 mit großer
Stromzuführfähigkeit. Daher arbeitet die Hauptvorspann
schaltung 110 in Reaktion auf den Leckstrom durch die
Potentialerfassungsschaltung selbst. Dies wird zu dem
Problem, daß die Potentialerfassungsschaltung selbst eine
schwache Substratvorspannung herbeiführt, wodurch die Haupt
vorspannungsschaltung 110 unnötig arbeitet.
Wenn im Gegensatz hierzu bei der Struktur gemäß Fig. 23 das
Substratpotential durch einen Eingang mit hoher Impedanz er
faßt wird, so kann das Substratpotential genau erfaßt
werden, ohne daß dies einen negativen Einfluß auf das
Substratpotential hat. Das auf diese Weise erfaßte Substrat
potential wird mit einem intern erzeugten negativen Bezugs
potential verglichen. Die Vorspannungsschaltungen 110 und
120 arbeiten jeweils in Abhängigkeit von dem Vergleichs
ergebnis. Daher werden Vorspannungsschaltungen mit unter
schiedlichen Vorspannungsfähigkeiten wahlweise und in genau
geeigneter Weise in Abhängigkeit vom Substratpotential
betätigt, so daß eine verminderte Leistungsaufnahme bewerk
stelligt werden kann.
Fig. 24 ist ein Diagramm eines Ausführungsbeispiels einer
speziellen Bauweise der Auswahlsteuerschaltung 700 gemäß
Fig. 23. Wie in Fig. 24 gezeigt ist, umfaßt die Auswahl
steuerschaltung 700 eine Bezugspotentialerzeugungsschaltung
720 zum Erzeugen eines Bezugspotentials, das den vorbe
stimmten Pegel schneller annimmt, verglichen mit dem
Substratpotential nach Einschaltung der Leistungsversorgung;
einen p-Kanal-MOSFET Q1G zum Erfassen eines Ausgangs
potentials Vr der Bezugspotentialerzeugungsschaltung; einen
p-Kanal MOSFET Q2G zum Erfassen des Substratpotentiales VBB;
und MOSFETs Q7G, Q8G, Q11G und Q12G zum Erzeugen von
Signalen zum Ausschalten von einer der
Substratvorspannungspotentialerzeugungsschaltungen und zum
Aktivieren der anderen Substratvorspannungspotentialerzeu
gungsschaltung in Reaktion auf die Erfassungsausgangssignale
der MOSFETs Q1 und Q2G. Die Transistoren Q7G, Q8G,
Q11G und Q12G bilden einen CMOS-Flip-Flop-Differential-
Verstärker, der Signale entsprechend den Ausgangssignalen
der Erfassung durch die MOSFETs Q1G und Q2G an den
Ausgangsknoten P1 und P2 erzeugt. An den Ausgangsknoten
P1 und P2 liegen Schwingungssignale ΦCPS und ΦCPM an, die an
die erste Substratvorspannungspotentialerzeugungsschaltung
120 mit der kleineren Vorspannungsfähigkeit und an die
zweite Substratvorspannungspotentialerzeugungsschaltung 110
mit der größeren Vorspannungsfähigkeit jeweils angelegt
werden müssen.
Es sind p-Kanal-MOSFETs Q3G und Q4G zwischen den
Erfassungs-MOSFET 37944 00070 552 001000280000000200012000285913783300040 0002003924952 00004 37825s Q1G und Q2G und den Ausgangsknoten
P1 und P2 angeordnet. Die MOSFETs Q3G und Q4G arbeiten als
Abschneidetransistoren zum Verhindern eines Stromflußes von
dem Leistungsversorgungspotential Vcc zu den Ausgangsknoten
P1 und P2, wenn die Erfassungstransistoren Q1G und Q2G
eingeschaltet sind. Es sind p-Kanal-MOSFETs Q5G und Q6G
parallel zu den MOSFETs Q7G und Q8G geschaltet, um die
Ausgangsknoten P1 und P2 auf einem bestimmten Potentialpegel
vorzuladen. Das Schwingungssignal ΦCP wird von dem
Ringoszillator 511 an die Gates der MOSFETs Q5G und Q6G
angelegt. Wenn daher das Schwingungssignal ΦCP auf den
"L"-Pegel fällt, werden die MOSFETs Q5G und
Q6G eingeschaltet, um die Knoten P1 und P2 auf dem Pegel des
Leistungsversorgungspotentials V zu laden. Das
Schwingungssignal ΦCP′ wird an jeweils einen Leiteranschluß
(Sourcen) der n-Kanal-MOSFETs Q11G und Q12G durch den
Inverter Q2G angelegt, so daß der Flip-Flop-Differential-
Verstärker (d. h. die Schaltung, die durch die MOSFETs Q7G,
Q8G, Q11G und Q12G gebildet wird) aktiviert wird.
Ein inneres Steuersignal ΦCP′ wird an die Gates der MOSFETs
Q3G und Q4G angelegt, die als Abschneidetransistoren
arbeiten. Das innere Steuersignal ΦCP′ wird erzeugt, indem
das Schwingungssignal ΦCP von dem Ringoszillator 511 durch
die Inverter I1G und I2G durchgelassen wird.
Die Bezugspotentialerzeugungsschaltung 720 zum Erzeugen des
Bezugspotentials Vr hat die in Fig. 25 gezeigte Bauweise.
Wie in Fig. 25 gezeigt ist, umfaßt die Bezugspotentialer
zeugungsschaltung 720 einen Ladepumpenkondensator C1G,
p-Kanal-MOSFETs Q9G und Q10G, die mit der Ladepumpen
operation des Kondensators C1G zusammenarbeiten und das
Potential des Knotens B1 auf das vorbestimmte Potential
klammern, und eine parasitäre Kapazität C2G. Der p-Kanal-
MOSFET Q9G liegt zwischen dem Knoten B1 und dem Masse
potential und klammert das Potential des Knotens B1 auf
dessen Schwellenspannungspegel. Der p-Kanal-MOSFET Q10G
liegt zwischen dem Knoten B1 und einem Ausgangsknoten B2 und
klammert das Potential des Knotens B1 auf einen Wert, der
durch dessen Schwellenspannung bestimmt ist, sowie durch das
Bezugspotential Vr. Die p-Kanal-MOSFETs Q9G und Q10G sind
jeweils als Dioden verschaltet. Die Bezugspotentialer
zeugungsschaltung 720 ist in einem n-Typ-Wannenbereich 160
an der Oberfläche des p-Typ-Halbleitersubstrates 150 aus
gebildet, wie dies in Fig. 26 gezeigt ist, da dessen
Komponenten ein Kondensator und p-Kanal-MOSFETs sind. Die
parasitäre Kapazität C2G umfaßt eine Grenzschichtkapazität
zwischen dem p-Typ-Bereich 150 und dem n-Typ-Wannenbereich
160, und dergleichen.
Das Ausgangssignal Vr der Bezugspotentialerzeugungsschaltung
720 wird an einen p⁺-Typ-Dotierungsbereich 170 angelegt, der
in der n-Typ-Wanne 160 gebildet ist, um den p⁺-Dotierungs
bereich 170 auf einen vorbestimmten Pegel gemäß dem
Potential der Leistungsversorgung vorzuspannen. Das Bezugs
potential Vr hat eine negative Polarität in der gleichen Art
wie das Bezugsvorspannungspotential VBB, welches an das
Halbleitersubstrat 150 angelegt wird. Das Signal zum
Betätigen der Bezugspotentialerzeugungsschaltung 720 wird
durch einen Inverter I1G angelegt.
Fig. 27 ist ein Signaldiagramm des Betriebes der Substrat
vorspannungspotentialerzeugungsschaltung gemäß Fig. 24.
Unter Bezugnahme auf die Fig. 24 bis 27 wird die Funktions
weise der Substratvorspannungspotentialerzeugungsschaltung
gemäß des Ausführungsbeispiels der Erfindung nachfolgend
erläutert.
Obwohl dies nicht in direkter Beziehung steht zu der Selbst
auffrischbetriebsart, wird eine Übergangsarbeitsweise, die
unmittelbar dem Einschalten der Leistungsversorgung auf
tritt, aus Gründen des besseren Verständnisses der Betriebs
weise der Steuerschaltung 700 erläutert.
Im Anfangszustand eines derartigen Einschaltens der Lei
stungsversorgung sind sowohl das Bezugspotential Vr als auch
das Substratvorspannungspotential VBB beide auf Massepegel
mit null Volt. In der Reaktion auf das Einschalten der
Leistungsversorgung muß der Ringoszillator 511 gemäß Fig. 19
mit der Schwingung beginnen, um schnell das Substratpoten
tial auf ein vorbestimmtes Potential zu senken.
Diesbezüglich ist der Ringoszillator 511 derart aufgebaut,
daß er in einer normalen Betriebsart gemäß Fig. 10 arbeitet.
Eine derartige Struktur zum Betreiben des Ringoszillators
511 in der normalen Betriebsart wird durch eine Bauweise
realisiert, bei der das Signal ΦC bei einem "H"-Pegel
während des "L"-Pegels des Signales ΦS gehalten wird, um die
Substratvorspannungserzeugungsschaltung 100 zu aktivieren,
wie dies in Fig. 10 gezeigt ist.
In einem Anfangszustand des Einschaltens der Leistungs
versorgung eines Halbleiterspeichergeräts bei Beginn des
Schwingens des Ringoszillators 511 gemäß Fig. 10 in Reaktion
auf das Einschalten der Leistungsversorgung nimmt das
Bezugspotential Vr am Ausgang der Bezugspotentialerzeugungs
schaltung 720 schnell den vorbestimmten Pegel -VR ein.
Andererseits nimmt das Substratvorspannungspotential VBB,
das an dem Halbleitersubstrat 150 anliegt, langsam einen
vorbestimmten Vorspannungspegel an verglichen mit dem Abfall
des Bezugspotential Vr. Eine Zeitdifferenz in dem Absenken
des Bezugspotentials Vr und des Substratvorspannungspoten
tials VBB wird durch nachfolgende Gründe verursacht. Die
Bezugspotentialerzeugungsschaltung 720 ist in dem n-Typ-
Wannenbereich 160 ausgebildet. Um das Bezugspotential Vr zu
erzeugen, wird das Potential des p⁺-Typ-Dotierungsbereichs
170 mit kleinem Volumen, welcher in dem n-Typ-Wannenbereich
160 gebildet ist, abgesenkt. Daher kann das Bezugspotential
schnell das vorbestimmte Vorspannungspotential -VR annehmen.
Andererseits ist es zum Absenken des Potentials des Halb
leitersubstrates 150 auf das vorbestimmte Potential nötig,
das Potential des gesamten Halbleitersubstrats 150
abzusenken. Im Hinblick auf das Verhältnis der Kapazitäten
(in der Größenordnung eines mehrtausendfachen) des p⁺-Typ-
Dotierungsbereiches 170 und des Halbleitersubstrates 150 ist
eine relativ lange Zeit (in der Größenordnung von einigen
100 Mikrosekunden) benötigt, um das Potential des Halblei
tersubstrates 150 zu senken. Daher ist bei einem Anfangszu
stand, bei dem das Bezugspotential Vr größer als das
Substratvorspannungspotential VBB bezüglich des
Absolutwertes ist, die Impedanz des MOSFET Q1G kleiner als
diejenige des MOSFET Q2G. Wenn das Schwingungssignal ΦCP auf
den "L"-Pegel fällt, werden die Vorlade-MOSFETs Q5G und Q6G
eingeschaltet, und es werden die Ausgangsknoten P1 und P2
auf den "H"-Pegel vorgeladen, welcher der gleiche Pegel wie
derjenige des Leistungsversorgungspotentials Vcc ist. Zu
diesem Zeitpunkt liegt das Ausgangssignal ΦCP von dem
Inverter I1G bei "H"-Pegel. Daher arbeitet der
Flip-Flop-Differentialverstärker nicht, der durch die
MOSFETs Q7G, Q8G, Q11G, und Q12G gebildet wird. Wenn als
nächstes das Schwingungssignal ΦCP auf den "H"-Pegel
ansteigt, werden die Hochlade-Transistoren Q5G und Q6G
ausgeschaltet und die Vorladebetriebsweise derKnoten P1 und
P2 angehalten. Da zu diesem Zeitpunkt das Schwingungssignal
ΦCP zu den Abschneide-MOSFETs Q3G und Q4G durch die Inverter
I1G und I2G übertragen wird, wird das Signal ΦCP′ mit einer
Verzögerung zu dem Schwingungssignal ΦCP entsprechend der
Verzögerungszeit der beiden Stufen der Inverter I1G und I2G
übertragen. Daher werden die MOSFETs Q3G und Q4G mit einer
Verzögerungszeit eingeschaltet, die der Verzögerungszeit des
Ausschaltens der Vorlade-Transistor-MOSFETs Q5G und Q6G
entspricht. Wenn das Ausgangssignal ΦCP des Inverters I1G
auf den "L"-Pegel in den obenbeschriebenen Zustand fällt,
sind die Abschneide-MOSFETs Q3G und Q4G immer noch in ihrem
eingeschalteten Zustand, so daß dem gemäß einer Potential
differenz zwischen den Knoten P1 und P2 erzeugt wird. Daher
arbeitet der durch die MOSFETs Q7G, Q8G, Q11G und Q12G
gebildete Flip-Flop-Differentialverstärker zur Änderung des
Potentialpegels des Ausgangsknotens P1 in den "H"-Pegel und
des Ausgangs-Pegels des Ausgangsknotens P2 in den
"L"-Pegel. Wenn dann das Schwingungssignal ΦCP auf den
"L"-Pegel fällt, werden die Ausgangsknoten P1 und P2 auf den
vorbestimmten Leistungsversorgungspotentialpegel in der
bereits beschriebenen Art vorgeladen. Diese Arbeitsweise
wird wiederholt und, wenn das Ausgangspotential Vr größer
als das Substratvorspannungspotential VBB in Absolutwerten
ist, steigt das Ausgangssignal ΦCPS von dem Ausgangsknoten
P1 auf den "H"-Pegel in Reaktion auf das Schwingungssignal
ΦCP an. Das Ausgangssignal ΦCPM des Ausgangsknotens P2 wird
ein Schwingungssignal entsprechend des Schwingungssignales
ΦCP. Daher arbeitet die Substratvorspannungspotentialer
zeugungsschaltung 120 gemäß Fig. 19 nicht, während die
Substratvorspannungspotentialerzeugungsschaltung 110 mit der
größeren Vorspannfähigkeit arbeitet, wodurch das Potential
des Halbleitersubstrates 150 schnell auf einen vorbestimmten
Potentialpegel gesenkt wird.
Bei dem in Fig. 27 gezeigten Signalformdiagramm sind die
Signale ΦCP und ΦCP′ als Signale der gleichen Phase aus
Gründen der Einfachheit der Darstellung gezeigt. Jedoch
ändert sich in der Praxis das Signal ΦCP′ mit einer Ver
zögerung gegenüber dem Signal ΦCP entsprechend der Ver
zögerungszeit durch der Inverter I1G und I2G.
Bei der oben beschriebenen Betriebsweise wurde erläutert,
daß der Ringoszillator 511 unmittelbar nach dem Einschalten
der Leistungsversorgung arbeitet. Wenn das Bezugspotential
Vr der Bezugspotentialerzeugungsschaltung 720 einen größeren
Absolutwert hat als das Substratvorspannungspotential VBB,
d. h. wenn die Substratvorspannung schwach ist, gilt die oben
beschriebene Beschreibung, wobei jedoch der Ringoszillator
511 (511′) in Reaktion auf das Steuersignal ΦC in der
Selbstauffrischbetriebsart aktiviert wird. Das bedeutet, daß
der Ringoszillator 511 eine Schwingungsbetriebsweise in der
Selbstauffrischbetriebsart ausführt und daß das Substratvor
spannungspotential schnell auf einen vorbestimmten Pegel in
Reaktion auf das Erfassungssignal von der Substratpotential
erfassungsschaltung 730 gesenkt werden kann, so daß eine
stabilere Zuführung der Substratvorspannung erzielt werden
kann.
Wenn das Potential des Halbleitersubstrates 150 größer wird
als das Bezugspotential Vr bezüglich absoluter Werte, wird
das Signal ΦCPS ein Schwingungssignal entsprechend dem
Schwingungssignal ΦCP, und das Signal ΦCPM wird auf
"H"-Pegel festgelegt, was im Gegensatz zu der obigen Be
triebsweise steht. Wenn als Ergebnis hiervon das Vorspan
nungspotential des Halbleitersubstrates größer wird als das
vorbestimmte Bezugspotential -VR (=Vr) bezüglich absoluter
Werte, arbeitet die erste Substratvorspannungspotentialer
zeugungsschaltung 120 mit der kleineren Vorspannungsfähig
keit. Bei der oben beschriebenen Bauweise können nicht nur
nach einem ausreichenden Ansteigen des Leistungsversorgungs
potentiales, sondern auch unmittelbaren Einschalten des
Leistungsversorgungspotentials beide Substratvorspannungs
potentialerzeugungsschaltungen in Abhängigkeit von ihrer
Vorspannfähigkeit gemäß dem Potential des Halbleitersub
strates betätigt werden, so daß die Leistungsaufnahme ver
mindert werden kann.
Ferne ist bei der oben beschriebenen Bauweise die
Gate-Elektrode des MOSFET Q2G mit dem Halbleitersubstrat
verbunden, um das Potential VBB des Halbleitersubstrates zu
erfassen. Demgemäß erfaßt die Substratpotentialerfassungs
schaltung das Substratpotential durch den Eingang mit hoher
Eingangsimpedanz. Daher übt die Substratpotentialerfassungs
schaltung keinen negativen Effekt auf das Potential des
Halbleitersubstrates aus, wie beispielsweise in Form eines
Leckstromes in das Substrat, wobei lediglich eine der
Substratvorspannungspotentialerzeugungsschaltung in Reaktion
auf das Potential des Halbleitersubstrates richtig betätigt
werden kann.
Fig. 28 ist ein Diagramm einer anderen Bauweise eines
Ausführungsbeispiels der Auswahlsteuerschaltung gemäß Fig. 24.
In Fig. 28 sind diejenigen Schaltungsteile, die den
Schaltungsteilen der Schaltung gemäß Fig. 24 entsprechend
mit gleichen Bezugszeichen bezeichnet.
Bei der in Fig. 28 gezeigten Schaltung wird das Steuersignal
ΦCP′ zum Steuern der Betriebsweise der Abschalt-MOSFETs
Q3G und Q4G durch ein Flip-Flop 750 anstelle des in Fig. 24
gezeigten Inverters I2G erzeugt. Das Flip-Flop 750 empfängt
ein Signal ΦCP′ von dem Inverter I1G sowie Signale
ΦCPS′′ und ΦCPM′′ von einer Pufferschaltung 760. Die
Pufferschaltung 760 erzeugt ausgangsseitig nicht nur die
Betriebssteuersignale ΦCPM′′ und ΦCPS′′ für das Flip-Flop
750, sondern gleichfalls die Betriebssteuersignale ΦCPM und
ΦCPS für die Substratvorspannungspotentialserzeugungsschal
tungen 110 und 120 in Reaktion auf die Signale ΦCPM′ und
ΦCPS′ von der Vergleichserfassungsschaltung 700′.
Die Vergleichserfassungsschaltung 700′ hat die gleiche
Bauweise wie die Vergleichserfassungsschaltung 700 gemäß
Fig. 23 und vergleicht das Bezugspotential Vr von der
Bezugspotentialerfassungsschaltung 720 und das Substrat
potential VBB sowie die Ausgangssignale ΦCPM′ und ΦCPS′
gemäß dem Vergleichsergebnis.
Ein konkretes Ausführungsbeispiel des Flip-Flop 750 ist in
Fig. 29 gezeigt. Wie in Fig. 29 zu sehen ist, beinhaltet das
Flip-Flop 750 zwei NOR-Gatter N70 und N71. Das NOR-Gatter
N70 empfängt das Signal ΦCP von dem Inverter I2G sowie das
Ausgangssignal des NOR-Gatters N71. Das NOR-Gatter N71
empfängt die beiden Steuersignale ΦCPM′′ und ΦCPS′′ von der
Pufferschaltung 760 sowie das Ausgangssignal von dem
NOR-Gatter N70. Das NOR-Gatter erzeugt ausgangsseitig
das Signal ΦCP′ zum Steuern des Betriebes der MOSFETs Q3G
und Q4G für das Stromabschneiden. In dem Flip-Flop 750 wird
das Ausgangssignal ΦCP′ auf den "L"-Pegel zurückgesetzt, wenn
das Signal ΦCP sich bei dem "H"-Pegel befindet.
Fig. 30 ist eine Diagrammdarstelung der speziellen Bauweise
eines Ausführungsbeispiels der Pufferschaltung 760 gemäß
Fig. 28. Wie in Fig. 30 zu sehen ist, umfaßt die Puffer
schaltung 760 einen Weg für die Ausgabe des Signales ΦCPM
zum Steuern des Betriebes der Substratvorspannungspotential
erzeugungsschaltung 110 mit der größeren Vorspannfähigkeit
und einem Weg zum Ausgeben eines Signals ΦCPS zum Steuern
des Betriebes der Substratvorspannungspotentialerzeugungs
schaltung 120 mit der kleineren Vorspannfähigkeit. Der Weg
zum Ausgeben des Signals ΦCPM umfaßt zwei Inverterstufen
I80, I81, die kaskadenartig zum Empfangen des Signales ΦCPM′
von dem Ausgangsknoten P2 der Vergleichserfassungsschaltung
700′ geschaltet sind. Der Inverter I80 erzeugt
ausgangsseitig das Signal ΦCPM′′ zum Steuern des Betriebes
des Flip-Flop 750. Der Inverter I81 erzeugt ausgangsseitig
das Signal ΦCPM zum Steuern des Betriebes der Substratvor
spannungspotentialerzeugungsschaltung 110.
Der Weg zum Ausgeben des Signales ΦCPS beinhaltet zwei
Inverterstufen I82 und I83, die kaskadenartig geschaltet
sind zum Empfangen des Signal ΦCPS′ von dem Ausgangsknoten
P1 der Vergleichserfassungsschaltung 700′. Der Inverter
I82 erzeugt ausgangsseitig das Signal ΦCPS′′ zum Steuern des
Betriebes des Flip-Flop 750. Der Inverter I83 erzeugt
ausgangsseitig das Signal ΦCPS zum Steuern des Betriebes der
Substratvorspannungspotentialerzeugungsschaltung 120.
Nachfolgend wird unter Bezugnahme auf die Fig. 28 und 30 der
Betrieb der Vorspannungspotentialerzeugungsschaltung gemäß
einem weiteren Ausführungsbeispiel der Erfindung erläutert.
Zunächst sei der Fall angenommen, bei dem das Ausgangssignal
ΦCP des Inverter I1G sich bei "H"-Pegel befindet, während
der Ringoszillator 511 eine Schwingungsbetriebsweise aus
führt. In diesem Fall befindet sich das Flip-Flop 750 in dem
rückgesetzten Zustand. Da insbesondere das Signal mit
"H"-Pegel einem Eingang des NOR-Gatters N70 zugeführt wird,
wird ein Signal mit "L"-Pegel ausgangsseitig von dem
NOR-Gatter N70 unabhängig von dem Signalen ΦCPM′′ und ΦCPS′′
erzeugt. In Reaktion hierauf sind die Abschneide-MOSFETs Q3G
und Q4G beide in dem eingeschalteten Zustand. Die
Ausgangsknoten P1 und P2 sind auf den "H"-Pegel vorgeladen.
Wenn dann das Ausgangssignal ΦCP von dem Inverter I1G sich
auf dem "L"-Pegel ändert, wird der Flip-Flop-
Differentialverstärker mit CMOS-Struktur, der durch die
MOSFETs Q7G, Q8G, Q11G und Q1G gebildet wird, aktiviert, um
einen Vergleich zwischen dem Bezugspotential Vr der
Bezugspotentialerzeugungsschaltung 720 und dem
Substratvorspannungspotential VBB durchzuführen. Da die
Ausgangsknoten P1 und P2 auf den "H"-Pegel durch die MOSFETs
Q5G und Q6G aufgeladen sind, bevor der Differential
verstärker aktiviert wird, steigen beide Signale ΦCPM′ und
ΦCPS′ der Ausgangsknoten P1 und P2 auf den "H"-Pegel an.
Demgemäß werden die Ausgangssignale ΦCPM′′
und ΦCPS′′ der Pufferschaltung 760 beide auf den "L"-Pegel
abgesenkt. Daher wird das Flip-Flop 750 in dem anfänglichen
Aktivierungszustand des Flip-Flop-Differentialverstärkers
der CMOS-Struktur (nämlich in einem Zustand, in dem eine
Potentialdifferenz zwischen dem Bezugspotential Vr und dem
Substratvorspannungspotential VBB nicht angehoben ist) in
einem rückgesetzten Zustand gehalten, und das Ausgangssignal
ΦCP′ bei einem "L"-Pegel gehalten. Selbst wenn der
Flip-Flop-Differentialverstärker mit CMOS-Struktur aktiviert
wird, bleiben beide Abschneide-MOSFETs Q3G und Q4G in dem
eingeschalteten Zustand.
Wenn als nächstes die Potentialpegel der Knoten P1 und P2
auf den "H"-Pegel und den "L"-Pegel festgelegt werden gemäß
dem Ergebnis des Vergleiches zwischend dem Bezugspotential Vr
und dem Substratvorspannungspotential VBB als Ergebnis des
Betriebes des Differentialverstärkers, steigen beide
Ausgangssignale ΦCPM′′ und ΦCPS′′ der Pufferschaltung 760
auf den "H"-Pegel. Als Ergebnis hiervon wird das Flip-Flop
750 gesetzt und das Ausgangssignal ΦCP′ steigt den
"H"-Pegel. Genauer gesagt fällt der Ausgang des NOR-Gatters
N71 auf den "L"-Pegel, wenn ein Eingang des NOR-Gatters N71
einen "H"-Pegel annimmt. Als Ergebnis hiervon fallen beide
Eingänge des NOR-Gatters N70 auf den "L-Pegel, so daß das
Ausgangssignal ΦCP′ auf den "H"-Pegel steigt. In Reaktion
auf das Signal ΦCP′ mit "H"-Pegel werden beide
Abschneide-MOSFETs Q3G und Q4G ausgeschaltet. Hierdurch wird
der Weg, den der durchfließende Strom von dem Versor
gungspotential Vcc zu den Ausgangsknoten P1 und P2 über die
Erfassungs-MOSFETs Q1G und Q2G fließt, unterbrochen.
Andererseits werden die Potentialpegel der Ausgangsknoten P1
und P2 als Steuersignale ΦCPM und ΦCPS von der
Pufferschaltung 760 ausgegeben. Diese Signale werden zu
einer ersten und zweiten Substratvorspannungspotentialerzeu
gungsschaltung 110 und 120 übertragen.
Wenn das Schwingungssignal ΦCP erneut auf den "L"-Pegel
fällt und das Ausgangssignal ΦCP des Inverters I1G auf den
"H"-Pegel steigt, wird das Flip-Flop 750 zurückgesetzt und
die Ausgangsknoten P1 und P2 werden den "H"-Pegel als
Leistungsversorgungspotentialpegel vorgeladen. Durch
Wiederholen dieser Operation wird jeweils eine der Substrat
vorspannungspotentialerzeugungsschaltungen in Abhängigkeit
der Differenz zwischen dem Substratpotential und dem Bezugs
potential aktiviert.
In dem Fall der in Fig. 24 gezeigten Bauweise sei
angenommen, daß die MOSFETs Q3G und Q4G ausgeschaltet werden
könnten, bevor die Differenz zwischen dem Bezugspotential Vr
und dem Substratvorspannungspotential VBB erfaßt ist,
abhängig von der Erfassungsempfindlichkeit des
Differentialverstärkers vom CMOS-Flip-Flop-Typ, der durch
die MOSFETs Q7G, Q8G, Q11G und Q12G gebildet wird, falls das
Bezugspotential Vr von der Bezugspotentialerzeu
gungsschaltung 720 sehr nahe dem Wert Substratvorspannungs
potentiales VBB kommt. Dies rührt daher, daß die
Abschneide-MOSFETs Q3G und Q4G mit einem vorbestimmten
Zeitverhalten unabhängig von der Erfassung des Betriebes des
Differentialverstärkers ausgeschaltet werden d. h. die
Ausgangspegel der Ausgangsknoten P1 und P2, da die Betriebs
weise der Abschneide-MOSFETs Q3G und Q4G einfach durch die
Verzögerungszeit der Inverter I1G und
I2G gesteuert wird. Wenn daher die Abschneide-MOSFETs
Q3G und Q4G abgeschaltet werden, bevor die Differenz
zwischen dem Substratpotential VBB und dem Bezugspotential
Vr erfaßt ist, sind die Potentialpegel der Ausgangsknoten
P1 und P2 jeweils Mittenpegel, so daß es vorkommen kann, daß
ein durchdringender Stromfluß ständig von dem Leistungs
versorgungspotential Vcc zu dem Massepotential durch den
CMOS-Flip-Flop-Differentialverstärker während der Zeitdauer
des "H"-Pegels des Schwingungssignales ΦCP fließt. Da
allerdings das Flip-Flop 750 anstelle des Inverters für die
Verzögerung gemäß Fig. 28 verwendet wird, wird der CMOS-
Flip-Flop-Differentialverstärker aktiviert, und die
Abschneide-MOSFETs Q3G und Q4G können abgeschaltet werden,
nachdem die Potentialpegel an den Ausgangsknoten P1 und P2
auf einen Pegel festgesetzt werden, der durch
Differentialverstärkung der Differenz zwischen dem Bezugs
potential Vr und Substratvorspannungspotential VBB erhalten
wird. Demgemäß kann die Zeit minimiert werden, in der die
Potentialpegel der Ausgangsknoten P1 und P2 den mittleren
Pegel annehmen. Daher kann die Zeitdauer des Durchdringungs
stromflußes durch den CMOS-Flip-Flop-Differentialverstärker
sehr kurz geschaltet werden, was es möglich macht, die
Stromaufnahme zu vermindern und die Differenz zwischen dem
Bezugspotential Vr und dem Substratvorspannungspotential VBB
sicher zu erfassen.
Fig. 31 ist eine diagrammartige Darstellung einer weiteren
Bauweise eines Ausführungsbeispiels einer Bezugspotential
erzeugungsschaltung. Wie in Fig. 31 gezeigt ist, umfaßt die
Bezugspotentialerzeugungsschaltung 720 folgende Bauteile:
Einen Ladungspumpkondensator C1G zum Empfangen eines Schwingungssignals ΦCP; einem p-Kanal-MOSFET Q10G zum Klammern des Potentials des Knotens B5 auf einen Wert entsprechend der Differenz der zwischen dem Bezugspotential Vr und der Schwellenspannung Vt des MOSFET Q10G; einen p-Kanal-MOSFET Q9G zum Klammern des Potentials des Knotens B5 auf einen Masse-Potentialpegel; einen Kondensator C3G und einen p-Kanal-MOSFET Q11G zum Steuern der Klammeroperation des MOSFET Q9G; und eine parasitäre Kapazität Q2G, die zwischen einem Leitfähigkeitsbereich (Dotierungsbereich) des MOSFET Q10G und dem Halbleitersubstrat (im Beispielsfall der n-Typ-Wannenbereich) gebildet wird. Das Gate des MOSFET Q9G ist mit dem Ladungspumpkondensator C3G verbunden, der das Schwingungssignal ΦCP empfängt.
Einen Ladungspumpkondensator C1G zum Empfangen eines Schwingungssignals ΦCP; einem p-Kanal-MOSFET Q10G zum Klammern des Potentials des Knotens B5 auf einen Wert entsprechend der Differenz der zwischen dem Bezugspotential Vr und der Schwellenspannung Vt des MOSFET Q10G; einen p-Kanal-MOSFET Q9G zum Klammern des Potentials des Knotens B5 auf einen Masse-Potentialpegel; einen Kondensator C3G und einen p-Kanal-MOSFET Q11G zum Steuern der Klammeroperation des MOSFET Q9G; und eine parasitäre Kapazität Q2G, die zwischen einem Leitfähigkeitsbereich (Dotierungsbereich) des MOSFET Q10G und dem Halbleitersubstrat (im Beispielsfall der n-Typ-Wannenbereich) gebildet wird. Das Gate des MOSFET Q9G ist mit dem Ladungspumpkondensator C3G verbunden, der das Schwingungssignal ΦCP empfängt.
Der als die Diode verschaltete p-Kanal-MOSFET Q11G liegt
zwischen einem Verbindungsknoten des Kondensators C3G und
des Gate des MOSFET Q9G, nämlich zwischen dem Knoten B6 und
dem Massepotential.
Bei der Bauweise der in Fig. 25 gezeigten Bezugspotentialer
zeugungsschaltung ist das erzeugte Bezugspotential Vr bei
dem Pegel -(Vcc-Vt(9G) - Vt(10G)), wobei Vt (9G) und Vt
(10G) Absolutwerte der Schwellenspannungen der MOSFETs Q9G
und Q10G sind. Daher kann das bei der Schaltung gemäß Fig. 25
erhaltene Potential durch das Bezugspotential Vr nicht
kleiner als der oben genannte Wert gemacht werden, und kann
in Absolutwerten nicht größer als dieser Wert gemacht
werden. Jedoch kann bei der Schaltung gemäß Fig. 31 der Wert
des Bezugspotentials Vr auf ein niedrigeres Potential
gesetzt werden. Nachfolgend wird die Betriebsweise der
Bezugspotentialerzeugungsschaltung gemäß Fig. 31 kurz
erläutert. Wenn das Schwingungssignal ΦCP sich bei dem
"H"-Pegel befindet, beginnt das Potential des Knotens B6,
auf den "L"-Pegel aufgrund der kapazitiven Kopplung des
Kondensators C3G zu steigen. Jedoch ist aufgrund der
Funktion des MOSFET Q11G das Potential des Knotens B6 auf
einen Pegel nahe des Massepotentialpegels Vt (11G)
geklammert. Wenn daher das Betriebssignal ΦCP auf den
"L"-Pegel fällt und das komplementäre Schwingungssignal ΦCP
auf den "H"-Pegel steigt, beginnt das Potential des Knotens
B5, auf den "H"-Pegel zu steigen, während das Potential des
Knotens B6 auf ein negatives Potential abgesenkt wird. Wenn
zu diesem Zeitpunkt die Kapazität des Kondensators C3G und
die Schwellenspannung des MOSFET Q11G eingestellt sind, um
freizugeben, daß das Potential des Knotens B6 niedriger ist
als die Schwellenspannung Vt(9G) des MOSFET Q9G, ist der
MOSFET Q9G vollständig durchgeschaltet oder leitfähig und
der Potentialpegel des Knotens B5 ist an den Massepoten
tialpegel geklammert. Wenn daher das komplementäre
Schwingungssignal ΦCP als nächstes "L"-Pegel fällt, wird das
Potential des Knotens B5′ - (Vr-Vt(10G)). Im Falle der Ab
senkung des Potential des Knotens B5 fällt das komplementäre
Signal ΦCP auf den "L"-Pegel. Jedoch steigt in diesem Fall
das Schwingungssignal ΦCP auf den "H"-Pegel zu der gleichen
Zeit und damit unabhängig von der Klammeroperation des
MOSFET Q11G, und der Potentialpegel wird höher als der
Schwellenspannungspegel des MOSFET Q9G, wodurch der MOSFET
Q9G ausgeschaltet wird. Daher ist der erzielbare Poten
tialpegel des Knotens -(Vr-Vt(10G)). Wenn das Schwingungs
signal ΦCP ständig angelegt wird, kann das erzielbare
Potential des Bezugspotentiales Vr auf -(Vcc-Vt(10G)) ab
gesenkt werden. Es sei angenommen, daß die Schwellenspannungen
der MOSFETs Q9G und Q10G -1,5 Volt sind und daß das
Betriebsleistungsversorgungspotential Vcc 5 Volt beträgt.
Dann ist das erzielbare Potential des Bezugspotentials
-2 Volt im Falle der Bauweise der Bezugspotentialerzeu
gungsschaltung gemäß Fig. 25, während das erzielbare Poten
tial des Bezugspotentiales auf -3,5 Volt im Falle der
Bezugspotentialerzeugungsschaltung gemäß Fig. 31 eingestellt
werden kann.
Wenn die Bezugspotentialerzeugungsschaltung gemäß Fig. 31 an
die Substratvorspannungspotentialerzeugungsschaltung
angelegt wird, kann die in Fig. 32 gezeigte Bauweise der
Substratvorspannungspotentialerzeugungsschaltung erhalten
werden. Wie in Fig. 32 gezeigt ist, hat die Substratvor
spannungspotentialerzeugungsschaltung 110 mit der höheren
Vorspannfähigkeit zwei Inverterstufen IM 1 und IM 2, die
kaskadenartig verschaltet sind, um das Schwingungssignal
ΦCPM zu empfangen, einen Ladungspumpkondensator CM, der an
einen Ausgang des Inverters IM 2 angeschlossen ist, einen
Ladungspumpkondensator CMP, der an einen Ausgang des
Inverters IM 1 angeschlossen ist, und p-Kanal-MOSFETs, Q1M,
Q2M und Q3M, zum Erzeugen des Substratpotentiales. Die
MOSFETs Q1M, Q2M und Q3M haben die gleiche Funktion und die
gleiche Bauweise, wie die MOSFETs Q9G, Q10G und Q11G gemäß
Fig. 31.
Die Substratvorspannungspotentialerzeugungsschaltung 120 mit
der kleineren Vorspannfähigkeit hat zwei Inverterstufen IS 1
und IS 2, die kaskadenartig, um das Schwingungssignal ΦCPS zu
empfangen, einen Kondensator CSP zum Ausführen der Ladungs
pumpoperation gemäß einem Ausgangssignales eines Inverters
IS 1, einen Kondensator CS zum Ausführen der Ladungspumpope
ration gemäß einem Ausgangssignal eines Inverters IS 2, und
p-Kanal-MOSFETs Q1S, Q2S und Q3S zum Erzeugen eines vorbe
stimmten Vorspannungspotentialpegels gemäß der Ladungspump
operation der Kondensatoren CS und CSP. Die MOSFETs Q1S, Q2S
und Q3S haben die Funktion und die gleiche Bauweise
wie die MOSFETs Q9G, Q10G und Q11G gemäß Fig. 31. Daher ist
es im Falle der Bauweise der Substratvorspannungs
potentialerzeugungsschaltung gemäß Fig. 32 möglich, das
Substratvorspannungspotential VBB auf -(Vcc-Vt) in der
gleichen Art wie im Falle der Bezugspotentialerzeugungs
schaltung gemäß Fig. 31 einzustellen. In diesem Falle ist
die Schwellenspannung Vt ein Absolutwert der Schwellen
spannung der p-Kanal-MOSFETs Q2M und Q2S. Daher wird es
unter Verwenden dieser Struktur möglich, das Halbleitersub
strat tiefer vorzuspannen und die parasitäre Kapazität des
Halbleiterspeichergerätes zu reduzieren. Daher kann das
Halbleiterspeichergerät mit einer höheren Zuverlässigkeit
bei hoher Geschwindigkeit betrieben werden.
Bei dem oben beschriebenen Ausführungsbeispiel der Leit
fähigkeitstyp des MOSFET, welcher in der Substratvorspan
nungspotentialerzeugungsschaltung enthalten ist, entgegen
gesetzt zu dem oben genannten ist, können die gleichen
Effekte erhalten werden.
Ferner können zusätzlich, wie dies in Fig. 2 gezeigt ist,
eine selektive Aktivierung der Substratvorspannungspoten
tialerzeugungsschaltungen unter Verwenden des NOR-Gates
ausgeführt werden. Es kann allerdings auch ein NAND-Gate
anstelle dessen Anwendung finden. In ähnlicher Weise können
trotz der Bauweise unter Verwenden von NOR-Gates in dem
Flip-Flop 750 gemäß Fig. 28 andere Gate-Strukturen, wie
beispielsweise NAND-Gates, anstelle dessen verwendet werden.
Obwohl die Bauweise der Substratvorspannungspotentialerzeu
gungsschaltungen für das Halbleiterspeichergerät bei vorher
gehenden Ausführungsbeispielen beschrieben wurde, kann eine
integrierte Halbleiterschaltung verwendet werden, bei der
ein vorbestimmtes Vorspannpotential allgemein an ein Halb
leitersubstrat angelegt wird.
Ferner kann das Halbleitersubstrat eine Halbleiterschicht
oder ein Wannenbereich mit einer Oberfläche sein, in der
Schaltungselemente ausgebildet sind, soweit hieran ein
vorbestimmtes Vorspannungspotential angelegt werden kann.
Bezüglich der Auffrischintervalle und der Anzahl der Auf
frischzyklen in der Selbstauffrischbetriebsart wurde in der
vorliegenden Beschreibung der Standardwert verwendet (z. B.
8 ms/512 Zyklen für 1 M bit DRAM, 16 ms/1024 Zyklen ür 4 M
bit DRAM und 32 ms/1024 Zyklen für 16 M bit DRAM). Jedoch
kann die Leistungsaufnahme in der Auffrischbetriebsart
weiter vermindert werden, indem diese Parameter auf größere
Werte innerhalb der Grenzen gesetzt werden, die nicht die
Daten in den Speicherzellen beinträchtigen (beispielsweise
32 ms/2048 Zyklen oder 256 ms/4096 Zyklen für 4 M bit DRAM).
Eine derartige Verlängerung des Auffrischintervalles und
eine Verminderung der Anzahl der Auffrischzyklen kann
realisiert werden, indemm der Maximalzählwert des Auffrisch
adreßzählers 94 erhöht wird oder indem der Zeitgeber 93
eingestellt wird, um ein Auffrischfreigabesignal mit einer
längeren Schwingungsperiodendauer zu erzeugen.
Obwohl bei dem beschriebenen Ausführungsbeispiel ein
Zeitgeber 923 zur Erzeugung des Auffrischbefehlssignales (in
dem Falle der " vor "-Auffrischbetriebsart, vgl. Fig. 6)
zusätzlich zu dem Zeitgeber 93 zum Erzeugen des
Auffrischfreigabesignales verwendet wird, können der Zeit
geber 923 und der Zeitgeber 93 als gemeinsamer Zeitgeber
unter Verwenden eines Binärzählers und eines Ringoszillators
integriert sein.
Soweit die Anzahl der Stufen des Ringoszillators zum
Erzeugen eines Signales einer gewünschten
Schwingungsfrequenz betroffen ist, kann diese ebenfalls auf
einen gewünschten Wert eingestellt werden, um eine
gewünschte Schwingungsfrequenz sicherzustellen.
Das gleiche gilt für die Anzahl der Stufen der Inverter für
die Signalformung des Oszillatorausgangssignales, die unter
bestimmten Umständen auch fortgelassen werden können.
Die Anzahl der Stufen der Binärzähler 93-3 (Fig. 8), die in
dem Zeitgeber 93 für die Erzeugung des Auffrischfreigabe
signales verwendet werden, kann ebenso entsprechend dem
gewünschten Anwendungszweck variiert werden.
Fig. 8 bis 10 zeigen eine Schaltung, bei das Steuersignal ΦC
für die intermittierende Betriebsweise der Substratvorspan
nungsschaltung von den Schwingungssignalen Φr und ΦR in dem
Zeitgeber 93 erzeugt werden. Jedoch kann die Schaltung bei
spielsweise derart angeordnet werden, daß das Steuersignal
ΦC unter Verwenden des komplementären Ausgangssignales O1
von der ersten Stufe des Binärzählers innerhalb des
Zeitgebers und dem wirklichen Ausgangssignal ΦR von der
letzten Stufe des komplimentären Ausganges O2 der zweiten
Stufe und dem Ausgangssignal ΦR von der letzten Stufe
erzeugt wird. Bei einer derartigen Anordnung kann die Puls
breite des Steuersignals ΦC gemäß Fig. 11 zwei- oder viermal
so breit gewählt werden. Daher kann die Pulsbreite des
Steuersignals ΦC auf einem geeigneten Wert entsprechend der
Leistungsaufnahme und der Vorspannfähigkeit des Substratvor
spanngenerators in dem Schreib-Lese-Speicher eingestellt
werden.
Daher kann erfindungsgemäß der Substratvorspannungsgenerator
intermittierend in der Selbstauffrischbetriebsweise
betrieben werden, um einen unnötigen Leistungsverbrauch zu
vermeiden, wodurch ein dynamischer Schreib-Lese-Speicher mit
niedriger Leistungsaufnahme erzeugt wird.
Die unnötige Leistungsaufnahme kann ferner herabgesenkt
werden und ein DRAM mit noch weiter abgesenkter Leistungs
aufnahme in der Selbstauffrischbetriebsart durch eine
Bauweise realisiert werden, bei der der Substratvorspann
generator ledigleich während der Zeitdauer betätigt wird,
während der das RAM in jedem Auffrischzyklus arbeitet.
Ferner vermindert die wahlweise Betätigung der beiden
Substratvorspanngeneratoren mit unterschiedlichen
Kapazitäten die Leistungsaufnahme in einer noch wirksameren
Weise.
Ferner können die Substratvorspannungsgeneratoren durch
Steuern der selektiven Betätigung der beiden unterschied
lichen Substratvorspanngeneratoren unter Verwenden des
Ausgangssignales einer Schaltung, die das Substratpotential
durch einen Einang mit hoher Impedanz erfaßt, mit größerer
Präzision und Selektivität betrieben werden, wodurch ein
weiterer Beitrag zur Verminderung der Leistungsaufnahme
geleistet wird.
Claims (24)
1. Dynamischer Schreib-Lese-Speicher, der auf einem
Halbleitersubstrat (150) ausgebildet ist und eine
Selbstauffrischfunktion hat, durch die in diesem
gespeicherte Speicherzellendaten automatisch als Reaktion
auf ein äußeres Auffrischbefehlssignal (; , ) aufgefrischt
werden, mit
einer Einrichtung (91) zum Erzeugen eines inneren Auffrischbefehlssignales (ΦS) als Reaktion auf das äußere Auffrischbefehlssignal (; , );
einer mit dem inneren Auffrischbefehlssignal beaufschlagten Datenauffrischeinrichtung (94, 95, 96, 98) zum Auffrischen der Speicherzellendaten;
einer mit der Datenauffrischeinrichtung (94, 95, 96, 98) verbundenen Einrichtung (92, 93) zum Erzeugen eines Freigabesignales (ΦR) zum Freigeben der Datenauffrischeinrichtung (94, 95, 96, 98) als Reaktion auf das innere Auffrischbefehlssignal (ΦS), wobei das Freigabesignal (ΦR) zyklisch in einem vorbestimmten Intervall während der Zeitdauer erzeugt wird, in der das innere Auffrischbe fehlssignal (ΦS) in seinem aktivierten Zustand bleibt; und
einer Vorspanneinrichtung (100) zum Vorspannen des Halbleitersub strates (150) mit einem vorbestimmten Potential (VBB);
gekennzeichnet durch eine mit der Einrichtung (92, 93) zum Erzeugen eines Freigabesignales (ΦR) und der Vorspanneinrichtung (100) verbundenen Steuereinrichtung (99, 99′) zum Aktivieren der Vor spanneinrichtung (100) während einer Zeitdauer, die kürzer ist als das vorbestimmte Intervall des Freigabesignales (ΦR), als Reaktion auf das innere Auffrischbefehlssignal (ΦS) und den Aktivierungszustand des Freigabesignales (ΦR).
einer Einrichtung (91) zum Erzeugen eines inneren Auffrischbefehlssignales (ΦS) als Reaktion auf das äußere Auffrischbefehlssignal (; , );
einer mit dem inneren Auffrischbefehlssignal beaufschlagten Datenauffrischeinrichtung (94, 95, 96, 98) zum Auffrischen der Speicherzellendaten;
einer mit der Datenauffrischeinrichtung (94, 95, 96, 98) verbundenen Einrichtung (92, 93) zum Erzeugen eines Freigabesignales (ΦR) zum Freigeben der Datenauffrischeinrichtung (94, 95, 96, 98) als Reaktion auf das innere Auffrischbefehlssignal (ΦS), wobei das Freigabesignal (ΦR) zyklisch in einem vorbestimmten Intervall während der Zeitdauer erzeugt wird, in der das innere Auffrischbe fehlssignal (ΦS) in seinem aktivierten Zustand bleibt; und
einer Vorspanneinrichtung (100) zum Vorspannen des Halbleitersub strates (150) mit einem vorbestimmten Potential (VBB);
gekennzeichnet durch eine mit der Einrichtung (92, 93) zum Erzeugen eines Freigabesignales (ΦR) und der Vorspanneinrichtung (100) verbundenen Steuereinrichtung (99, 99′) zum Aktivieren der Vor spanneinrichtung (100) während einer Zeitdauer, die kürzer ist als das vorbestimmte Intervall des Freigabesignales (ΦR), als Reaktion auf das innere Auffrischbefehlssignal (ΦS) und den Aktivierungszustand des Freigabesignales (ΦR).
2. Speicher nach Anspruch 1, dadurch gekennzeichnet,
daß die Steuereinrichtung eine Aktivierungseinrichtung (99′) zum Aktivieren der
Vorspanneinrichtung (100) für eine Zeitdauer (TC), die länger als
die Zeitdauer des aktivierten Zustandes des Freigabesignales
(ΦR) ist, aufweist (Fig. 17).
3. Speicher nach Anspruch 2, dadurch gekennzeichnet,
daß die Aktivierungseinrichtung (99′),
die Vorspanneinrichtung (100) über eine Zeit
dauer aktiviert, in die die Zeitdauer des aktivierten Zu
standes des Freigabesignales (ΦR) fällt.
4. Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet,
daß die Steuereinrichtung folgende Merkmale aufweist:
eine Einrichtung (321, IC, AN100) zum Erzeugen eines ersten Vorspannungsaktivierungssignales (ΦC) zum Aktivieren der Vorspanneinrichtung (100) und zum Anlegen desselben (ΦC) an die Vorspanneinrichtung (100) als Reaktion auf das innere Auffrischbefehlssignal (ΦS) und das Freigabesignal (ΦR); und
eine Einrichtung (Ic1-Ic2m) zum Deaktivieren der Vor spanneinrichtung-Aktivierungssignal-Erzeugungseinrich tung (321, Ic, AN100) nach Verstreichen einer vorbestimmten Zeitdauer (Tc) nach Anlegen des Freigabesignales (ΦR) als Reaktion auf das Freigabesignal (ΦR).
eine Einrichtung (321, IC, AN100) zum Erzeugen eines ersten Vorspannungsaktivierungssignales (ΦC) zum Aktivieren der Vorspanneinrichtung (100) und zum Anlegen desselben (ΦC) an die Vorspanneinrichtung (100) als Reaktion auf das innere Auffrischbefehlssignal (ΦS) und das Freigabesignal (ΦR); und
eine Einrichtung (Ic1-Ic2m) zum Deaktivieren der Vor spanneinrichtung-Aktivierungssignal-Erzeugungseinrich tung (321, Ic, AN100) nach Verstreichen einer vorbestimmten Zeitdauer (Tc) nach Anlegen des Freigabesignales (ΦR) als Reaktion auf das Freigabesignal (ΦR).
5. Speicher nach Anspruch 1, dadurch
gekennzeichnet,
daß die Steuereinrichtung eine Aktivierungseinrichtung (99) zum
Aktivieren der Vorspanneinrichtung (100) während einer Zeitdauer,
die kürzer als die Zeitdauer ist, während der das
Freigabesignal (ΦR) in seinem aktivierten
Zustand bleibt, aufweist (Fig. 14B).
6. Speicher nach Anspruch 5, dadurch gekennzeichnet,
daß die Aktivierungseinrichtung (99),
die Vorspanneinrichtung (100) während einer Zeit
dauer aktiviert, die in die Zeitdauer fällt,
während der das Freigabesignal (ΦR) sich in seinem
aktiven Zustand befindet.
7. Speicher nach Anspruch 5 oder 6, dadurch gekennzeichnet,
daß die Einrichtung (92, 93) zum Erzeugen eines Freigabesignales (RR) folgende
Merkmale aufweist:
eine Einrichtung (93-1, 93-2) zum Erzeugen eines Puls signales (Φr, ) in einem vorbestimmten Zyklus als Reaktion auf das innere Auffrischbefehlssignal (Φs); und
eine Einrichtung (93-3) zum Zählen des Pulssignales (Φr, ) und zum ausgangsseitigen Erzeugen des ersten Vorspannungseinrich tungsaktivierungssignales (ΦC), wenn der Zählwert einen vor bestimmten Wert erreicht; und
daß die Aktivierungseinrichtung (99) folgende Merkmale aufweist:
eine Einrichtung (99-1) zum Erzeugen eines voreingestellten Signales als Reaktion auf das Freigabesignal (ΦR); und
eine Einrichtung (99-2) zum Erzeugen des ersten Vorspannungs einrichtungsaktivierungssignales (ΦC) über eine Zeitdauer, die von dem Pulssignal (Φr, ) als Reaktion auf das voreingestellte Signal definiert wird, wenn das innere Auffrischbefehls signal (ΦS) sich in seinem aktiven Zustand befindet, und zum Erzeugen des ersten Vorspanneinrichtungsaktivierungssignales (ΦC) in einem ständig aktiven Zustand, während sich das innere Auffrischbefehlssignal (ΦS) in seinem inaktiven Zustand befindet.
eine Einrichtung (93-1, 93-2) zum Erzeugen eines Puls signales (Φr, ) in einem vorbestimmten Zyklus als Reaktion auf das innere Auffrischbefehlssignal (Φs); und
eine Einrichtung (93-3) zum Zählen des Pulssignales (Φr, ) und zum ausgangsseitigen Erzeugen des ersten Vorspannungseinrich tungsaktivierungssignales (ΦC), wenn der Zählwert einen vor bestimmten Wert erreicht; und
daß die Aktivierungseinrichtung (99) folgende Merkmale aufweist:
eine Einrichtung (99-1) zum Erzeugen eines voreingestellten Signales als Reaktion auf das Freigabesignal (ΦR); und
eine Einrichtung (99-2) zum Erzeugen des ersten Vorspannungs einrichtungsaktivierungssignales (ΦC) über eine Zeitdauer, die von dem Pulssignal (Φr, ) als Reaktion auf das voreingestellte Signal definiert wird, wenn das innere Auffrischbefehls signal (ΦS) sich in seinem aktiven Zustand befindet, und zum Erzeugen des ersten Vorspanneinrichtungsaktivierungssignales (ΦC) in einem ständig aktiven Zustand, während sich das innere Auffrischbefehlssignal (ΦS) in seinem inaktiven Zustand befindet.
8. Speicher nach einem derr Ansprüche 1 bis 7, dadurch ge
kennzeichnet, daß die Vorspanneinrichtung (100) folgende Merk
male aufweist:
eine Einrichtung (511) zum Erzeugen eines zweiten Vorspannungs aktivierungssignales (Φcp) als Reaktion auf das erste Vorspannakti vierungssignal (ΦC);
eine erste und eine zweite Potentialerzeugungseinrich tung (110, 120) mit unterschiedlichen Stromzuführfähig keiten, deren Ausgänge mit dem Halbleitersubstrat (150) ver bunden sind;
eine Substratpotentialerfassungseinrichtung (610; 730), die mit dem Halbleitersub strat (150) verbunden ist, um ein Potential (VBB) des Halbleitersub strates (150) durch deren Eingang zu erfassen;
eine Auswahlaktivierungseinrichtung (600; 710, 720, 740), die auf ein Aus gangssignal (ΦD) der Substratpotentialerfassungs einrichtung (610; 730) und auf das zweite Vorspannungsaktivierungssignal (Φcp) an spricht, um entweder die erste (110) oder die zweite (120), nicht jedoch beide Potentialerzeugungseinrichtungen (110, 120) zu aktivieren.
eine Einrichtung (511) zum Erzeugen eines zweiten Vorspannungs aktivierungssignales (Φcp) als Reaktion auf das erste Vorspannakti vierungssignal (ΦC);
eine erste und eine zweite Potentialerzeugungseinrich tung (110, 120) mit unterschiedlichen Stromzuführfähig keiten, deren Ausgänge mit dem Halbleitersubstrat (150) ver bunden sind;
eine Substratpotentialerfassungseinrichtung (610; 730), die mit dem Halbleitersub strat (150) verbunden ist, um ein Potential (VBB) des Halbleitersub strates (150) durch deren Eingang zu erfassen;
eine Auswahlaktivierungseinrichtung (600; 710, 720, 740), die auf ein Aus gangssignal (ΦD) der Substratpotentialerfassungs einrichtung (610; 730) und auf das zweite Vorspannungsaktivierungssignal (Φcp) an spricht, um entweder die erste (110) oder die zweite (120), nicht jedoch beide Potentialerzeugungseinrichtungen (110, 120) zu aktivieren.
9. Speicher nach Anspruch 8, dadurch gekennzeichnet,
daß die Auswahlaktivierungseinrichtung (600; 710, 720, 740) folgende Merkmale
aufweist:
eine Bezugspotentialerfassungseinrichtung (720) zum Erzeugen eines Bezugspoten tials (Vr);
eine Vergleichseinrichtung (740) zum Vergleichen des Ausgangssig nals (ΦD), der Substratpotentialerfassungseinrichtung (610; 730) und des Ausgangssignals (Vr) der Bezugspotentialerfassungseinrich tung (720);
eine Einrichtung (710), die auf ein Ausgangssignal der Vergleichseinrichtung (740) anspricht, um das zweite Vorspannungsaktivie rungssignal (Φcp) entweder zur ersten oder zur zweiten Poten tialerzeugungseinrichtung (110; 120) zu übertragen, um dadurch entweder die erste oder die zweite Potentialerzeugungs einrichtung (110, 120) zu aktivieren.
eine Bezugspotentialerfassungseinrichtung (720) zum Erzeugen eines Bezugspoten tials (Vr);
eine Vergleichseinrichtung (740) zum Vergleichen des Ausgangssig nals (ΦD), der Substratpotentialerfassungseinrichtung (610; 730) und des Ausgangssignals (Vr) der Bezugspotentialerfassungseinrich tung (720);
eine Einrichtung (710), die auf ein Ausgangssignal der Vergleichseinrichtung (740) anspricht, um das zweite Vorspannungsaktivie rungssignal (Φcp) entweder zur ersten oder zur zweiten Poten tialerzeugungseinrichtung (110; 120) zu übertragen, um dadurch entweder die erste oder die zweite Potentialerzeugungs einrichtung (110, 120) zu aktivieren.
10. Speicher nach Anspruch 9, dadurch gekennzeichnet,
daß die Substratpotentialerfassungseinrichtung (730) einen
Eingang mit hoher Impedanz hat, der mit dem Substrat (150)
gekoppelt ist, und eine Einrichtung (Q2G) aufweist, um
das Substratpotential (VBB) durch diesen Eingang zu erfassen.
11. Speicher nach einem der Ansprüche 8 bis 10, dadurch gekenn
zeichnet,
daß die Auswahlaktivierungseinrichtung (600; 710, 720,
740) eine Einrichtung (Q5G, Q6G, Q7G, Q8G, Q11G, Q12G)
zum Übertragen des zweiten Vorspannungsaktivierungssignales (Φcp) zu der
Potentialerzeugungseinrichtung (110) mit der größeren
Stromzuführungsfähigkeit von der ersten und zweiten
Potentialerzeugungseinrichtung (110, 120), wenn der Ausgang der
Vergleichseinrichtung (740) anzeigt, daß ein Absolutwert
des Potentials (VBG) des Substrates (150) kleiner als ein
Absolutwert (|Vr|) des Bezugspotentiales (Vr) ist, aufweist.
12. Speicher nach Anspruch 10 oder 11, dadurch gekennzeich
net,
daß das zweite Vorspannungsaktivierungssignal (Φcp) ein Pulsfolgesignal ist,
daß die Substratpotentialerfassungeinrichtung (730) einen ersten Feldeffekttransistor (Q2G) mit isoliertem Gate aufweist, dessen Gate-Elektrode mit dem Halbleitersub strat (150) verbunden ist, und
daß die Vergleichseinrichtung (740) folgende Merkmale auf weist:
einen ersten Knoten (P2), der mit der ersten Potential erzeugungseinrichtung (110) verbunden ist,
einen zweiten Knoten (P1), der mit der zweiten Poten tialerzeugungseinrichtung (120) verbunden ist,
einen zweiten Feldeffekttransistor (Q1G) mit isoliertem Gate, dessen Gate-Elektrode das Ausgangssignal (Vr) der Bezugspotentialerzeugungseinrichtung (720) empfängt,
eine Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G), die mit dem ersten und zweiten Knoten (P1, P2) verbunden ist, um differentiell die Potentiale auf dem ersten und zweiten Knoten (P1, P2) zu verstärken,
eine Einrichtung (I1G) zum Aktivieren der Differential verstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) als Reaktion auf das zweite Vorspannungsaktivierungssignal (Φcp, und
eine Verbindungs/Unterbrechungs-Steuereinrichtung (Q3G, Q4G, I2G; Q3G, Q4G, 750) zum Steuern der Verbindung/Trennung des ersten und zweiten Knotens (P1, P2) mit oder von dem ersten und zweiten Feldeffekttransistor (Q2G, Q1G) mit isoliertem Gate als Reaktion auf das zweite Vorspannungsaktivierungssignal (Φcp), wobei die Steuereinrichtung den ersten und zweiten Knoten (P1, P2) von dem ersten und zweiten Feldeffekttransistor (Q2G, Q1G) mit isoliertem Gate trennt, wenn die Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) aktiviert ist, und den ersten und zweiten Knoten (P1, P2) mit dem ersten und zweiten Feldeffekttransistor (Q2G, Q1G) mit isoliertem Gate verbindet, wenn die Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) nicht aktiviert ist.
daß das zweite Vorspannungsaktivierungssignal (Φcp) ein Pulsfolgesignal ist,
daß die Substratpotentialerfassungeinrichtung (730) einen ersten Feldeffekttransistor (Q2G) mit isoliertem Gate aufweist, dessen Gate-Elektrode mit dem Halbleitersub strat (150) verbunden ist, und
daß die Vergleichseinrichtung (740) folgende Merkmale auf weist:
einen ersten Knoten (P2), der mit der ersten Potential erzeugungseinrichtung (110) verbunden ist,
einen zweiten Knoten (P1), der mit der zweiten Poten tialerzeugungseinrichtung (120) verbunden ist,
einen zweiten Feldeffekttransistor (Q1G) mit isoliertem Gate, dessen Gate-Elektrode das Ausgangssignal (Vr) der Bezugspotentialerzeugungseinrichtung (720) empfängt,
eine Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G), die mit dem ersten und zweiten Knoten (P1, P2) verbunden ist, um differentiell die Potentiale auf dem ersten und zweiten Knoten (P1, P2) zu verstärken,
eine Einrichtung (I1G) zum Aktivieren der Differential verstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) als Reaktion auf das zweite Vorspannungsaktivierungssignal (Φcp, und
eine Verbindungs/Unterbrechungs-Steuereinrichtung (Q3G, Q4G, I2G; Q3G, Q4G, 750) zum Steuern der Verbindung/Trennung des ersten und zweiten Knotens (P1, P2) mit oder von dem ersten und zweiten Feldeffekttransistor (Q2G, Q1G) mit isoliertem Gate als Reaktion auf das zweite Vorspannungsaktivierungssignal (Φcp), wobei die Steuereinrichtung den ersten und zweiten Knoten (P1, P2) von dem ersten und zweiten Feldeffekttransistor (Q2G, Q1G) mit isoliertem Gate trennt, wenn die Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) aktiviert ist, und den ersten und zweiten Knoten (P1, P2) mit dem ersten und zweiten Feldeffekttransistor (Q2G, Q1G) mit isoliertem Gate verbindet, wenn die Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) nicht aktiviert ist.
13. Speicher nach Anspruch 12, dadurch gekennzeichnet,
daß die Einrichtung zum Aktivieren der Differentialver stärkereinrichtung eine Einrichtung (I1G) zum Invertieren des zweiten Vorspannungsaktivierungssignales (Φc) aufweist, und
daß die Verbindungs/Unterbrechungs-Steuereinrichtung eine Verzögerungseinrichtung (I2G, 750, 760) zum Verzögern des zweiten Vorspannungsaktivierungssignals (Φcp) um eine vorbestimmte Zeitdauer aufweist.
daß die Einrichtung zum Aktivieren der Differentialver stärkereinrichtung eine Einrichtung (I1G) zum Invertieren des zweiten Vorspannungsaktivierungssignales (Φc) aufweist, und
daß die Verbindungs/Unterbrechungs-Steuereinrichtung eine Verzögerungseinrichtung (I2G, 750, 760) zum Verzögern des zweiten Vorspannungsaktivierungssignals (Φcp) um eine vorbestimmte Zeitdauer aufweist.
14. Speicher nach Anspruch 12 oder 13, dadurch
gekennzeichnet,
daß die Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) eine Potentialanlegeeinrichtung (Q5G, Q6G) aufweist, die als Reaktion auf das zweite Vorspannungsakivierungssignal (Φcp) zu aktivieren ist, um ein Potential von vorbestimmten Pegel sowohl an dem ersten als auch an dem zweiten Knoten (P1, P2) anzulegen, und
daß die Potentialpegelanlegeeinrichtung (Q5G, Q6G) als Reaktion auf die Aktivierung der Differentialverstärker einrichtung (Q7G, Q8G, Q11G, Q12G) deaktiviert wird.
daß die Differentialverstärkereinrichtung (Q7G, Q8G, Q11G, Q12G) eine Potentialanlegeeinrichtung (Q5G, Q6G) aufweist, die als Reaktion auf das zweite Vorspannungsakivierungssignal (Φcp) zu aktivieren ist, um ein Potential von vorbestimmten Pegel sowohl an dem ersten als auch an dem zweiten Knoten (P1, P2) anzulegen, und
daß die Potentialpegelanlegeeinrichtung (Q5G, Q6G) als Reaktion auf die Aktivierung der Differentialverstärker einrichtung (Q7G, Q8G, Q11G, Q12G) deaktiviert wird.
15. Speicher nach Anspruch 13 oder 14, dadurch gekennzeich
net,
daß die Verzögerungseinrichtung (I2G, 750, 760) folgende Merkmale auf
weist:
eine Puffereinrichtung (760), die zwischen den ersten und zweiten Knoten (P1, P2) und den ersten und zweiten Potential erzeugungseinrichtungen (110, 120) angeordnet ist und einen Inverter (I80, I81, I82, I83) aufweist, und
eine Flip-Flop-Einrichtung (750), die als Reaktion auf ein Inversionssignal () des Vorspannungsaktivierungssignales (Φcp) gesetzt wird und als Reaktion auf ein Ausgangssignal (ΦCPM′′, ΦCPS′′) des Inverters (I80, I81, I82, I83) der Puffereinrichtung (760) rückgesetzt wird, um die Verbindungs/Unterbrechungs-Steuereinrichtung zu sperren.
eine Puffereinrichtung (760), die zwischen den ersten und zweiten Knoten (P1, P2) und den ersten und zweiten Potential erzeugungseinrichtungen (110, 120) angeordnet ist und einen Inverter (I80, I81, I82, I83) aufweist, und
eine Flip-Flop-Einrichtung (750), die als Reaktion auf ein Inversionssignal () des Vorspannungsaktivierungssignales (Φcp) gesetzt wird und als Reaktion auf ein Ausgangssignal (ΦCPM′′, ΦCPS′′) des Inverters (I80, I81, I82, I83) der Puffereinrichtung (760) rückgesetzt wird, um die Verbindungs/Unterbrechungs-Steuereinrichtung zu sperren.
16. Speicher nach einem der Ansprüche 9 bis 15, dadurch ge
kennzeichnet,
daß die Bezugspotentialerzeugungseinrichtung (720) folgende
Merkmale aufweist:
eine erste Kondensator-Einrichtung (C1G) mit einer ersten Elektrode und einer zweiten Elektrode zum Emfpan gen des zweiten Vorspannungsaktivierungssignales (ΦCP),
eine zweite Kondensator-Einrichtung (C3G) mit einer dritten Elektrode und einer vierten Elektrode zum Empfangen eines Inversionssignales () des zweiten Vorspannungsaktivie rungssignales (ΦCP),
einen ersten Feldeffekttransistor (Q10G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der ersten Kondensatoreinrichtung (CIG) und einer festgelegten Region (170) in dem Halbleitersubstrat (150) angeordnet ist,
einen zweiten Feldeffekttransistor (Q9G) mit isoliertem Gate, der zwischen der zweiten Elektrode der ersten Kondensatoreinrichtung (CIG) und einem vorbestimmten Potential geschaltet ist und dessen Gate-Elektrode mit der zweiten Elektrode der zweiten Kondensatoreinrichtung (C3G) verbunden ist, und
einen dritten Feldeffekttransistor (Q11G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der vierten Elektrode des zweiten Kondensators (C3G) und einem vorbestimmten Potential angeordnet ist.
eine erste Kondensator-Einrichtung (C1G) mit einer ersten Elektrode und einer zweiten Elektrode zum Emfpan gen des zweiten Vorspannungsaktivierungssignales (ΦCP),
eine zweite Kondensator-Einrichtung (C3G) mit einer dritten Elektrode und einer vierten Elektrode zum Empfangen eines Inversionssignales () des zweiten Vorspannungsaktivie rungssignales (ΦCP),
einen ersten Feldeffekttransistor (Q10G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der ersten Kondensatoreinrichtung (CIG) und einer festgelegten Region (170) in dem Halbleitersubstrat (150) angeordnet ist,
einen zweiten Feldeffekttransistor (Q9G) mit isoliertem Gate, der zwischen der zweiten Elektrode der ersten Kondensatoreinrichtung (CIG) und einem vorbestimmten Potential geschaltet ist und dessen Gate-Elektrode mit der zweiten Elektrode der zweiten Kondensatoreinrichtung (C3G) verbunden ist, und
einen dritten Feldeffekttransistor (Q11G) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der vierten Elektrode des zweiten Kondensators (C3G) und einem vorbestimmten Potential angeordnet ist.
17. Speicher nach einem der Ansprüche 8 bis 16, dadurch ge
kennzeichnet,
daß das zweite Vorspannungsaktivierungssignal (Φcp) eine Reihe von Pulssignalen ist, und
daß die erste und zweite Potentialerzeugungseinrichtung (110, 120) folgende Merkmale ausweisen:
eine dritte Kondensatoreinrichtung (CM, CS) mit einer Elektrode zum Empfangen des zweiten Vorspannungsaktivierungssignales (ΦCP) und mit einer weiteren Elektrode,eine vierte Kondensatoreinrichung (CMP, CSP) mit einer Elektrode zum Empfangen eines Inversionssignales () des zweiten Vorspannungsaktivierungssignales (ΦCP) und mit einer weiteren Elektrode,
einen vierten Feldeffekttransistor (Q2M, Q2S) mit isoliertem Gate, der als Diode verschaltet ist, und zwischen der weiteren Elektrode der dritten Kondensator einrichtung (CM, CS) und dem Halbleitersubstrat (150) angeordnet ist,
einen fünften Feldeffekttransistor (Q3M, Q3S) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der weiteren Elektrode der vierten Kondensator einrichtung (CMP, CSP) und einem vorbestimmten Potential geschaltet ist, und
einen sechsten Feldeffekttransistor (Q1M, Q2S) mit isoliertem Gate, der zwischen der andere Elektrode der dritten Kondensatoreinrichtung (CM, CS) und dem vorbestimmten Potential geschaltet ist und eine Gate-Elektrode aufweist, die mit der anderen Elektrode der vierten Kondensatoreinrichtung (CMP, CSP) verbunden ist.
daß das zweite Vorspannungsaktivierungssignal (Φcp) eine Reihe von Pulssignalen ist, und
daß die erste und zweite Potentialerzeugungseinrichtung (110, 120) folgende Merkmale ausweisen:
eine dritte Kondensatoreinrichtung (CM, CS) mit einer Elektrode zum Empfangen des zweiten Vorspannungsaktivierungssignales (ΦCP) und mit einer weiteren Elektrode,eine vierte Kondensatoreinrichung (CMP, CSP) mit einer Elektrode zum Empfangen eines Inversionssignales () des zweiten Vorspannungsaktivierungssignales (ΦCP) und mit einer weiteren Elektrode,
einen vierten Feldeffekttransistor (Q2M, Q2S) mit isoliertem Gate, der als Diode verschaltet ist, und zwischen der weiteren Elektrode der dritten Kondensator einrichtung (CM, CS) und dem Halbleitersubstrat (150) angeordnet ist,
einen fünften Feldeffekttransistor (Q3M, Q3S) mit isoliertem Gate, der als Diode verschaltet ist und zwischen der weiteren Elektrode der vierten Kondensator einrichtung (CMP, CSP) und einem vorbestimmten Potential geschaltet ist, und
einen sechsten Feldeffekttransistor (Q1M, Q2S) mit isoliertem Gate, der zwischen der andere Elektrode der dritten Kondensatoreinrichtung (CM, CS) und dem vorbestimmten Potential geschaltet ist und eine Gate-Elektrode aufweist, die mit der anderen Elektrode der vierten Kondensatoreinrichtung (CMP, CSP) verbunden ist.
18. Verfahren zum Anlegen einer Vorspannung an ein Halb
leitersubstrat, auf dem ein dynamischer Schreib-Lese-
Speicher mit Selbstauffrischfunktion für Speicherzel
lendaten ausgebildet ist,
mit den folgenden Verfahrensschritten:
Erzeugen eines inneren Auffrischbefehlssignales (ΦS) in Reaktion auf ein äußeres Auffrischbefehlssignal (; , );
Erzeugen eines Auffrischfreigabesignales (ΦR) zu einem vorbestimmten Zeitintervall als Reaktion auf das innere Auffrischbefehlssignal (ΦS);
Auffrischen von Speicherzellendaten als Reaktion auf das Auffrischfreigabesignal (ΦR), wobei das Auffrischen durchgeführt wird, während sich das Auffrischfreigabesignal (ΦR) in seinem aktivierten Zustand befindet;
gekennzeichnet durch Anlegen einer Vorspannung (VBB) an das Halbleiter substrat (150) während lediglich eines Teiles des Erzeugungs zyklus des Auffrischfreigabesignales (ΦR) als Reaktion auf das interne Auffrischbefehlssignal (ΦS) und das Auffrischfreigabesignal (ΦR).
Erzeugen eines inneren Auffrischbefehlssignales (ΦS) in Reaktion auf ein äußeres Auffrischbefehlssignal (; , );
Erzeugen eines Auffrischfreigabesignales (ΦR) zu einem vorbestimmten Zeitintervall als Reaktion auf das innere Auffrischbefehlssignal (ΦS);
Auffrischen von Speicherzellendaten als Reaktion auf das Auffrischfreigabesignal (ΦR), wobei das Auffrischen durchgeführt wird, während sich das Auffrischfreigabesignal (ΦR) in seinem aktivierten Zustand befindet;
gekennzeichnet durch Anlegen einer Vorspannung (VBB) an das Halbleiter substrat (150) während lediglich eines Teiles des Erzeugungs zyklus des Auffrischfreigabesignales (ΦR) als Reaktion auf das interne Auffrischbefehlssignal (ΦS) und das Auffrischfreigabesignal (ΦR).
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet,
daß der Schritt
des Anlegens einer Vorspannung (VBB) an das Halblei
tersubstrat während einer Zeitdauer, in die der aktivierte
Zustand des Auffrischfreigabesignales (ΦR), fällt,
durchgeführt wird.
20. Verfahren nach Anspruch 18 oder 19, dadurch gekenn
zeichnet,
daß der Schritt
des Anlegens einer Vorspannung (VBB) an das Halblei
tersubstrat lediglich während eines Teiles der Zeitdauer,
während der sich das Auffrischfreigabesignal (ΦR)
in aktiviertem Zustand befindet, durchgeführt wird.
21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch
gekennzeichnet,
daß der Schritt des Anlegens Vorspannung (VBB)
folgende Schritte umfaßt:
Erzeugen eines Bezugspotentials (Vr),
Erfassen eines ersten Potentiales (VBB) des Halbleitersubstrates unter Verwenden eines Detektors (730) mit einem Eingang von hoher Eingangsimpedanz, wobei der Eingang des Detektors (730) mit dem Halbleitersubstrat verbunden ist,
Vergleichen des ersten Potentiales (VBB) des Substrates und des Bezugspotentiales (Vr), und
Selektive Aktivierung von nur einer von einer ersten und zweiten Vorspannungspotentialerzeugungseinrichtung (110, 120) auf der Grundlage der Vergleichsergebnisse, wobei die erste und zweite Vorspannungspotentialerzeugungseinrichtung (110, 120) voneinander unterschiedliche Vorspannungspotentialzuführfähigkeiten haben.
Erzeugen eines Bezugspotentials (Vr),
Erfassen eines ersten Potentiales (VBB) des Halbleitersubstrates unter Verwenden eines Detektors (730) mit einem Eingang von hoher Eingangsimpedanz, wobei der Eingang des Detektors (730) mit dem Halbleitersubstrat verbunden ist,
Vergleichen des ersten Potentiales (VBB) des Substrates und des Bezugspotentiales (Vr), und
Selektive Aktivierung von nur einer von einer ersten und zweiten Vorspannungspotentialerzeugungseinrichtung (110, 120) auf der Grundlage der Vergleichsergebnisse, wobei die erste und zweite Vorspannungspotentialerzeugungseinrichtung (110, 120) voneinander unterschiedliche Vorspannungspotentialzuführfähigkeiten haben.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet,
daß der Schritt des Vergleichens und selektiven Aktivie
rens folgende Verfahrensschritte umfaßt:
Erzeugen eines Aktivierungssignales (ΦCP),
Erzeugen von Signalen (Vr, ΦD) entsprechend dem Bezugspotential (Vr) und dem Potentiales (VBB) des Substrates als Reaktion auf das Aktivierungssignal (ΦCP),
differentielles Verstärken der erzeugten Signale (Vr, ΦD) in Reaktion auf das Aktivierungssignal, und
Übertragen von Aktivierungssignalen (ΦCPS, ΦCPM) entweder zur ersten oder zur zweiten Vorspannungserzeugungseinrichung (110, 120) auf der Grundlage des Ergebnisses der differentiellen Verstärkung.
Erzeugen eines Aktivierungssignales (ΦCP),
Erzeugen von Signalen (Vr, ΦD) entsprechend dem Bezugspotential (Vr) und dem Potentiales (VBB) des Substrates als Reaktion auf das Aktivierungssignal (ΦCP),
differentielles Verstärken der erzeugten Signale (Vr, ΦD) in Reaktion auf das Aktivierungssignal, und
Übertragen von Aktivierungssignalen (ΦCPS, ΦCPM) entweder zur ersten oder zur zweiten Vorspannungserzeugungseinrichung (110, 120) auf der Grundlage des Ergebnisses der differentiellen Verstärkung.
23. Verfahren nach Anspruch 21, dadurch gekennzeichnet,
daß die Schritte des Vergleichens und selektiven Akti
vierens folgende Verfahrensschritte umfassen:
Erzeugen eines Aktivierungssignales (ΦCP) in Pulsform,
Erfassen des erzeugten Bezugssignales (Vr),
Übertragen des erfaßten Bezugssignales (Vr) und des Poten tiales (VBB) des Substrates zu einem ersten und einem zweiten Knoten (P1, P2),
differentielles Verstärken der Potentiale des ersten und zweiten Knotens (P1, P2),
Anhalten der Übertragung des Bezugspotentiales (Vr) und des Potentiales (VBB) des Substrates zu dem ersten und zweiten Knoten (P1, P2) als Reaktion auf die differentielle Verstärkungs operation,
Einstellen eines vorbestimmten Potentiales (ΦCPM, ΦCPS) an dem ersten und zweiten Knoten (P1, P2) nach Beendigung der differentiellen Verstärkungsoperation, und
Anlegen der Potentiale (ΦCPM, ΦCPS) des ersten und zweiten Knotens (P1, P2) an die erste und zweite Vorspannungserzeugungseinrichtung (110, 120).
Erzeugen eines Aktivierungssignales (ΦCP) in Pulsform,
Erfassen des erzeugten Bezugssignales (Vr),
Übertragen des erfaßten Bezugssignales (Vr) und des Poten tiales (VBB) des Substrates zu einem ersten und einem zweiten Knoten (P1, P2),
differentielles Verstärken der Potentiale des ersten und zweiten Knotens (P1, P2),
Anhalten der Übertragung des Bezugspotentiales (Vr) und des Potentiales (VBB) des Substrates zu dem ersten und zweiten Knoten (P1, P2) als Reaktion auf die differentielle Verstärkungs operation,
Einstellen eines vorbestimmten Potentiales (ΦCPM, ΦCPS) an dem ersten und zweiten Knoten (P1, P2) nach Beendigung der differentiellen Verstärkungsoperation, und
Anlegen der Potentiale (ΦCPM, ΦCPS) des ersten und zweiten Knotens (P1, P2) an die erste und zweite Vorspannungserzeugungseinrichtung (110, 120).
24. Verfahren nach einem der Ansprüche 18 bis 23, dadurch
gekennzeichnet,
daß der Schritt des Anlegens einer Vorspannung
(VBB) folgende Schritte umfaßt:
Erzeugen eines Bezugspotentiales (Vr);
Erfassen eines Potentiales (VBB) des Halbleitersubstrates;
Vergleichen des erfaßten Potentiales (VBB) mit dem Bezugs potential (Vr); und als Reaktion hierauf wahlweise Anlegen einer ersten Stromquelle mit einem vergleichsweise hohen Strom oder einer zweiten Stromquelle mit einem vergleichsweise niedrigen Strom an das Substrat, ohne daß die Stromquellen gleichzeitig angelegt werden, um eine Substratvorspannung zu erzeugen.
Erzeugen eines Bezugspotentiales (Vr);
Erfassen eines Potentiales (VBB) des Halbleitersubstrates;
Vergleichen des erfaßten Potentiales (VBB) mit dem Bezugs potential (Vr); und als Reaktion hierauf wahlweise Anlegen einer ersten Stromquelle mit einem vergleichsweise hohen Strom oder einer zweiten Stromquelle mit einem vergleichsweise niedrigen Strom an das Substrat, ohne daß die Stromquellen gleichzeitig angelegt werden, um eine Substratvorspannung zu erzeugen.
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DE3924952A Expired - Fee Related DE3924952C2 (de) | 1988-08-26 | 1989-07-27 | Dynamischer Schreib-Lese-Speicher mit einer Selbstauffrischfunktion und Verfahren zum Anlegen einer Halbleitersubstratvorspannung |
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