JPH0261890A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、セルフリフレッシュモード時において少ない消費電
力で基板バイアス電圧を発生することが可能なダイナミ
ック型半導体記憶装置に関するものである。

［従来の技術］ 近年、パーソナルコンピュータ（以下ＰＣと略す）の普
及が著しい。特に、最近では携帯型ＰＣに対する需要が
増大している。携帯型ＰＣに用いられる記憶装置は、バ
ッテリバックアップ（電池保持）が可能な、低消費電力
のものが要求されている。

このような記憶装置として、通常ダイナミック型半導体
記憶装置（ＤＲＡＭ）またはスタティック型半導体記憶
装置（ＳＲＡＭ）が用いられる。

このうちＤＲＡＭは、ＭＯＳキャパシタに情報電荷を蓄
積するという原理を利用している。しかし、接合リーク
などにより蓄積電荷が徐々に失われるため、成る一定時
間ごとに蓄積情報を再書込する必要がある。この再書込
動作をリフレッシュ動作という。携帯用ＰＣにおいてＤ
ＲＡＭを用いた場合、バッテリバックアップ時において
も、一定時間ごとにリフレッシュを行なう必要がある。

一方、ＤＲＡＭでは、ＲＡＳオンリーリフレッシュ、Ｃ
ＡＳビフォアＲＡＳリフレッシュなどの通常のりフレッ
シ哀モードは、外部クロック信号により１サイクルずつ
制御されて実行される。したがって、バッテリバックア
ップ時にこのような通常のリフレッシュモードを用いる
のは、複雑な制御が必要となり好ましくない。

そこでこの問題を解決するため、たとえば山田能ｒＡｕ
ｔｏ／５ｅｌｆ　　Ｒｅｆｒｅｓｈ機能内蔵６４Ｋｂｉ
ｔ　　ＭＯＳダイナミックＲＡＭＪと題された電子通信
学会論文誌（８３／１　　ｖｏｌ。

Ｊ　６６−Ｃ，Ｎｏ、ｉ、　　ｐＩ）、６２−６９）に
示されているように、アドレスカウンタとタイマを内蔵
して、自動的にリフレッシュ動作を続行するという、セ
ルフリフレッシュモードを有するＤＲＡＭが考案され、
商用に洪されている。

このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。

ＤＲＡＭの待機状態と動作状態とを制御する信号ＲＡＳ
を高レベル（待機状態）に保ち、リフレッシュ制御信号
ＲＥＦをタイマのセット時間（１６μｓ以下の時間）以
上低レベルに保持し続けると、セルフリフレッシュモー
ドが開始され、内蔵タイマによってセットされた１６μ
ｓ以下の時間ごとにリフレッシュアドレスカウンタが動
作し、そのロウアドレスが選択されてリフレッシュされ
る。ＲＥＦを低レベルに保持し続ける限り、たとえば６
４にの場合、このセルフリフレッシュモードが継続され
、通常のリフレッシュモードと同様に２ｍｓ以下の時間
ごとに１２８サイクルのリフレッシュが行なわれ、全メ
モリセルがリフレッシュされる。

第９図は従来のリフレッシュモードををするＤＲＡＭの
基板バイアス電圧発生回路を示す回路図である。

図を参照して、この基板バイアス電圧発生回路４１は、
リングオシレータ４１１と、リングオシレータ４１１の
出力信号を受けるチャージポンプ用のキャパシタＣと、
ＮチャネルＭＯ３）ランジスタＱ、とＱ２とを含む。な
お、ノードＮＢは内部の接続点を示し、ＶＢ［１はこの
基板バイアス電圧発生回路４１の出力を示す。

第１０図は、第９図に示された基板バイアス電圧発生回
路の動作を説明するための波形図である。

第９図および第１０図を参照して、以下にその動作につ
いて簡単に説明する。

まず、リングオシレータ４１１の出力信号φ。

Ｐの立上がりの電圧信号がチャージポンプ用のキャパシ
タＣに印加されると、容量結合によりノードＮ［１の電
圧が上昇する。すると、トランジスタＱ、がオンするの
で、ノードＮ、の電位はトランジスタＱ、のしきい値電
圧にクランプされる。次に、φｃＰの立下がりの電圧信
号が印加されると、容量結合によりノードＮ８の電位は
低下するが、今度はトランジスタＱ２がオンするので、
出力Ｖａａの電圧レベルは低下し、ノードＮ、の電位は
トランジスタＱ２のしきい値電圧に等しい負の電位にク
ランプされる。このようなサイクルが何度か続くことに
より、出力ＶａＢのレベルは徐々に低下し所定の負電位
になる。

［発明が解決しようとする課′ＸＵ］ 従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード時およびセルフリフレ
ッシュモード時のいずれのモード時にかかわらず、基板
バイアス電圧発生回路が同じ電力量を消費していた。し
かしながら、セルフ」フレッシュモード時においては、
リフレッシュ動作以外の他の動作は行なわれないので、
半導体基板からのリークは通常モードに比べて少なく、
またそのリーク量も予想し得るものである。したがって
、セルフリフレッシュモード時、すなわちバッテリバッ
クアップ時においては、必要以上の基板バイアス電圧発
生回路を動作させているといえ、不必要な電力消費をも
たらしていた。

この発明は、上記のような課題を解決するためになされ
たもので、セルフリフレッシュモード時における基板バ
イアス電圧発生回路の消費電力を通常の動作モード時よ
り小さくすることによって、不必要な電力消費が減じら
れたダイナミック型半導体記憶装置を得ることを目的と
する。

［課題を解決するための手段］ この発明に係るセルフリフレッシュ機能を有するダイナ
ミック型半導体記憶装置は、発振信号発生手段を用いて
半導体基板へバイアス電圧を印加するバイアス手段と、
セルフリフレッシュ動作を規定するセルフリフレッシュ
モードを検出する検出手段と、検出手段による検出出力
に応答して、オンおよびオフを繰り返す出力信号を発生
する信号発生子′段と、信号発生手段の出力信号に基づ
いて、発振信号発生手段を能動化させる制御手段とを備
えたものである。

［作用］ この発明においては、セルフリフレッシュモード時にお
いて、発振信号発生手段が間欠的に動作するので、不必
要な電力消費を低減させる。

［実施例］ 第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置を示す概略ブロック図である。

図を参照して、このダイナミック型半導体記憶装置は、
基板バイアス電圧発生回路３と、端子１に外部から与え
られる信号に応答してセルフリフレッシュ制御信号φ、
を発生するセルフリフレッシュ制御信号発生回路２とを
含む。セルフリフレッシュ１．制御信号φ、は基板バイ
アス電圧発生回路３およびリフレッシュ制御回路９１に
与えられる。

セルフリフレッシュ動作において、リフレッシュ制御回
路９１は、セルフリフレッシュ制御信号φ、に応答して
アドレス切換回路９４を制御し、アドレスバッファ９５
にリフレッシュアドレスカウンタ９３により発生された
内部アドレス信号を供給する。この内部アドレス信号に
より、メモリセルアレイ９６のワード線が活性化されて
、メモリセルがリフレッシュされる。アドレスカウンタ
９３の歩進は、内蔵のタイマ９２によりリフレッシュ制
御回路９１を通じて行なわれ、これにより順次ワード線
が活性化されて全メモリセルがリフレッシュされる。ま
た、タイマ９２からの出力φＴは、リフレッシュ制御回
路９１だけでなく基板バイアス電圧発生回路３にも与え
られる。

第２図は第１図の基板バイアス電圧発生回路の構成を示
すブロック図である。

図を参照して、従来例の第９図と比較すると、この基板
バイアス電圧発生回路は、タイマ９２の出力φ丁および
セルフリフレッシュ制御信号φ。

に応答して、基板バイアス電圧発生回路３が力作する点
が異なる。すなわち、この基板バイアス電圧発生回路３
は、リングオシレータ３１１を含み、基板バイアス電圧
を発生する基板バイアス電圧発生部と、制御回路３２と
を含む。タイマ９２の出力φ丁およびセルフリフレッシ
ュ制御信号φ、に応答して制御回路３２から出力される
信号φＣに基づいて、リングオシレータ３１１の発振と
停止が行なわれる。ここで、タイマ９２は、リフレッシ
ュ制御回路９１を介してセルフリフレッシュ制御信号φ
、に応答して動作しており、セルフリフレッシュモード
時においてリングオシレータ３１１を特別に間欠動作さ
せる。

第３図および第４Ａ図は、この発明の実施例によるセル
フリフレッシュ制御信号発生回路２の二つの例を示す回
路図である。

第３図は、外部から専用の制御信号Ｔｓが与えられる場
合で、低レベルの外部信号τ、が与えられたときインバ
ータ２１は高レベルの出力信号φ、を出力する。信号Ｔ
、が高レベルまたはオープン状態となったとき、インバ
ータ２１の入力は高抵抗Ｒ８によりプルアップされるの
で、インバータ２１は低レベルの信号φ、を出力する。

第４Ａ図は、外部からのＲＡＳ信号およびＣＡ−８信号
を利用する場合で、ＲＡＳ信号はＲＡＳフリップフロッ
プ２２のセット人力Ｓに、また、ＣＡＳ信号はＲＳフリ
ップフロップ２２のリセット人力Ｒに入力される。ＲＳ
フリップフロップ２２の一方出力Ｑが比較回路２３の入
力に接続される。

タイマ２４は比較回路２３に接続される。

第４Ｂ図は、第４Ａ図のセルフリフレッシュ制御信号発
生回路の動作を説明するためのタイミングチャートであ
る。

以下、第４Ａ図および第４Ｂ図を参照して、その動作に
ついて説明する。

ＣＡＳビフォアＲＡＳリフレッシュ状態では、フリップ
フロップ２２がセットされ、出力ＣｂＲが高レベルにな
る。タイマ２４はこの後動作し、成る一定時間Ｔの間の
出力ＣｂＲが高レベルのとき比較回路２３が高レベルの
信号φ、を出力する。

ＣＡＳ信号が高レベルになったときフリップフロップ２
２がリセットされ、出力ＣｂＲが低レベルとなり信号φ
、が低レベルとなる。

第５図は、第２図の基板バイアス電圧発生回路の動作を
説明するためのタイミングチャートである。

以下、第２図および第５図を参照してこの回路の動作を
説明する。

セルフリフレッシュ動作時には、タイマ９２は周期ＴＴ
のパルスφＴを発生する。制御回路３２は信号φ丁およ
びφＣのアンド人力に応答して、パルス幅Ｔｃ５周期Ｔ
Ｔのパルスφ。を発生する。

リングオシレータはφ。に応答して、Ｔｏの期間のみ発
振し、Ｔｒ　　Ｔｃの期間では発振を停止するという間
欠動作を繰返す。そこで、この発振が停止されている間
は基板バイアス電圧発生回路における電力消費がなくな
るので、全体の消費電力が低減される。

第６図は、第２図にて示したリングオシレータの具体的
構成を示す回路図である。

図において、ノア回路ＮＯＲの人力に信号φ。

が入力され、ノア回路ＮＯＨの出力はインバータＩＲＩ
〜ｌＲ２１１を介してその人力に接続される。

ノア回路ＮＯＨの出力は、信号φＣＰとして取出される
。すなわち、この回路構成で示されるように信号φＣが
低レベルの間のみこのリングオシレータが発振すること
になる。

第７図は、第２図にて示した制御回路の具体的構成を示
す回路図である。

図を参照して、ＲＳフリップフロップ３２１のセット人
力Ｓに信号φ丁が入力される。ＲＳフリップフロップの
一方出力Ｑが、インバータＩＣ１〜’ｃ２ｍ（ｍは正の
整数）を介してそのリセット人力Ｒに入力される。フリ
ップフロップ３２１の一方出力Ｑは、またインバータ■
。を介してアンド回路ＡＮＤに入力される。アンド回路
ＡＮＤにはさらに信号φ、が入力され、その出力がφ。

とじて取出される。

第８図は第７図による制御回路の動作を示すタイミング
チャートである。

第７図および第８図を参照して、この回路の動作につい
て説明する。

セルフリフレッシュ信号φ、が高レベルとなってセルフ
リフレッシュモードになると、タイマ回路から周期ＴＴ
のパルス信号φ丁が出力される。

信号φＴが高レベルになると、フリップフロップ回路３
２１がセットされて、その出力のノードＮＦが高レベル
となる。したがって、インバータＩＣによってアンド回
路ＡＮＤの人力としては低レベルが入力されるので、信
号φ。は信号φ、のレベルにかかわらず低レベルとなる
。ノードＮＦが高レベルになった後、インバータ！。、
〜■ｃ２１による遅延（Ｔｏ）によってノードＮ、が高
レベルとなり、フリップフロップ３２１はリセットされ
、ノードＮ、は低レベルに戻る。この結果、アンド回路
ＡＮＤの入力は高レベルとなり、また信号φ、のレベル
は高レベルであるので信号φ。

は高レベルに変化する。このようにして、制御回路３２
から所定のパルスの出力信号φ。が得られる。

一方、セルフリフレッシュモードでないとき、すなわち
通常モード時においては、信号φ、は低レベルのままで
あるので、信号φＴのレベルにかかわらず、常に出力信
号φ、は低レベルとなり、この結果リングオシレータは
発振を続けることになる。

なお、上記実施例では、セルフリフレッシュ用のタイマ
回路の出力信号φＴを用いて、リングオシレータの発振
動作を間欠としたが、セルフリフレッシュ用とは別のタ
イマ回路を設けて、この出力信号でリングオシレータを
制御してもよい。

［発明の効果］ この発明は以上説明したとおり、セルフリフレッシュモ
ード時においてリングオシレータを間欠的に動作させる
ので、不必要な電力消費が抑えられた経済的に有利なダ
イナミック型半導体記憶装置となる効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置の概略ブロック図、第２図は第１図の基板バ
イアス電圧発生回路の具体的構成を示す回路図、第３図
は第１図のセルフリフレッシュ制御信号発生回路の具体
的構成を示す回路図、第４Ａ図は第１図のセルフリフレ
ッシュ制御信号発生回路の他の具体的構成を示す回路図
、第４Ｂ図は、第４Ａ図による回路の動作を説明するた
めのタイミングチャート図、第５図は第２図の基板バイ
アス電圧発生回路の動作を説明するためのタイミングチ
ャート図、第６図は第２図のリングオシレータの具体的
構成を示す回路図、第７図は第２図の制御回路の具体的
構成を示す回路図、第８図はＴｓ７図の回路の動作を説
明するためのタイミングチャート図、第９図は従来のＤ
ＲＡＭの基板バイアス電圧光□生回路を示す回路図、第
１０図は第９図の基板バイアス電圧発生回路の動作を説
明するための波形図である。 図において、２はセルフリフレッシュ制御信号発生回路
、３は基板バイアス電圧発生回路、３２は制御回路、９
２はタイマ、３１１はリングオシレータである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 セルフリフレッシュ機能を有するダイナミック型半導体
   記憶装置であって、 発振信号発生手段を用いて、半導体基板へバイアス電圧
   を印加するバイアス手段と、 セルフリフレッシュ動作を規定するセルフリフレッシュ
   モードを検出する検出手段と、 前記検出手段による検出出力に応答して、オンおよびオ
   フを繰り返す出力信号を発生する信号発生手段と、 前記信号発生手段の出力信号に応答して、前記発振信号
   発生手段を能動化させる制御手段とを備えた、ダイナミ
   ック型半導体記憶装置。