JP2725627B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2725627B2 JP2725627B2 JP7068697A JP6869795A JP2725627B2 JP 2725627 B2 JP2725627 B2 JP 2725627B2 JP 7068697 A JP7068697 A JP 7068697A JP 6869795 A JP6869795 A JP 6869795A JP 2725627 B2 JP2725627 B2 JP 2725627B2
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Description
【０００１】
【産業上の利用分野】本発明はセルフリフレッシュ機能
を内蔵したダイナミック型半導体記憶装置（以降ＤＲＡ
Ｍと記す）に関し、特に消費電流の軽減を目的としてセ
ルフリフレッシュ期間中にバイアス手段を間欠動作させ
るダイナミック型半導体記憶装置に関する。
を内蔵したダイナミック型半導体記憶装置（以降ＤＲＡ
Ｍと記す）に関し、特に消費電流の軽減を目的としてセ
ルフリフレッシュ期間中にバイアス手段を間欠動作させ
るダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭは、キャパシタに電荷を蓄積す
ることで情報を記憶するメモリであり、セルトランジス
タのリークなどによってその蓄積電荷が徐々に失われる
ため、ある一定期間ごとに電荷を再書込する必要があ
る。このような再書込動作はリフレッシュと呼ばれてい
る。一回のリフレッシュで、ある行アドレスに対応した
メモリセルがリフレッシュされるので、全てのメモリセ
ルをリフレッシュするにはそのＤＲＡＭの持つ行アドレ
スの回数リフレッシュを繰り返す必要がある。
ることで情報を記憶するメモリであり、セルトランジス
タのリークなどによってその蓄積電荷が徐々に失われる
ため、ある一定期間ごとに電荷を再書込する必要があ
る。このような再書込動作はリフレッシュと呼ばれてい
る。一回のリフレッシュで、ある行アドレスに対応した
メモリセルがリフレッシュされるので、全てのメモリセ
ルをリフレッシュするにはそのＤＲＡＭの持つ行アドレ
スの回数リフレッシュを繰り返す必要がある。
【０００３】現在のＤＲＡＭにおいて、リフレッシュの
方法にはいくつかのモードがあるが、その一つのモード
としてセルフリフレッシュモードがある。このモードは
ＤＲＡＭのクロックピンのひとつであるＣＡＳを他のク
ロックピンであるＲＡＳよりも早くイネーブルにして、
その状態を保持することでエントリし、ＤＲＡＭ内部に
あるタイマとリフレッシュアドレスカウンタなどによっ
て、自動的に一定期の周期で行アドレスを順次変えなが
らリフレッシュが繰り返し行われる。
方法にはいくつかのモードがあるが、その一つのモード
としてセルフリフレッシュモードがある。このモードは
ＤＲＡＭのクロックピンのひとつであるＣＡＳを他のク
ロックピンであるＲＡＳよりも早くイネーブルにして、
その状態を保持することでエントリし、ＤＲＡＭ内部に
あるタイマとリフレッシュアドレスカウンタなどによっ
て、自動的に一定期の周期で行アドレスを順次変えなが
らリフレッシュが繰り返し行われる。
【０００４】また、このモードはＤＲＡＭに書き込まれ
た情報を長期間保持しておくために使われるものであ
り、ＤＲＡＭがパーソナルコンピュータなどに用いられ
た場合、時間的な割合のほとんどが情報保持、すなわち
このセルフリフレッシュモードにエントリしている場合
が多い。このため、現在多く利用されているバッテリバ
ックアップ式の携帯型パーソナルコンピュータにおいて
は、特にこのモードにおける消費電流が極めて小さいこ
とが要求される。
た情報を長期間保持しておくために使われるものであ
り、ＤＲＡＭがパーソナルコンピュータなどに用いられ
た場合、時間的な割合のほとんどが情報保持、すなわち
このセルフリフレッシュモードにエントリしている場合
が多い。このため、現在多く利用されているバッテリバ
ックアップ式の携帯型パーソナルコンピュータにおいて
は、特にこのモードにおける消費電流が極めて小さいこ
とが要求される。
【０００５】この理由より、セルフリフレッシュモード
にエントリしている間、リフレッシュの周期に合わせて
バイアス手段を間欠動作させることで消費電流を軽減す
る方法が開発されている。たとえば特開平２−１５６４
９８のリフレッシュ機能内臓ダイナミック型半導体記憶
装置では、セルフリフレッシュモードにおいて、リフレ
ッシュを活性化させる活性化信号がイネーブル状態にあ
る時間よりも短い時間のみ基板バイアス発生回路を動作
させる構成をしており、その結果リフレッシュの行われ
るタイミングを含む短い期間のみ基板バイアス発生回路
が動作するようになっている。
にエントリしている間、リフレッシュの周期に合わせて
バイアス手段を間欠動作させることで消費電流を軽減す
る方法が開発されている。たとえば特開平２−１５６４
９８のリフレッシュ機能内臓ダイナミック型半導体記憶
装置では、セルフリフレッシュモードにおいて、リフレ
ッシュを活性化させる活性化信号がイネーブル状態にあ
る時間よりも短い時間のみ基板バイアス発生回路を動作
させる構成をしており、その結果リフレッシュの行われ
るタイミングを含む短い期間のみ基板バイアス発生回路
が動作するようになっている。
【０００６】図５及び図６を用いて、従来のセルフリフ
レッシュモードにおけるバイアス手段の間欠動作の方法
を説明する。図５は、上記従来技術のブロック図であ
り、図６は図５にあてはめて示した従来の信号波形図で
ある。図５、図６に示すように、ＣＡＳがＲＡＳより早
くイネーブルになりその状態をある期間保持するＲＡ
Ｓ，ＣＡＳ制御回路（１）によってセルフリフレッシュ
モード信号（Φ１）がイネーブルになってセルフリフレ
ッシュモードにエントリする。その結果リフレッシュ制
御回路（２）によりタイマ活性化信号（Φ２）がイネー
ブルになり、数ｕｓ程度の長周期で発振動作するタイマ
（３）が動作を始める。
レッシュモードにおけるバイアス手段の間欠動作の方法
を説明する。図５は、上記従来技術のブロック図であ
り、図６は図５にあてはめて示した従来の信号波形図で
ある。図５、図６に示すように、ＣＡＳがＲＡＳより早
くイネーブルになりその状態をある期間保持するＲＡ
Ｓ，ＣＡＳ制御回路（１）によってセルフリフレッシュ
モード信号（Φ１）がイネーブルになってセルフリフレ
ッシュモードにエントリする。その結果リフレッシュ制
御回路（２）によりタイマ活性化信号（Φ２）がイネー
ブルになり、数ｕｓ程度の長周期で発振動作するタイマ
（３）が動作を始める。
【０００７】また、タイマ出力信号（Ｔ０）をバイナリ
カウンタ（４）でカウントし、（Ｔ０）のカウント信号
（Ｔ０）〜（Ｔｍ）がある数値に達するとリフレッシュ
指示信号（Φ３）に１ショット信号を発生させる。ＲＡ
Ｓ，ＣＡＳ制御信号は（Φ３）の１ショットを受け内部
ＲＡＳ信号（ΦＲＡＳ）を発生させる。（ΦＲＡＳ）は
約１００ｎｓの時間幅の信号であり、また、セルフリフ
レッシュモード以外では外部クロック信号ＲＡＳを直接
取り込んだ信号であって、行アドレス入力回路（６）、
行デコーダ（７）以外にもセンスアンプ制御回路（図示
せず）等多くの回路に入力される信号である。
カウンタ（４）でカウントし、（Ｔ０）のカウント信号
（Ｔ０）〜（Ｔｍ）がある数値に達するとリフレッシュ
指示信号（Φ３）に１ショット信号を発生させる。ＲＡ
Ｓ，ＣＡＳ制御信号は（Φ３）の１ショットを受け内部
ＲＡＳ信号（ΦＲＡＳ）を発生させる。（ΦＲＡＳ）は
約１００ｎｓの時間幅の信号であり、また、セルフリフ
レッシュモード以外では外部クロック信号ＲＡＳを直接
取り込んだ信号であって、行アドレス入力回路（６）、
行デコーダ（７）以外にもセンスアンプ制御回路（図示
せず）等多くの回路に入力される信号である。
【０００８】リフレッシュアドレスカウンタ（５）によ
って（Φ３）をカウントして作られる内部行アドレス信
号（ａ０）〜（ａｎ）が、行アドレス入力回路に取り込
まれ、その行アドレスに対応したメモリセルがリフレッ
シュされる。さらに、（Φ３）の１ショットを受けてバ
イアス手段活性化信号（ΦＡ）がイネーブルになる。
（ΦＡ）がイネーブルになっている期間は、図６に示す
例では（Ｔ０）の立ち上がるまでの数ｕｓ程度である。
って（Φ３）をカウントして作られる内部行アドレス信
号（ａ０）〜（ａｎ）が、行アドレス入力回路に取り込
まれ、その行アドレスに対応したメモリセルがリフレッ
シュされる。さらに、（Φ３）の１ショットを受けてバ
イアス手段活性化信号（ΦＡ）がイネーブルになる。
（ΦＡ）がイネーブルになっている期間は、図６に示す
例では（Ｔ０）の立ち上がるまでの数ｕｓ程度である。
【０００９】従って、電源系回路（９）は、数ｕｓの期
間のみ活性化され、他の期間は非活性化であり、この期
間は電流を消費しない状態になっている。リフレッシュ
は数十ｕｓ〜数百ｕｓ周期で行われるので、電源系回路
が活性になっている時間的割合は小さく、活性化期間を
間欠制御しない場合に比べ電源系回路の消費電流は大幅
に軽減される。セルフリフレッシュモードにおいて、リ
フレッシュの行われる時以外の期間は、タイマなど極一
部の回路を除いた殆どの回路が非動作状態になっている
ため、電気系回路は動作する必要がないのでこのような
間欠制御が可能なのである。
間のみ活性化され、他の期間は非活性化であり、この期
間は電流を消費しない状態になっている。リフレッシュ
は数十ｕｓ〜数百ｕｓ周期で行われるので、電源系回路
が活性になっている時間的割合は小さく、活性化期間を
間欠制御しない場合に比べ電源系回路の消費電流は大幅
に軽減される。セルフリフレッシュモードにおいて、リ
フレッシュの行われる時以外の期間は、タイマなど極一
部の回路を除いた殆どの回路が非動作状態になっている
ため、電気系回路は動作する必要がないのでこのような
間欠制御が可能なのである。
【００１０】電源系回路とは、基板バイアス発生回路や
昇圧回路、さらに降圧回路、セル対極電圧発生回路等が
含まれる。通常その内、基板バイアス発生回路や昇圧回
路は、それらの電位を設定値に対して判定する検知回路
と、バイアス電圧を発生させるバイアス回路で構成され
ており、検知回路の判定出力でバイアス回路をデジタル
的に制御するようになっている。つまり、基板バイアス
や昇圧電圧が設定値に達していない場合のみバイアス回
路が動作し、また、達している時にはバイアス回路はま
ったく動作せず、この時は電流を消費しない。
昇圧回路、さらに降圧回路、セル対極電圧発生回路等が
含まれる。通常その内、基板バイアス発生回路や昇圧回
路は、それらの電位を設定値に対して判定する検知回路
と、バイアス電圧を発生させるバイアス回路で構成され
ており、検知回路の判定出力でバイアス回路をデジタル
的に制御するようになっている。つまり、基板バイアス
や昇圧電圧が設定値に達していない場合のみバイアス回
路が動作し、また、達している時にはバイアス回路はま
ったく動作せず、この時は電流を消費しない。
【００１１】従って基板バイアス発生回路や昇圧回路が
活性状態にある時、定常的にいつも電流を消費するのは
検知回路のみである。図５の電源系回路（９）内で検知
回路１及びバイアス回路１はそれらの回路を示してい
る。（ΦＡ）による制御は検知回路１に対して行われれ
ばよく、（ΦＡ）がイネーブルの時のみ判定を行い、非
イネーブルの時は判定出力（ΦＢ）が必ず非イネーブル
になるようなロジックになっている。また一般的に、降
圧回路、セル対極電圧発生回路等は検知回路によるデジ
タル的な動作、非動作の制御がないため検知回路のみ
（ΦＡ）で制御するわけにはいかない。これらの回路は
図５の電源系回路（９）内のバイアス回路３に対応して
いる。バイアス回路３が活性状態にある時は定常的に電
流を消費する。
活性状態にある時、定常的にいつも電流を消費するのは
検知回路のみである。図５の電源系回路（９）内で検知
回路１及びバイアス回路１はそれらの回路を示してい
る。（ΦＡ）による制御は検知回路１に対して行われれ
ばよく、（ΦＡ）がイネーブルの時のみ判定を行い、非
イネーブルの時は判定出力（ΦＢ）が必ず非イネーブル
になるようなロジックになっている。また一般的に、降
圧回路、セル対極電圧発生回路等は検知回路によるデジ
タル的な動作、非動作の制御がないため検知回路のみ
（ΦＡ）で制御するわけにはいかない。これらの回路は
図５の電源系回路（９）内のバイアス回路３に対応して
いる。バイアス回路３が活性状態にある時は定常的に電
流を消費する。
【００１２】
【発明が解決しようとする課題】この従来の回路方式で
は、セルフリフレッシュモードにおいてリフレッシュが
行われる時に必ずしも各バイアスが設定値に達している
とは限らない、つまり、たとえば基板バイアスが不安定
なときにリフレッシュが行われる場合があるという問題
点がある。それを具体的に説明する例として図７に基板
バイアスの制御を示す。
は、セルフリフレッシュモードにおいてリフレッシュが
行われる時に必ずしも各バイアスが設定値に達している
とは限らない、つまり、たとえば基板バイアスが不安定
なときにリフレッシュが行われる場合があるという問題
点がある。それを具体的に説明する例として図７に基板
バイアスの制御を示す。
【００１３】基板バイアスは、セルトランジスタを含む
ＮＭＯＳトランジスタの基板電圧で、負の電位であり、
その設定値を点線で示す。基板バイアスの節点は、チッ
プ上にくまなく配線されているためプロセス的な欠陥等
により微小なリーク電流があることが時々ある。その場
合、図７に示すように（ΦＡ）が非イネーブルな期間、
基板バイアス電圧は次第に高くなる。この後、リフレッ
シュ指示信号（Φ３）に１ショットがでると、（ΦＡ）
がイネーブルになることで基板バイアス回路の検知回路
が活性になって、その電圧の判定結果である（ΦＢ）が
イネーブルになり基板電圧を低い電圧に引き始めるが、
それと同時に（ΦＲＡＳ）がイネーブルになってリフレ
ッシュが行われる。
ＮＭＯＳトランジスタの基板電圧で、負の電位であり、
その設定値を点線で示す。基板バイアスの節点は、チッ
プ上にくまなく配線されているためプロセス的な欠陥等
により微小なリーク電流があることが時々ある。その場
合、図７に示すように（ΦＡ）が非イネーブルな期間、
基板バイアス電圧は次第に高くなる。この後、リフレッ
シュ指示信号（Φ３）に１ショットがでると、（ΦＡ）
がイネーブルになることで基板バイアス回路の検知回路
が活性になって、その電圧の判定結果である（ΦＢ）が
イネーブルになり基板電圧を低い電圧に引き始めるが、
それと同時に（ΦＲＡＳ）がイネーブルになってリフレ
ッシュが行われる。
【００１４】そのため基板バイアス電位が設定値よりま
だ高いのにリフレッシュされてしまうことになる。もし
基板バイアス電圧が高い時にリフレッシュが行われる
と、基板バイアス効果によってトランジスタのしきい値
が下がることにより、各回路の動作スピードが変わって
しまってディレイ回路の遅延時間が合わなくなる、など
の問題がある。
だ高いのにリフレッシュされてしまうことになる。もし
基板バイアス電圧が高い時にリフレッシュが行われる
と、基板バイアス効果によってトランジスタのしきい値
が下がることにより、各回路の動作スピードが変わって
しまってディレイ回路の遅延時間が合わなくなる、など
の問題がある。
【００１５】また、図７の例のように基板バイアス電圧
がその設定値よりも高く、（ΦＢ）がイネーブルになっ
ている期間に（ΦＡ）が非イネーブルになるタイミング
が重なった時、基板バイアス回路は強制的に非活性にな
ってしまう。このため次のリフレッシュ活性化信号（Φ
３）が来るまでの数十ｕｓ〜数百ｕｓの期間、基板バイ
アス電圧がその設定値よりも高い状態になってしまう。
このような場合、セルトランジスタのサブスレッショル
ドリーク電流が増大してセルの蓄積電荷が失われ易くな
る、と悪影響があり問題である。
がその設定値よりも高く、（ΦＢ）がイネーブルになっ
ている期間に（ΦＡ）が非イネーブルになるタイミング
が重なった時、基板バイアス回路は強制的に非活性にな
ってしまう。このため次のリフレッシュ活性化信号（Φ
３）が来るまでの数十ｕｓ〜数百ｕｓの期間、基板バイ
アス電圧がその設定値よりも高い状態になってしまう。
このような場合、セルトランジスタのサブスレッショル
ドリーク電流が増大してセルの蓄積電荷が失われ易くな
る、と悪影響があり問題である。
【００１６】以上基板バイアス制御を例にして従来回路
の問題点を説明したが、それ以外、たとえば昇圧回路制
御についても同様な問題がある。本来ならば、基板バイ
アスの節点にリーク電流があるようなチップは不良品と
して廃棄するべきであるが、リーク電流がかなり大きく
なければその検出ができないので、微小なリーク電流の
あるチップを不良品として取り除くことは極めて困難で
ある。そのためある程度のリークがあっても安定したセ
ルフリフレッシュ動作を行えるような回路構成が望まれ
る。
の問題点を説明したが、それ以外、たとえば昇圧回路制
御についても同様な問題がある。本来ならば、基板バイ
アスの節点にリーク電流があるようなチップは不良品と
して廃棄するべきであるが、リーク電流がかなり大きく
なければその検出ができないので、微小なリーク電流の
あるチップを不良品として取り除くことは極めて困難で
ある。そのためある程度のリークがあっても安定したセ
ルフリフレッシュ動作を行えるような回路構成が望まれ
る。
【００１７】
【課題を解決するための手段】本発明は、メモリセルの
データのリフレッシュを自動的に行うセルフリフレッシ
ュ機能を有し、かつバイアス手段活性化信号を有し前記
バイアス手段の活性化信号は前記リフレッシュの周期に
合わせて定められた期間のみ間欠的にバイアス手段を活
性化する機能を有するダイナミック型半導体記憶装置に
おいて、前記バイアス手段活性化信号が活性化された
後、前記バイアスが定められた電位に達したと検知され
てからリフレッシュを行う機能を有することを特徴とす
るダイナミック型半導体記憶装置である。また、本発明
は、バイアスが定められた電位に達したと検知されてか
らバイアス手段活性化信号を非活性化する機能を有する
ことを特徴とする上記記載のダイナミック型半導体記憶
装置である。
データのリフレッシュを自動的に行うセルフリフレッシ
ュ機能を有し、かつバイアス手段活性化信号を有し前記
バイアス手段の活性化信号は前記リフレッシュの周期に
合わせて定められた期間のみ間欠的にバイアス手段を活
性化する機能を有するダイナミック型半導体記憶装置に
おいて、前記バイアス手段活性化信号が活性化された
後、前記バイアスが定められた電位に達したと検知され
てからリフレッシュを行う機能を有することを特徴とす
るダイナミック型半導体記憶装置である。また、本発明
は、バイアスが定められた電位に達したと検知されてか
らバイアス手段活性化信号を非活性化する機能を有する
ことを特徴とする上記記載のダイナミック型半導体記憶
装置である。
【００１８】
【作用】本発明はセルフリフレッシュモードでバイアス
回路を間欠動作させ、電流軽減をする構成のＤＲＡＭに
おいて、バイアス手段活性化信号が活性化された後、バ
イアスが定められた電位に達したと検知されてからリフ
レッシュを行う機能を有しているので、バイアス節点か
らリークがあっても安定したリフレッシュ動作を行うも
のである。
回路を間欠動作させ、電流軽減をする構成のＤＲＡＭに
おいて、バイアス手段活性化信号が活性化された後、バ
イアスが定められた電位に達したと検知されてからリフ
レッシュを行う機能を有しているので、バイアス節点か
らリークがあっても安定したリフレッシュ動作を行うも
のである。
【００１９】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］本発明の一実施例の各信号の動作波形図を
図１に示す。図１の一実施例の各信号の動作波形図に示
すように、セルフリフレッシュモード期間中リフレッシ
ュ指示信号（Φ３）に１ショット信号がでると、まずバ
イアス手段活性化信号（ΦＡ）のみをイネーブルにして
電源系回路を活性にする。その後、基板バイアス電圧の
検知回路出力信号（ΦＢ）が非イネーブルになってか
ら、すなわち基板バイアス電圧が設定値に達してから、
内部ＲＡＳ信号である（ΦＲＡＳ）を発生させ、リフレ
ッシュを行う。
する。 ［実施例１］本発明の一実施例の各信号の動作波形図を
図１に示す。図１の一実施例の各信号の動作波形図に示
すように、セルフリフレッシュモード期間中リフレッシ
ュ指示信号（Φ３）に１ショット信号がでると、まずバ
イアス手段活性化信号（ΦＡ）のみをイネーブルにして
電源系回路を活性にする。その後、基板バイアス電圧の
検知回路出力信号（ΦＢ）が非イネーブルになってか
ら、すなわち基板バイアス電圧が設定値に達してから、
内部ＲＡＳ信号である（ΦＲＡＳ）を発生させ、リフレ
ッシュを行う。
【００２０】このことでリフレッシュが行われる時の基
板バイアス電圧は必ず設定値になっているので、従来回
路で起きていた、各回路の動作スピードが変わってしま
ってディレイ回路の遅延時間が合わなくなるという問題
を解決することができる。また、図１の例のように基板
バイアス電圧がその設定値よりも高く、（ΦＢ）がイネ
ーブルになっている期間に（Ｔ０）がロウレベルからハ
イレベルに変化して、（ΦＡ）が非イネーブルになろう
とするタイミングが重なった時、（ΦＢ）が非イネーブ
ルになるまで、すなわち基板バイアス電圧が設定値に達
するのを待ってから（ΦＡ）を非イネーブルにする。
板バイアス電圧は必ず設定値になっているので、従来回
路で起きていた、各回路の動作スピードが変わってしま
ってディレイ回路の遅延時間が合わなくなるという問題
を解決することができる。また、図１の例のように基板
バイアス電圧がその設定値よりも高く、（ΦＢ）がイネ
ーブルになっている期間に（Ｔ０）がロウレベルからハ
イレベルに変化して、（ΦＡ）が非イネーブルになろう
とするタイミングが重なった時、（ΦＢ）が非イネーブ
ルになるまで、すなわち基板バイアス電圧が設定値に達
するのを待ってから（ΦＡ）を非イネーブルにする。
【００２１】この構成にすることで、図７に示した従来
の構成に対し、セルトランジスタのサブスレッショルド
リーク電流が増大してセルの蓄積電荷が失われ易くな
る、という悪影響を緩和することができる。従って、本
発明を用いることで、基板バイアス節点にある程度のリ
ークがあっても安定したセルフリフレッシュ動作を行う
ことができるようになる。
の構成に対し、セルトランジスタのサブスレッショルド
リーク電流が増大してセルの蓄積電荷が失われ易くな
る、という悪影響を緩和することができる。従って、本
発明を用いることで、基板バイアス節点にある程度のリ
ークがあっても安定したセルフリフレッシュ動作を行う
ことができるようになる。
【００２２】図２は、図１の本発明の動作を実施するた
めのブロック図の一実施例である。図２の説明は、従来
のセルフリフレッシュ関連のブロック図である図５と対
応して行なう。図２においては、図５の従来例に対し、
電源系回路（９）の検知回路１の判定出力（ΦＢ）をＲ
ＡＳ，ＣＡＳ制御回路（１）及びリフレッシュ制御回路
（２）にいれている。
めのブロック図の一実施例である。図２の説明は、従来
のセルフリフレッシュ関連のブロック図である図５と対
応して行なう。図２においては、図５の従来例に対し、
電源系回路（９）の検知回路１の判定出力（ΦＢ）をＲ
ＡＳ，ＣＡＳ制御回路（１）及びリフレッシュ制御回路
（２）にいれている。
【００２３】（ΦＢ）をＲＡＳ，ＣＡＳ制御回路（１）
にいれることで（Φ３）の１ショットが来た後、（Φ
Ｂ）が非イネーブルになってから内部ＲＡＳである（Φ
ＲＡＳ）を発生させる。また、（ΦＢ）をリフレッシュ
制御回路（２）にいれることで、（ΦＢ）が非イネーブ
ルになってからバイアス手段活性化信号（ΦＡ）を非イ
ネーブルにする。それ以外の動作は図５の従来例と同じ
であるので説明を省略する。
にいれることで（Φ３）の１ショットが来た後、（Φ
Ｂ）が非イネーブルになってから内部ＲＡＳである（Φ
ＲＡＳ）を発生させる。また、（ΦＢ）をリフレッシュ
制御回路（２）にいれることで、（ΦＢ）が非イネーブ
ルになってからバイアス手段活性化信号（ΦＡ）を非イ
ネーブルにする。それ以外の動作は図５の従来例と同じ
であるので説明を省略する。
【００２４】また、図２に示す本回路構成は、図５と同
様に、電源系回路（９）の検知回路１及びバイアス回路
１として基板バイアス発生回路以外に昇圧回路とするこ
ともでき、その場合も昇圧電圧を安定させてからリフレ
ッシュを行うことができるようになるので、昇圧電圧節
点にある程度のリークがあっても安定したセルフリフレ
ッシュ動作を行うことができるという効果がある。
様に、電源系回路（９）の検知回路１及びバイアス回路
１として基板バイアス発生回路以外に昇圧回路とするこ
ともでき、その場合も昇圧電圧を安定させてからリフレ
ッシュを行うことができるようになるので、昇圧電圧節
点にある程度のリークがあっても安定したセルフリフレ
ッシュ動作を行うことができるという効果がある。
【００２５】［実施例２］ 本発明の第２の実施例の各信号の動作波形図を図３に示
す。図２の実施例の各信号の動作波形図に示すように、
この実施例２では、バイアス手段活性化信号（ΦＡ）が
イネーブルになるタイミングは、リフレッシュ指示信号
（Φ３）よりもタイマ出力信号（Ｔ０）の半周期分（数
ｕｓ）早くなっている。このような構成においても本発
明を適用すると、リフレッシュが行われるタイミングの
時には必ずバイアス電圧は設定値まで達していることに
なるので図１と同様の効果を有している。
す。図２の実施例の各信号の動作波形図に示すように、
この実施例２では、バイアス手段活性化信号（ΦＡ）が
イネーブルになるタイミングは、リフレッシュ指示信号
（Φ３）よりもタイマ出力信号（Ｔ０）の半周期分（数
ｕｓ）早くなっている。このような構成においても本発
明を適用すると、リフレッシュが行われるタイミングの
時には必ずバイアス電圧は設定値まで達していることに
なるので図１と同様の効果を有している。
【００２６】図４は本発明の第２の実施例のブロック図
である。図４では、電源系回路（９）の検知回路で制御
されるバイアス回路が２種類ある。例えば、バイアス回
路１は基板バイアス回路であり、バイアス回路２は昇圧
回路である。そのため２種類の判定出力（ΦＢ１）、
（ΦＢ２）がある。このような場合、（ΦＢ１）と（Φ
Ｂ２）のＯＲの信号（ΦＢ）をＲＡＳ，ＣＡＳ制御回路
（１）及びリフレッシュ制御回路（２）にいれる。この
ため基板バイアス電圧及び昇圧電圧がともに設定値に達
してからリフレッシュが行われ、また、基板バイアス電
圧及び昇圧電圧の両方が設定値に達するのを待ってから
（ΦＡ）を非イネーブルにする構成になっている。その
効果やそのほかの動作は図２について実施例１の説明と
同じであるので説明を省略する。
である。図４では、電源系回路（９）の検知回路で制御
されるバイアス回路が２種類ある。例えば、バイアス回
路１は基板バイアス回路であり、バイアス回路２は昇圧
回路である。そのため２種類の判定出力（ΦＢ１）、
（ΦＢ２）がある。このような場合、（ΦＢ１）と（Φ
Ｂ２）のＯＲの信号（ΦＢ）をＲＡＳ，ＣＡＳ制御回路
（１）及びリフレッシュ制御回路（２）にいれる。この
ため基板バイアス電圧及び昇圧電圧がともに設定値に達
してからリフレッシュが行われ、また、基板バイアス電
圧及び昇圧電圧の両方が設定値に達するのを待ってから
（ΦＡ）を非イネーブルにする構成になっている。その
効果やそのほかの動作は図２について実施例１の説明と
同じであるので説明を省略する。
【００２７】
【発明の効果】以上説明したように本発明によれば、セ
ルフリフレッシュ機能を内蔵し、セルフリフレッシュモ
ード中にバイアス手段を間欠動作させる構成のＤＲＡＭ
において、リフレッシュが行われる時にはバイアス電圧
が必ず設定値に達しているようにし、また、バイアス手
段が非活性になる時にはバイアス電圧が必ず設定値に達
しているようにしたので、バイアスの節点にある程度の
リークがあっても安定したセルフリフレッシュ動作を行
えるという効果を有する。
ルフリフレッシュ機能を内蔵し、セルフリフレッシュモ
ード中にバイアス手段を間欠動作させる構成のＤＲＡＭ
において、リフレッシュが行われる時にはバイアス電圧
が必ず設定値に達しているようにし、また、バイアス手
段が非活性になる時にはバイアス電圧が必ず設定値に達
しているようにしたので、バイアスの節点にある程度の
リークがあっても安定したセルフリフレッシュ動作を行
えるという効果を有する。
【図１】本発明の一実施例のセルフリフレッシュ関連の
信号動作波形図。
信号動作波形図。
【図２】本発明の一実施例の図１におけるセルフリフレ
ッシュ関連のブロック図。
ッシュ関連のブロック図。
【図３】本発明の第２の実施例のセルフリフレッシュ関
連の信号動作波形図。
連の信号動作波形図。
【図４】本発明の第２の実施例の図３におけるセルフリ
フレッシュ関連のブロック図。
フレッシュ関連のブロック図。
【図５】従来例のセルフリフレッシュ関連のブロック
図。
図。
【図６】従来例の図５のセルフリフレッシュ動作を説明
する信号動作波形図。
する信号動作波形図。
【図７】従来例の図５の電源系回路制御動作を説明する
信号動作波形図。
信号動作波形図。
１ ＲＡＳ，ＣＡＳ制御回路 ２ リフレッシュ制御回路 ３ タイマ ４ バイナリカウンタ ５ リフレッシュアドレスカウンタ ６ 行アドレス入力回路 ７ 行デコーダ ８ メモリセル ９ 電源系回路 ＲＡＳ，ＣＡＳ 外部クロックピン Ａ０〜Ａｎ 外部行アドレス信号 ａ０〜ａｎ 内部行アドレス信号 Ｔ０ タイマ出力信号 Ｔ１〜Ｔｍ Ｔ０のカウント信号 Φ１ セルフリフレッシュモード信号 Φ２ タイマ活性化信号 Φ３ リフレッシュ指示信号 ΦＲＡＳ 内部ＲＡＳ信号 ΦＡ バイアス手段活性化信号 ΦＢ，ΦＢ１，ΦＢ２ 検知回路判定出力
Claims (2)
- 【請求項１】 メモリセルのデータのリフレッシュを自
動的に行うセルフリフレッシュ機能を有し、かつバイア
ス手段活性化信号を有し前記バイアス手段の活性化信号
は前記リフレッシュの周期に合わせて定められた期間の
み間欠的にバイアス手段を活性化する機能を有するダイ
ナミック型半導体記憶装置において、前記バイアス手段
活性化信号が活性化された後、前記バイアスが定められ
た電位に達したと検知されてからリフレッシュを行う機
能を有することを特徴とするダイナミック型半導体記憶
装置。 - 【請求項２】 バイアスが定められた電位に達したと検
知されてからバイアス手段活性化信号を非活性化する機
能を有することを特徴とする請求項１記載のダイナミッ
ク型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068697A JP2725627B2 (ja) | 1995-03-02 | 1995-03-02 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7068697A JP2725627B2 (ja) | 1995-03-02 | 1995-03-02 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241587A JPH08241587A (ja) | 1996-09-17 |
| JP2725627B2 true JP2725627B2 (ja) | 1998-03-11 |
Family
ID=13381226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7068697A Expired - Fee Related JP2725627B2 (ja) | 1995-03-02 | 1995-03-02 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725627B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605076B1 (ko) * | 1999-05-14 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
| JP4152094B2 (ja) * | 2001-09-03 | 2008-09-17 | エルピーダメモリ株式会社 | 半導体記憶装置の制御方法及び半導体記憶装置 |
| US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109706B2 (ja) * | 1985-06-26 | 1995-11-22 | 株式会社日立製作所 | ダイナミック型ｒａｍ |
| JPS62121996A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
| JPH0261890A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
-
1995
- 1995-03-02 JP JP7068697A patent/JP2725627B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08241587A (ja) | 1996-09-17 |
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